JP3552313B2 - Boost circuit and solid-state imaging device using the same - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、昇圧回路及びこれを用いた固体撮像装置に関し、特にクロック駆動型の昇圧回路及びこれを用いた固体撮像装置に関する。
【0002】
【従来の技術】
クロック駆動型の昇圧回路の従来例を図6に示す。同図において、電源101の正極側と回路出力端子102との間には、ゲート及びドレインが共通接続されたいわゆるダイオード接続のNチャネル形MOSFET(以下、単にNMOSトランジスタと称する)M1nが、電源101側から回路出力端子102側に向けて順方向に例えば3段直列に接続されている。
【0003】
1段目のNMOSトランジスタM11の出力端N11には、3段のインバータ103,104,105で順に反転されて供給されるクロックパルスφ1がコンデンサC1を介して印加される。一方、2段目のNMOSトランジスタM12の出力端N12には、4段のインバータ103,104,106,107で順に反転されて供給されるクロックパルスφ1と逆相のクロックパルスφ2がコンデンサC2を介して印加される。3段目のNMOSトランジスタM13の出力端N13(回路出力端子102)とグランド間には、負荷コンデンサCLが接続されている。
【0004】
次に、上記構成の従来の昇圧回路の定常状態での昇圧動作について、図7のタイミング波形図を参照しつつ説明する。先ず、クロックパルスφ1が“L”レベルのときは、NMOSトランジスタM11のゲート及びドレインが電源101の正極側に接続されていることから、その出力端N11の電圧V11は電源電圧VddよりもVx11だけ低くなっている。ここで、Vx11はNMOSトランジスタM11の閾値電圧Vthによる電圧降下分である。この状態において、コンデンサC1を介してクロックパルスφ1が入力されると、そのクロックパルスφ1の波高値分だけNMOSトランジスタM11の出力端N11の電圧V11が昇圧される。
【0005】
一方、クロックパルスφ2はクロックパルスφ1と逆相であることから、クロックパルスφ2が“L”レベルのときには、NMOSトランジスタM12の出力端N12の電圧V12は、出力端N11の電圧V11よりもVx12だけ低くなっている。ここで、Vx12はNMOSトランジスタM12の閾値電圧Vthによる電圧降下分である。この状態において、コンデンサC2を介してクロックパルスφ2が入力されると、そのクロックパルスφ2の波高値分だけNMOSトランジスタM12の出力端N12の電圧V12が昇圧される。
【0006】
この出力端N12の電圧V12は、NMOSトランジスタM13及び負荷コンデンサCLによって平滑化され、回路出力端子102から昇圧出力電圧Voutとして導出される。なお、この昇圧出力電圧Voutは、出力端N12の電圧V12よりもVx13だけ低くなっている。ここで、Vx13はNMOSトランジスタM13の閾値電圧Vthによる電圧降下分である。上述したことから明らかなように、クロック駆動型の昇圧回路においては、クロックパルスφ1,φ2の波高値をVwとすると、電源電圧Vddに対して各段毎に(Vw−Vx1n)分ずつ順に昇圧されることにより、昇圧出力電圧Voutが得られることになる。
【0007】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の昇圧回路では、電源電圧Vddが変化したとき、それに応じてクロックパルスφ1,φ2の振幅も変化することになるため、昇圧出力電圧Voutの変動が大きいという問題点があった。すなわち、図6に示した3倍昇圧の昇圧回路の場合には、図9に示すように、電源電圧VddがΔVddだけ高くなると、クロックパルスφ1,φ2の各振幅もほぼΔVddだけ大きくなるため、昇圧出力電圧Voutの変動分ΔVoutは、約3×ΔVddとなる。このように、電源電圧Vddの変動に伴ってその変動分ΔVddのほぼ昇圧倍数倍だけ昇圧出力電圧Voutが大きく変動すると、この昇圧回路の昇圧出力電圧Voutにて動作しているデバイスや回路の特性に悪影響が発生することになる。
【0008】
さらにもう1つの問題点として、昇圧出力電圧Voutがクロック周波数依存性を持つ点が挙げられる。すなわち、図8に示すように、クロック周波数が高くなると、昇圧出力電圧Voutは大きくなる(=負荷電流が小さい場合の正規の昇圧値に近づく)。図10に、クロック周波数変化時のタイミング波形を示す。この周波数依存は、昇圧回路の電流容量に対して負荷側での消費電流が大きい場合、あるいは同等の場合に起こる。この電流容量は、クロック周波数を高くしたり、MOSトランジスタのチャネル幅を大きくする(相互コンダクタンスgm を上げる)ことにより、大きくすることができる。したがって、負荷側での消費電流に対し十分余裕を持った昇圧回路の構成にすれば、クロック周波数依存は起こらない。
【0009】
しかしながら、そうするためには、この昇圧回路を構成しているMOSトランジスタやコンデンサ等の各回路素子を大きくする必要があるため、この昇圧回路を例えばCCDリニアセンサの基板電圧Vsubを発生するVsub発生昇圧回路として用いる場合を例にとると、CCDリニアセンサのセンサ列や電荷転送レジスタ等と同一の基板(チップ)上に作製(オンチップ)することが困難な場合も出てくる。
【0010】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電源電圧Vddやクロック周波数の変動に伴う昇圧出力電圧Voutの変動分ΔVoutを少なくし、電源電圧やクロック周波数の変動に強い安定した昇圧回路及びこれを用いた固体撮像装置を提供することにある。
【0011】
【課題を解決するための手段】
請求項1記載の昇圧回路は、電源と回路出力端子との間に、一方向性素子が電源側から回路出力端子側に向けて順方向に複数段直列に接続され、かつ各段間にクロックパルスがコンデンサを介して印加される昇圧回路であって、前記回路出力端子と基準電位点との間に接続され、ゲートには前記一方向性素子に接続された電源の出力電圧が印加された少なくとも1つのMOSトランジスタからなる負荷回路を備えた構成となっている。
【0012】
請求項2記載の昇圧回路は、電源と回路出力端子との間に、一方向性素子が電源側から回路出力端子側に向けて順方向に複数段直列に接続され、かつ各段間にクロックパルスがコンデンサを介して印加される昇圧回路であって、回路出力端子と基準電位点との間に直列に接続された少なくとも2つのMOSトランジスタからなり、かつこの少なくとも2つのMOSトランジスタのゲートに上記クロックパルスと同一周波数のクロックパルスが印加された負荷回路を備えた構成となっている。
【0013】
【作用】
請求項1記載の昇圧回路において、電源が立ち上がると、複数段の一方向性素子が順バイアス状態となるため、導通状態となる。そして、各一方向性素子により、互いに逆相のクロックパルスに同期して昇圧動作が行われる。この状態において、電源電圧が変動すると、負荷回路のMOSトランジスタのゲート電圧も変動するため、その電圧変動分に応じて当該MOSトランジスタに流れる電流が変化する。したがって、結果的に、電源電圧の変動に対する昇圧出力電圧の変動が抑えられる。
【0014】
請求項2記載の昇圧回路において、電源が立ち上がると、複数段の一方向性素子が順バイアス状態となるため、導通状態となる。そして、各一方向性素子により、互いに逆相のクロックパルスに同期して昇圧動作が行われる。この状態において、クロックパルスの周波数が変動すると、負荷回路の少なくとも一方のMOSトランジスタのゲート電圧の周波数も変動するため、その周波数変動分に応じて当該負荷回路に流れる電流が変化する。したがって、結果的に、クロックパルスの周波数変動に対する昇圧出力電圧の変動が抑えられる。さらに、電源電圧が変動した場合にも、負荷回路に流れる電流が変化するため、電源電圧の変動に対する昇圧出力電圧の変動も抑えられる。
【0015】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
図1は、本発明の第1実施例を示す回路図である。図1において、電源1の正極側と回路出力端子2との間には、ゲート及びドレインが共通接続されたNMOSトランジスタMnが一方向性素子として、電源1側から回路出力端子2側に向けて順方向に例えば3段直列に接続されている。すなわち、1段目のNMOSトランジスタM1のゲート及びドレインが電源1の正極側に配線され、2段目のNMOSトランジスタM2のゲート及びドレインが1段目のNMOSトランジスタM1のソースに配線され、3段目のNMOSトランジスタM3のゲート及びドレインが2段目のNMOSトランジスタM2のソースに配線され、3段目のNMOSトランジスタM3のソースが回路出力端子2に配線されている。
【0016】
そして、1段目のNMOSトランジスタM1の出力端(ソース)N1には、インバータ3,4,5で順に反転されて供給されるクロックパルスφ1がコンデンサC1を介して印加される。一方、2段目のNMOSトランジスタM2の出力端(ソース)N2には、インバータ3,4,6,7で順に反転されて供給されるクロックパルスφ1と逆相のクロックパルスφ2がコンデンサC2を介して印加される。回路出力端子2に配線された3段目のNMOSトランジスタM3の出力端(ソース)N3とグランド間には、負荷コンデンサCL及び負荷回路8がそれぞれ接続されている。
【0017】
負荷回路8は、例えば、ドレインが回路出力端子2(NMOSトランジスタM3の出力端N3)に接続されかつソースが接地され、ゲートに電源電圧Vddが印加されたNMOSトランジスタM4によって構成されている。この負荷回路8において、NMOSトランジスタM4に流れる電流は、それ以外に流れる負荷電流総計よりも大きくなるように設定される。具体的には、NMOSトランジスタM4に流れる電流を、その他の負荷電流総計に対して1桁大きく設定するのが好ましい。さらに、本昇圧回路の出力電流容量に対してNMOSトランジスタM4に流れる電流を同等〜1/10程度に設定する。
【0018】
次に、上記構成の第1実施例に係る昇圧回路における昇圧動作について、図2のタイミング波形図を参照しつつ説明する。先ず、電源1が立ち上がると、NMOSトランジスタM1〜M3が順バイアス状態となるため、導通(オン)状態となる。この状態において、クロックパルスφ1が“L”レベルのときは、NMOSトランジスタM1のゲート及びドレインが電源1の正極側に接続されていることから、その出力端N1の電圧V1は電源電圧VddよりもVx1 だけ低くなっている。ここで、Vx1 はNMOSトランジスタM1の閾値電圧Vthによる電圧降下分である。
【0019】
この状態において、コンデンサC1を介してクロックパルスφ1が入力されると、そのクロックパルスφ1の波高値分だけNMOSトランジスタM1の出力端N1の電圧V1が昇圧される。一方、クロックパルスφ2はクロックパルスφ1と逆相であることから、クロックパルスφ2が“L”レベルのときには、NMOSトランジスタM2の出力端N2の電圧V2は、出力端N1の電圧V1よりもVx2 だけ低くなっている。ここで、Vx2 はNMOSトランジスタM2の閾値電圧Vthによる電圧降下分である。
【0020】
この状態において、コンデンサC2を介してクロックパルスφ2が入力されると、そのクロックパルスφ2の波高値分だけNMOSトランジスタM2の出力端N2の電圧V2が昇圧される。この出力端N2の電圧V2は、NMOSトランジスタM3及び負荷コンデンサCLによって平滑化され、回路出力端子2から昇圧出力電圧Voutとして導出される。なお、この昇圧出力電圧Voutは、出力端N2の電圧V2よりもVx3 だけ低くなっている。ここで、Vx3 はNMOSトランジスタM3の閾値電圧Vthによる電圧降下分である。
【0021】
ここで、電源電圧Vddが例えば高い方へΔVddだけ変化した場合について考える。電源電圧Vddが高くなると、その変動分ΔVddに応じて昇圧出力電圧Voutを高くするための昇圧動作が行われる。このとき、負荷回路8のNMOSトランジスタM4のゲートにも電源電圧Vddが印加されていることから、このNMOSトランジスタM4に流れる電流も変動分ΔVddに応じて大きくなるため、結果的に昇圧出力電圧Voutの上昇が抑えられる。
【0022】
この負荷回路8において、NMOSトランジスタM4に流れる電流が、先述したように、本昇圧回路の出力電流容量に対して同等〜1/10程度に設定されていることで、このNMOSトランジスタM4に流れる電流変動が昇圧出力電圧Voutに対して積極的に影響を及ぼすようになり、しかもNMOSトランジスタM4以外に流れる負荷電流総計よりも大きく設定されていることで、電源電圧Vddに対する昇圧出力電圧Voutの変動分ΔVoutを極力少なく抑えることができる。
【0023】
なお、この第1実施例では、NMOSトランジスタM4のゲートに電源電圧Vddを直接印加する構成としたが、電源電圧Vddを分圧して印加するように構成することも可能である。また、負荷回路8をNチャネル形MOSトランジスタによって構成したが、Pチャネル形MOSトランジスタを用い、そのソースをNMOSトランジスタM3の出力端N3に接続しかつドレインを接地し、ゲートに電源電圧Vdd又はこれを分圧した電圧を反転して印加する構成とすることも可能である。
【0024】
図3は、本発明の第2実施例を示す回路図であり、図中、図1と同等部分には同一符号を付して示してある。この第2実施例においては、NMOSトランジスタM3の出力端N3(回路出力端子2)とグランド(基準電位点)との間に直列に接続されたPMOSトランジスタ及びNMOSトランジスタからなるCMOSインバータが例えば3段に接続されてなる負荷回路8′を用い、その1段目のCMOSインバータの入力端(ゲート共通接続点)に例えばクロックパルスφ2を印加する構成となっている。この負荷回路8′において、CMOSインバータは入力波形のトランジェント部分で電流が流れるため、平均電流としては周波数に比例するという電流特性を持っている。すなわち、負荷回路8′は、電流がクロック周波数依存性をもって流れる回路となる。
【0025】
このように、負荷として電流がクロック周波数依存性をもって流れる負荷回路8′を回路出力端子2(NMOSトランジスタM3の出力端N3)に接続することにより、図4のタイミング波形図に示すように、クロックパルスφ1,φ2の周波数が例えば高くなる方向に変動しても、その周波数の変動に応じて負荷回路8′に流れる電流が大きくなるため、周波数変動に対する昇圧出力電圧Voutの変動を抑えることができる。
【0026】
また、負荷回路8′に流れる電流は、電源電圧Vddの変化にも比例する。すなわち、電源電圧Vddが高くなる方向に変動すると、昇圧動作によりNMOSトランジスタM3の出力端N3の電位も上昇しようとするが、この出力端N3の電位が上昇することで、負荷回路8′に流れる電流が大きくなる。したがって、結果的に、電源電圧Vddが変動に対する昇圧出力電圧Voutの変動を抑えることができる。
【0027】
なお、この第2実施例では、3段のCMOSインバータによって負荷回路8′を構成したが、これに限定されるものではなく、クロックパルスφ1,φ2の周波数に比例した電流が流れる構成のものであれば良い。例えば、回路出力端子2とグランド間に直列に接続された2つのNMOSトランジスタからなるNMOSインバータ或いは2つのPMOSトランジスタからなるPMOSインバータを少なくとも1段設け、これらMOSインバータの一方のMOSトランジスタのゲートにクロックパルスを印加する構成の負荷回路であっても、電源電圧Vddが変動に対する昇圧出力電圧Voutの変動を抑えることができる。
【0028】
図5は、上述した第1又は第2実施例に係る昇圧回路をVsub発生昇圧回路として用いた固体撮像装置の一例を示す構成図である。本例では、固体撮像装置として、CCDリニアセンサに適用した場合を示すが、CCDリニアセンサへの適用に限定されるものではなく、CCDに限らずエリアセンサを含め固体撮像装置全般に適用し得るものである。図5に示すように、CCDリニアセンサは、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積するフォトダイオード等からなる受光部11が一列に複数個配列されてなるセンサ列12と、このセンサ列12の各受光部11から読出しゲート13を介して読み出された信号電荷を転送するCCDからなる電荷転送レジスタ14とを有する構成となっている。
【0029】
読出しゲート13は、読出しパルスφROGが印加されることにより、センサ列12の各受光部11に蓄えられた信号電荷を電荷転送レジスタ14に一斉に読み出す。電荷転送レジスタ14は、転送クロックφH1,φH2によって2相駆動されることにより信号電荷を転送する。電荷転送レジスタ14の最終段には、転送されてきた信号電荷を検出して電圧に変換する例えばフローティング・ディフュージョン構成の電荷電圧変換部(電荷検出部)15が形成されている。この電荷電圧変換部15の出力電圧は、バッファ16を介して出力端子17からCCD出力として導出される。
【0030】
上記構成のCCDリニアセンサにおいて、本発明に係る昇圧回路が、電源電圧Vddを昇圧して基板電圧Vsubを発生するVsub発生昇圧回路18として用いられる。このVsub発生昇圧回路18は、センサ列12や電荷転送レジスタ14等と同一の基板(チップ)上に作製(オンチップ)され、クロックパルスφ1,φ2として2相の転送クロックφH1,φH2が用いられる。
なお、本発明に係る昇圧回路をVsub発生昇圧回路18としてのみならず、バッファ16等の他の回路に対して動作電源電圧を供給する昇圧回路として用いることも可能である。
【0031】
上述したように、本発明に係る昇圧回路をVsub発生昇圧回路18として用いたことにより、本発明に係る昇圧回路が電源電圧変動に強いことから、電源電圧Vddが変動しても、基板電圧Vsubの変動分ΔVsubを少なく抑えることができるため、電源電圧変動に強い安定したCCDリニアセンサを提供できることになる。また、昇圧回路のオンチップ化により、外部回路の部品点数を削減できるので、構成の簡略化が図れることになる。
【0032】
【発明の効果】
以上説明したように、請求項1記載の発明によれば、クロック駆動型の昇圧回路において、回路出力端子と基準電位点との間に接続された少なくとも1つのMOSトランジスタからなる負荷回路を設け、このMOSトランジスタのゲートに一方向性素子に接続された電源の出力電圧を印加する構成としたことにより、電源電圧の変動に応じてMOSトランジスタに流れる電流が変化するため、電源電圧の変動に対する昇圧出力電圧の変動を抑えることができる。
【0033】
請求項2記載の発明によれば、クロック駆動型昇圧回路において、回路出力端子と基準電位点との間に直列に接続された少なくとも2つのMOSトランジスタからなる負荷回路を設け、この少なくとも2つのMOSトランジスタのゲートに昇圧駆動用のクロックパルスと同一周波数のクロックパルスを印加する構成としたことにより、クロック周波数の変動及び電源電圧の変動に応じて負荷回路に流れる電流が変化するため、クロック周波数の変動及び電源電圧の変動に対する昇圧出力電圧の変動を抑えることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例を示す回路図である。
【図2】第1実施例における電源変動時のタイミング波形図である。
【図3】本発明の第2実施例を示す回路図である。
【図4】第2実施例におけるクロック周波数変動時のタイミング波形図である。
【図5】本発明に係るCCDリニアセンサの構成図である。
【図6】従来例を示す回路図である。
【図7】従来例における定常状態でのタイミング波形図である。
【図8】従来例における昇圧出力電圧のクロック周波数依存性を示す特性図である。
【図9】従来例における電源変動時のタイミング波形図である。
【図10】従来例におけるクロック周波数変動時のタイミング波形図である。
【符号の説明】
1 電源
2 回路出力端子
3〜7 インバータ
8,8′ 負荷回路[0001]
[Industrial applications]
The present invention relates to a booster circuit and a solid-state imaging device using the same, and more particularly, to a clock-driven booster circuit and a solid-state imaging device using the same.
[0002]
[Prior art]
FIG. 6 shows a conventional example of a clock drive type booster circuit. In the figure, a so-called diode-connected N-channel MOSFET (hereinafter simply referred to as an NMOS transistor) M1n having a gate and a drain commonly connected is provided between a positive electrode side of a
[0003]
To the output terminal N11 of the first-stage NMOS transistor M11, a clock pulse φ1 which is sequentially inverted and supplied by the three-
[0004]
Next, a boosting operation in a steady state of the conventional boosting circuit having the above configuration will be described with reference to a timing waveform diagram of FIG. First, when the clock pulse φ1 is at the “L” level, since the gate and the drain of the NMOS transistor M11 are connected to the positive electrode side of the
[0005]
On the other hand, since the clock pulse φ2 has an opposite phase to the clock pulse φ1, when the clock pulse φ2 is at the “L” level, the voltage V12 at the output terminal N12 of the NMOS transistor M12 is Vx12 higher than the voltage V11 at the output terminal N11. It is lower. Here, Vx12 is a voltage drop due to the threshold voltage Vth of the NMOS transistor M12. In this state, when the clock pulse φ2 is input via the capacitor C2, the voltage V12 at the output terminal N12 of the NMOS transistor M12 is boosted by the peak value of the clock pulse φ2.
[0006]
The voltage V12 at the output terminal N12 is smoothed by the NMOS transistor M13 and the load capacitor CL, and is derived from the
[0007]
[Problems to be solved by the invention]
However, in the conventional booster circuit having the above-described configuration, when the power supply voltage Vdd changes, the amplitudes of the clock pulses φ1 and φ2 also change accordingly. Therefore, there is a problem that the fluctuation of the boosted output voltage Vout is large. Was. That is, in the case of the triple boosting circuit shown in FIG. 6, as shown in FIG. 9, when the power supply voltage Vdd increases by ΔVdd, the amplitudes of the clock pulses φ1 and φ2 also increase by approximately ΔVdd. The variation ΔVout of the boosted output voltage Vout is about 3 × ΔVdd. As described above, when the boosted output voltage Vout greatly fluctuates by a substantially multiple of the fluctuation ΔVdd with the fluctuation of the power supply voltage Vdd, the characteristics of devices and circuits operating at the boosted output voltage Vout of the booster circuit Will have an adverse effect.
[0008]
Still another problem is that the boosted output voltage Vout has a clock frequency dependency. That is, as shown in FIG. 8, as the clock frequency increases, the boosted output voltage Vout increases (= approaches the normal boosted value when the load current is small). FIG. 10 shows a timing waveform when the clock frequency changes. This frequency dependence occurs when the current consumption on the load side is greater than or equal to the current capacity of the booster circuit. The current capacity, or to increase the clock frequency, by the channel width of the MOS transistor is increased (increasing the mutual conductance g m), it can be increased. Therefore, if the booster circuit is configured to have a sufficient margin for the current consumption on the load side, the clock frequency dependency does not occur.
[0009]
However, in order to do so, it is necessary to increase the size of each circuit element such as a MOS transistor and a capacitor constituting the booster circuit. Therefore, this booster circuit is used to generate a substrate voltage Vsub for a CCD linear sensor, for example. Taking the case of using as a booster circuit as an example, it may be difficult to manufacture (on-chip) on the same substrate (chip) as the sensor array of the CCD linear sensor, the charge transfer register, and the like.
[0010]
The present invention has been made in view of the above problems, and has as its object to reduce the variation ΔVout of the boosted output voltage Vout due to the variation of the power supply voltage Vdd and the clock frequency, and to reduce the power supply voltage and the clock frequency. An object of the present invention is to provide a stable booster circuit resistant to fluctuations and a solid-state imaging device using the same.
[0011]
[Means for Solving the Problems]
The booster circuit according to
[0012]
3. The booster circuit according to
[0013]
[Action]
In the booster circuit according to
[0014]
In the booster circuit according to the second aspect, when the power supply rises, the unidirectional elements in a plurality of stages are in a forward-biased state and thus are in a conductive state. Then, the boosting operation is performed by each one-way element in synchronization with clock pulses having opposite phases. In this state, when the frequency of the clock pulse fluctuates, the frequency of the gate voltage of at least one MOS transistor of the load circuit also fluctuates, so that the current flowing through the load circuit changes according to the frequency fluctuation. Therefore, as a result, the fluctuation of the boosted output voltage due to the frequency fluctuation of the clock pulse can be suppressed. Further, even when the power supply voltage fluctuates, the current flowing through the load circuit changes, so that the fluctuation of the boosted output voltage with respect to the fluctuation of the power supply voltage can be suppressed.
[0015]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a circuit diagram showing a first embodiment of the present invention. In FIG. 1, an NMOS transistor Mn having a gate and a drain connected in common as a one-way element is provided between the
[0016]
Then, a clock pulse φ1 which is sequentially inverted and supplied by the
[0017]
The load circuit 8 includes, for example, an NMOS transistor M4 having a drain connected to the circuit output terminal 2 (the output terminal N3 of the NMOS transistor M3), a source grounded, and a power supply voltage Vdd applied to the gate. In this load circuit 8, the current flowing through the NMOS transistor M4 is set so as to be larger than the total load current flowing through the other portions. Specifically, it is preferable that the current flowing through the NMOS transistor M4 is set to be one digit larger than the sum of the other load currents. Further, the current flowing through the NMOS transistor M4 is set to be equal to about 1/10 with respect to the output current capacity of the booster circuit.
[0018]
Next, a boosting operation in the booster circuit according to the first embodiment having the above configuration will be described with reference to a timing waveform diagram of FIG. First, when the
[0019]
In this state, when the clock pulse φ1 is input via the capacitor C1, the voltage V1 at the output terminal N1 of the NMOS transistor M1 is boosted by the peak value of the clock pulse φ1. On the other hand, since the clock pulse φ2 has an opposite phase to the clock pulse φ1, when the clock pulse φ2 is at the “L” level, the voltage V2 at the output terminal N2 of the NMOS transistor M2 is Vx2 higher than the voltage V1 at the output terminal N1. It is lower. Here, Vx2 is a voltage drop due to the threshold voltage Vth of the NMOS transistor M2.
[0020]
In this state, when the clock pulse φ2 is input via the capacitor C2, the voltage V2 at the output terminal N2 of the NMOS transistor M2 is boosted by the peak value of the clock pulse φ2. The voltage V2 at the output terminal N2 is smoothed by the NMOS transistor M3 and the load capacitor CL, and is derived from the
[0021]
Here, consider the case where the power supply voltage Vdd changes by, for example, ΔVdd to the higher side. When the power supply voltage Vdd increases, a boosting operation for increasing the boosted output voltage Vout is performed according to the variation ΔVdd. At this time, since the power supply voltage Vdd is also applied to the gate of the NMOS transistor M4 of the load circuit 8, the current flowing through the NMOS transistor M4 also increases according to the variation ΔVdd, and as a result, the boosted output voltage Vout Is suppressed.
[0022]
In the load circuit 8, the current flowing through the NMOS transistor M4 is set to be approximately equal to or about 1/10 of the output current capacity of the present booster circuit, as described above. Since the fluctuation positively affects the boosted output voltage Vout and is set to be larger than the total load current flowing through other than the NMOS transistor M4, the fluctuation of the boosted output voltage Vout with respect to the power supply voltage Vdd ΔVout can be minimized.
[0023]
In the first embodiment, the power supply voltage Vdd is directly applied to the gate of the NMOS transistor M4. However, the power supply voltage Vdd may be divided and applied. Although the load circuit 8 is constituted by an N-channel MOS transistor, a P-channel MOS transistor is used, its source is connected to the output terminal N3 of the NMOS transistor M3, its drain is grounded, and its gate is connected to the power supply voltage Vdd or this. It is also possible to adopt a configuration in which a voltage obtained by dividing the voltage is inverted and applied.
[0024]
FIG. 3 is a circuit diagram showing a second embodiment of the present invention. In the figure, the same parts as those in FIG. 1 are denoted by the same reference numerals. In the second embodiment, for example, three stages of a CMOS inverter composed of a PMOS transistor and an NMOS transistor connected in series between the output terminal N3 (circuit output terminal 2) of the NMOS transistor M3 and the ground (reference potential point) are provided. , And a clock pulse φ2 is applied to the input terminal (gate common connection point) of the first-stage CMOS inverter. In this load circuit 8 ', the CMOS inverter has a current characteristic that the average current is proportional to the frequency because the current flows in the transient portion of the input waveform. That is, the load circuit 8 'is a circuit in which current flows with clock frequency dependency.
[0025]
As described above, by connecting the load circuit 8 'through which the current flows as the load with the clock frequency dependency to the circuit output terminal 2 (the output terminal N3 of the NMOS transistor M3), the clock circuit becomes as shown in the timing waveform diagram of FIG. Even if the frequency of the pulses φ1 and φ2 fluctuates, for example, in a direction to increase, the current flowing through the load circuit 8 ′ increases in accordance with the fluctuation of the frequency, so that the fluctuation of the boosted output voltage Vout due to the frequency fluctuation can be suppressed. .
[0026]
The current flowing through the load circuit 8 'is also proportional to a change in the power supply voltage Vdd. That is, when the power supply voltage Vdd changes in a direction to increase, the potential of the output terminal N3 of the NMOS transistor M3 also tends to increase due to the boosting operation. However, the potential of the output terminal N3 increases and flows to the load circuit 8 '. The current increases. Therefore, as a result, the fluctuation of the boosted output voltage Vout with respect to the fluctuation of the power supply voltage Vdd can be suppressed.
[0027]
In the second embodiment, the load circuit 8 'is constituted by three-stage CMOS inverters. However, the present invention is not limited to this, and a structure in which a current proportional to the frequency of the clock pulses φ1 and φ2 flows. I just want it. For example, at least one stage of an NMOS inverter composed of two NMOS transistors or a PMOS inverter composed of two PMOS transistors connected in series between the
[0028]
FIG. 5 is a configuration diagram showing an example of a solid-state imaging device using the booster circuit according to the above-described first or second embodiment as a Vsub generating booster circuit. In this example, a case where the present invention is applied to a CCD linear sensor as a solid-state imaging device is shown. However, the present invention is not limited to application to a CCD linear sensor, and is applicable not only to a CCD but also to any solid-state imaging device including an area sensor. Things. As shown in FIG. 5, the CCD linear sensor has a sensor array in which a plurality of light receiving
[0029]
The read
[0030]
In the CCD linear sensor having the above configuration, the booster circuit according to the present invention is used as the Vsub
It should be noted that the booster circuit according to the present invention can be used not only as the Vsub
[0031]
As described above, since the booster circuit according to the present invention is used as the Vsub
[0032]
【The invention's effect】
As described above, according to the first aspect of the present invention, in the clock drive type booster circuit, a load circuit including at least one MOS transistor connected between the circuit output terminal and the reference potential point is provided. Since the output voltage of the power supply connected to the unidirectional element is applied to the gate of the MOS transistor, the current flowing through the MOS transistor changes in accordance with the fluctuation of the power supply voltage. Fluctuations in output voltage can be suppressed.
[0033]
According to the second aspect of the present invention, in the clock-driven booster circuit, a load circuit comprising at least two MOS transistors connected in series between the circuit output terminal and a reference potential point is provided, at least two MOS With the configuration in which a clock pulse having the same frequency as the clock pulse for boosting drive is applied to the gate of the transistor , the current flowing through the load circuit changes in accordance with the fluctuation of the clock frequency and the fluctuation of the power supply voltage. Fluctuations in the boosted output voltage with respect to fluctuations and fluctuations in the power supply voltage can be suppressed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
FIG. 2 is a timing waveform chart at the time of power supply fluctuation in the first embodiment.
FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
FIG. 4 is a timing waveform chart when a clock frequency fluctuates in a second embodiment.
FIG. 5 is a configuration diagram of a CCD linear sensor according to the present invention.
FIG. 6 is a circuit diagram showing a conventional example.
FIG. 7 is a timing waveform diagram in a steady state in a conventional example.
FIG. 8 is a characteristic diagram showing clock frequency dependency of a boosted output voltage in a conventional example.
FIG. 9 is a timing waveform chart at the time of power supply fluctuation in the conventional example.
FIG. 10 is a timing waveform chart at the time of clock frequency fluctuation in a conventional example.
[Explanation of symbols]
1
Claims (5)
前記回路出力端子と基準電位点との間に接続され、ゲートには前記一方向性素子に接続された電源の出力電圧が印加された少なくとも1つのMOSトランジスタからなる負荷回路を備えたことを特徴とする昇圧回路。Between the power supply and the circuit output terminal, is connected from the unidirectional element is the power supply side in a plurality of stages in series in a forward direction toward the circuit output terminal side, and a clock pulse between each stage via a capacitor applied A booster circuit,
Connected between the circuit output terminal and a reference potential point, further comprising a load circuit ing at least one MOS transistor having an output voltage is applied to power source connected to the unidirectional element to the gate Characteristic booster circuit.
回路出力端子と基準電位点との間に直列に接続された少なくとも2つのMOSトランジスタからなり、かつ前記少なくとも2つのMOSトランジスタのゲートに前記クロックパルスと同一周波数のクロックパルスが印加された負荷回路を備えたことを特徴とする昇圧回路。Between the power supply and the circuit output terminal, a unidirectional element is connected in series in a plurality of stages in a forward direction from the power supply side to the circuit output terminal side, and a clock pulse is applied between each stage via a capacitor. A booster circuit,
A load circuit comprising at least two MOS transistors connected in series between a circuit output terminal and a reference potential point, wherein a clock pulse having the same frequency as the clock pulse is applied to a gate of the at least two MOS transistors. A booster circuit comprising:
請求項1又は2記載の昇圧回路を備えたことを特徴とする固体撮像装置。A sensor section in which a plurality of light receiving sections for converting incident light into signal charges corresponding to the amount of light and storing the signal charges, and a charge for transferring signal charges read from each light receiving section of the sensor section A transfer register, a solid-state imaging device including a charge detection unit that detects signal charges transferred by the charge transfer register, converts the signal charges into electric signals, and outputs the electric signals.
A solid-state imaging device comprising the booster circuit according to claim 1.
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