JP3595497B2 - 図形処理装置及び図形処理方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は図形処理装置及び図形処理方法に関し、特に表示図形を登録する際のメモリ容量を効率良く用いることにより、より多くの図形データを登録することが可能な図形処理装置及び図形処理方法に関する。
【０００２】
【従来の技術】
最近図形処理装置は、画面上の図形表示の複雑化・高度化に対応すると共に、図形の処理速度の向上が一層求められてきている。従来の図形処理装置を、図１９〜図２５を参照して説明する。
【０００３】
図１９は従来の図形処理装置を示すブロック図であり、図２０は図１９の画像メモリアドレス演算部１９６の詳細ブロック図である。
【０００４】
図１９の図形処理装置は、図形処理装置全体の制御を行うＣＰＵ１９８と、ＣＰＵ１９８から発行される命令により図形の描画処理を行う図形処理部１９００と、図形処理部１９００を構成する画像メモリアドレス演算部１９６から出力される図形データＲＯＭアドレスに対応してキャラクタデータを出力する図形データＲＯＭ１９９と、液晶表示装置またはＣＲＴ等の表示装置１９１０とを有している。
【０００５】
また図形処理部１９００は、ＣＰＵ１９８の命令をデコードし図形処理部１９００を構成する各回路ブロックを制御する図形制御部１９１と、画面表示領域内の図形の位置を定めるＸ，Ｙ座標値、図形の大きさ、参照する図形データＲＯＭ１９９のアドレス情報である図形データＲＯＭアドレスなどのパラメータが格納されているパラメータＲＡＭ部１９２と、図形が画面表示領域にあるか否かを判定し当たり情報とパラメータＲＡＭ部１９２に格納された図形データＲＯＭアドレスを出力する当たり判定部１９３とを有している。
【０００６】
さらに図形処理部１９００は、当たり情報を参照して、画面表示領域にある図形の図形情報を出力するカウンタ制御部１９４と、この図形情報を格納する表示図形バッファメモリ１９５と、図２０に示すように図形制御部１９１からの制御情報とパラメータＲＡＭ部１９２から出力されるスプライト番号、（スプライトＸサイズＮｓｘ−１）、走査線値、Ｙ原点座標値とを入力し、描画終了信号と図形データＲＯＭ上位アドレス、図形データＲＯＭ下位アドレスを生成する画像メモリアドレス演算部１９６と、図形データＲＯＭ１９９から取り出されたキャラクタデータに対してテクスチャなどの修飾処理を行う画像データ修飾演算部１９７とを有する。
【０００７】
次に図１９に示す従来の図形処理装置の動作について説明する。
【０００８】
図形制御部１９１は、ＣＰＵ１９８からの命令をデコードしパラメータＲＡＭ部１９２に対して図形のパラメータ設定を行う。パラメータＲＡＭ１９２の構成は図２１に示すように、パラメータＲＡＭ１９２の各アドレスに対して、Ｘ原点座標値、Ｙ原点座標値、スプライトＸサイズＮｓｘ、スプライトＹサイズＮｓｙ、図形データＲＯＭアドレスの各情報を含んで構成される。
【０００９】
図２２に一例を示すように、画面表示領域２２１に２つの表示図形２２２，２２３が存在した場合、画面表示領域２２１の左上隅を画面表示領域２２１の原点（０，０）とし、表示図形２２２，２２３の左上隅のＸ座標値、Ｙ座標値（Ｘｍ，Ｙｍ）および（Ｘｎ，Ｙｎ）がそれぞれ表示図形２２２，２２３のＸ原点座標値、Ｙ原点座標値として定義される。
【００１０】
また表示図形２２２，２２３のＸ方向、Ｙ方向の長さが、ピクセル単位で、表示図形２２２，２２３の各スプライトＸサイズＮｓｘおよびスプライトＹサイズＮｓｙとして定義される。
【００１１】
次に当たり判定部１９３は、図形制御部１９１から出力される制御情報によりパラメータＲＡＭ部１９２に格納された図形パラメータを参照し、パラメータＲＡＭ部１９２に格納された図形が図２２に示す画面表示領域２２１に存在するか否か、すなわちこの図形を表示するか否かを判定し、画面表示領域に表示される図形に対し活性化される当たり情報をカウンタ制御部１９４に出力する。
【００１２】
カウンタ制御部１９４は当たり判定部１９３から出力される当たり情報を参照し、当たり情報が活性化されると、この当たり情報に対応するスプライト番号を表示図形バッファメモリ１９５に格納する。
【００１３】
次に画像メモリアドレス演算部１９６は、制御情報を受けて、表示図形バッファメモリ１９５に格納されたスプライト番号に対応する図形パラメータをパラメータＲＡＭ部１９２から読み出し、表示図形を構成するキャラクタデータが格納されている図形データＲＯＭ１９９からキャラクタデータを読み出すための図形データＲＯＭアドレスを算出し、図形データＲＯＭ１９９にこの図形データＲＯＭアドレスを出力する。
【００１４】
次に画像データ修飾演算部１９７は、制御情報を受けて図形データＲＯＭ１９９から表示するキャラクタデータを入力し、テクスチャ、拡大／縮小、アルファブレンディングなどの半透明処理などの画像データ修飾処理を行い、画像信号を画面に表示するための表示装置１９１０に出力する。
【００１５】
最近図形処理装置に対して様々な機能が要求されてきており、そのような機能の一つとしてアニメーション表示機能がある。
【００１６】
次に上記に説明した従来の図形処理装置を用いて、複数のスプライトと呼ばれる図形を合成して生成したアニメーション図形を連続的に表示しアニメーション表示を行う場合について説明する。
【００１７】
スプライトの一例を図２４を参照して説明すると、図２４（ａ）が三角形の不透明データを有するスプライトＳＰ１であり、図２４（ｂ）がスプライトＳＰ１の一部を抽出して生成したスプライトＳＰ２を、図２４（ｃ）が矩形状の塗りつぶしデータを有するスプライトＳＰ３を表す。
【００１８】
また、図２４（ｄ）がスプライトＳＰ２を手前側に、スプライトＳＰ３を奥側にして、スプライトＳＰ２を不透明として、スプライトＳＰ２とスプライトＳＰ３とを合成した場合のスプライトＳＰ４を表す。
【００１９】
スプライトＳＰ１〜ＳＰ４は、キャラクタと称する８ピクセル×８ピクセルまたは１６ピクセル×１６ピクセルの図形データＲＯＭ１９９に格納されている単位図形から構成される。
【００２０】
またキャラクタは、図２３（ａ）に示すように連続したアドレス順に、図形データＲＯＭ１９９に格納されており、これらのキャラクタからスプライトを構成する際は、図２３（ｂ）に示すように、キャラクタを連続して水平（Ｘ）方向に順に配列する方法と、図２３（ｃ）に示すように、キャラクタを連続して垂直（Ｙ）方向に順に配列する方法とがある。
【００２１】
ここでＣＨ１〜ＣＨ１６は、キャラクタ番号を表す。図２３（ｂ）と図２３（ｃ）とでは、キャラクタＣＨ１〜ＣＨ１６の画像データは共通であり、キャラクタＣＨ１〜ＣＨ１６の配列が異なることにより、図２３（ｂ）と図２３（ｃ）とでは表示される画像データは異なってくる。
【００２２】
また図２３（ｂ），（ｃ）でキャラクタＸサイズＸｃ、キャラクタＹサイズＹｃは、ピクセル単位でキャラクタのＸ方向およびＹ方向の大きさを表し、ＸＣＨ，ＹＣＨはキャラクタの水平方向および垂直方向の位置を表すパラメータである。例えば、図２３（ｂ）でＸＣＨ＝１，ＹＣＨ＝２はキャラクタＣＨ１０を表す。
【００２３】
さらにＸＣＨ，ＹＣＨの最大値にそれぞれ１を加えたスプライトＸサイズＮｓｘおよびスプライトＹサイズＮｓｙは、スプライトを構成する水平方向および垂直方向のキャラクタ数、すなわちスプライトサイズを表す。
【００２４】
上記に説明したようにスプライトは、図形データＲＯＭ１９９に格納されたキャラクタを水平方向および垂直方向に配列することにより構成されており、図２１に示す図形データＲＯＭアドレスＡｄ（ＲＯＭ）を参照して、図形データＲＯＭ１９９からキャラクタデータを読み出すことで表示される。
【００２５】
次に図２４に示すスプライトＳＰ１，ＳＰ３，ＳＰ４を用いてアニメーションを生成した一例について、図２５を参照して説明する。
【００２６】
図２５（ａ），（ｂ），（ｃ）に示すように２５１〜２５３はアニメーション図形であり、ＳＰ１，ＳＰ４，ＳＰ３はアニメーション図形２５１〜２５３を構成するスプライトである。このアニメーション図形２５１〜２５３が画面表示領域に連続的に表示されてアニメーションが生成される。
【００２７】
またスプライトＳＰ１のキャラクタの配列を図２５（ａ）’、スプライトＳＰ３のキャラクタの配列を図２５（ｃ）’とすると、スプライトＳＰ４のキャラクタの配列は図２５（ｂ）’のようになる。
【００２８】
次に従来の画像処理装置を構成する画像メモリアドレス演算部１９６について、図２０を参照して説明する。
【００２９】
従来の画像メモリアドレス演算部１９６は、キャラクタカウント部２０１、減算回路２０２、アドレス分離部２０３，加算回路２０４，２０６、乗算回路２０５とから構成される。
【００３０】
次に上記の回路動作について説明するが、キャラクタの配列としては図２３（ｂ）に示した水平（Ｘ）方向とし、左方向から右方向に向かって、すなわちＸ方向の正の向きに描画処理が進むとして説明する。
【００３１】
減算回路２０２は、表示画面領域の走査線番号に対応する査線値からスプライトの左上隅のＹ座標であるＹ原点座標値を減算した値をアドレス分離部２０３に出力する。
【００３２】
アドレス分離部２０３は、スプライトを構成するキャラクタが最も上（Ｙ軸に最も近い）にあるキャラクタから数えて、何番目のキャラクタであるかを示すＹ方向キャラクタ番地ＹＣＨと、走査線がこのキャラクタを構成する最上位の走査線からＹ方向の正の向きに何番目かを示す図形データＲＯＭ下位アドレスを算出する。
【００３３】
一方キャラクタカウント部２０１は、制御情報に同期してカウント動作を行い、キャラクタのＸ方向の配列番号であるキャラクタカウント値を出力する。
【００３４】
加算回路２０６は、スプライトＸサイズＮｓｘとＹ方向キャラクタ番地ＹＣＨの積と、スプライト固有の番号であるスプライト番号と、キャラクタカウント値とを加算し、図形データＲＯＭ１９９に対する上位のアドレスを示す図形データＲＯＭ上位アドレスを生成する。ここで、図形データＲＯＭ上位アドレスと、先に説明した図形データＲＯＭ下位アドレスにより、図形データＲＯＭ１９９に対する全アドレスを構成する。
【００３５】
キャラクタカウント部２０１は、図２０（ｂ）に示すように、キャラクタカウント値を０からスプライトを構成するＸ方向の最後のキャラクタまで順にインクリメントし、最後にスプライトを構成する全てのキャラクタの描画が終了したことを示す描画終了信号を出力する。
【００３６】
一つのスプライトについての上記の動作が終了すると、次のスプライトについても同様な処理を行い、画面表示領域内の全てのスプライトについて同様な処理を繰り返すことで、スプライトから構成された全画像データの表示を実行する。
【００３７】
【発明が解決しようとする課題】
上述した従来の図形処理装置は、図２５（ｂ）に示すスプライトＳＰ３に着目すると、キャラクタ配列が水平（Ｘ）方向に限定されているため、２列目と３列目のキャラクタ番号が不連続となってしまう。
【００３８】
このためパラメータＲＡＭ部１９２には、４つの図形すなわち、キャラクタＣＨ２，ＣＨ３と、キャラクタＣＨ６，ＣＨ７と、キャラクタＣＨ１０，ＣＨ１１と、キャラクタＣＨ１４，ＣＨ１５とをそれぞれ独立して格納しなければならない。
【００３９】
このため、パラメータＲＡＭ部１９２のメモリ使用効率が低下し、パラメータＲＡＭ部１９２に格納可能な図形が減少し、より多くの図形を用いた多彩な表示を行うことが困難となる。
【００４０】
逆にパラメータＲＡＭ部１９２のメモリ容量を増やして必要とする全ての図形を格納しようとすれば、図形処理装置のコストが高くなるという問題がある。
【００４１】
さらにパラメータＲＡＭ部１９２に格納する図形が増加すると、図１９のＣＰＵ１９８から図形制御部１９１を介して制御する図形が増えるので、処理時間が増加し、図形処理装置全体の処理速度が低下するという欠点がある。
【００４２】
このため本発明の目的は、従来のパラメータＲＡＭ部に対し、キャラクタ配列に関する情報であるキャラクタ配列情報を追加し、パラメータＲＡＭ部においてキャラクタ配列情報により最適なキャラクタ配列を設定することで、パラメータＲＡＭ部のメモリ使用効率が向上した図形処理装置及び図形処理方法を提供することである。
【００４３】
また本発明の目的は、パラメータＲＡＭ部における水平（Ｘ）方向のキャラクタ配列と、垂直（Ｙ）方向のキャラクタ配列とが混在していても、共通の画像メモリアドレス演算部により、図形データＲＯＭからキャラクタデータを読み出すためのアドレスを生成することが可能な図形処理装置及び図形処理方法を提供することである。
【００４４】
さらに本発明の目的は、パラメータＲＡＭ部のキャラクタ配列を水平方向、垂直方向および水平方向と垂直方向を混在させる方法だけでなく、斜め方向あるいは配列方向を関数により定義し、パラメータＲＡＭ部のメモリ容量を大幅に増やすことなく、多様なアニメーションを表示することが可能な図形処理装置及び図形処理方法を提供することである。
【００４５】
【課題を解決するための手段】
そのため本発明による図形処理装置は、画面表示領域に、複数のピクセルデータからなるキャラクタがＸ方向およびＹ方向にマトリクス状に配列されたスプライトを表示する図形処理装置であって、前記キャラクタの配列方向に関する情報であるキャラクタ配列情報を含み、前記スプライトの図形情報であるスプライト図形情報を格納するパラメータＲＡＭ部と、前記キャラクタの画像データであるキャラクタデータを格納する図形データＲＯＭと、前記図形情報および前記キャラクタ配列情報を参照して、前記キャラクタデータを前記配列方向の順に読み出すための前記図形データＲＯＭに対するアドレス情報である図形データＲＯＭアドレスを生成する画像メモリアドレス演算部と、前記キャラクタデータを入力し、表示装置に表示させるための画像信号を生成する画像データ修飾演算部と、を備えている。
【００４６】
また本発明による図形処理方法は、画面表示領域に、複数のピクセルデータからなるキャラクタがＸ方向およびＹ方向にマトリクス状に配列されたスプライトを表示する図形処理方法であって、前記スプライトを構成する前記キャラクタの走査線方向であるＸ方向の順番を表すキャラクタカウント値を順次インクリメントする第１のステップと、前記画面表示領域のＸ方向に走査する走査線のＹ方向の番号を示す走査線値から前記Ｙ原点座標値を減算し、前記キャラクタ内における走査線値であるキャラクタ内走査線値を算出する第２のステップと、前記キャラクタ内走査線値を、前記キャラクタを構成する前記ピクセルデータのＹ方向の配列数で除算し、商であるＹ方向への前記キャラクタのキャラクタ順番を表すＹ方向キャラクタ番地と、前記キャラクタの画像データであるキャラクタデータを格納する図形データＲＯＭのアドレス情報のうちの下位アドレスである図形データＲＯＭアドレス下位アドレスとを出力する第３のステップと、前記スプライトに対応する前記キャラクタの配列情報を判定する第４のステップと、前記キャラクタの配列情報がＸ方向であると判定された場合は、前記スプライトのＸ方向のサイズであるスプライトＸサイズと前記Ｙ方向キャラクタ番地とを乗算し、乗算結果と前記キャラクタカウント値とを加算する第５のステップと、前記キャラクタの配列情報がＹ方向であると判定された場合は、前記スプライトのＹ方向のサイズであるスプライトＹサイズと前記キャラクタカウント値とを乗算し、乗算結果と前記Ｙ方向キャラクタ番地とを加算する第６のステップと、前記第５のステップ又は前記第６のステップで算出された各乗算結果を参照して、前記図形データＲＯＭアドレスの上位アドレスである図形データＲＯＭアドレス上位アドレスを算出する第７のステップと、を備えている。
【００４７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００４８】
図１は本発明の図形処理装置を示すブロック図であり、図２は図１の画像メモリアドレス演算部６の詳細ブロック図である。
【００４９】
図１の図形処理装置は、図形処理装置全体の制御を行うＣＰＵ８と、ＣＰＵ８から発行される命令により図形の描画処理を行う図形処理部１００と、図形処理部１００を構成する画像メモリアドレス演算部６から出力される図形データＲＯＭアドレスに対応してキャラクタデータを出力する図形データＲＯＭ９と、液晶表示装置またはＣＲＴ等の表示装置１０とを有している。
【００５０】
また図形処理部１００は、ＣＰＵ８の命令をデコードし図形処理部１００を構成する各回路ブロックを制御する図形制御部１と、画面表示領域内の図形の位置を定めるＸ，Ｙ座標値、図形の大きさ、参照する図形データＲＯＭ９のアドレス情報である図形データＲＯＭアドレス、スプライトを構成するキャラクタの配列情報であるキャラクタ配列情報などのパラメータが格納されているパラメータＲＡＭ部２と、図形が画面表示領域にあるか否かを判定し当たり情報とパラメータＲＡＭ部２に格納された図形データＲＯＭアドレスを出力する当たり判定部３とを有している。
【００５１】
さらに図形処理部１００は、一つの画面表示領域に表示する全スプライトの数を格納する表示スプライト数格納部１１と、活性化された当たり情報を参照して表示するスプライトの数をカウントアップするスプライト個数算出部１２と、当たり情報を参照して、画面表示領域にあるスプライトの図形情報を出力するカウンタ制御部４と、この図形情報を格納する表示図形バッファメモリ５と、図２に示すように図形制御部１からのキャラクタカウント部制御信号とパラメータＲＡＭ部２から出力されるスプライト番号、Ｙ原点座標値、（スプライトＸサイズＮｓｘ−１）、（スプライトＹサイズＮｓｙ−１）、キャラクタ配列情報Ａｒｒなどを入力し、描画終了信号と図形データＲＯＭ上位アドレスおよび図形データＲＯＭ下位アドレスを生成する画像メモリアドレス演算部６と、図形データＲＯＭ９から取り出されたキャラクタデータに対してテクスチャなどの修飾処理を行う画像データ修飾演算部７とを有する。
【００５２】
次に図１に示す本発明の図形処理装置の動作について説明する。
【００５３】
図形制御部１は、ＣＰＵ８からの命令をデコードしパラメータＲＡＭ２に対して図形のパラメータ設定を行う。
【００５４】
パラメータＲＡＭ２の構成は図３に示すように、画面表示領域の各スプライトに対応した各アドレスに対して、図２２に示すように、スプライトの基準原点（左上隅とする）のＸ座標値であるＸ原点座標値Ｐｘ、スプライトの基準原点のＹ座標値であるＹ原点座標値Ｐｙ、キャラクタ単位で算出したスプライトのＸ方向の大きさであるスプライトＸサイズＮｓｘ、キャラクタ単位で算出したスプライトのＹ方向の大きさであるスプライトＹサイズＮｓｙ、図形データＲＯＭ９からキャラクタを読み出すときに用いる図形データＲＯＭアドレスＡｄ（ＲＯＭ）、キャラクタの配列方向を定めるキャラクタ配列情報Ａｒｒなどを含んで構成される。
【００５５】
図形制御部１は、パラメータＲＡＭ部２から処理する順番にスプライトの図形情報を取り出し、この情報を当たり判定部に対して出力する。
【００５６】
次に当たり判定部３は、図形制御部１から出力される制御情報によりパラメータＲＡＭ２に格納された図形情報を参照し、パラメータＲＡＭ部２に格納された図形が図２２に示す画面表示領域２２１に存在するか否か、すなわちこの図形を表示するか否かを判定し、画面表示領域に表示される図形に対して活性化される当たり情報と、パラメータＲＡＭ部２のアドレスとをカウンタ制御部４に出力する。
【００５７】
カウンタ制御部４は当たり判定部３から出力される当たり情報を参照し、当たり情報が活性化されると、この当たり情報に対応するスプライトのスプライト番号を表示図形バッファメモリ５に格納する。このときカウンタ制御部４は、表示スプライト数格納部１１に格納された一つの画面表示領域に表示する全スプライトの数と、スプライト個数算出部１２で算出されたスプライトの数とを参照しながら、活性化された当たり情報に対応するスプライト番号を表示図形バッファメモリ５に出力するように動作する。
【００５８】
当たり判定部３における全てのスプライトに対しての当たり判定が終了すると、図形制御部１は表示図形バッファメモリ５から格納していたスプライト番号を読み出す。そして読み出したスプライト番号を参照してパラメータＲＡＭ部２から表示するスプライトに関する図形情報を読み出す。こうして読み出されたスプライト図形の図形情報は、画像メモリアドレス演算部６と画像データ修飾演算部７に対して出力される。
【００５９】
次に画像メモリアドレス演算部６は、制御情報を受けて、表示図形バッファメモリ５に格納されたスプライト番号に対応する図形情報を参照し、スプライトを構成するキャラクタデータが格納されている図形データＲＯＭ９から、キャラクタデータを読み出すための図形データＲＯＭアドレスを算出し、図形データＲＯＭ９にこの図形データＲＯＭアドレスを出力する。
【００６０】
そして画像データ修飾演算部７は、制御情報を受けて図形データＲＯＭ９から表示するキャラクタデータを入力し、テクスチャ、拡大／縮小、アルファブレンディングなどの半透明処理などの画像データ修飾処理を行い、画像信号を画面に表示するための表示装置１０に出力する。
【００６１】
次に上記に説明した本発明の図形処理装置を用いて、図４に示す複数のスプライトを用いたアニメーション図形を、連続的に表示してアニメーション表示を行う場合について説明する。
【００６２】
最初にスプライトＳＰ１〜ＳＰ４について説明すると、ＳＰ１は図４（ａ）に示すように三角形の不透明データを有するスプライトであり、ＳＰ２は図４（ｂ）に示すようにスプライトＳＰ１の一部を抽出して生成したスプライトであり、ＳＰ３は図４（ｃ）に示すように矩形状の塗りつぶしデータを有するスプライトであり、ＳＰ４は図４（ｂ）に示すようにスプライトＳＰ２を手前側に、スプライトＳＰ３を奥側にして、スプライトＳＰ２を不透明として、スプライトＳＰ２とスプライトＳＰ３とを合成した場合のスプライトある。ここで特徴的な点は、スプライトＳＰ１は、図２５（ａ）’のキャラクタ配列と異なり、キャラクタは垂直方向に配列されている点である。
【００６３】
図３に示すキャラクタ配列情報Ａｒｒが０（ｂ）（ｂはバイナリデータであることを表す）のとき、キャラクタ配列が水平（Ｘ）方向であることを表し、キャラクタ配列情報Ａｒｒが１（ｂ）のとき、キャラクタ配列が垂直（Ｙ）方向であることを表す。
【００６４】
このように本発明による図形処理装置は、パラメータＲＡＭ部２にキャラクタ配列情報Ａｒｒを設け、このキャラクタ配列情報Ａｒｒを参照して、画像メモリアドレス演算部６が図形データＲＯＭアドレスを生成することにより、図４（ａ）’，（ｂ）’，（ｃ）’に示すように、水平方向と垂直方向の任意の組み合わせで、スプライトを構成するキャラクタを配列することが出来る。これによりパラメータＲＡＭ部２のメモリ容量を増やすことなく、多様な図形をパラメータＲＡＭ部２に格納することが可能となり、複雑なアニメーション表示を行うことができる。
【００６５】
ここで従来のパラメータＲＡＭ部１９２における図２５（ｂ），（ｂ）’に示すアニメーション図形のメモリ構造と、本発明のパラメータＲＡＭ部２における図４（ｂ），（ｂ）’に示すアニメーション図形のメモリ構造とを比較しながら説明する。
【００６６】
図５（ａ）は、従来のパラメータＲＡＭ１９２における図２５（ｂ），（ｂ）’のアニメーション図形に対応するメモリ構成を表し、スプライトＳＰ２の１行目は、キャラクタＣＨ２，ＣＨ３が配列されており、これらのキャラクタＣＨ２，ＣＨ３から構成される図形のＸ原点座標値、Ｙ原点座標値はそれぞれＸ０，Ｙ０である。またスプライトＸサイズＮｓｘ、スプライトＹサイズＮｓｙはそれぞれ２，１となる。
【００６７】
またスプライトＳＰ２の２行目は、キャラクタＣＨ６，ＣＨ７が配列されており、これらのキャラクタＣＨ６，ＣＨ７から構成される図形のＸ原点座標値は上記のＸ原点座標値Ｘ０と変わらず、キャラクタが１６ピクセル×１６ピクセルの構成とすると、Ｙ原点座標値がＹの正の方向に１６ピクセル移動するので、Ｙ０＋１６となる。またスプライトＸサイズＮｓｘ、スプライトＹサイズＮｓｙは１行目と同様にそれぞれ２，１となる。
【００６８】
同様に、スプライトＳＰ２の３行目および４行目は、図５（ａ）に示すようになる。
【００６９】
またスプライトＳＰ２と合成を行うスプライトＳＰ３については、Ｘ原点座標値がスプライトＳＰ２のＸ原点座標値よりも１６ピクセル小さいので、Ｘ０−１６となり、Ｙ原点座標値は上記のスプライトＳＰ２のＹ原点座標値Ｙ０と同じくＹ０となる。
【００７０】
またスプライトＳＰ３のスプライトＸサイズＮｓｘ、スプライトＹサイズＮｓｙは、共に４となる。
【００７１】
一方図５（ｂ）は、本発明のパラメータＲＡＭ２における図４（ｂ），（ｂ）’のアニメーション図形に対応するメモリ構成を表し、スプライトＳＰ２は図５（ｂ）からわかるように、キャラクタ配列情報が１（ｂ）であり、キャラクタ配列が垂直方向であることを示している。またスプライトＸサイズＮｓｘ、スプライトＹサイズＮｓｙはそれぞれ２，４となる。また、スプライトＳＰ３については、図５（ａ）と同様である。
【００７２】
上記に説明したように、従来のパラメータＲＡＭ部１９２では、図２５（ｂ）のアニメーション図形を表すのに５行のメモリ容量が必要であるのに対し、本発明の図形処理装置を構成するパラメータＲＡＭ部２では、図４（ｂ）のアニメーション図形を表すのに２行のメモリ容量で済むので、大幅にメモリ容量を低減することが出来る。
【００７３】
次に本発明の図形処理装置を構成する画像メモリアドレス演算部６について、図２（ａ），（ｂ）を用いて概略の説明をする。
【００７４】
本実施の形態による画像メモリアドレス演算部６は、図２（ａ）に示すように図形制御部１から出力される制御情報の一部であるキャラクタカウント部制御信号と、スプライトＸサイズＮｓｘから１を減算した値とを入力し、キャラクタカウント部制御信号に同期してキャラクタカウント値をインクリメントするキャラクタカウント部２１と、１番上の（最もＹ原点に近い）走査線から何番目の走査線であるかを示す走査線値からＹ原点座標値を減算する減算回路２２と、減算回路２２の出力データをキャラクタを構成する垂直方向のピクセル数で除算し、この除算結果から商であるＹ方向のキャラクタ番地を表すＹＣＨと余りである図形データＲＯＭ下位アドレスを算出するアドレス分離部２３と、キャラクタ配列情報とスプライトＹサイズＮｓｙから１を減算した値とを入力するＡＮＤゲート２７と、キャラクタ配列情報とスプライトＸサイズＮｓｘから１を減算した値とを入力するＡＮＤゲート２８とを備えている。
【００７５】
さらに本実施の形態による画像メモリアドレス演算部６は、ＡＮＤゲート２７からの出力データに１を加算する加算回路２９と、ＡＮＤゲート２８からの出力データに１を加算する加算回路２４と、キャラクタカウント値と加算回路２９の出力データとを乗算する乗算回路２５Ａと、アドレス分離部２３から出力されるＹ方向のキャラクタ番地を表すＹＣＨと加算回路２４の出力データとを乗算する乗算回路２５Ｂと、スプライト番号と乗算回路２５Ａ，２５Ｂの各出力データとを加算し、図形データＲＯＭ９に格納されているキャラクタデータを読み出すための図形データＲＯＭアドレスの上位アドレスである図形データＲＯＭ上位アドレスを生成する加算回路２６とを備えている。
【００７６】
ここでキャラクタの配列が水平方向の配列であるときは、キャラクタ配列情報は０（ｂ）となり、キャラクタの配列が垂直方向の配列であるときは、キャラクタ配列情報は１（ｂ）となる。
【００７７】
キャラクタ配列情報が０（ｂ）のとき、ＡＮＤゲート２７により（スプライトＹサイズＮｓｙ−１）はマスクされ、ＡＮＤゲート２７から０が出力される。そして加算回路２９により１が加算され、乗算回路２５Ａからはキャラクタカウント値がそのままの値で加算回路２６に出力される。
【００７８】
一方ＡＮＤゲート２８は、（スプライトＸサイズＮｓｘ−１）を出力し、加算回路２４はスプライトＸサイズＮｓｘを出力する。乗算回路２５Ｂは、スプライトＸサイズＮｓｘとＹ方向のキャラクタ番地とを乗算し、この乗算結果を加算回路２６に出力する。
【００７９】
一方キャラクタ配列情報が１（ｂ）のとき、ＡＮＤゲート２８により（スプライトＸサイズＮｓｘ−１）はマスクされ、ＡＮＤゲート２８から０が出力される。そして加算回路２４により１が加算され、乗算回路２５ＢからはＹ方向のキャラクタ番地ＹＣＨがそのままの値で加算回路２６に出力される。
【００８０】
一方ＡＮＤゲート２７は、（スプライトＹサイズＮｓｙ−１）を出力し、加算回路２９はスプライトＹサイズＮｓｙを出力する。乗算回路２５Ａは、スプライトＹサイズＮｓｙとキャラクタカウント値とを乗算し、この乗算結果を加算回路２６に出力する。
【００８１】
このようにして本実施の形態による画像メモリアドレス演算部６は、スプライト番号と、キャラクタカウント部制御信号と、（スプライトＸサイズＮｓｘ−１）と、（スプライトＹサイズＮｓｙ−１）と、キャラクタ配列情報と、走査線値と、Ｙ原点座標値とを入力し、図形データＲＯＭ上位アドレスと図形データＲＯＭ下位アドレスとを生成する。
【００８２】
図２（ｂ）に、図２（ａ）に示す画像メモリアドレス演算部６のタイミングチャートを示す。
【００８３】
キャラクタカウント部制御信号は、キャラクタデータＣＨ１〜ＣＨｎの描画処理に先だってパルス信号を発生し、キャラクタカウント部は、このパルス信号に同期して０からスプライトを構成する（キャラクタ数−１）までをカウントアップするとともに、スプライトを構成する全てのキャラクタの描画が終了したときに、描画終了信号を出力する。
【００８４】
次に図６，７を参照して、キャラクタの配列が図２３（ｂ）に示す水平方向の配列である場合の本実施の形態による画像メモリアドレス演算部６の動作について、具体的に説明する。
【００８５】
図６（ａ）において、スプライトＳＰ６を構成するキャラクタＣＨ１〜ＣＨ１６は、水平方向および垂直方向に４キャラクタずつ配列され、各キャラクタの垂直方向のピクセル数すなわち走査線数を１６とする。ここで各キャラクタ毎の走査線をＹの正の方向にｌ１〜ｌ１６とし、画面表示領域の原点に最も近い走査線（第１走査線）をＬ１とし、Ｙの正の方向に順にＬ２，Ｌ３・・・Ｌ１６，Ｌ１７，Ｌ１８・・・とする。すなわち、Ｌ１，Ｌ２・・・は走査線の絶対番号を表し、ｌ０〜ｌ１５は各キャラクタ毎の相対的な走査線番号を表す。
【００８６】
また説明を簡略化するために、スプライトＳＰ６のＹ原点座標値を０，すなわちスプライトＳＰ６の左上隅は画面表示領域の原点に一致するものとして説明する。
【００８７】
いま走査線がキャラクタＣＨ５，６，７，８の４番目の走査線、すなわちｌ４（Ｌ２０）である場合のメモリアドレスについて考察する。
【００８８】
図６（ｂ）は、スプライトＳＰ６を構成するキャラクタＣＨ１〜ＣＨ１６の図形データＲＯＭ９のキャラクタ配列を表し、キャラクタＣＨ１〜ＣＨ１６の図形データＲＯＭ９における上位アドレスである図形データＲＯＭ上位アドレスが０〜１５であることを示している。図６（ｂ）からわかるように、キャラクタＣＨ５〜ＣＨ８の図形データＲＯＭ上位アドレスは４〜７となる。
【００８９】
また走査線Ｌ２０は、キャラクタＣＨ５〜ＣＨ８の走査線ｌ４に対応すると共に、図形データＲＯＭ下位アドレスが４であることを表している。従って図形データＲＯＭ上位アドレスにより、図形データＲＯＭ９を構成するキャラクタ番号が一意的に定まり、図形データＲＯＭ下位アドレスによりキャラクタ内の走査線位置が定まる。
【００９０】
すなわち、図形データＲＯＭ上位アドレスと図形データＲＯＭ下位アドレスを指定することにより、図形データＲＯＭ９から描画対象となるキャラクタデータを走査線毎に読み出すことが可能である。
【００９１】
図６（ｃ）に上記に説明したキャラクタ番号と図形データＲＯＭ上位アドレスおよび図形データＲＯＭ下位アドレスの関係を示す。
【００９２】
次に図７を参照して、図６に示す場合の画像メモリアドレス演算部６の動作について説明する。
【００９３】
いま図６（ａ）からわかるように、Ｙ原点座標値、走査線値はそれぞれ０，２０であり、スプライトＸサイズＮｓｘ、スプライトＹサイズＮｓｙがそれぞれ４であるので、（スプライトＸサイズＮｓｘ−１）、（スプライトＹサイズＮｓｙ−１）はそれぞれ３となり、キャラクタ配列情報は０である。
【００９４】
減算回路２２は、走査線値（＝２０）からＹ原点座標値（＝０）を減算し、アドレス分離部２３に２０を出力する。アドレス分離部２３は、入力データの２０をキャラクタを構成する垂直方向のピクセル数１６で除算し、この除算結果から商であるＹ方向のキャラクタ番地を表すＹＣＨを１とし、図６（ｃ）に示した図形データＲＯＭ下位アドレスと同じ値を余り４としてそれぞれ出力する。
【００９５】
ＡＮＤゲート２７の出力は、キャラクタ配列情報が０であるので０となり、加算回路２９はこの０と定数である１を加算して生成した１を乗算回路２５Ａに出力する。またＡＮＤゲート２８の出力は３となり、加算回路２４はこの３と定数である１を加算して生成した４を乗算回路２５Ｂに出力する。
【００９６】
乗算回路２５Ｂは、Ｙ方向のキャラクタ番地ＹＣＨ（＝１）と加算回路２４から出力した４とを乗算して生成した４を加算回路２６に出力する。
【００９７】
またキャラクタカウント部２１は、キャラクタカウント部制御信号に同期して０から（スプライトＸサイズＮｓｘ−１）＝３までの出力データ、すなわち０→１→２→３の出力データを乗算回路２５Ａに出力する。従って乗算回路２５Ａは、０→１→２→３のデータを加算回路２６に出力する。
【００９８】
いまスプライト番号が０であるとすると、加算回路２６は、図６（ｃ）に示した図形データＲＯＭ上位アドレスと同じ４〜７を生成する。
【００９９】
次に図８，９を参照して、キャラクタの配列が図２３（ｃ）に示す垂直方向の配列である場合の本実施の形態による画像メモリアドレス演算部６の動作について、具体的に説明する。
【０１００】
図８（ａ）において、スプライトＳＰ８を構成するキャラクタＣＨ１〜ＣＨ１６は、水平方向および垂直方向に４キャラクタずつ配列され、各キャラクタの垂直方向のピクセル数すなわち走査線数を１６とする。ここで各キャラクタ毎の走査線をＹの正の方向にｌ１〜ｌ１６とし、画面表示領域の原点に最も近い走査線（第１走査線）をＬ１とし、Ｙの正の方向に順にＬ２，Ｌ３・・・Ｌ１６，Ｌ１７，Ｌ１８・・・とする。すなわち、Ｌ１，Ｌ２・・・は走査線の絶対番号を表し、ｌ０〜ｌ１５は各キャラクタ毎の相対的な走査線番号を表す。
【０１０１】
また説明を簡略化するために、スプライトＳＰ８のＹ原点座標値を０，すなわちスプライトＳＰ８の左上隅は画面表示領域の原点に一致するものとして説明する。
【０１０２】
いま走査線がキャラクタＣＨ２，６，１０，１４の４番目の走査線、すなわちｌ４（Ｌ２０）である場合のメモリアドレスについて考察する。
【０１０３】
図８（ｂ）は、スプライトＳＰ８を構成するキャラクタＣＨ１〜ＣＨ１６の図形データＲＯＭ９のキャラクタ配列を表し、キャラクタＣＨ１〜ＣＨ１６の図形データＲＯＭ９における上位アドレスである図形データＲＯＭ上位アドレスが０〜１５であることを示している。図８（ｂ）からわかるように、キャラクタＣＨ２，６，１０，１４の図形データＲＯＭ上位アドレスはそれぞれ１，５，９，１３となる。
【０１０４】
また走査線Ｌ２０は、キャラクタＣＨ２，６，１０，１４の走査線ｌ４に対応すると共に、図形データＲＯＭ下位アドレスが４であることを表している。従って図形データＲＯＭ上位アドレスにより、図形データＲＯＭ９を構成するキャラクタ番号が一意的に定まり、図形データＲＯＭ下位アドレスによりキャラクタ内の走査線位置が定まる。
【０１０５】
すなわち、図形データＲＯＭ上位アドレスと図形データＲＯＭ下位アドレスを指定することにより、図形データＲＯＭ９から描画対象となるキャラクタデータを走査線毎に読み出すことが可能である。
【０１０６】
図８（ｃ）に上記に説明したキャラクタ番号と図形データＲＯＭ上位アドレスおよび図形データＲＯＭ下位アドレスの関係を示す。
【０１０７】
次に図９を参照して、図８に示す場合の画像メモリアドレス演算部６の動作について説明する。
【０１０８】
いま図８（ａ）からわかるように、Ｙ原点座標値、走査線値はそれぞれ０，２０であり、スプライトＸサイズＮｓｘ、スプライトＹサイズＮｓｙがそれぞれ４であるので、（スプライトＸサイズＮｓｘ−１）、（スプライトＹサイズＮｓｙ−１）はそれぞれ３となり、キャラクタ配列情報は１である。
【０１０９】
減算回路２２は、走査線値（＝２０）からＹ原点座標値（＝０）を減算し、アドレス分離部２３に２０を出力する。アドレス分離部２３は、入力データの２０をキャラクタを構成する垂直方向のピクセル数１６で除算し、この除算結果から商であるＹ方向のキャラクタ番地ＹＣＨを１とし、図８（ｃ）に示した図形データＲＯＭ下位アドレスと同じ値を余り４としてそれぞれ出力する。
【０１１０】
ＡＮＤゲート２８の出力は、キャラクタ配列情報が１であるので０となり、加算回路２４はこの０と定数である１を加算して生成した１を乗算回路２５Ｂに出力する。またＡＮＤゲート２７の出力は３となり、加算回路２９はこの３と定数である１を加算して生成した４を乗算回路２５Ａに出力する。
【０１１１】
乗算回路２５Ｂは、Ｙ方向のキャラクタ番地ＹＣＨ（＝１）と加算回路２４から出力した１とを乗算して生成した１を加算回路２６に出力する。
【０１１２】
またキャラクタカウント部２１は前に説明したように、キャラクタカウント部制御信号に同期して０→１→２→３のデータを加算回路２６に出力する。
【０１１３】
いまスプライト番号が０であるとすると、加算回路２６は、図８（ｃ）に示した図形データＲＯＭ上位アドレスと同じ１，５，９，１３を生成する。
【０１１４】
以上説明したように、本発明の画像処理装置を構成する画像メモリアドレス演算部６は、キャラクタ配列が水平方向と垂直方向の場合に対応したキャラクタ配列情報により、キャラクタ配列が水平方向および垂直方向のいずれであっても図６（ｃ）または図８（ｃ）に示す図形データＲＯＭ上位アドレスおよび図形データＲＯＭ下位アドレスを生成することが出来る。
【０１１５】
次に図面を参照して本発明の図形処理装置を用いた図形処理方法について説明する。
【０１１６】
図１０は図２に示す本発明の画像メモリアドレス演算部６の処理方法を示すフローチャートであり、ステップＳＴ１で図形制御部１は画像処理が終了したか否かの判定を行い、画像処理が終了したと判定した場合、図２に示すキャラクタカウント部２１は、ステップＳＴ１１でキャラクタカウント部制御信号によりリセットされ、ステップＳＴ１２の処理を行う。ステップＳＴ１２において当たり判定部３は、次に描画すべきスプライトが画面表示領域に存在するか否かを判定し、次に描画すべきスプライトが画面表示領域に存在しないと判定した場合は、ステップＳＴ１３で画面表示領域全体の描画処理を終了し、次のフレームの画面表示領域の描画処理を行う。
【０１１７】
またステップＳＴ１２において、次に描画すべきスプライトが存在すると判定された場合は、ステップＳＴ１の処理を行う。
【０１１８】
ステップＳＴ１で画像処理が終了していないと判定された場合、ステップＳＴ２において、キャラクタカウント部２１はキャラクタカウント値をインクリメントする。
【０１１９】
続いてステップＳＴ３において、走査線値からＹ原点座標値を減算することにより、キャラクタのＹ原点座標値を基準とした相対的な走査線番号を算出する。
【０１２０】
次にステップＳＴ４において、アドレス分離部２３はＹ方向のキャラクタ番地を表すＹＣＨと図形データＲＯＭ下位アドレスをそれぞれ生成し、画像メモリアドレス演算部６はステップＳＴ５において、キャラクタ配列情報が水平方向であるとの情報を受け取るとステップＳＴ６の処理を行い、キャラクタ配列情報が垂直方向であるとの情報を受け取るとステップＳＴ９の処理を行う。
【０１２１】
ステップＳＴ５において、キャラクタ配列情報が水平方向であると判定された場合は、ステップＳＴ６で乗算回路２５Ｂは加算回路２４から出力されるスプライトＸサイズＮｓｘと、アドレス分離部２３から出力されるＹ方向のキャラクタ番地ＹＣＨとを乗算して乗算結果を加算回路２６に出力する。そして引き続きステップＳＴ７において、キャラクタカウント部２１はキャラクタカウント値をインクリメントせず保持し続ける。
【０１２２】
一方ステップＳＴ５において、キャラクタ配列情報が垂直方向であると判定された場合は、ステップＳＴ９でＹ方向のキャラクタ番地ＹＣＨを保持したまま、次のステップＳＴ１０の処理が行われる。ステップＳＴ１０において、乗算回路２５Ａは加算回路２９から出力されるスプライトＹサイズＮｓｙと、キャラクタカウント部２１から出力されるキャラクタカウント値とを乗算し、加算回路２６に乗算結果を出力する。
【０１２３】
最後に加算回路２６は、乗算回路２５Ａ，２５Ｂからの乗算結果とスプライト番号とをそれぞれ加算し、図形データＲＯＭ上位アドレスを生成する。
【０１２４】
次に本発明の画像メモリアドレス演算部６の第２の実施の形態について図１１，図１２を参照して説明する。なお、図２と共通の構成要素には共通の参照文字／数字を付してある。
【０１２５】
図１１は本発明の画像メモリアドレス演算部６の第２の実施の形態を示すブロック図であり、図１２は図１１に示す画像メモリアドレス演算部６により生成されたキャラクタ配列を示す。
【０１２６】
図１２に示されるように、本実施の形態による画像メモリアドレス演算部６２により生成されたキャラクタ配列は、右上（Ｘが正でＹが負の方向）から左下（Ｘが負でＹが正の方向）に向かって順にキャラクタが配列されていることが特徴である。このような配列は、図形を変形する際に有効である。
【０１２７】
本実施の形態による画像メモリアドレス演算部６は、図１１に示すように図形制御部１から出力される制御情報の一部であるキャラクタカウント部制御信号に同期してキャラクタカウント値をインクリメントするキャラクタカウント部２１と、走査線値からＹ原点座標値を減算する減算回路２２とを備えている。
【０１２８】
また本実施の形態による画像メモリアドレス演算部６は、減算回路２２の出力データをキャラクタを構成する垂直方向のピクセル数で除算し、この除算結果から商であるＹ方向のキャラクタ番地を表すＹＣＨと余りである図形データＲＯＭ下位アドレスを算出するアドレス分離部２３と、Ｙ方向のキャラクタ番地ＹＣＨをデータ入力しキャラクタ配列情報により制御され、出力データを乗算回路２５Ｂに出力する１（ｈ）固定回路部１１７と、Ｙ方向のキャラクタ番地ＹＣＨを累積加算する累積加算回路１１４とを備えている。
【０１２９】
さらに本実施の形態による画像メモリアドレス演算部６は、累積加算回路１１４の出力データと（スプライトＸサイズＮｓｘ−１）とを入力し、キャラクタ配列情報が０、すなわちキャラクタ配列が水平方向であるときは、（スプライトＸサイズＮｓｘ−１）を出力し、キャラクタ配列情報が１、すなわちキャラクタ配列が斜め方向であるときは、累積加算回路１１４の出力データを出力する選択手段１１５と、選択手段１１５からの出力データに１を加算する加算回路１１６と、この加算回路１１６からの出力データと１（ｈ）固定回路部１１７からの出力データとを乗算する乗算回路２５Ｂとを備えている。
【０１３０】
また本実施の形態による画像メモリアドレス演算部６は、キャラクタカウント値と累積加算回路１１４の出力データとレジスタ１１２からの出力データとを加算し、加算結果をレジスタ１１２に出力する加算回路１１１と、加算回路１１１からの加算結果とスプライト番号とを入力するレジスタ１１２と、レジスタ１１２の出力データとキャラクタカウント値とを入力し、キャラクタ配列情報が０、すなわち水平方向であるときはキャラクタカウント値を出力し、キャラクタ配列情報が０、すなわち斜め方向であるときは、レジスタ１１２の出力データを出力する選択手段１１３とを備えている。
【０１３１】
ここで１（ｈ）固定回路部１１７は、キャラクタ配列情報が０である場合は、Ｙ方向のキャラクタ番地ＹＣＨをそのまま出力し、キャラクタ配列情報が１である場合は、キャラクタ番地ＹＣＨを１（ｈ）に固定する。また加算回路１１１とレジスタ１１２により、キャラクタカウント値が順次累積加算される。
【０１３２】
上記のような動作をすることにより、キャラクタ配列情報が０である場合は、キャラクタが図６（ａ）に示すような配列になるように図形データＲＯＭアドレスが生成され、一方キャラクタ配列情報が１である場合は、キャラクタが図１２に示すような配列になるように図形データＲＯＭアドレスが生成される。
【０１３３】
次に本発明の画像メモリアドレス演算部６の第２の実施の形態を用いた図形処理方法の第２の実施の形態について説明する。
【０１３４】
図１３は図１１に示す本発明の画像メモリアドレス演算部６２の処理方法を示すフローチャートであり、図１０の処理フロートチャートのステップＳＴ９，１０が、図１３においてそれぞれステップＳＴ１４，１５になっている点が異なっている。ステップＳＴ１４において、累積加算回路１１４に入力したキャラクタ番地ＹＣＨが順次累積加算され、さらに累積加算回路１１４から出力された累積加算値は選択手段１１５を介して加算回路において１が加算される。
【０１３５】
続いてステップＳＴ１５において、加算回路１１１とレジスタ１１２により、キャラクタカウント値が累積加算される。
【０１３６】
このような処理フローにより、キャラクタ配列情報が０である場合は、キャラクタが図６（ａ）に示すような配列になるように図形データＲＯＭアドレスが生成され、一方キャラクタ配列情報が１である場合は、キャラクタが図１２に示すような配列になるように図形データＲＯＭアドレスが生成される。
【０１３７】
次に本発明の画像メモリアドレス演算部６の第３の実施の形態について図１４，図１５を参照して説明する。なお、図１１と共通の構成要素には共通の参照文字／数字を付してある。
【０１３８】
図１４は本発明の画像メモリアドレス演算部６３の第３の実施の形態を示すブロック図であり、図１５はこの画像メモリアドレス演算部６３により生成されたキャラクタ配列を示す。
【０１３９】
図１５に示されるように、本実施の形態による画像メモリアドレス演算部６３により生成されたキャラクタ配列は、左下（Ｘが負でＹが正の方向）から右上（Ｘが正でＹが負の方向）に向かって順にキャラクタが配列されていることが特徴であり、図１２に示すキャラクタ配列の方向と逆向きとなる。このような配列は、図１２の配列と同様に、図形を変形する際に有効である。
【０１４０】
図１４に示す本発明の画像メモリアドレス演算部６３は、図１１に示す画像メモリアドレス演算部６２を構成する加算回路１１１に代えて加算回路１１１にさらに１を加算する加算回路１４１を設けたことと、ＮＡＮＤゲート１４２を新しく設けたことが図１１に示す画像メモリアドレス演算部６２と異なっている。
【０１４１】
ここでＮＡＮＤゲート１４２は、キャラクタ配列情報が１であるとき、累積加算回路１１４から出力される累積加算値に対してさらに１を加算しないようにマスクするように動作する。
【０１４２】
上記のような動作をすることにより、キャラクタ配列情報が０である場合は、キャラクタが図６（ａ）に示すような配列になるように図形データＲＯＭアドレスが生成され、一方キャラクタ配列情報が１である場合は、キャラクタが図１５に示すような配列になるように図形データＲＯＭアドレスが生成される。
【０１４３】
次に本発明の画像メモリアドレス演算部６の第２３実施の形態を用いた図形処理方法の第３の実施の形態について説明する。
【０１４４】
図１６は図１４に示す本発明の画像メモリアドレス演算部６３の処理方法を示すフローチャートであり、図１３の処理フロートチャートのステップＳＴ１４，１５が、図１６においてそれぞれステップＳＴ１６，１７になっている点が異なっている。ステップＳＴ１６において、累積加算回路１１４に入力したキャラクタ番地ＹＣＨが順次累積加算される。
【０１４５】
一方ステップＳＴ１７において、加算回路１４１とレジスタ１１２によりキャラクタカウント値が累積加算され、さらに１が加算された加算値が選択手段１１３に出力される。
【０１４６】
このような処理フローにより、キャラクタ配列情報が０である場合は、キャラクタが図６（ａ）に示すような配列になるように図形データＲＯＭアドレスが生成され、一方キャラクタ配列情報が１である場合は、キャラクタが図１５に示すような配列になるように図形データＲＯＭアドレスが生成される。
【０１４７】
次に本発明の画像メモリアドレス演算部６の第４の実施の形態について図１７を参照して説明する。なお、図１４と共通の構成要素には共通の参照文字／数字を付してある。
【０１４８】
図１７は本発明の画像メモリアドレス演算部６４の第４の実施の形態を示すブロック図である。
【０１４９】
図１７に示す本発明の画像メモリアドレス演算部６４は、図１４に示す画像メモリアドレス演算部６３を構成する加算回路１４１とレジスタ１１２から構成される累積加算回路に代えて水平方向キャラクタ演算関数部１７１を設けたことと、累積加算回路１１４に代えて垂直方向キャラクタ演算関数部１７２を設けたことが図１４に示す画像メモリアドレス演算部６３と異なっている。
【０１５０】
ここで水平方向キャラクタ演算関数部１７１において、キャラクタカウント値毎に垂直方向キャラクタ演算関数部からの演算結果に対して予め定義された関数を実行し、この実行結果を選択手段１１３に出力し、垂直方向キャラクタ演算関数部１７２において、Ｙ方向のキャラクタ番地ＹＣＨに対して予め定義された関数を実行し、この実行結果を選択手段１１５と水平方向キャラクタ演算関数部１７１とに出力する。
【０１５１】
こうして、画像メモリアドレス演算部６４は、キャラクタを図６（ａ）に示すような水平方向、図８（ａ）に示すような垂直方向、図１２または図１５に示すような斜め方向、あるいは図示しない任意の配列に対応する図形データＲＯＭアドレスを生成することが可能である。
【０１５２】
次に本発明の画像メモリアドレス演算部６の第４の実施の形態を用いた図形処理方法の第４の実施の形態について説明する。
【０１５３】
図１８は図１７に示す本発明の画像メモリアドレス演算部６４の処理方法を示すフローチャートであり、図１３の処理フロートチャートのステップＳＴ１４，１５が、図１８においてそれぞれステップＳＴ１８，１９になっている点が異なっている。
【０１５４】
ステップＳＴ１８において、垂直方向キャラクタ演算関数部１７２は入力したＹ方向のキャラクタ番地ＹＣＨに対して、単純な累積加算を行う場合の他に、垂直方向キャラクタ演算関数部１７２に設定されたより複雑な演算処理を行って、水平方向キャラクタ演算関数部１７１と選択手段１１５に対して出力する。
【０１５５】
またステップＳＴ１９において、水平方向キャラクタ演算関数部１７１は入力したキャラクタカウント値に対して、単純な累積加算を行う場合の他に、水平方向キャラクタ演算関数部１７１に設定されたより複雑な演算処理を行って、選択手段１１３に対して出力する。
【０１５６】
このような処理フローにより、キャラクタ配列情報が水平方向である場合は、キャラクタが図６（ａ）に示すような配列になるように図形データＲＯＭアドレスが生成され、一方キャラクタ配列情報が垂直方向である場合は、キャラクタが図１５に示すような配列になるように図形データＲＯＭアドレスが生成される。
【０１５７】
さらにキャラクタを、図１２または図１５に示すような斜め方向、あるいは図示しない任意の配列に対応するより複雑な図形データＲＯＭアドレスを生成することが可能である。
【０１５８】
なお、図４で画面表示領域４１にスプライトＳＰ１，ＳＰ４，ＳＰ３がそれぞれ１つずつあるとして説明したが、１つの場面表示領域に複数のスプライトがあっても良い。
【０１５９】
またスプライトＳＰ１，ＳＰ４，ＳＰ３の大きさが、画面表示領域の大きさと一致しても良い。この場合Ｘ原点座標値およびＹ原点座標値は、両方とも０となる。
【０１６０】
さらに図３において、パラメータＲＡＭ２の構成は、画面表示領域の各スプライトに対応した各アドレスに対して、図２２に示すように、スプライトの基準原点（左上隅とする）のＸ座標値であるＸ原点座標値Ｐｘ、スプライトの基準原点のＹ座標値であるＹ原点座標値Ｐｙ、キャラクタ単位で算出したスプライトのＸ方向の大きさであるスプライトＸサイズＮｓｘ、キャラクタ単位で算出したスプライトのＹ方向の大きさであるスプライトＹサイズＮｓｙ、図形データＲＯＭ９からキャラクタを読み出すときに用いる図形データＲＯＭアドレスＡｄ（ＲＯＭ）、キャラクタの配列方向を定めるキャラクタ配列情報Ａｒｒなどを含んで構成されるとして説明したが、スプライトがＸ方向に配列されたキャラクタからなるＸスプライトと、Ｙ方向に配列されたキャラクタからなるＹスプライトとを含んで構成される場合は、上記に定義した各パラメータは、ＸスプライトおよびＹスプライトに対してそれぞれ定義されるものとする。
【０１６１】
【発明の効果】
以上説明したように本発明による図形処理装置及び図形処理方法は、従来のパラメータＲＡＭ部に対し、キャラクタ配列に関する情報であるキャラクタ配列情報を追加し、パラメータＲＡＭ部においてキャラクタ配列情報により最適なキャラクタ配列を設定することで、パラメータＲＡＭ部のメモリ使用効率を向上することができる。これにより、パラメータＲＡＭのメモリ容量が一定であれば、パラメータＲＡＭにより多くの図形を登録することができる。
【０１６２】
また、複数のキャラクタ配列を表示させる場合、パラメータＲＡＭにおけるＣＰＵからコントロールする図形が減少するので、処理速度を向上することができる。
【０１６３】
さらに、パラメータＲＡＭ部における水平（Ｘ）方向のキャラクタ配列と、垂直（Ｙ）方向のキャラクタ配列とが混在していても、共通の画像メモリアドレス演算部により、図形データＲＯＭ部からキャラクタデータを読み出すためのアドレスを生成することが可能であり、回路素子数をより小さくすることができる。
【０１６４】
また、パラメータＲＡＭ部のキャラクタ配列を水平方向、垂直方向および水平方向と垂直方向を混在させる方法だけでなく、斜め方向あるいは配列方向を関数により定義し、パラメータＲＡＭ部のメモリ容量を大幅に増やすことなく、多様なアニメーションを表示することが可能である。
【図面の簡単な説明】
【図１】本発明の図形処理装置の第１の実施の形態を示すブロック図である。
【図２】本発明の図形処理装置を構成する画像メモリアドレス演算部６の第１の実施の形態を示すブロック図と、タイミングチャートである。
【図３】本発明の図形処理装置を構成するパラメータＲＡＭ部２のメモリ構成を示す図である。
【図４】本発明の図形処理装置を用いて生成したアニメーション図形と、このアニメーション図形を構成するキャラクタの配列を説明するための図である。
【図５】従来のパラメータＲＡＭＡ２において図２５（ｂ），（ｂ）’のアニメーション図形に対応するメモリ構成と、本発明のパラメータＲＡＭ２における図４（ｂ），（ｂ）’のアニメーション図形に対応するメモリ構成とを表す図である。
【図６】キャラクタの配列が水平方向の配列である場合の走査線を説明するための図、およびスプライトＳＰ６を構成するキャラクタＣＨ１〜ＣＨ１６の図形データＲＯＭ９のキャラクタ配列を表す図、並びにキャラクタ番号と図形データＲＯＭ上位アドレスおよび図形データＲＯＭ下位アドレスの関係を示す図である。
【図７】キャラクタ配列が水平方向の場合に、本発明の図形処理装置を構成する画像メモリアドレス演算部６１の具体的な動作を説明するための図である。
【図８】キャラクタの配列が垂直方向の配列である場合の走査線を説明するための図、およびスプライトＳＰ８を構成するキャラクタＣＨ１〜ＣＨ１６の図形データＲＯＭ９のキャラクタ配列を表す図、並びにキャラクタ番号と図形データＲＯＭ上位アドレスおよび図形データＲＯＭ下位アドレスの関係を示す図である。
【図９】キャラクタ配列が垂直方向の場合に、本発明の図形処理装置を構成する画像メモリアドレス演算部６１の具体的な動作を説明するための図である。
【図１０】図２に示す本発明の画像メモリアドレス演算部６１の処理方法を示すフローチャートである。
【図１１】本発明の図形処理装置を構成する画像メモリアドレス演算部６の第２の実施の形態を示すブロック図である。
【図１２】図１１に示す画像メモリアドレス演算部６２により生成された図形データＲＯＭアドレスにより、キャラクタが斜め方向に配列されたスプライトの図である。
【図１３】図１１に示す本発明の画像メモリアドレス演算部６２の処理方法を示すフローチャートである。
【図１４】本発明の図形処理装置を構成する画像メモリアドレス演算部６の第３の実施の形態を示すブロック図である。
【図１５】図１４に示す画像メモリアドレス演算部６３により生成された図形データＲＯＭアドレスにより、キャラクタが斜め方向に配列されたスプライトの図である。
【図１６】図１４に示す本発明の画像メモリアドレス演算部６３の処理方法を示すフローチャートである。
【図１７】本発明の図形処理装置を構成する画像メモリアドレス演算部６の第４の実施の形態を示すブロック図である。
【図１８】図１７に示す本発明の画像メモリアドレス演算部６４の処理方法を示すフローチャートである。
【図１９】従来の図形処理装置を示すブロック図である。
【図２０】従来の図形処理装置を構成する画像メモリアドレス演算部１９６を示すブロック図と、タイミングチャートである。
【図２１】従来の図形処理装置を構成するパラメータＲＡＭ部１９２のメモリ構成を示す図である。
【図２２】画面表示領域とこの中に含まれるスプライトを説明するための説明図である。
【図２３】Ｘ（水平）方向およびＹ（垂直）方向にキャラクタが配列された各スプライトと、図形データＲＯＭにおけるキャラクタ配列とを説明するための図である。
【図２４】スプライトＳＰ１〜ＳＰ４を説明するための図である。
【図２５】アニメーション図形２５１〜２５３の構成と、アニメーション図形２５１〜２５３をそれぞれ構成するスプライトＳＰ１〜ＳＰ３のキャラクタ構成とを示す図である。
【符号の説明】
１，１９１ 図形制御部
２，１９２ パラメータＲＡＭ部
３，１９３ 当たり判定部
４，１９４ カウンタ制御部
５，１９５ 表示図形バッファメモリ
６，６１，６２，６３，６４，１９６ 画像メモリアドレス演算部
７，１９７ 画像データ修飾演算部
８，１９８ ＣＰＵ
９，１９９ 図形データＲＯＭ
１０，１９１０ 表示装置
１１ 表示スプライト数格納部
１２ スプライト個数算出部
２１，２０１ キャラクタカウント部
２２，２０２ 減算回路
２３，２０３ アドレス分離部
２４，２６，２９，１１１，１１６，１４１，２０４，２０６ 加算回路
２５Ａ，２５Ｂ，２０５ 乗算回路
２７，２８ ＡＮＤゲート
１００，１９００ 図形処理部
１１２ レジスタ
１１３，１１５ 選択手段
１１４ 累積加算回路
１１７ １（ｈ）固定回路部
１４２ ＮＡＮＤゲート
１７１ 水平方向キャラクタ演算関数部
１７２ 垂直方向キャラクタ演算関数部

Claims (10)

1. 画面表示領域に、複数のピクセルデータからなるキャラクタがＸ方向およびＹ方向にマトリクス状に配列されたスプライトを表示する図形処理装置であって、前記キャラクタの配列方向に関する情報であるキャラクタ配列情報を含み、前記スプライトの図形情報であるスプライト図形情報を格納するパラメータＲＡＭ部と、前記キャラクタの画像データであるキャラクタデータを格納する図形データＲＯＭと、前記図形情報および前記キャラクタ配列情報を参照して、前記キャラクタデータを前記配列方向の順に読み出すための前記図形データＲＯＭに対するアドレス情報である図形データＲＯＭアドレスを生成する画像メモリアドレス演算部と、前記キャラクタデータを入力し、表示装置に表示させるための画像信号を生成する画像データ修飾演算部と、を備えることを特徴とする図形処理装置。
2. 前記スプライトはＸ方向に配列された前記キャラクタからなるＸスプライトと、Ｙ方向に配列された前記キャラクタからなるＹスプライトとを含み、前記キャラクタ配列情報は、前記Ｘスプライトに対応するＸキャラクタ配列情報と前記Ｙスプライトに対応するＹキャラクタ配列情報とを含み、前記画像メモリアドレス演算部は、前記Ｘキャラクタ配列情報に対応する前記図形データＲＯＭアドレスと、前記Ｙキャラクタ配列情報に対応する前記図形データＲＯＭアドレスとをそれぞれ生成することを特徴とする請求項１記載の図形処理装置。
3. 前記スプライトは斜め方向に配列された前記キャラクタを含み、前記キャラクタ配列情報は前記斜め方向に配列された前記キャラクタに対応する斜めキャラクタ配列情報を含み、前記画像メモリアドレス演算部は前記斜めキャラクタ配列情報に対応する前記図形データＲＯＭアドレスを生成することを特徴とする請求項１記載の図形処理装置。
4. 前記スプライト図形情報を入力し、前記スプライトを前記画面表示領域に表示するか否かを判定し、前記面表示領域に表示すると判定した場合活性化する当たり情報を出力する当たり判定部と、
   活性化された前記当たり情報に対応する前記スプライトの番号であるスプライト番号を格納する表示図形バッファメモリとを備え、
   前記画像メモリアドレス演算部は、前記表示図形バッファメモリに格納された前記スプライト番号を参照して、前記図形データＲＯＭアドレスを生成することを特徴とする請求項１記載の図形処理装置。
5. 前記スプライト図形情報は、前記Ｘスプライトおよび前記Ｙスプライトの各基準原点のＸ方向およびＹ方向の各座標値であるＸ原点座標値およびＹ原点座標値と、前記Ｘスプライトおよび前記ＹスプライトのＸ方向のサイズであるスプライトＸサイズと、前記Ｘスプライトおよび前記ＹスプライトのＹ方向のサイズであるスプライトＹサイズとを含むことを特徴とする請求項２記載の図形処理装置。
6. 前記画像メモリアドレス演算部は、前記画面表示領域のＸ方向に走査する走査線のＹ方向の番号を示す走査線値から前記Ｙ原点座標値を減算する減算回路と、
   前記減算回路から出力された減算結果を、前記キャラクタを構成する前記ピクセルデータのＹ方向の配列数で除算し、商であるＹ方向への前記キャラクタのキャラクタ順番を表すＹ方向キャラクタ番地と前記図形データＲＯＭアドレスの下位アドレスである図形データＲＯＭアドレス下位アドレスとを出力するアドレス分離部と、
   （前記スプライトＸサイズ−１）と（前記スプライトＹサイズ−１）と前記キャラクタ配列情報とを入力し、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは（前記スプライトＸサイズ−１）を出力し、前記キャラクタ配列がＹ方向のときの前記キャラクタ配列情報が入力したときは（前記スプライトＹサイズ−１）を出力する選択手段と、
   前記選択手段から出力される（前記スプライトＸサイズ−１）と（前記スプライトＹサイズ−１）にそれぞれ１を加算する第１および第２の加算回路と、
   前記第１の加算回路からの加算結果と前記Ｙ方向キャラクタ番地とを乗算する第１の乗算回路と、
   前記スプライトを構成する前記キャラクタのＸ方向の順番を表すキャラクタカウント値と前記第２の加算回路からの加算結果とを乗算する第２の乗算回路と、前記第１および第２の乗算回路からの各出力データと、前記画面表示領域内のスプライトの番号であるスプライト番号とを加算し、加算結果を前記図形データＲＯＭアドレスの上位アドレスである図形データＲＯＭアドレス上位アドレスとして出力する第３の加算回路と、
   を備えることを特徴とする請求項５記載の図形処理装置。
7. 前記画像メモリアドレス演算部は、前記画面表示領域のＸ方向に走査する走査線のＹ方向の番号を示す走査線値から前記Ｙ原点座標値を減算する減算回路と、
   前記減算回路から出力された減算結果を、前記キャラクタを構成する前記ピクセルデータのＹ方向の配列数で除算し、商であるＹ方向への前記キャラクタのキャラクタ順番を表すＹ方向キャラクタ番地と前記図形データＲＯＭアドレスの下位アドレスである図形データＲＯＭアドレス下位アドレスとを出力するアドレス分離部と、
   前記Ｙ方向キャラクタ番地を順に累積加算する第１の累積加算回路と、
   （前記スプライトＸサイズ−１）と前記第１の累積加算回路から出力される第１の累積加算結果と前記キャラクタ配列情報とを入力し、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは（前記スプライトＸサイズ−１）を出力し、前記キャラクタ配列が斜め方向のときの前記キャラクタ配列情報が入力したときは前記第１の累積加算結果を出力する第１の選択手段と、前記第１の選択手段から出力される（前記スプライトＸサイズ−１）と前記第１の累積加算結果に１を加算する第１の加算回路と、
   前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは、前記Ｙ方向キャラクタ番地を出力し、前記キャラクタ配列が斜め方向のときの前記キャラクタ配列情報が入力したときは１を出力する１（ｈ）固定回路部と、
   前記第１の加算回路の加算結果と前記１（ｈ）固定回路部からの出力データとを乗算する乗算回路と、
   前記スプライトを構成する前記キャラクタのＸ方向の順番を表すキャラクタカウント値と前記第１の累積加算結果とを入力し、前記キャラクタカウント値に関して累積加算を行い第２の累積加算結果を出力する第２の累積加算回路と、
   前記キャラクタカウント値と前記第２の累積加算結果と前記キャラクタ配列情報とを入力し、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは前記キャラクタカウント値を出力し、前記キャラクタ配列が斜め方向のときの前記キャラクタ配列情報が入力したときは前記第２の累積加算結果を出力する第２の選択手段と、
   前記乗算回路の出力データと前記第２の選択手段からの出力データと前記画面表示領域内のスプライトの番号であるスプライト番号とを加算し、加算結果を前記図形データＲＯＭアドレスの上位アドレスである図形データＲＯＭアドレス上位アドレスとして出力する第３の加算回路と、
   を備えることを特徴とする請求項５記載の図形処理装置。
8. 前記画像メモリアドレス演算部は、前記画面表示領域のＸ方向に走査する走査線のＹ方向の番号を示す走査線値から前記Ｙ原点座標値を減算する減算回路と、
   前記減算回路から出力された減算結果を、前記キャラクタを構成する前記ピクセルデータのＹ方向の配列数で除算し、商であるＹ方向への前記キャラクタのキャラクタ順番を表すＹ方向キャラクタ番地と前記図形データＲＯＭアドレスの下位アドレスである図形データＲＯＭアドレス下位アドレスとを出力するアドレス分離部と、
   前記Ｙ方向キャラクタ番地を順に累積加算する第１の累積加算回路と、
   （前記スプライトＸサイズ−１）と前記第１の累積加算回路から出力される第１の累積加算結果と前記キャラクタ配列情報とを入力し、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは（前記スプライトＸサイズ−１）を出力し、前記キャラクタ配列が斜め方向のときの前記キャラクタ配列情報が入力したときは前記第１の累積加算結果を出力する第１の選択手段と、前記第１の選択手段から出力される（前記スプライトＸサイズ−１）と前記第１の累積加算結果に、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは１を加算し、記キャラクタ配列が斜め方向のときの前記キャラクタ配列情報が入力したときは０を加算する第１の加算回路と、
   前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは、前記Ｙ方向キャラクタ番地を出力し、前記キャラクタ配列が斜め方向のときの前記キャラクタ配列情報が入力したときは１を出力する１（ｈ）固定回路部と、
   前記第１の加算回路の加算結果と前記１（ｈ）固定回路部からの出力データとを乗算する乗算回路と、
   前記スプライトを構成する前記キャラクタのＸ方向の順番を表すキャラクタカウント値と前記第１の累積加算結果とを入力し、前記キャラクタカウント値に関して累積加算を行いさらに１を加算する第２の累積加算結果を出力する第２の累積加算回路と、
   前記キャラクタカウント値と前記第２の累積加算結果と前記キャラクタ配列情報とを入力し、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは前記キャラクタカウント値を出力し、前記キャラクタ配列が斜め方向のときの前記キャラクタ配列情報が入力したときは前記第２の累積加算結果を出力する第２の選択手段と、
   前記乗算回路の出力データと前記第２の選択手段からの出力データと前記画面表示領域内のスプライトの番号であるスプライト番号とを加算し、加算結果を前記図形データＲＯＭアドレスの上位アドレスである図形データＲＯＭアドレス上位アドレスとして出力する第３の加算回路と、
   を備えることを特徴とする請求項５記載の図形処理装置。
9. 前記画像メモリアドレス演算部は、前記画面表示領域のＸ方向に走査する走査線のＹ方向の番号を示す走査線値から前記Ｙ原点座標値を減算する減算回路と、
   前記減算回路から出力された減算結果を、前記キャラクタを構成する前記ピクセルデータのＹ方向の配列数で除算し、商であるＹ方向への前記キャラクタのキャラクタ順番を表すＹ方向キャラクタ番地と前記図形データＲＯＭアドレスの下位アドレスである図形データＲＯＭアドレス下位アドレスとを出力するアドレス分離部と、
   前記Ｙ方向キャラクタ番地を入力してこのＹ方向キャラクタ番地に対して所定の演算を行い第１の演算結果を出力する第１の演算関数部と、
   （前記スプライトＸサイズ−１）と前記第１の演算結果と前記キャラクタ配列情報とを入力し、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは（前記スプライトＸサイズ−１）を出力し、前記キャラクタ配列がＸ方向でないときの前記キャラクタ配列情報が入力したときは前記第１の演算結果を出力する第１の選択手段と、
   前記第１の選択手段から出力される（前記スプライトＸサイズ−１）と前記第１の演算結果に、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは１を加算し、記キャラクタ配列がＸ方向でないときの前記キャラクタ配列情報が入力したときは０を加算する第１の加算回路と、
   前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは、前記Ｙ方向キャラクタ番地を出力し、前記キャラクタ配列がＸ方向でないときの前記キャラクタ配列情報が入力したときは１を出力する１（ｈ）固定回路部と、
   前記第１の加算回路の加算結果と前記１（ｈ）固定回路部からの出力データとを乗算する乗算回路と、
   前記スプライトを構成する前記キャラクタのＸ方向の順番を表すキャラクタカウント値と前記第１の演算結果とを入力し、前記キャラクタカウント値毎に前記第１の演算結果に対して所定の演算を行い第２の演算結果を出力する第２の演算関数部と、
   前記キャラクタカウント値と前記第２の演算結果と前記キャラクタ配列情報とを入力し、前記キャラクタ配列がＸ方向のときの前記キャラクタ配列情報が入力したときは前記キャラクタカウント値を出力し、前記キャラクタ配列がＸ方向でないときの前記キャラクタ配列情報が入力したときは前記第２の演算結果を出力する第２の選択手段と、
   前記乗算回路の出力データと前記第２の選択手段からの出力データと前記画面表示領域内のスプライトの番号であるスプライト番号とを加算し、加算結果を前記図形データＲＯＭアドレスの上位アドレスである図形データＲＯＭアドレス上位アドレスとして出力する第２の加算回路と、
   を備えることを特徴とする請求項５記載の図形処理装置。
10. 画面表示領域に、複数のピクセルデータからなるキャラクタがＸ方向およびＹ方向にマトリクス状に配列されたスプライトを表示する図形処理方法であって、前記スプライトを構成する前記キャラクタの走査線方向であるＸ方向の順番を表すキャラクタカウント値を順次インクリメントする第１のステップと、前記画面表示領域のＸ方向に走査する走査線のＹ方向の番号を示す走査線値から前記Ｙ原点座標値を減算し、前記キャラクタ内における走査線値であるキャラクタ内走査線値を算出する第２のステップと、前記キャラクタ内走査線値を、前記キャラクタを構成する前記ピクセルデータのＹ方向の配列数で除算し、商であるＹ方向への前記キャラクタのキャラクタ順番を表すＹ方向キャラクタ番地と、前記キャラクタの画像データであるキャラクタデータを格納する図形データＲＯＭのアドレス情報のうちの下位アドレスである図形データＲＯＭアドレス下位アドレスとを出力する第３のステップと、前記スプライトに対応する前記キャラクタの配列情報を判定する第４のステップと、前記キャラクタの配列情報がＸ方向であると判定された場合は、前記スプライトのＸ方向のサイズであるスプライトＸサイズと前記Ｙ方向キャラクタ番地とを乗算し、乗算結果と前記キャラクタカウント値とを加算する第５のステップと、前記キャラクタの配列情報がＹ方向であると判定された場合は、前記スプライトのＹ方向のサイズであるスプライトＹサイズと前記キャラクタカウント値とを乗算し、乗算結果と前記Ｙ方向キャラクタ番地とを加算する第６のステップと、前記第５のステップ又は前記第６のステップで算出された各乗算結果を参照して、前記図形データＲＯＭアドレスの上位アドレスである図形データＲＯＭアドレス上位アドレスを算出する第７のステップと、を備えることを特徴とする図形処理方法。

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