JP3587520B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、たとえば液晶表示装置を構成するためのアクティブマトリクス基板などに設けられる半導体装置およびその製造方法に関し、さらに詳しく言えば、結晶性ケイ素膜を活性領域とする半導体素子を備える半導体装置およびその製造方法に関する。

近年、大型で高解像度の液晶表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成する試みがなされている。これらの装置に用いられる半導体素子には、薄膜状のケイ素半導体を用いるのが一般的である。薄膜状のケイ素半導体としては、非晶質ケイ素半導体（ａ−Ｓｉ）からなるものと結晶性を有するケイ素半導体からなるものとの２つに大別される。

非晶質ケイ素半導体は作製温度が低く、気相法で比較的容易に作製することが、可能で量産性に富むため、最も一般的に用いられているが、導電性等の物性が結晶性を有するケイ素半導体に比べて劣るため、今後より高速特性を得るためには、結晶性を有するケイ素半導体からなる半導体装置の作製方法の確立が強く求められていた。尚、結晶性を有するケイ素半導体としては、多結晶ケイ素、微結晶ケイ素、結晶成分を含む非晶質ケイ素等が知られている。

これら結晶性を有する薄膜状のケイ素半導体を得る方法としては、主に以下の３つの方法が知られている。

第１の方法は、成膜時に結晶性を有する膜を直接成膜する方法である。

第２の方法は、非晶質の半導体膜を成膜しておき、熱エネルギーを加えることにより結晶性を有せしめる方法である。

第３の方法は、非晶質の半導体膜を成膜しておき、レーザー光などの強光のエネルギーにより結晶性を有せしめる方法である。

しかしながら、第１の方法では、成膜工程と同時に結晶化が進行するので、大粒径の結晶性ケイ素を得ることが難しく、その防止にはケイ素膜の厚膜化が不可欠となる。だが、厚膜化したからといっても基本的には膜厚と同程度の結晶粒径しか得られず、この方法により良好な結晶性を有するケイ素膜を作製することは原理的にまず不可能である。また、成膜温度が６００℃以上と高いので、安価なガラス基板が使用できないというコストの問題もある。

また、第２の方法では、第１の方法と比較して比較的大きな結晶粒が得られるが、結晶化に際し６００℃以上の高温にて数十時間にわたる加熱処理が必要である。すなわち、安価なガラス基板の使用とスループットの向上を考えると、加熱温度を下げ、さらに短時間で結晶化させるという相反する問題点を同時に解決する必要がある。

このため、現在は、第３の方法が主流となっている。第３の方法では溶融固化過程を利用し結晶化するので、個々の結晶粒内の結晶性は非常に良好である。また、照射光の波長を選ぶことで、アニールの対象であるケイ素膜のみを効率的に加熱し、下層のガラス基板への熱的損傷を防ぐことができると共に、第２の方法のような長時間にわたる処理が必要でない。装置面でも高出力のエキシマレーザーアニール装置などが開発され、大面積基板に対しても対応可能になりつつある。しかし、大面積基板を一括して照射できるだけの出力を有するものは未だ開発されておらず、現在は基板面に対して面積１００ｍｍ²〜２００ｍｍ²程度のビームを順次走査することで対応している。この際、特にエキシマレーザーなどのパルスレーザーにおいては、レーザー発振器の安定性が未だ充分でなく、アニールされたケイ素膜において、順次走査に伴う結晶性のばらつき等が生じる。結晶性のばらつきは、その素子特性にそのまま反映され、素子間の特性ばらつきを生じさせる原因となる。

第３の方法における上記問題点を解決する方法が、特開平２−４２７１７公報（特許文献１）および特開平７−９２５０１公報（特許文献２）で提案されている。前者の特開平２−４２７１７公報では、レーザー光を各半導体能動素子領域に１回ずつのみ照射するようにし、順次走査による素子間の特性ばらつきを低減するようにしている。また、後者の特開平７−９２５０１公報では、各半導体素子をレーザー走査方向に対して垂直となるストライプ状に配置することで、同じく順次走査による素子間の特性ばらつきを低減するようにしている。
特開平２−４２７１７公報 特開平７−９２５０１公報

本発明者らは、上記第３の方法における問題点を解決するため、実際に上記第３の方法を用い、複数の薄膜トランジスタを有するアクティブマトリクス基板を様々な条件にて作製し、素子間の均一性を評価した。その結果、前述の特開平２−４２７１７公報および特開平７−９２５０１公報のような方法を用いなくても、強光照射条件、たとえば照射エネルギー密度、走査ピッチおよび基板加熱温度などの条件を最適化し、装置の安定性を高めることで、基板全面において結晶性ケイ素膜の結晶性を均一化できることを見出した。この強光照射条件の最適化によって、素子特性においては、十分使用に耐え得るだけの良好な均一性を有する液晶表示装置用のアクティブマトリクス基板を得ることができた。

しかし、前述した強光照射条件の最適化による場合には、別の問題が存在する。つまり、各薄膜トランジスタの素子特性が均一なアクティブマトリクス基板を用いて液晶表示装置を作製し、全面点灯させたところ、未だに強光の走査照射に起因すると見られる縞、具体的には強光の走査方向に対して垂直方向の縞が見られた。上記縞は、本発明者らが調べたところ、素子特性に起因するものではないが、ケイ素膜結晶化の際の強光走査方向に起因しており、以前までは素子特性の不均一性に隠れてほとんど表へ現れなかった全く新しいモードの不良であることが判明した。さらに、不良部と正常部との各薄膜トランジスタの静特性（ＤＣ駆動による）を見た場合には差は見られなかったが、ＡＣ駆動の動特性を調べた際に、ゲートパルスがオフした際に生じるソース信号の引き込み電圧△Ｖｄの差が見られた。

本発明は、このような従来技術の課題を解決すべくなされたものであり、強光走査起因による縞状不良を解消できる半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、絶縁性表面を有する基板上にマトリクス状に構成された複数の画素電極をそれぞれ駆動する複数の薄膜トランジスタを有し、各薄膜トランジスタには画素液晶容量と並列に容量成分がそれぞれ接続されてなる半導体装置において、該薄膜トランジスタのチャネル領域は、レーザー光の走査による照射によって結晶化されたケイ素膜よりなり、該薄膜トランジスタのチャネル領域と同一層のケイ素膜により該容量成分の一方の電極が構成されてなると共に、該薄膜トランジスタのチャネル領域と該容量成分の一方の電極とがレーザー走査方向に対して垂直な同一ラインに沿って配置されており、前記薄膜トランジスタのチャネル領域表面の平均面粗さＲａ（ｃｈ）と、その薄膜トランジスタに接続された該容量成分の電極表面の平均面粗さＲａ（ｃｓ）との差の絶対値｜Ｒａ（ｃｈ）−Ｒａ（ｃｓ）｜が、その薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の平均面粗さの平均値と、その薄膜トランジスタに対してレーザー走査方向に並ぶ他の薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の平均面粗さＲａ（ｃｓ’）の平均値との差の絶対値よりも小さくなっている。

前記薄膜トランジスタのチャネル領域表面の平均面粗さＲａ（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の平均面粗さＲａ（Ｃｓ）との差の絶対値｜Ｒａ（ｃｈ）−Ｒａ（Ｃｓ）｜が、５ｎｍ以下である。

前記薄膜トランジスタのチャネル領域表面の平均面粗さＲａ（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の平均面粗さＲａ（Ｃｓ）との差の絶対値｜Ｒａ（ｃｈ）−Ｒａ（Ｃｓ）｜が、２ｎｍ以下である。

前記平均面粗さＲａは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値である。
また、本発明の半導体装置は、絶縁性表面を有する基板上にマトリクス状に構成された複数の画素電極をそれぞれ駆動する複数の薄膜トランジスタを有し、各薄膜トランジスタには画素液晶容量と並列に容量成分がそれぞれ接続されてなる半導体装置において、該薄膜トランジスタのチャネル領域は、レーザー光の走査による照射によって結晶化されたケイ素膜よりなり、該薄膜トランジスタのチャネル領域と同一層のケイ素膜により該容量成分の一方の電極が構成されてなると共に、該薄膜トランジスタのチャネル領域と該容量成分の一方の電極とがレーザー走査方向に対して垂直な同一ラインに沿って配置されており、前記薄膜トランジスタのチャネル領域表面の自乗平均面粗さＲｍｓ（ｃｈ）と、その薄膜トランジスタに接続された該容量成分の電極表面の自乗平均面粗さＲｍｓ（ｃｓ）との差の絶対値｜Ｒｍｓ（ｃｈ）−Ｒｍｓ（ｃｓ）｜は、その薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の自乗平均面粗さの平均値と、その薄膜トランジスタに対してレーザー走査方向に並ぶ他の薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の自乗平均面粗さの平均値との差の絶対値よりも小さくなっている。

前記薄膜トランジスタのチャネル領域表面の自乗平均面粗さＲｍｓ（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の自乗平均面粗さＲｍｓ（Ｃｓ）との差の絶対値｜Ｒｍｓ（ｃｈ）−Ｒｍｓ（Ｃｓ）｜が、２．５ｎｍ以下である。

前記自乗平均面粗さＲｍｓは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値である。

また、本発明の半導体装置は、絶縁性表面を有する基板上にマトリクス状に構成された複数の画素電極をそれぞれ駆動する複数の薄膜トランジスタを有し、各薄膜トランジスタには画素液晶容量と並列に容量成分がそれぞれ接続されてなる半導体装置において、該薄膜トランジスタのチャネル領域は、レーザー光の走査による照射によって結晶化されたケイ素膜よりなり、該薄膜トランジスタのチャネル領域と同一層のケイ素膜により該容量成分の一方の電極が構成されてなると共に、該薄膜トランジスタのチャネル領域と該容量成分の一方の電極とがレーザー走査方向に対して垂直な同一ラインに沿って配置されており、該薄膜トランジスタのチャネル領域のフラット面に対する実際の表面積比Ｓ／Ｓ _０ （ｃｈ）と、その薄膜トランジスタに接続された該容量成分の電極表面におけるフラット面に対する実際の表面積比Ｓ／Ｓ _０ （Ｃｓ）との差の絶対値｜Ｓ／Ｓ ₀ （ｃｈ）−Ｓ／Ｓ _０ （Ｃｓ）｜が、その薄膜トランジスタのチャネル領域およびその薄膜トランジスタに接続された該容量成分の電極表面の表面積比の平均値と、その薄膜トランジスタに対してレーザー走査方向に並ぶ他の薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の表面積比の平均値との差の絶対値よりも小さくなっている。

前記薄膜トランジスタのチャネル領域表面の基準面積に対する表面積比Ｓ／Ｓ₀（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の表面積比Ｓ／Ｓ₀（Ｃｓ）との差の絶対値｜Ｓ／Ｓ₀（ｃｈ）−Ｓ／Ｓ₀（Ｃｓ）｜が、０．１５以下である。

前記薄膜トランジスタのチャネル領域表面の基準面積に対する表面積比Ｓ／Ｓ₀（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の表面積比Ｓ／Ｓ₀（Ｃｓ）との差の絶対値｜Ｓ／Ｓ₀（ｃｈ）−Ｓ／Ｓ₀（Ｃｓ）｜が、０．０５以下である。

前記表面積比Ｓ／Ｓ₀は、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値である。

前記容量成分は、前記薄膜トランジスタのチャネル領域と同一層のケイ素膜を下部電極とするとともに、該薄膜トランジスタのゲート電極と同一層を上部電極として、該薄膜トランジスタのゲート絶縁膜と同一層により形成されている。

前記薄膜トランジスタのチャネル領域、および該薄膜トランジスタに接続された該容量成分の一方の電極部を構成する結晶性ケイ素膜の厚さが、２０ｎｍ以上６０ｎｍ以下の範囲内である。

前記レーザー光がパルスレーザーであり、該パルスレーザーの走査ピッチＰに対して、少なくとも前記薄膜トランジスタのチャネル領域を中心として（１／５）Ｐ幅以内のライン上に、該薄膜トランジスタに接続された容量成分の前記電極の面積５０％以上の領域が、含まれるよう配置されている。

少なくとも前記薄膜トランジスタのチャネル領域を中心として（１／５）Ｐ幅以内のライン上に、そのトランジスタに接続された容量成分の前記電極の面積８０％以上の領域が、含まれるよう配置されている。

少なくとも前記薄膜トランジスタのチャネル領域を中心として（１／５）Ｐ幅以内のライン上に、そのトランジスタに接続された容量成分の前記電極の全てが含まれるよう配置されている。

以下に、本発明の作用について説明する。

本発明者らは、液晶表示装置において、そのＴＦＴの活性領域を結晶化する際の強光走査照射に起因して発生する横縞を何とか無くせないかと、日夜模索を繰り返した。その結果、ついに、新モードの縞状不良を本発明にて解消できることを見出した。以下に、この縞状不良の発生原因、そして本発明により解決された理由を述べる。

前記縞状不良部と正常部とでは、各薄膜トランジスタの静特性を見た場合には差は見られないが、ＡＣ駆動し動特性を調べた際には、ゲートパルスがオフした際に生じるソース信号の引き込み電圧△Ｖｄの差が見られることは前述した。

ここで、液晶表示用アクティブマトリクス基板の各画素部に対する回路図を図５に示す。図中、５０１はｎ本目のゲートバスラインであり、５０２はｎ＋１本目のゲートバスライン、５０３はソースバスラインである。５０４はＴＦＴであり、そのゲート電極５０８がゲートバスライン５０１に、ソース電極５０９がソースバスライン５０３に接続されている。ＴＦＴ５０４のドレイン電極５１０側に画素電極が配置され、液晶による容量（画素液晶容量）Ｃ_LC５０５が形成されていると共に、それと並列に補助容量（Ｃｓ）５０６が接続されている。Ｃ_LC５０５は、アクティブマトリクス基板と液晶を挟んで対向配設される対向基板との間で形成されるものである。また、Ｃｓ５０６は一方の電極として画素電極を用いており、もう一方の電極としては、図５のように、ｎ＋１のゲートバスライン５０２を用いるか、あるいは図示していないがｎ−１のゲートバスラインを用いるのが一般的である。さらに、ＴＦＴ５０４はＭＯＳ構造であるため、実際には点線で示したようなゲートドレイン間で生じる寄生容量Ｃｇｄ５０７をもっており、一般にＣｇｄの値は、その面積がＴＦＴ５０４のチャネル面積の半分であるものと見積もって計算される。

さて、ここでゲートバスライン５０１およびソースバスライン５０３に図６に示すような信号を印加して、画素を駆動する。図６（Ａ）に示す６０１はゲート信号、図６（Ｂ）に示す６０２は映像信号であるソース信号、図６（Ｃ）に示す６０３は実際の画素に書き込まれた信号である。すなわち、ゲート信号６０１は、図５においてゲート電極５０８での電圧Ｖｇ、ソース信号６０２はソース電極５０９での電圧Ｖｓ、そして信号６０３はドレイン電極５１０における電圧Ｖｄを表す。

上記電圧Ｖｄである信号６０３（図６（Ｃ）参照）〜以下のことが理解される。図６（Ａ）に示すゲート信号６０１のパルスが印加された際には、ＴＦＴがオンされて画素側に電流が流れ、徐々に電荷が蓄積される結果、電圧Ｖｄが図６（Ｂ）に示すＶｓ６０２と同電位の方へ変化していると共に、ゲート信号６０１のパルスがオフされた際には、電圧Ｖｄが６０４に示された電圧量だけマイナス側に引き込まれているのがわかる。これは、図５におけるＣ_LC５０５、Ｃｓ５０６、及びＣｇｄ５０７の容量カップリングのために引き起こされる電圧降下現象であり、一般に引き込み電圧△Ｖｄと呼ばれ、次式で表される。

△Ｖｄ＝｛Ｃｇｄ／（Ｃ_LC＋Ｃｓ＋Ｃｇｄ）｝△Ｖｇ
ここで、△Ｖｇはパルスオフの際のゲート電圧変化であり、Ｃｇｄ／（Ｃ_LC＋Ｃｓ＋Ｃｇｄ）の値は特にα値と呼ばれている。

６０４に示す引き込み電圧△Ｖｄのため、電圧Ｖｄは全体として信号６０３のようにマイナス方向へシフトする。したがって、対向基板側の電圧（対向電圧）Ｖｃをライン６０５のようにマイナス側にずらして最適化する必要がある。このとき、理想的には対向電圧Ｖｃ６０６は、引き込み電圧△Ｖｄ６０４と同量となるようにする。対向電圧Ｖｃが最適電圧よりずれると、画面上にフリッカーなどの表示むらを引き起こす原因となる。対向電圧Ｖｃは、基板全面に対してある一定値に設定されるものであり、引き込み電圧△Ｖｄが基板内で局所的にばらつくとその領域で最適対向電圧Ｖｃがずれ、画面上にむらとなって現れる。本発明が解決しようとする縞状不良は、上記原因により起こっていることが判明した。

ここで、△Ｖｄの値を支配するパラメーターは、前記α値であり、Ｃ_LC、ＣｓおよびＣｇｄが関与する。Ｃ_LCが基板内で不均一になる原因はほとんどなく、また、縞状むらとして現れていることから、ＣｓおよびＣｇｄが大きく関与している可能性が高い。

図７は、ＣｓおよびＣｇｄの容量が設計値よりずれたときに生じる引き込み電圧△Ｖｄのずれを、シミュレーションした結果である。７０１はＣｓのみ容量変化した場合のラインであり、７０２はＣｇｄのみ容量変化した場合に示すラインである。すなわち、Ｃｓの容量が設計値より大きくなると、ライン７０１に示すように、△Ｖｄ（設計値）からのずれ（Ｖ）は右上がりの傾きを持って変化しプラス側へずれ、すなわちもともとマイナスの値である△Ｖｄの絶対値は小さくなる。Ｃｇｄの容量が設計値より大きくなると、ライン７０２に示すように△Ｖｄ（設計値）からのずれ（Ｖ）は右下がりの傾きを持って変化しマイナス側へずれ、△Ｖｄの絶対値は大きくなる。ここで注目すべき点は、Ｃｇｄの場合は、Ｃｓの場合に比べ容量的には通常１／１０以下とはるかに小さいが、△Ｖｄの変動に対しては、非常に大きなパラメータとなることである。そして、７０３が本発明による場合のラインであり、ＣｓとＣｇｄのそれぞれの容量が共に同方向に変化した際のラインである。すなわち、ＣｓとＣｇｄが共に同方向へ容量変化した場合、それぞれ単独に変化した際のライン７０１および７０２からもわかるように、２つの変化が相殺し合って△Ｖｄの値自体は大きく変化しない。

さて、強光により溶融固化により結晶化された結晶性ケイ素膜においては、その融点（１４１４℃）以上まで瞬時に加熱され、数十ｎｓｅｃ．程度の冷却時間にて室温付近まで冷却され固化される。この際、あまりにも固化速度が速いので、ケイ素膜は過冷却状態となり、一瞬にして固化される結果、一般的に結晶粒径は１００ｎｍ〜２００ｎｍ程度と非常に小さくなると共に、結晶粒がぶつかり合った点、すなわち結晶粒界は山状に盛り上がる。この現象は、特に３つの結晶粒がぶつかり合った三極点で顕著となる。

図８に、実際に強光照射により結晶化された結晶性ケイ素膜の表面状態を原子間力顕微鏡（ＡＦＭ）にて検出した結果を示す。図８において、Ｘ−Ｙ方向のフルスケールは１μｍであり、Ｚ方向のフルスケールは１００ｎｍである。このような結晶性ケイ素膜を一方の電極として容量成分を作製した場合、勿論その表面ラフネスにより、容量は設計値より大きくなる方向へとずれることになる。即ち、図７において各容量成分が０よりプラス側にずれることになり、△Ｖｄの値をばらつかせる原因となる。

強光を走査照射して結晶化した場合には、走査方向に対して不均一性が大きくなる。表面ラフネスにより受ける影響は非常にシビアであり、素子特性に影響を及ぼさないレベルの結晶性の不均一性でさえも、その表面ラフネスによっては大きく差が見られる。したがって、素子特性が均一になり、液晶パネルにおいて素子特性起因の縞状むらが見られなくなっても、上記表面ラフネスによる縞は残ったのである。よって、本発明が解決しようとする液晶表示装置に見られる縞状のむらは、ＴＦＴのチャネル領域およびそのＴＦＴに接続されたＣｓのケイ素膜よりなるＣｓ電極を、強光走査照射により結晶化した際の、走査方向に対する表面ラフネス不均一性が引き起こした容量変化に伴う△Ｖｄのずれが原因であることになる。さらに、以上述べたような強光照射により結晶化された結晶性ケイ素膜の表面ラフネスの問題は、その結晶化メカニズム自体に起因するものであり、それを低減あるいは無くすことは非常に困難である。

本発明は、以上の結果および考察から見出されたものであり、各ＴＦＴのチャネル領域表面と、その薄膜トランジスタに接続された同一ケイ素層よりなる容量成分の電極表面とが、その表面粗さにおいて概略同一となるよう構成することで、図７のようにＣｓとＣｇｄを共に同方向に変化させて△Ｖｄのばらつきを抑え、表示むらの発生を防ぐことができる。すなわち、本発明では、結晶性ケイ素膜の表面ラフネスの絶対値や、基板内における表面ラフネスのばらつきをあえて低減せずとも、アクティブマトリクス基板の設計変更などにより上記目的が達成できるのである。

本発明では、ケイ素膜の表面粗さを平均面粗さＲａあるいは自乗平均面粗さＲｍｓによって定義する。平均面粗さＲａとは、基準面（指定面の高さの平均値となるフラット面）から指定面までの偏差の絶対値を平均した値であり、次式で表される。

Ｒａ＝１／Ｓ₀∬｜Ｆ（Ｘ，Ｙ）−Ｚ₀｜ｄＸｄＹ
ここで、Ｓ₀は基準面の面積、Ｚ₀は基準面の高さ、Ｆ（Ｘ，Ｙ）は座標（Ｘ，Ｙ）における指定面の高さを表す。また、自乗平均面粗さＲｍｓとは、基準面から指定面までの偏差の自乗を平均した値の平方根であり、次式で表される。

Ｒａ＝［１／Ｓ₀∬｛Ｆ（Ｘ，Ｙ）−Ｚ₀｝²ｄＸｄＹ］^1/2
さて、実際には、ある程度の△Ｖｄを考えてＣｓ容量が設定されている。ＣｓあるいはＣｇｄ容量が設計値よりずれることで△Ｖｄが変動した際に、液晶パネルにおいて縞むらとして確認されるのであるが、実際には設計値に対する△Ｖｄのずれが０．１Ｖを超えると、液晶の透過率としては最大１０％程度変化することになり、誰の目にも縞むらとして確認されることになる。よって、表示上の縞むらをほぼ見えなくするには、△Ｖｄのずれを０．１Ｖ以下に抑える必要がある。このためには、図７からわかるように、ＣｓあるいはＣｇｄ容量が単独で変化した最悪の場合を考えると、ＣｓあるいはＣｇｄ容量の設計値よりの容量増加を１５％以下に抑えるか、ＣｓとＣｇｄの両方がそれぞれ容量増加した場合にはその差の絶対値（絶対差）を１５％以下に抑える必要がある。また、完全に縞むらを消すためには、△Ｖｄのずれをさらに上記の半分の０．０５Ｖ以下に抑える必要があり、このためには、ＣｓあるいはＣｇｄが単独で変化した最悪の場合を考えると、ＣｓあるいはＣｇｄの設計値よりの容量増加を５％以下に抑えるか、ＣｓとＣｇｄの両方がそれぞれ容量増加した場合にはその絶対差を同じく５％以下に抑える必要がある。

図９に本発明者らが実験により求めたＲａに対する容量増加率の関係を示す。横軸は平均面粗さＲａ（ｎｍ）であり、縦軸は設計容量に対する実際の容量の増加率（％）を示す。図９より、Ｒａを８．５ｎｍ以下とすることで容量増加率を上記１５％以下に抑えることができるのがわかる。したがって、ＴＦＴチャネル領域表面のＲａ（ｃｈ）と、そのＴＦＴに接続された容量成分の電極表面のＲａ（Ｃｓ）とが、共に８．５ｎｍ以下であれば、例え一方がＲａ〜０程度であっても、縞状むらをほとんど見えなくできる。また、図９より、Ｒａを５ｎｍ以下とすることで容量増加率を上記５％以下に抑えることができるのがわかる。よって、ＴＦＴチャネル領域表面のＲａ（ｃｈ）と、そのＴＦＴに接続された容量成分の電極表面のＲａ（Ｃｓ）とが、共に５ｎｍ以下であれば、例え一方がＲａ〜０程度であっても、縞状むらを完全に消すことができる。

さらに、図９より、Ｒａが８．５ｎｍ以上の場合でも、ＴＦＴチャネル領域表面のＲａ（ｃｈ）と、そのＴＦＴに接続された容量成分の電極表面のＲａ（Ｃｓ）とにおいて、例えば一方が１０ｎｍ以下で、もう一方が５ｎｍ以上であれば、共に容量増加しその絶対差として上記１５％以下にできるのがわかる。したがって、Ｒａ（ｃｈ）とＲａ（Ｃｓ）との絶対差｜Ｒａ（ｃｈ）−Ｒａ（Ｃｓ）｜が、５ｎｍ以下であれば、表示上の縞状むらをほとんど見えなくできる。また、Ｒａが５ｎｍ以上の場合でも、ＴＦＴチャネル領域表面のＲａ（ｃｈ）と、そのＴＦＴに接続された容量成分の電極表面のＲａ（Ｃｓ）とにおいて、例えば一方が７ｎｍ以下で、もう一方が５ｎｍ以上であれば、共に容量増加しその絶対差として上記５％以下にできるのがわかる。したがって、Ｒａ（ｃｈ）とＲａ（Ｃｓ）との絶対差｜Ｒａ（ｃｈ）−Ｒａ（Ｃｓ）｜が、２ｎｍ以下であれば、表示上の縞状むらを完全に消すことができる。

次に、図１０に本発明者らが実験により求めたＲｍｓに対する容量増加率の関係を示す。横軸は自乗平均面粗さＲｍｓ（ｎｍ）であり、縦軸は設計容量に対する実際の容量の増加率（％）を示す。図１０より、Ｒｍｓを１０．５ｎｍ以下とすることで容量増加率を上記１５％以下に抑えることができるのがわかる。したがって、ＴＦＴチャネル領域表面のＲｍｓ（ｃｈ）と、そのＴＦＴに接続された容量成分の電極表面のＲｍｓ（Ｃｓ）とが、共に１０．５ｎｍ以下であれば、例え一方がＲｍｓ〜０程度であっても、縞状むらをほとんど見えなくできる。また、図１０より、Ｒｍｓを６ｎｍ以下とすることで容量増加率を上記５％以下に抑えることができるのがわかる。よって、ＴＦＴチャネル領域表面のＲｍｓ（ｃｈ）と、そのＴＦＴに接続された容量成分の電極表面のＲｍｓ（Ｃｓ）とが、共に６ｎｍ以下であれば、例え一方がＲａ〜０程度であっても、縞状むらを完全に消すことができる。

さらに、図１０より、Ｒｍｓが１０．５ｎｍ以上の場合でも、ＴＦＴチャネル領域表面のＲｍｓ（ｃｈ）と、そのＴＦＴに接続された容量成分の電極表面のＲｍｓ（Ｃｓ）とにおいて、例えば一方が１２ｎｍ以下で、もう一方が６ｎｍ以上であれば、共に容量増加しその絶対差として上記１５％以下にできるのがわかる。したがって、Ｒｍｓ（ｃｈ）とＲｍｓ（Ｃｓ）との絶対差｜Ｒｍｓ（ｃｈ）−Ｒｍｓ（Ｃｓ）｜が、６ｎｍ以下であれば、表示上の縞状むらをほとんど見えなくできる。また、Ｒｍｓが６ｎｍ以上の場合でも、ＴＦＴチャネル領域表面のＲｍｓ（ｃｈ）と、そのＴＦＴに接続された容量成分の電極表面のＲｍｓ（Ｃｓ）とにおいて、例えば一方が８．５ｎｍ以下で、もう一方が６ｎｍ以上であれば、共に容量増加しその絶対差として上記５％以下にできるのがわかる。したがって、Ｒｍｓ（ｃｈ）とＲｍｓ（Ｃｓ）との絶対差｜Ｒｍｓ（ｃｈ）−Ｒｍｓ（Ｃｓ）｜が、２．５ｎｍ以下であれば、表示上の縞状むらを完全に消すことができる。

前記の平均面粗さＲａおよび自乗平均面粗さＲｍｓは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値であれば、サブｎｍオーダーまでの測定信頼性があり、本発明の主旨を損なうことはない。

本発明は、図７のようにＣｓとＣｇｄを共に同方向に変化させて△Ｖｄのばらつきを抑えることができればよいので、上述のように各ＴＦＴのチャネル領域表面と、その薄膜トランジスタに接続された同一ケイ素層よりなる容量成分の電極表面とを、その表面粗さにおいて概略同一と規定する以外に、実際にその容量成分に直接影響を与える表面積比において概略同一としてもよい。すなわち、素子設計においては、前記ケイ素膜表面を理想的なフラット面として計算されているが、実際には、上述のように強光照射時に発生する表面ラフネスにより、表面積は増加する。フラット面における表面積（基準面積）Ｓ₀に対して、実際の表面の表面積をＳとすると、本発明における主旨は増加する表面積比Ｓ／Ｓ₀によって示される。

容量成分の一方の電極表面における表面積比Ｓ／Ｓ₀の値は、その容量増加に対してリニアに作用する。また、上述したように、表示上の縞むらをほぼ見えなくするためには、ＣｓあるいはＣｇｄの設計値よりの容量増加を１５％以下に抑えるか、ＣｓとＣｇｄの両方がそれぞれ容量増加した場合にはその絶対差を１５％以下に抑える必要がある。したがって、薄膜トランジスタのチャネル領域表面の表面積比Ｓ／Ｓ₀（ｃｈ）と、その薄膜トランジスタに接続された容量成分の電極表面の表面積比Ｓ／Ｓ₀（Ｃｓ）とが、共に１．１５以下の範囲内とすれば、表示上の縞むらをほぼ見えなくすることができる。また、薄膜トランジスタのチャネル領域表面の表面積比Ｓ／Ｓ₀（ｃｈ）と、その薄膜トランジスタに接続された容量成分の電極表面の表面積比Ｓ／Ｓ₀（Ｃｓ）とが共に増加した場合には、その絶対差｜Ｓ／Ｓ₀（ｃｈ）−Ｓ／Ｓ₀（Ｃｓ）｜を０．１５以下とすることで、同じく表示上の縞むらをほぼ見えなくすることができる。

さらに、完全に縞むらを消すためには、上述のように、ＣｓあるいはＣｇｄの設計値よりの容量増加を５％以下に抑えるか、ＣｓとＣｇｄの両方がそれぞれ容量増加した場合にはその絶対差を同じく５％以下に抑える必要がある。したがって、薄膜トランジスタのチャネル領域表面の表面積比Ｓ／Ｓ₀（ｃｈ）と、その薄膜トランジスタに接続された容量成分の電極表面の表面積比Ｓ／Ｓ₀（Ｃｓ）とが、共に１．０５以下の範囲内であれば、完全に縞むらを消すことができる。また、薄膜トランジスタのチャネル領域表面の表面積比Ｓ／Ｓ₀（ｃｈ）と、その薄膜トランジスタに接続された容量成分の電極表面の表面積比Ｓ／Ｓ₀（Ｃｓ）との絶対差｜Ｓ／Ｓ₀（ｃｈ）−Ｓ／Ｓ₀（Ｃｓ）｜が、０．０５以下とすれば、同じく完全に縞むらを消すことができる。

この場合、表面積比Ｓ／Ｓ₀（ｃｈ）およびＳ／Ｓ₀（Ｃｓ）は、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値であれば、サブｎｍオーダーまでの測定信頼性があり、本発明の主旨を損なうことはない。

本発明は、特にレーザー等の強光照射による結晶化工程で発生する結晶性ケイ素膜の表面ラフネスを問題としており、現状、ハード面の制限から、該強光照射工程は、小さなビーム面積のものを基板表面に対して走査照射するのが一般的である。したがって、現在最も問題となっているのは、強光走査方向に対する均一性の問題であり、結晶性ケイ素膜表面において、強光走査方向に対して垂直方向に縞状の表面荒れが発生する。すなわち、強光走査方向においては、不均一な表面荒れとなっており、強光走査方向に対して垂直方向では均一に表面荒れが起こっている。このような工程に対して本発明を適用するための素子レイアウトとして、本発明者らは図１あるいは図２に示すような構成とするのが好ましいことを見出した。また、本発明に対する従来例を図１１に示す。

図１、図２および図１１の各々は、一画素部を基板上方より見たときの平面図である。図１において、１０１は結晶性ケイ素膜よりなる島領域であり、ＴＦＴ活性領域とＣｓ容量の一方のＣｓ電極とを構成する。１０２はＮｏ．ｎのゲートバスラインであり、そのゲートバスラインの一部は分岐されて図に示されたＴＦＴのゲート電極となっている。１０３はＮｏ．ｎ＋１のゲートバスラインであり、Ｎｏ．ｎゲートのＴＦＴに接続された前記一方のＣｓ電極とでＣｓ容量を形成する。１０４はＮｏ．ｍのソースバスラインであり、１０１で構成されるＴＦＴのソース領域と接続されている。１０５はＮｏ．ｍ＋１のソースバスラインである。１０６は画素電極であり、１０１で構成されるＴＦＴのドレイン領域と接続されている。Ｎｏ．ｎのゲートバスライン１０２下部の結晶性ケイ素領域がＴＦＴチャネル領域１０７であり、Ｎｏ．ｎ＋１のゲートバスライン下部の結晶性ケイ素からなる島領域１０１がＣｓ電極１０８である。１０９は結晶性ケイ素膜からなる島領域１０１の結晶化の際の強光走査方向を示す。図２および図１１における各符号は、前記図１にて説明した符号にそれぞれ対応する。

図１１に示す従来例では、強光走査方向Ｘ０９に対して、ＴＦＴのチャネル領域Ｘ０７とそのＴＦＴに接続されたＣｓ電極Ｘ０８は位置的にずれている。このような状態で強光走査を行うと、上述のようにＴＦＴチャネル領域Ｘ０７とＣｓ部Ｘ０８とでその表面ラフネスにおいて不均一性が生じる。その結果、ＴＦＴチャネル領域Ｘ０７の寄生容量Ｃｇｄと、Ｃｓ電極Ｘ０８のＣｓ容量との間に容量変化のずれが生じ、表示時の縞状むらとなって現れる。これに対して、本発明では、図１のようにＴＦＴのチャネル領域１０７とＣｓ電極１０８を概略同一ライン（図１においてＡ−Ａ’ライン）上に配置し、さらに強光走査方向１０９に対して該Ａ−Ａ’ラインが垂直方向となるように配置することで、例え強光走査工程が不均一であり、その走査方向１０９に対して結晶性ケイ素膜の表面状態が異なったとしても、従来例に見られる前記縞むらを防ぐことができる。さらに、より大きなＣｓ容量が求められる場合には、図２のようにＣｓ電極２０８の形状配置とすればよい。但し、この際にはＴＦＴのチャネル領域２０７の中心を通るＢ−Ｂ’ラインに対して、そのＴＦＴに接続されたＣｓ容量を構成するＣｓ電極２０８を２つに分けた際のそれぞれの電極面積が、概略同一となるよう配置されることが望ましい。なぜなら、強光として特にパルスレーザーを用いた場合において、その走査ピッチＰが多少ばらついても、チャネル領域２０７と少なくとも半分以上の面積のＣｓ電極２０８部分は同時照射されることになり、ＣｇｄとＣｓとにおいて、問題となるような容量変化のずれを生じさせないからである。

さらに、パルスレーザーを用いて、順次走査を行った場合、その際のレーザー光の走査ピッチＰに対して、少なくともＴＦＴのチャネル領域を中心として（１／５）Ｐ幅以内のライン上に、そのＴＦＴに接続されたＣｓ電極の面積５０％以上の領域が、含まれるよう配置されることが望ましい。なぜなら、本発明者らは、パルスレーザーの走査ピッチＰを変化させ、何種類かの結晶性ケイ素膜を作製し、その表面状態を分析した結果、走査ピッチＰに対して（１／５）Ｐ幅以内の領域はほぼ同様な表面ラフネスをもっており、その幅が（１／５）ＰからＰへと大きくなるに連れ、徐々に変化していることを見つけた。すなわち、走査ピッチに伴う表面ラフネスの不均一性は、数μｍオーダー幅で生じているのでは無く、大きなうねりとなって数１０μｍオーダーで徐々に変化している。但し、走査ピッチＰを非常に大きくした場合は、結晶性の面で均一性が劣悪となり、素子として使用することはできない。

したがって、（１／５）Ｐ幅以内の領域に、ＴＦＴチャネル領域とＣｓ電極の少なくとも面積５０％以上の領域とを含ませることで、これらの領域では同様の表面粗さを持ち、容量の増加率がほぼ同一となる。例え、Ｃｓ電極の残りの領域が最大にばらついてもその容量変化は３０％以下と見積もられるため、Ｃｓ全体としては、Ｃｇｄとの容量変化差を上述の１５％以下に抑えることができ、表示時にはほとんど縞が見えないことになる。

さらに、（１／５）Ｐ幅以内の領域に、ＴＦＴチャネル領域とＣｓ電極の少なくとも面積８０％以上の領域とを含ませることで、これらの領域では同様の表面粗さを持ち、容量の増加率がほぼ同一となる。例え、Ｃｓ電極の残りの領域が最大にばらついてもその容量変化は３０％以下と見積もられるため、Ｃｓ全体としては、Ｃｇｄとの容量変化差を上述の５％以下に抑えることができ、表示時には完全に縞むらを消すことができる。

最も望ましいのは、（１／５）Ｐ幅以内の領域に、ＴＦＴチャネル領域とＣｓ電極の全ての領域とを含ませることで、これらの領域では同様の表面粗さを持ち、容量の増加率がほぼ同一となる。よって、レーザー照射がどのような条件であっても、その走査方向の表面ラフネスの不均一性には一切支配されず、全く縞のない液晶表示パネルを、現状のレーザーアニール装置を用い、簡便な方法にて作製することができる。また、上述したように、（１／５）Ｐ幅以内の領域に、ＴＦＴチャネル領域とＣｓ電極の少なくとも面積５０％以上とを含ませればよいので、ＴＦＴチャネル領域およびＣｓ電極の配置方向と強光走査方向とは完全に直交していなくてもよく、面積条件を満足できる範囲内で両方向にずれがあってもよい。また、ＴＦＴチャネル領域がＣｓ電極の延長線上から若干ずれていてもよい。

さて、以上述べたＣｓ容量成分は、ＴＦＴのチャネル領域と同一層のケイ素膜を下部電極として、該ＴＦＴのゲート絶縁膜と同一層によりその容量成分が形成され、該ＴＦＴのゲート電極と同一層によりその上部電極が構成されたものであれば、最も少ない面積で大きな容量を形成でき、液晶パネルの開口率を上げることができ、最も望ましい。

また、ＴＦＴのチャネル領域、および該ＴＦＴに接続されたＣｓ容量成分の一方の電極を構成する結晶性ケイ素膜の厚さは、２０ｎｍ以上６０ｎｍ以下の範囲内であることが望ましい。なぜなら、強光照射による結晶性ケイ素膜の表面荒れは、その結晶性ケイ素膜の厚さにほぼ比例して大きくなることが本発明者らの実験によりわかっている。厚さ６０ｎｍのものでは、強光照射条件にもよるが、最大高低差はその厚さ６０ｎｍ以上にも達し、表面状態の制御が困難になる。上限は、前記厚さ６０ｎｍ程度であり、この厚さ以上では結晶性がある程度良好となる強光照射条件においては表面状態が指数関数的に急激に悪化し、強光照射の最適条件が見出せない。また、逆に厚さ２０ｎｍ以下では、十分に結晶化されず、また該結晶性ケイ素膜の段切れなど工程上の問題が多発する。

前記強光としては、そのビーム形状が照射面において長尺形状となるように設計されたものを用い、該ビーム形状の長尺方向に対して垂直方向に順次走査することで、前記チャネル領域および前記容量成分の電極部を結晶化することが望ましい。なぜなら、走査照射においては、走査方向に対して垂直方向の均一性は比較的良好なため、その方向へとビームサイズを拡げることで、大型基板などに対して、より均一な処理が可能となり、該工程の処理効率も高くなるからである。

また、前記強光として、波長５００ｎｍ以下のレーザー光を用いれば、ケイ素膜がその波長域に対して大きな吸収係数を持つため、そのエネルギーを効率的にケイ素膜に与えられ、良好な結晶性ケイ素膜が得られるとともに、下層のガラス基板などへの熱的ダメージも非常に小さくて済む。さらに、これら波長５００ｎｍ以下のレーザー光の中でも、特に波長３０８ｎｍのＸｅＣｌエキシマレーザー光は、発振出力が高く、安定性が高いため、そのビームサイズをある程度拡げることができ、大面積基板のケイ素膜のアニール手段としては最も適している。

本発明を用いることにより、レーザー等の強光を走査照射して半導体装置における半導体素子の領域を結晶化する際に発生する問題点を解決できる半導体装置を得ることができる。よって、この半導体装置を用いることにより、表示時の縞状不良のない、高表示品位の液晶表示装置が作製できる。その結果、高移動度を有する高品質な結晶性ケイ素膜がアクティブマトリクス基板に適用できるようになり、より大型な、あるいはより高解像度な液晶表示装置が実現できると共に、同一基板上にアクティブマトリクス部と周辺駆動回路部を構成するドライバモノリシック型アクティブマトリクス基板を実現でき、モジュールのコンパクト化、高性能化、低コスト化が図れる。

（実施形態１）
本発明を用いた第１の実施形態について説明する。本実施形態は、ガラス基板上に半導体装置としてＮ型ＴＦＴを有するアクティブマトリクス基板を作製する際の工程において、説明を行う。該Ｎ型ＴＦＴは、液晶表示装置において画素スイッチング素子として機能し、そのドレイン領域側には画素液晶容量と並列に補助容量Ｃｓが設けられている。

以下において、図１に示すのが、本実施形態で説明するＴＦＴの平面図である。図３は、図１のＡ−Ａ’ラインで切った断面から見た作製工程の概要を示す工程断面図であり、図３（Ａ）→図３（Ｅ）の順にしたがって作製工程が順次進行する。図３（Ｅ）が本実施形態にて作製したＴＦＴおよびＣｓ部の完成図であり、３１５で示されるのがＮ型ＴＦＴ、３１６で示されるのがＣｓ容量部である。

まず、図３（Ａ）に示すように、ガラス基板３０１上に、例えばスパッタリング法によって厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜３０２を形成する。この酸化ケイ素からなる下地膜３０２は、ガラス基板３０１からの不純物の拡散を防ぐために設けられる。次に、減圧ＣＶＤ法やプラズマＣＶＤ法などによって、厚さ２０ｎｍ〜６０ｎｍ、例えば４０ｎｍの非晶質ケイ素（ａ−Ｓｉ）膜３０３を成膜する。プラズマＣＶＤ法により前記ａ−Ｓｉ膜３０３を成膜した場合には、その膜中に多量の水素を含有し、後のレーザー照射時の膜剥がれの原因となるため、ここで４５０℃程度の温度で数時間熱処理を行っておく必要がある。

その後、図３（Ａ）に示すように、レーザー光３０４を照射し、ａ−Ｓｉ膜３０３を結晶化する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光３０４の照射条件は、照射時に基板を２００℃〜５００℃、例えば４００℃に加熱し、エネルギー密度２００ｍＪ／ｃｍ²〜３５０ｍＪ／ｃｍ²、例えば３００ｍＪ／ｃｍ²とした。レーザー光３０４は、図１において強光走査方向１０９の方向に順次走査した。基板面に照射されるレーザービームのサイズは、１５０ｍｍ×ｌｍｍの長尺形状とし、その短辺方向を走査方向とした。また、各パルスショット間の基板送り距離（走査ピッチ）Ｐは、０．１ｍｍとした。このため、ａ−Ｓｉ膜３０３の任意の一点に対して、それぞれ１０回レーザー照射されたことになる。この工程により、ａ−Ｓｉ膜３０３はその融点以上に加熱され、溶融し固化することで良好な結晶性を有する結晶性Ｓｉ膜３０３ａとなる。

次に、前記結晶性Ｓｉ膜３０３ａの不要な部分を除去することで、図３（Ｂ）に示すような素子間分離を行って、後にＴＦＴの活性領域（ソース／ドレイン領域およびチャネル領域を含む）および補助容量Ｃｓの下部電極を構成する島状の結晶性Ｓｉ膜３０３ａを形成する。ここで、島状の結晶性Ｓｉ膜３０３ａは、図１における島領域１０１に対応し、本実施形態では、レーザーの強光走査方向１０９に対するＴＦＴのチャネル幅を４μｍ、Ｃｓ幅を１０μｍと設計している。このため、前記レーザー走査ピッチｐが１００μｍであるから、（１／５）Ｐすなわち２０μｍ幅以内の領域に島状の結晶性Ｓｉ膜、３０３ａが全て含まれることになる。よって、ＴＦＴチャネル領域およびＣｓの全てが（１／５）Ｐ幅以内の領域に含まれることになる。

次に、図３（Ｃ）に示すように、上記島状の結晶性Ｓｉ膜３０３ａ上にフォトレジストを塗布し、露光・現像してマスク３０５とする。すなわち、マスク３０５により、後にＴＦＴのチャネル領域となる部分のみが覆われた状態となっている。そして、イオンドーピング法によって、フォトレジスト３０５をマスクとして不純物（リン）３０６を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を５ｋＶ〜３０ｋＶ、例えば１５ｋＶとし、ドーズ量を１×１０¹⁵ｃｍ^-2〜８×１０¹⁵ｃｍ^-2、例えば２×１０¹⁵ｃｍ^-2とする。この工程により、不純物が注入された領域３０８は後のＴＦＴ３１５のソース領域となり、また領域３０９はＴＦＴのドレイン領域とＣｓ容量部３１６の下部電極とを形成する。フォトレジスト３０５にマスクされ不純物３０６が注入されない領域３０７は、上述のように後にＴＦＴ３１５のチャネル領域となる。

次に、図３（Ｄ）に示すように、フォトレジスト３０５を除去し、島状の結晶性Ｓｉ膜３０３ａを覆うように厚さ２０ｎｍ〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜３１０として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０℃〜６００℃、好ましくは３００℃〜４００℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度を３５０℃〜６００℃、好ましくは４００℃〜５５０℃として形成してもよい。成膜後、ゲート絶縁膜３１０自身のバルク特性および結晶性ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下で４００℃〜６００℃で数時間のアニールを行った。同時に、このアニール処理により、領域３０８および３０９にドーピングされた不純物３０６が活性化され、領域３０８および３０９が低抵抗化された結果、そのシート抵抗は５００Ω／□〜８００Ω／□となった。

引き続いて、スパッタリング法によって、厚さ３００ｎｍ〜５００ｎｍ、例えば４００ｎｍのアルミニウムを成膜する。そして、アルミニウム膜をパターニングして、ゲート電極３１１ａとＣｓ容量部３１６の上部電極３１１ｂとを形成する。ここで、ゲート電極３１１ａは、図１における１０２に対応し、上部電極３１１ｂは同様に１０３に対応する。すなわち、ゲート電極３１１ａは平面的に見ればＮｏ．ｎのゲートバスライン１０２であり、Ｃｓの上部電極３１１ｂはＮｏ．ｎ＋１のゲートバスライン１０３として形成されている。

そして、図３（Ｅ）に示すように、厚さ５００ｎｍ程度の酸化ケイ素膜を層間絶縁膜３１２として形成する。この酸化ケイ素膜は、ＴＥＯＳを原料として、これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれば、段差被覆性に優れた良好な層間絶縁膜が得られる。

次に、層間絶縁膜３１２にコンタクトホールを形成して、ソース電極３１３と画素電極３１４とを形成する。ソース電極３１３は、金属材料、例えば、窒化チタンとアルミニウムの二層膜によって形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。画素電極３１４はＩＴＯなど透明導電膜により形成される。図１において、ソース電極３１３はソースバスライン１０４に対応し、画素電極３１４は１０６に対応する。

そして最後に、１気圧の水素雰囲気で３５０℃、１時間程度のアニールを行い、図３（Ｅ）に示すＴＦＴ３１５およびＣｓ容量部３１６を完成させる。該アニール処理により、ＴＦＴ３１５の活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を低減する効果がある。なお、さらにＴＦＴ３１５を保護する目的で、必要な箇所のみプラズマＣＶＤ法により形成された窒化ケイ素膜でカバーしてもよい。

以上の実施形態にしたがって作製したＴＦＴは、電界効果移動度で５０ｃｍ²／Ｖｓ〜８０ｃｍ²／Ｖｓ、閾値電圧２Ｖ〜３Ｖという良好な特性を示した。また、ＴＦＴ３１５のチャネル領域３０７とそのＣｓ容量部３１６の下部電極３０９は、全く同様な状態にて結晶化されているため、同様の表面状態となっている。実際に、上記実施形態にて作製されたアクティブマトリクス基板において、異なるアドレスの素子の表面粗さを測定すると、平均面粗さＲａに対して、あるところではチャネルおよびＣｓ共に４ｎｍ〜５ｎｍであり、また、異なるラインのものでは共に６ｎｍ〜７ｎｍであった。すなわち、基板全面においてＲａはばらついてはいるが、各素子のチャネル表面とＣｓ電極表面のＲａは同様の値を示していた。同様のことは自乗平均面粗さＲｍｓと表面積率Ｓ／Ｓ₀にも見られた。

本実施形態にて作製したアクティブマトリクス基板を用い、液晶表示装置を作製し、全面表示を行った結果、かつて見られた縞状の表示むらは完全に消え去り、高表示品位の液晶表示装置が実現できた。
（実施形態２）
本発明を用いた第２の実施形態について説明する。本実施形態でも、ガラス基板上に半導体装置としてＮ型ＴＦＴを有するアクティブマトリクス基板を作製する際の工程において、説明を行う。該Ｎ型ＴＦＴは、液晶表示装置において画素スイッチング素子として機能し、そのドレイン領域側には画素液晶容量と並列に補助容量Ｃｓが設けられている。

本実施形態でも、上述の実施形態１と同様に、その平面図として図１を用いて説明する。図４は、図１のＡ−Ａ’ラインで切った断面から見た本実施形態の作製工程の概要を示す工程断面図であり、図４（Ａ）→図４（Ｅ）の順にしたがって作製工程が順次進行する。図４（Ｅ）が本実施形態にて作製したＴＦＴおよびＣｓ部の完成図であり、４１５で示されるのがＮ型ＴＦＴ、４１６で示されるのがＣｓ容量部である。

まず、図４（Ａ）に示すように、ガラス基板４０１上に、例えばスパッタリング法によって厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜４０２を形成する。この酸化ケイ素からなる下地膜４０２は、ガラス基板４０１からの不純物の拡散を防ぐために設けられる。

次に、減圧ＣＶＤ法やプラズマＣＶＤ法などによって、厚さ２０ｎｍ〜６０ｎｍ、例えば３０ｎｍの非晶質ケイ素（ａ−Ｓｉ）膜４０３を成膜する。

次に、前記ａ−Ｓｉ膜４０３の不要な部分を除去することで、図４（Ｂ）に示すような素子間分離を行って、後にＴＦＴの活性領域（ソース／ドレイン領域およびチャネル領域を含む）および補助容量Ｃｓの下部電極を構成する島状のａ−Ｓｉ膜４０３を形成する。ここで、図１において、島状のａ−Ｓｉ膜４０３は１０１に対応し、本実施形態では、レーザーの強光走査方向１０９に対するＴＦＴのチャネル幅を４μｍ、Ｃｓ幅を１０μｍと設計している。

次に、図４（Ｂ）に示すように、上記島状のａ−Ｓｉ膜４０３上にフォトレジストを塗布し、露光・現像してマスク４０５とする。すなわち、マスク４０５により、後にＴＦＴのチャネル領域となる部分のみが覆われた状態となっている。そして、イオンドーピング法によって、マスク４０５側から不純物（リン）４０６を注入する。ドーピングガスとして、フォスフィン（ＰＨ₃）を用い、加速電圧を５ｋＶ〜３０ｋＶ、例えば１５ｋＶとし、ドーズ量を１×１０¹⁵ｃｍ^-2〜８×１０¹⁵ｃｍ^-2、例えば２×１０¹⁵ｃｍ^-2とする。この工程により、不純物が注入された領域４０８は後のＴＦＴ４１５のソース領域となり、また領域４０９はＴＦＴのドレイン領域とＣｓ容量部４１６の下部電極を形成する。マスク４０５により遮ぎられ不純物４０６が注入されない領域４０７は、上述のように後にＴＦＴ４１５のチャネル領域となる。

その後、マスク４０５を除去する。上記ａ−Ｓｉ膜４０３がプラズマＣＶＤ法により形成された場合や、上記のイオンドーピング工程が質量分離されずに行われている場合には、ａ−Ｓｉ膜４０３中に多量の水素元素が含まれており、レーザー結晶化工程前に脱水素処理を行う必要がある。該処理は４５０℃程度の温度で数時間アニール処理を行えばよい。

次に、図４（Ｃ）に示すように、レーザー光４０４を照射し、島状のａ−Ｓｉ膜４０３を結晶化し、結晶性Ｓｉ膜４０３ａとする。このときのレーザー光としては、ＸｅＣ１エキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光４０４の照射条件は、照射時に基板を２００℃〜５００℃、例えば４００℃に加熱し、エネルギー密度２００ｍＪ／ｃｍ²〜３５０ｍＪ／ｃｍ²、例えば２８０ｍＪ／ｃｍ²とした。レーザー光４０４は、図１における強光走査方向１０９の方向に順次走査した。基板面に照射されるレーザービームのサイズは、１５０ｍｍ×１ｍｍの長尺形状とし、その短辺方向を走査方向とした。また、各パルスショット間の基板送り距離（走査ピッチ）Ｐは、０．０５ｍｍとした。このため、ａ−Ｓｉ膜４０３の任意の一点に対して、それぞれ２０回レーザー照射されたことになる。この工程により、ａ−Ｓｉ膜４０３はその融点以上に加熱され、溶融し固化することで良好な結晶性を有する結晶性Ｓｉ膜４０３ａとなると共に、不純物４０６がドーピングされた領域４０８、４０９では不純物が活性化され、低抵抗化される。その結果、領域４０８、４０９のシート抵抗は２００Ω／□〜５００Ω／□となった。

前記レーザーの走査ピッチＰが５０μｍであるから、（１／５）Ｐすなわち１０μｍ幅以内の領域に図１における島領域１０１、すなわち結晶性Ｓｉ膜４０３ａの領域が全て含まれることになる。よって、ＴＦＴチャネル部およびそのＣｓ部の全てが（１／５）Ｐ幅以内の領域に含まれることになる。

次に、図４（Ｄ）に示すように、島状の結晶性Ｓｉ膜４０３ａを覆うように厚さ２０ｎｍ〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜４１０として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳを原料とし、酸素とともに基板温度１５０℃〜６００℃、好ましくは３００℃〜４００℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度を３５０℃〜６００℃、好ましくは４００℃〜５５０℃として形成してもよい。成膜後、ゲート絶縁膜４１０自身のバルク特性および結晶性ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下で４００℃〜６００℃で数時間のアニールを行った。引き続いて、スパッタリング法によって、厚さ３００ｎｍ〜５００ｎｍ、例えば４００ｎｍのアルミニウムを成膜する。そして、アルミニウム膜をパターニングして、ゲート電極４１１ａとＣｓ容量部４１６の上部電極４１１ｂとを形成する。ここで、図１においては、ゲート電極４１１ａは１０２に対応し、上部電極４１１ｂは１０３に対応する。すなわち、ゲート電極４１１ａは平面的に見ればＮｏ．ｎのゲートバスライン１０２であり、Ｃｓの上部電極４１１ｂはＮｏ．ｎ＋１のゲートバスライン１０３として形成されている。

そして、図４（Ｅ）に示すように、厚さ５００ｎｍ程度の酸化ケイ素膜を層間絶縁膜４１２として形成する。この酸化ケイ素膜は、ＴＥＯＳを原料として、これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれば、段差被覆性に優れた良好な層間絶縁膜が得られる。

次に、層間絶縁膜４１２にコンタクトホールを形成して、ソース電極４１３と画素電極４１４とを形成する。ソース電極４１３は、金属材料、例えば、窒化チタンとアルミニウムの二層膜によって形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。画素電極４１４はＩＴＯなど透明導電膜により形成される。図１において、ソース電極４１３はソースバスライン１０４に対応し、画素電極４１４は１０６に対応する。

そして最後に、１気圧の水素雰囲気で３５０℃、１時間程度のアニールを行い、図４（Ｅ）に示すＴＦＴ４１５およびＣｓ容量部４１６を完成させる。該アニール処理により、ＴＦＴ４１５の活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を低減する効果がある。なお、さらにＴＦＴ４１５を保護する目的で、必要な箇所のみプラズマＣＶＤ法により形成された窒化ケイ素膜でカバーしてもよい。

以上の実施形態にしたがって作製したＴＦＴは、電界効果移動度で４０ｃｍ²／Ｖｓ〜６０ｃｍ²／Ｖｓ、閾値電圧２Ｖ〜３Ｖという良好な特性を示した。また、ＴＦＴ４１５のチャネル領域４０７とそのＣｓ容量部４１６の下部電極４０９は、同様な状態にて結晶化されているため、同様の表面状態となっている。実際に、上記実施形態にて作製されたアクティブマトリクス基板において、異なるアドレスの素子の表面粗さを測定すると、平均面粗さＲａに対して、あるところではチャネルおよびＣｓ共に３ｎｍ〜５ｎｍであり、また、異なるラインのものでは共に６ｎｍ〜８ｎｍであった。すなわち、基板全面においてＲａはばらついてはいるが、各素子のチャネル表面とＣｓ電極表面のＲａはほぼ同様の値を示していた。同様のことは自乗平均面粗さＲｍｓと表面積比Ｓ／Ｓ₀にも見られた。

本実施形態にて作製したアクティブマトリクス基板を用い、液晶表示装置を作製し、全面表示を行った結果、かつて見られた縞状の表示むらは見られず、高表示品位の液晶表示装置が実現できた。
（実施形態３）
本発明を用いた第３の実施形態について説明する。本実施形態では、実施形態１および実施形態２に比較して、さらにＣｓ容量を拡大したレイアウトにて、ガラス基板上に半導体装置としてＮ型ＴＦＴを有するアクティブマトリクス基板を作製する際の工程において、説明を行う。

以下において、図２に示すのが、本実施形態で説明するＴＦＴの平面図である。図２のＢ−Ｂ’ラインで切った断面から見た作製工程の概要を示す工程断面図として、実施形態１で用いた図３を利用する。そして、実施形態１と同様図３（Ａ）→図３（Ｅ）の順にしたがって作製工程が順次進行する。図３（Ｅ）が本実施形態にて作製したＴＦＴおよびＣｓ部の完成図であり、３１５で示されるのがＮ型ＴＦＴ、３１６で示されるのがＣｓ容量部である。

まず、図３（Ａ）に示すように、ガラス基板３０１上に、例えばスパッタリング法によって厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜３０２を形成する。

次に、減圧ＣＶＤ法やプラズマＣＶＤ法などによって、厚さ２０ｎｍ〜６０ｎｍ、例えば４０ｎｍの非晶質ケイ素（ａ−Ｓｉ）膜３０３を成膜する。プラズマＣＶＤ法により前記ａ−Ｓｉ膜３０３を成膜した場合には、その膜中に多量の水素を含有し、後のレーザー照射時の膜剥がれの原因となるため、ここで４５０℃程度の温度で数時間熱処理を行う。

その後、図３（Ａ）に示すように、レーザー光３０４を照射し、ａ−Ｓｉ膜３０３を結晶化する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光３０４の照射条件は、照射時に基板を２００℃〜５００℃、例えば４００℃に加熱し、エネルギ一密度２００ｍＪ／ｃｍ²〜３５０ｍＪ／ｃｍ²、例えば３００ｍＪ／ｃｍ²とした。レーザー光３０４は、図２における強光走査方向２０９の方向に順次走査した。基板面に照射されるレーザービームのサイズは、１５０ｍｍ×ｌｍｍの長尺形状とし、その短辺方向を走査方向とした。また、各パルスショット間の基板送り距離（走査ピッチ）Ｐは、０．１ｍｍとした。このため、ａ−Ｓｉ膜３０３の任意の一点に対して、それぞれ１０回レーザー照射されたことになる。この工程により、ａ−Ｓｉ膜３０３はその融点以上に加熱され、溶融し固化することで良好な結晶性を有する結晶性Ｓｉ膜３０３ａとなる。

次に、前記結晶性Ｓｉ膜３０３ａの不要な部分を除去することで、図３（Ｂ）に示すような素子間分離を行って、後にＴＦＴの活性領域（ソース／ドレイン領域およびチャネル領域を含む）および補助容量Ｃｓの下部電極を構成する島状の結晶性Ｓｉ膜３０３ａを形成する。ここで、図２において、島状の結晶性Ｓｉ膜３０３ａは２０１に対応する。

図２の２０１において、Ｃｓの下部電極となるＣｓ電極２０８は、Ｎｏ．ｎ＋１のゲートバスライン２０３に沿って、さらに延長されている。したがって、実施形態１で説明した図１のレイアウトに対して、より大きなＣｓ容量が得られる。Ｃｓ電極２０８はＴＦＴチャネル領域２０７の中心を通るＢ−Ｂ’ラインに対して対称形に配置されており、レーザーの強光走査方向２０９に対するその長さは４０μｍと設計されている。また、Ｃｓ電極２０８のゲートバスライン２０３に沿った幅は１０μｍで均一であり、ゲートバスライン２０３からＴＦＴチャネル部２０７方向へ向かって延びている長さは６０μｍと設計されている。したがって、Ｃｓ電極２０８全体の面積は１０００μｍ²となっている。

前記レーザーの走査ピッチＰが１００μｍであるから、（１／５）Ｐすなわち２０μｍ幅以内の領域に、図２のＢ−Ｂ’ラインを中心として、ほとんどの島領域２０１が含まれることになる。前記（１／５）Ｐ幅より外れる島領域２０１の部分は、Ｃｓ電極２０８端部の２０μｍ×１０μｍの領域であり、その面積は２００μｍ²である。よって、ＴＦＴチャネル部２０７およびＣｓ電極２０８の面積８０％の領域が（１／５）Ｐ幅以内の領域に含まれることになる。

以下、実施形態１と同様の工程を経て、図２および図３（Ｅ）に示すＮ型ＴＦＴ素子３１５およびＣｓ容量部３１６を完成させる。このようにして作製されたＣｓ容量部３１６の下部電極３０９では、その表面状態において局所的な差は見られるが、平均するとＴＦＴ３１５のチャネル領域３０７とほぼ同様な値となる。実際に、本実施形態にて作製したアクティブマトリクス基板を用い、液晶表示装置を作製し、全面表示を行った結果、かつて見られた縞状の表示むらはほとんど見えず、高表示品位の液晶表示装置が実現できた。

以上、本発明に基づく実施形態３例につき具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。

例えば、本発明は、ケイ素膜表面状態をＴＦＴチャネル部とＣｓ部で同一とすることを主旨としている。したがって、結晶性ケイ素膜を固相結晶化により形成し、その結晶性を向上させるため、さらに高温にて表面酸化アニールした際に発生する結晶性ケイ素膜の表面ラフネスに対しても同様に扱われる。

また、上述の実施形態では、パルスレーザーであるエキシマレーザー照射により、ａ−Ｓｉ膜を結晶化する方法を用いた。しかしながら、このときの加熱手段として、本実施形態で用いたエキシマレーザー以外に、連続発振Ａｒレーザーなど他の種類のレーザーを用いても同様の処理が可能である。また、レーザー光の代わりに赤外光、フラッシュランプを使用して短時間に試料を加熱する、いわゆるＲＴＡ（ラピッド・サーマル・アニール）などのいわゆるレーザー光と同等の強光を用いてもよい。

第１、第２の実施形態で説明するＴＦＴの平面図である。 第３の実施形態で説明するＴＦＴの平面図である。 第１、第３の実施形態の作製工程を示す工程断面図である。 第２の実施形態の作製工程を示す工程断面図である。 アクティブマトリクス基板の各画素部の回路図を示す。 画素の駆動に用いる各種信号波形を示す図である。 本発明の概要を示し、設計値からのずれ（横軸）と△Ｖｄの設定値からのずれ（縦軸）との関係を示す図である。 結晶性ケイ素膜の表面状態を示す斜視図である。 本発明の実験データを示し、平均面粗さＲａ（横軸）と設計容量に対する実際の容量の増加率（縦軸）との関係を示す図である。 本発明の実験データを示し、自乗平均面粗さＲｍｓ（横軸）と設計容量に対する実際の容量の増加率（縦軸）との関係を示す図である。 従来例の画素部を示す平面図である。

符号の説明

１０１、２０１ 島状の結晶性ケイ素膜
１０２、２０２ Ｎｏ．ｎのゲートバスライン
１０３、２０３ Ｎｏ．ｎ＋１のゲートバスライン
１０４、２０４ Ｎｏ．ｍのソースバスライン
１０５、２０５ Ｎｏ．ｍ＋１のソースバスライン
１０６、２０６ 画素電極
１０７、２０７ ＴＦＴチャネル領域
１０８、２０８ Ｃｓ電極
１０９、２０９ 強光走査方向
３０１、４０１ ガラス基板
３０２、４０２ 下地膜
３０３、４０３ 非晶質ケイ素膜
３０４、４０４ レーザー光
３０５、４０５ レジストマスク
３０６、４０６ 不純物
３０７、４０７ ＴＦＴチャネル領域
３０８、４０８ ＴＦＴソース領域
３０９、４０９ ＴＦＴドレイン領域およびＣｓ下部電極
３１０、４１０ ゲート絶縁膜
３１１ａ、４１１ａ ゲート電極
３１１ｂ、４１１ｂ Ｃｓ上部電極
３１２、４１２ 層間絶縁腹
３１３、４１３ ソース電極
３１４、４１４ 画素電極

Claims (17)

1. 絶縁性表面を有する基板上にマトリクス状に構成された複数の画素電極をそれぞれ駆動する複数の薄膜トランジスタを有し、各薄膜トランジスタには画素液晶容量と並列に容量成分がそれぞれ接続されてなる半導体装置において、
   該薄膜トランジスタのチャネル領域は、レーザー光の走査による照射によって結晶化されたケイ素膜よりなり、該薄膜トランジスタのチャネル領域と同一層のケイ素膜により該容量成分の一方の電極が構成されてなると共に、該薄膜トランジスタのチャネル領域と該容量成分の一方の電極とがレーザー走査方向に対して垂直な同一ラインに沿って配置されており、
   前記薄膜トランジスタのチャネル領域表面の平均面粗さＲａ（ｃｈ）と、その薄膜トランジスタに接続された該容量成分の電極表面の平均面粗さＲａ（ｃｓ）との差の絶対値｜Ｒａ（ｃｈ）−Ｒａ（ｃｓ）｜が、その薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の平均面粗さの平均値と、その薄膜トランジスタに対してレーザー走査方向に並ぶ他の薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の平均面粗さＲａ（ｃｓ’）の平均値との差の絶対値よりも小さくなっている、半導体装置。
2. 前記薄膜トランジスタのチャネル領域表面の平均面粗さＲａ（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の平均面粗さＲａ（Ｃｓ）との差の絶対値｜Ｒａ（ｃｈ）−Ｒａ（Ｃｓ）｜が、５ｎｍ以下である請求項１に記載の半導体装置。
3. 前記薄膜トランジスタのチャネル領域表面の平均面粗さＲａ（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の平均面粗さＲａ（Ｃｓ）との差の絶対値｜Ｒａ（ｃｈ）−Ｒａ（Ｃｓ）｜が、２ｎｍ以下である請求項１に記載の半導体装置。
4. 前記平均面粗さＲａは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値である請求項２または３に記載の半導体装置。
5. 絶縁性表面を有する基板上にマトリクス状に構成された複数の画素電極をそれぞれ駆動する複数の薄膜トランジスタを有し、各薄膜トランジスタには画素液晶容量と並列に容量成分がそれぞれ接続されてなる半導体装置において、
   該薄膜トランジスタのチャネル領域は、レーザー光の走査による照射によって結晶化されたケイ素膜よりなり、該薄膜トランジスタのチャネル領域と同一層のケイ素膜により該容量成分の一方の電極が構成されてなると共に、該薄膜トランジスタのチャネル領域と該容量成分の一方の電極とがレーザー走査方向に対して垂直な同一ラインに沿って配置されており、
   前記薄膜トランジスタのチャネル領域表面の自乗平均面粗さＲｍｓ（ｃｈ）と、その薄膜トランジスタに接続された該容量成分の電極表面の自乗平均面粗さＲｍｓ（ｃｓ）との差の絶対値｜Ｒｍｓ（ｃｈ）−Ｒｍｓ（ｃｓ）｜は、その薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の自乗平均面粗さの平均値と、その薄膜トランジスタに対してレーザー走査方向に並ぶ他の薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の自乗平均面粗さの平均値との差の絶対値よりも小さくなっている、半導体装置。
6. 前記薄膜トランジスタのチャネル領域表面の自乗平均面粗さＲｍｓ（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の自乗平均面粗さＲｍｓ（Ｃｓ）との差の絶対値｜Ｒｍｓ（ｃｈ）−Ｒｍｓ（Ｃｓ）｜が、６ｎｍ以下である請求項５に記載の半導体装置。
7. 前記薄膜トランジスタのチャネル領域表面の自乗平均面粗さＲｍｓ（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の自乗平均面粗さＲｍｓ（Ｃｓ）との差の絶対値｜Ｒｍｓ（ｃｈ）−Ｒｍｓ（Ｃｓ）｜が、２．５ｎｍ以下である請求項６に記載の半導体装置。
8. 前記自乗平均面粗さＲｍｓは、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値である請求項６または７に記載の半導体装置。
9. 絶縁性表面を有する基板上にマトリクス状に構成された複数の画素電極をそれぞれ駆動する複数の薄膜トランジスタを有し、各薄膜トランジスタには画素液晶容量と並列に容量成分がそれぞれ接続されてなる半導体装置において、
   該薄膜トランジスタのチャネル領域は、レーザー光の走査による照射によって結晶化されたケイ素膜よりなり、該薄膜トランジスタのチャネル領域と同一層のケイ素膜により該容量成分の一方の電極が構成されてなると共に、該薄膜トランジスタのチャネル領域と該容量成分の一方の電極とがレーザー走査方向に対して垂直な同一ラインに沿って配置されており、
   該薄膜トランジスタのチャネル領域のフラット面に対する実際の表面積比Ｓ／Ｓ _０ （ｃｈ）と、その薄膜トランジスタに接続された該容量成分の電極表面におけるフラット面に対する実際の表面積比Ｓ／Ｓ _０ （Ｃｓ）との差の絶対値｜Ｓ／Ｓ ₀ （ｃｈ）−Ｓ／Ｓ _０ （Ｃｓ）｜が、その薄膜トランジスタのチャネル領域およびその薄膜トランジスタに接続された該容量成分の電極表面の表面積比の平均値と、その薄膜トランジスタに対してレーザー走査方向に並ぶ他の薄膜トランジスタのチャネル領域表面およびその薄膜トランジスタに接続された該容量成分の電極表面の表面積比の平均値との差の絶対値よりも小さくなっている、半導体装置。
10. 前記薄膜トランジスタのチャネル領域表面の基準面積に対する表面積比Ｓ／Ｓ_０（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の表面積比Ｓ／Ｓ_０（Ｃｓ）との差の絶対値｜Ｓ／Ｓ_０（ｃｈ）−Ｓ／Ｓ_０（Ｃｓ）｜が、０．１５以下である請求項９に記載の半導体装置。
11. 前記薄膜トランジスタのチャネル領域表面の基準面積に対する表面積比Ｓ／Ｓ_０（ｃｈ）と、該薄膜トランジスタに接続された前記容量成分の電極表面の表面積比Ｓ／Ｓ_０（Ｃｓ）との差の絶対値｜Ｓ／Ｓ_０（ｃｈ）−Ｓ／Ｓ_０（Ｃｓ）｜が、０．０５以下である請求項１０に記載の半導体装置。
12. 前記表面積比Ｓ／Ｓ₀は、原子間力顕微鏡（ＡＦＭ）にて、１０μｍ□以下の測定エリアに対して測定された値である請求項１０または１１に記載の半導体装置。
13. 前記容量成分は、前記薄膜トランジスタのチャネル領域と同一層のケイ素膜を下部電極とするとともに、該薄膜トランジスタのゲート電極と同一層を上部電極として、該薄膜トランジスタのゲート絶縁膜と同一層により形成されている請求項１〜１２のいずれか一つに記載の半導体装置。
14. 前記薄膜トランジスタのチャネル領域、および該薄膜トランジスタに接続された該容量成分の一方の電極部を構成する結晶性ケイ素膜の厚さが、２０ｎｍ以上６０ｎｍ以下の範囲内である請求項１〜１３のいずれか一つに記載の半導体装置。
15. 前記レーザー光がパルスレーザーであり、該パルスレーザーの走査ピッチＰに対して、少なくとも前記薄膜トランジスタのチャネル領域を中心として（１／５）Ｐ幅以内のライン上に、該薄膜トランジスタに接続された容量成分の前記電極の面積５０％以上の領域が、含まれるよう配置されている請求項１３または１４に記載の半導体装置。
16. 少なくとも前記薄膜トランジスタのチャネル領域を中心として（１／５）Ｐ幅以内のライン上に、そのトランジスタに接続された容量成分の前記電極の面積８０％以上の領域が、含まれるよう配置されている請求項１５に記載の半導体装置。
17. 少なくとも前記薄膜トランジスタのチャネル領域を中心として（１／５）Ｐ幅以内のライン上に、そのトランジスタに接続された容量成分の前記電極の全てが含まれるよう配置されている請求項１６に記載の半導体装置。

Images