JP3585987B2 - 画素変調回路及び記録装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、画素変調データを入力し変調処理する画素変調回路及びそれを用いた記録装置に関するものである。
【０００２】
【従来の技術】
ビデオ画像情報を印画するＬＢＰ（レーザ・ビーム・プリンタ）や複写機において、例えば図３に示す様な画素変調回路が用いられている。
【０００３】
画素クロック（ＳＣＫ）は紙面の横位置に対して同期のとれた印画素位置を規定するクロック信号である。一般にデジタル回路で作成されたクロック信号のデューティーは管理できないので２分周回路１によってクロック・デューティーのとれたクロックを生成する。このクロックは三角波発生回路２に入力される。三角波発生回路２においては図４（ａ）で示す様な三角波信号ｔｒが生成され、コンパレータ５に入力される。三角波発生回路２は時定数回路で構成しても良い。ただし、十分な振幅の直線性の良い三角波信号を得るためには大振幅のクロック信号を入力する必要がある。
【０００４】
一方、Ｄ／Ａコンバータ（ＰＷＭ ＤＡＣ）７には、画素毎の階調レベルを表わす画素変調データＤＶが画素クロックＳＣＫでラッチされ、図４（ａ）に示すようなアナログ変換された画素変調データｌｅが出力され、コンパレータ５に入力される。画素変調データＤＶは例えば８ビットである。コンパレータ５からは、図４（ｂ）に示される画素変調データＤＶに応じてパルス幅が制御されたパルス信号が出力される。このパルス信号の発生期間に、回転多面鏡等を用いて走査されるレーザ光を感光部材面に照射すると、照射区間にトナーが付着するので画像の階調表現が可能になりビデオ画像を再現できる。
【０００５】
【発明が解決しようとする課題】
一般に、印画情報は文字情報と（中間調を有する）ビデオ画像が混在する場合が多い。
【０００６】
図５（ａ）は限られた画素数内で描いた文字情報の一例である。かかる画像をイメージスキャナ等を用いて光電変換することにより上述した画素変調データＤＶが得られる。これを図３の画素変調回路を使用して紙面に再現する場合、画素の大きさを画素中心から制御することになり、図５（ｂ）で示す様に輪郭表現の非常に不十分なシャープさに欠けた文字情報の再現しかできない。このことは、特に文字情報を重要視する白黒の複写機、ホストコンピュータからのテキスト画像（文字やグラフィック）をプリントするプリンタには大きな問題となる。
【０００７】
本発明の目的は、上記技術的課題を解決し、簡単な構成でも文字画像の輪郭再現能力を向上することができる画素変調回路及び記録装置を提供することである。
【０００８】
【課題を解決するための手段】
上述した目的を達成するために、本発明に従う画素変調回路は画素変調データ発生源から出力される画素毎の階調レベルを表わす画素変調データに応じたパルス幅のパルス信号を出力する画素変調回路において、周期的な三角波信号を発生する第１の三角波発生回路と、前記発生源から出力される成長位置に関する信号により規定される制御モードに応じて画素変調データを真数、或いは補数に変換して出力することが可能な補数真数出力回路と、前記三角波信号と前記補数真数出力回路の出力値とをレベル比較する比較回路と、前記比較回路からの出力信号の極性を前記制御モードに応じて画素単位で切り替える極性切換回路と、
前記極性切換回路の出力を前記パルス信号とすることを特徴とする。
【０００９】
【作用】
本発明によれば、補数真数切換回路及び極性切換回路等の簡単な構成を付加するだけで、階調レベルに応じたパルス幅のパルスを走査方向に関して１画素の中央、右寄り、又は左寄りのいずれかの位置に対応するタイミングでも出力できる。
【００１０】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００１１】
図１１は本発明が適用されるレーザビームプリンタの一実施例を示す。ここで、１１１はレーザ光源としての半導体レーザ、１１２は、ホトダイオードであり、半導体レーザ１１１が出力するレーザ光のモニタリングを行う。１１３はモニタされた光量に基づいて半導体レーザ１１１への印加電流を制御する光量制御部であり、ホトダイオード１１２からの出力が所定値となる様に制御する。
【００１２】
１２１は半導体レーザ１１１から照射されたレーザビームＩを偏光するためポリゴンミラーであり、不図示のモータ軸に固定されて図中矢印方向への回転を行い、感光ドラム１２３上にビームＩを走査する。１２２は当該偏光されたレーザビームＩを感光ドラム１２３上に集光するｆ−θレンズである。
【００１３】
１２４はレーザビームＩによる感光ドラム１２３上の情報書き込み開始位置を検出するための受光ダイオードから成るビームディテクタ、１１８はそのビームディテクタ１２４の出力に基づいて水平同期信号Ｈｓｙｎｃを発生する水平同期信号発生回路である。
【００１４】
１１７はブランキング回路であり、水平同期信号に基づいて、次にビームディテクタ２４がレーザビームＩを検出すべきタイミングで半導体レーザ１１１をオンさせるアンブランキング信号ＵＮＢＬを発生し、これをオア回路１１５に供給する。
【００１５】
オア回路１１５には後述する画素変調回路１１６から供給されるパルス幅変調された画信号も入力される。オア回路１１５からの出力がレーザドライバ１１４に与えられ、これにより前記光量制御部１１３によって設定された印加電流が半導体レーザ１１１に供給される。
【００１６】
尚、画素変調データ発生源１１９からは、水平同期信号Ｈｓｙｎｃに同期して発生された画素クロックに同期して例えば８ビットで画素階調を表わす画素変調データが出力される。
【００１７】
以下、上述した画素変調回路１１６として使用される第１の実施例及び第２の実施例を詳述する。
【００１８】
図１は本発明の第１の実施例を示す画素変調回路であり、例えば図１１に示される画素変調回路１１６として使用できる。
【００１９】
画素クロックＳＣＫは２分周回路１０１に入力され、２倍画素クロックにされ三角波発生回路１０２に入力される。三角波発生回路１０２は２画素周期の三角波信号を発生し、コンパレータ１０５に出力する。
【００２０】
一方、画素変調データＤＶは、データを補数値に変換することもできる補数真数変換回路１０８を介してＤ／Ａコンバータ１０７に入力される。Ｄ／Ａコンバータ１０７の出力はコンパレータ１０５に入力され、三角波信号Ｔｒとレベル比較され図３の従来例と同様に画素変調データＤＶによってパルス幅制御されたパルス信号を出力する。このパルス信号はその極性を制御可能な正負切換回路１０６を介して出力される。
【００２１】
上述した補数真数変換回路１０８及び正負切換回路１０６の動作は、画素変調データ発生源１１９から与えられる右成長モード信号Ｒに基づいて制御回路１０４により制御される。以下、かかる動作を説明する。
【００２２】
右成長モード信号Ｒは画素クロックＳＣＫでラッチ回路１０３にラッチされ制御回路１０４に入力される。制御回路１０４は信号Ｒにより出力パルス信号のパルス幅制御方法を左側成長、右側成長のいずれかに画素単位で規定する。制御回路１０４には前記２倍画素クロックも入力されており、２倍画素クロックは例えば論理１／０で画素クロック番号の奇数／偶数を規定するものである。制御回路１０４では図６に示す様に印字画素の単位で信号Ｒにより規定される制御モードに応じて画素変調データＤＶ、出力パルス信号極性を制御することで左側成長、或いは右側成長の印画素が生成できる。
【００２３】
すなわち、制御回路１０４は信号Ｒ、及び２倍画素クロックの論理に応じて、補数真数変換回路１０８への信号、及び正負切換回路１０６への信号の論理を切換えて出力する。これにより、補数真数変換回路１０８は入力データをそのまま（真数）、或いは補数に変換して出力し、正負切換回路１０６は入力信号をそのまま（正極）、或いは極性を変換して（負極）出力する。
【００２４】
図５（ａ）に示される画像に対応する画素変調データに対して上述した画素変調回路を用いた場合の出力例を図１２（ａ）に示す。本実施例では、例えば注目画素の左隣画素の濃度と右隣画素の階調レベルの差が、
▲１▼左隣画素＞右隣画素…Ｒ信号「１」に切換
▲２▼右隣画素＞左隣画素…Ｒ信号「０」に切換
となるＲ信号が出力される。
【００２５】
図１２（ａ）に示す１つの走査ラインについての各信号を図１２（ｂ）に示す。
【００２６】
図１２（ａ）から判る様に、画像の境界部が図５（ｂ）に比べてシャープになっている。
【００２７】
〔第２の実施例〕
図２は本発明の第２の実施例を示す画素変調回路である。
【００２８】
図１の第１の実施例との差について特に説明する。
【００２９】
画素変調データＤＶをアナログ変換するＤ／Ａコンバータ１０８ａ、ｂは真数出力に加えて補数出力を備えている。図７はＤ／Ａコンバータ１０８ａ、１０８ｂの構成例を示す図であり、一般的な高速型のＤ／Ａコンバータ回路の構成に抵抗ブロックＲ１′〜Ｒ５′を設け、補数出力を可能としている。
【００３０】
Ｄ／Ａコンバータ１０８ａ、１０８ｂからの真数画素変調アナログデータはコンパレータ１０５ａ、１０５ｃの反転入力端子にそれぞれ与えられ、Ｄ／Ａコンバータ１０８ａ、１０８ｂからの補数画素変調アナログデータはコンパレータ１０５ｂ、１０５ｄの非反転入力端子にそれぞれ与えられる。
【００３１】
一方、本実施例では２倍画素クロックは２つの三角波発生回路１０２、１０２ａに入力される。三角波発生回路１０２ａは１画素について１周期の三角波信号を発生する。この三角波発生回路１０２ａの構成の一例を図８に示す。三角波信号は電流源Ｉｏと２Ｉｏ、コンデンサＣｏ、２蹄倍クロック（単位画素クロック）で制御されるスイッチ１８で発生される。
【００３２】
コンパレータ２０、チャージポンプ回路２２、ループフィルタ２３、デューティー誤差信号発生回路２４、可変パルス遅延回路１６が三角波信号のオフセット値制御ループで可変パルス遅延回路の遅延時間が画素クロックＳＣＫの１／２周期になった時のみ収束する。またコンパレータ２１、チャージポンプ回路２５、ループフィルタ２６、ピーク値誤差信号発生回路２７、電流源Ｉｏと２Ｉｏがピーク値制御ループである。
【００３３】
図１０（ａ）、（ｂ）は各々チャージポンプ回路２２、２５を示したものであり、図９に示す三角波信号を発生するためには図１０中の電流比係数Ｋ１、Ｋ２をそれぞれ（Ｔｏ−Ｔ１）、／Ｔｏ、（２Ｔｏ−（Ｔ１＋Ｔ２））／Ｔｏに設定しておけば良い。この様にしてクロック・デューティーの管理できない入力画素クロック信号でも単位画素周期の理想的な三角波信号を発生できる。
【００３４】
三角波発生回路１０２ａからの１画素に対応する期間が１周期である三角波信号はコンパレータ１０５ａの非反転入力端子、コンパレータ１０５ｂの反転入力端子にそれぞれ与えられる。また、三角波発生回路１０２からの２画素に対応する期間が１周期である三角波信号はコンパレータ１０５ｃの非反転入力端子、コンパレータ１０５ｄの反転入力端子に与えられる。
【００３５】
コンパレータ１０５ａ、１０５ｂの出力は補数／真数切換スイッチ１１３ａに与えられ、コンパレータ１０５ｃ、１０５ｄの出力は補数／真数切換スイッチ１１３ｂに与えられる。
【００３６】
補数／真数切換スイッチ１１３ａ、１１３ｂの出力が２系切り換え信号Ｘ２で制御された１系／２系切換回路１１４に入力される。
【００３７】
以上のような構成にすることによって、第１の実施例の機能に加えて画素の大きさを単位画素で中央成長制御できる。
【００３８】
本実施例に依れば図５（ａ）に示される「Ａ」の文字が中間調の場合、図１２（ｃ）の様に表現することもできる。
【００３９】
本実施例では制御回路１０４は、外部装置からのＬＲ信号Ｒ信号ＢＷ２倍画素クロックに基づいてスイッチ１１３ａ、１１３ｂ、１１４を制御する信号を出力する。ＬＲ信号、Ｒ信号、２倍画素クロックの論理をスイッチ１１３ａ、１１３ｂ、１１４の制御状態は図１３に示される。
【００４０】
図１２（ｃ）の１つのラインにおける変調の様子を図１２（ｄ）に示す。この例では、
▲１▼右隣画素が「白」→ＬＲ信号「１」、Ｒ信号「０」
▲２▼左隣画素が「白」→ＬＲ信号「１」、Ｒ信号「０」
▲３▼両隣画素のいずれの階調レベルより低い→ＬＲ信号「０」、Ｒ信号「１」
▲４▼上記▲１▼〜▲３▼以外→ＬＲ信号「０」、Ｒ信号「０」
となるＬＲ信号、Ｒ信号が出力される。
【００４１】
上記第２実施例において、三角波発生回路１０２ａ、Ｄ／Ａコンバータ１０８ａ、コンパレータ１０５ａ、１０５ｂ、スイッチ１１４を省略すれば、第１実施例の回路と同様の動作を行い得る。また、コンパレータ１０５ｂ、（１０５ｄ）を省略し、スイッチ１１３ａ（１１３ｂ）に代えて第１実施例のスイッチ１０６を用いてもよいし、コンバータ１０８ａ（１０８ｂ）に代えて第１実施例のＤ／Ａコンバータ１０７及びスイッチ１０８を用いてもよい。
【００４２】
【発明の効果】
以上説明したように、本発明によれば画素変調回路は画素の中央成長制御だけにとどまらず、画素の左右成長制御が容易に可能になり、特に文字画像の輪郭再現能力が向上することができる。
【００４３】
また左右成長制御においても、１つの時定数からなる三角波信号を使用して行うので左右成長特性のバランスが容易に確保することができる。
【００４４】
更に画素変調回路において、補数及び真数値出力を有するＤ／Ａコンバータを設けることによってさらに簡単な構成で上記効果を実現できる。
【００４５】
更に中間調の文字画像の再現能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明を使用した第１の実施例の画素変調回路を示す図である。
【図２】本発明を使用した第２の実施例の画素変調回路を示す図である。
【図３】従来の画素変調回路を示す図である。
【図４】図３の動作を説明するタイムチャートである。
【図５】文字情報の紙面上の印画像の説明図である。
【図６】図１の動作を説明するための図である。
【図７】補数出力を備えたＤ／Ａコンバータを示す図である。
【図８】単位画素周期の三角波発生回路を示す図である。
【図９】図８の動作の第１の説明図である。
【図１０】図８の動作の第２の説明図である。
【図１１】本発明が適用されるレーザビームプリンタを示す図である。
【図１２】本発明によるプリント例を模式的に示す図である。
【図１３】図２の動作を説明するための図である。
【符号の説明】
１６ 可変パルス遅延回路
２２、２５ チャージポンプ回路
２３、２６ ループフィルタ
２４ デューティー誤差発生回路
２７ ピーク値誤差発生回路
１０１ ２分周回路
１０２ 第１の三角波発生回路
１０２ａ 第２の三角波発生回路
１０４ 制御回路
１０６ 正負極性切り換え回路
１０７ Ｄ／Ａコンバータ
１０８ 補数真数切り換え回路
１０８ａ，１０８ｂ 補数出力付きＤ／Ａコンバータ
１１３ａ，１１３ｂ 補数真数切り換え回路
１１４ １系／２系切り換え回路
１１６ 画素変調回路
【産業上の利用分野】
本発明は、画素変調データを入力し変調処理する画素変調回路及びそれを用いた記録装置に関するものである。
【０００２】
【従来の技術】
ビデオ画像情報を印画するＬＢＰ（レーザ・ビーム・プリンタ）や複写機において、例えば図３に示す様な画素変調回路が用いられている。
【０００３】
画素クロック（ＳＣＫ）は紙面の横位置に対して同期のとれた印画素位置を規定するクロック信号である。一般にデジタル回路で作成されたクロック信号のデューティーは管理できないので２分周回路１によってクロック・デューティーのとれたクロックを生成する。このクロックは三角波発生回路２に入力される。三角波発生回路２においては図４（ａ）で示す様な三角波信号ｔｒが生成され、コンパレータ５に入力される。三角波発生回路２は時定数回路で構成しても良い。ただし、十分な振幅の直線性の良い三角波信号を得るためには大振幅のクロック信号を入力する必要がある。
【０００４】
一方、Ｄ／Ａコンバータ（ＰＷＭ ＤＡＣ）７には、画素毎の階調レベルを表わす画素変調データＤＶが画素クロックＳＣＫでラッチされ、図４（ａ）に示すようなアナログ変換された画素変調データｌｅが出力され、コンパレータ５に入力される。画素変調データＤＶは例えば８ビットである。コンパレータ５からは、図４（ｂ）に示される画素変調データＤＶに応じてパルス幅が制御されたパルス信号が出力される。このパルス信号の発生期間に、回転多面鏡等を用いて走査されるレーザ光を感光部材面に照射すると、照射区間にトナーが付着するので画像の階調表現が可能になりビデオ画像を再現できる。
【０００５】
【発明が解決しようとする課題】
一般に、印画情報は文字情報と（中間調を有する）ビデオ画像が混在する場合が多い。
【０００６】
図５（ａ）は限られた画素数内で描いた文字情報の一例である。かかる画像をイメージスキャナ等を用いて光電変換することにより上述した画素変調データＤＶが得られる。これを図３の画素変調回路を使用して紙面に再現する場合、画素の大きさを画素中心から制御することになり、図５（ｂ）で示す様に輪郭表現の非常に不十分なシャープさに欠けた文字情報の再現しかできない。このことは、特に文字情報を重要視する白黒の複写機、ホストコンピュータからのテキスト画像（文字やグラフィック）をプリントするプリンタには大きな問題となる。
【０００７】
本発明の目的は、上記技術的課題を解決し、簡単な構成でも文字画像の輪郭再現能力を向上することができる画素変調回路及び記録装置を提供することである。
【０００８】
【課題を解決するための手段】
上述した目的を達成するために、本発明に従う画素変調回路は画素変調データ発生源から出力される画素毎の階調レベルを表わす画素変調データに応じたパルス幅のパルス信号を出力する画素変調回路において、周期的な三角波信号を発生する第１の三角波発生回路と、前記発生源から出力される成長位置に関する信号により規定される制御モードに応じて画素変調データを真数、或いは補数に変換して出力することが可能な補数真数出力回路と、前記三角波信号と前記補数真数出力回路の出力値とをレベル比較する比較回路と、前記比較回路からの出力信号の極性を前記制御モードに応じて画素単位で切り替える極性切換回路と、
前記極性切換回路の出力を前記パルス信号とすることを特徴とする。
【０００９】
【作用】
本発明によれば、補数真数切換回路及び極性切換回路等の簡単な構成を付加するだけで、階調レベルに応じたパルス幅のパルスを走査方向に関して１画素の中央、右寄り、又は左寄りのいずれかの位置に対応するタイミングでも出力できる。
【００１０】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００１１】
図１１は本発明が適用されるレーザビームプリンタの一実施例を示す。ここで、１１１はレーザ光源としての半導体レーザ、１１２は、ホトダイオードであり、半導体レーザ１１１が出力するレーザ光のモニタリングを行う。１１３はモニタされた光量に基づいて半導体レーザ１１１への印加電流を制御する光量制御部であり、ホトダイオード１１２からの出力が所定値となる様に制御する。
【００１２】
１２１は半導体レーザ１１１から照射されたレーザビームＩを偏光するためポリゴンミラーであり、不図示のモータ軸に固定されて図中矢印方向への回転を行い、感光ドラム１２３上にビームＩを走査する。１２２は当該偏光されたレーザビームＩを感光ドラム１２３上に集光するｆ−θレンズである。
【００１３】
１２４はレーザビームＩによる感光ドラム１２３上の情報書き込み開始位置を検出するための受光ダイオードから成るビームディテクタ、１１８はそのビームディテクタ１２４の出力に基づいて水平同期信号Ｈｓｙｎｃを発生する水平同期信号発生回路である。
【００１４】
１１７はブランキング回路であり、水平同期信号に基づいて、次にビームディテクタ２４がレーザビームＩを検出すべきタイミングで半導体レーザ１１１をオンさせるアンブランキング信号ＵＮＢＬを発生し、これをオア回路１１５に供給する。
【００１５】
オア回路１１５には後述する画素変調回路１１６から供給されるパルス幅変調された画信号も入力される。オア回路１１５からの出力がレーザドライバ１１４に与えられ、これにより前記光量制御部１１３によって設定された印加電流が半導体レーザ１１１に供給される。
【００１６】
尚、画素変調データ発生源１１９からは、水平同期信号Ｈｓｙｎｃに同期して発生された画素クロックに同期して例えば８ビットで画素階調を表わす画素変調データが出力される。
【００１７】
以下、上述した画素変調回路１１６として使用される第１の実施例及び第２の実施例を詳述する。
【００１８】
図１は本発明の第１の実施例を示す画素変調回路であり、例えば図１１に示される画素変調回路１１６として使用できる。
【００１９】
画素クロックＳＣＫは２分周回路１０１に入力され、２倍画素クロックにされ三角波発生回路１０２に入力される。三角波発生回路１０２は２画素周期の三角波信号を発生し、コンパレータ１０５に出力する。
【００２０】
一方、画素変調データＤＶは、データを補数値に変換することもできる補数真数変換回路１０８を介してＤ／Ａコンバータ１０７に入力される。Ｄ／Ａコンバータ１０７の出力はコンパレータ１０５に入力され、三角波信号Ｔｒとレベル比較され図３の従来例と同様に画素変調データＤＶによってパルス幅制御されたパルス信号を出力する。このパルス信号はその極性を制御可能な正負切換回路１０６を介して出力される。
【００２１】
上述した補数真数変換回路１０８及び正負切換回路１０６の動作は、画素変調データ発生源１１９から与えられる右成長モード信号Ｒに基づいて制御回路１０４により制御される。以下、かかる動作を説明する。
【００２２】
右成長モード信号Ｒは画素クロックＳＣＫでラッチ回路１０３にラッチされ制御回路１０４に入力される。制御回路１０４は信号Ｒにより出力パルス信号のパルス幅制御方法を左側成長、右側成長のいずれかに画素単位で規定する。制御回路１０４には前記２倍画素クロックも入力されており、２倍画素クロックは例えば論理１／０で画素クロック番号の奇数／偶数を規定するものである。制御回路１０４では図６に示す様に印字画素の単位で信号Ｒにより規定される制御モードに応じて画素変調データＤＶ、出力パルス信号極性を制御することで左側成長、或いは右側成長の印画素が生成できる。
【００２３】
すなわち、制御回路１０４は信号Ｒ、及び２倍画素クロックの論理に応じて、補数真数変換回路１０８への信号、及び正負切換回路１０６への信号の論理を切換えて出力する。これにより、補数真数変換回路１０８は入力データをそのまま（真数）、或いは補数に変換して出力し、正負切換回路１０６は入力信号をそのまま（正極）、或いは極性を変換して（負極）出力する。
【００２４】
図５（ａ）に示される画像に対応する画素変調データに対して上述した画素変調回路を用いた場合の出力例を図１２（ａ）に示す。本実施例では、例えば注目画素の左隣画素の濃度と右隣画素の階調レベルの差が、
▲１▼左隣画素＞右隣画素…Ｒ信号「１」に切換
▲２▼右隣画素＞左隣画素…Ｒ信号「０」に切換
となるＲ信号が出力される。
【００２５】
図１２（ａ）に示す１つの走査ラインについての各信号を図１２（ｂ）に示す。
【００２６】
図１２（ａ）から判る様に、画像の境界部が図５（ｂ）に比べてシャープになっている。
【００２７】
〔第２の実施例〕
図２は本発明の第２の実施例を示す画素変調回路である。
【００２８】
図１の第１の実施例との差について特に説明する。
【００２９】
画素変調データＤＶをアナログ変換するＤ／Ａコンバータ１０８ａ、ｂは真数出力に加えて補数出力を備えている。図７はＤ／Ａコンバータ１０８ａ、１０８ｂの構成例を示す図であり、一般的な高速型のＤ／Ａコンバータ回路の構成に抵抗ブロックＲ１′〜Ｒ５′を設け、補数出力を可能としている。
【００３０】
Ｄ／Ａコンバータ１０８ａ、１０８ｂからの真数画素変調アナログデータはコンパレータ１０５ａ、１０５ｃの反転入力端子にそれぞれ与えられ、Ｄ／Ａコンバータ１０８ａ、１０８ｂからの補数画素変調アナログデータはコンパレータ１０５ｂ、１０５ｄの非反転入力端子にそれぞれ与えられる。
【００３１】
一方、本実施例では２倍画素クロックは２つの三角波発生回路１０２、１０２ａに入力される。三角波発生回路１０２ａは１画素について１周期の三角波信号を発生する。この三角波発生回路１０２ａの構成の一例を図８に示す。三角波信号は電流源Ｉｏと２Ｉｏ、コンデンサＣｏ、２蹄倍クロック（単位画素クロック）で制御されるスイッチ１８で発生される。
【００３２】
コンパレータ２０、チャージポンプ回路２２、ループフィルタ２３、デューティー誤差信号発生回路２４、可変パルス遅延回路１６が三角波信号のオフセット値制御ループで可変パルス遅延回路の遅延時間が画素クロックＳＣＫの１／２周期になった時のみ収束する。またコンパレータ２１、チャージポンプ回路２５、ループフィルタ２６、ピーク値誤差信号発生回路２７、電流源Ｉｏと２Ｉｏがピーク値制御ループである。
【００３３】
図１０（ａ）、（ｂ）は各々チャージポンプ回路２２、２５を示したものであり、図９に示す三角波信号を発生するためには図１０中の電流比係数Ｋ１、Ｋ２をそれぞれ（Ｔｏ−Ｔ１）、／Ｔｏ、（２Ｔｏ−（Ｔ１＋Ｔ２））／Ｔｏに設定しておけば良い。この様にしてクロック・デューティーの管理できない入力画素クロック信号でも単位画素周期の理想的な三角波信号を発生できる。
【００３４】
三角波発生回路１０２ａからの１画素に対応する期間が１周期である三角波信号はコンパレータ１０５ａの非反転入力端子、コンパレータ１０５ｂの反転入力端子にそれぞれ与えられる。また、三角波発生回路１０２からの２画素に対応する期間が１周期である三角波信号はコンパレータ１０５ｃの非反転入力端子、コンパレータ１０５ｄの反転入力端子に与えられる。
【００３５】
コンパレータ１０５ａ、１０５ｂの出力は補数／真数切換スイッチ１１３ａに与えられ、コンパレータ１０５ｃ、１０５ｄの出力は補数／真数切換スイッチ１１３ｂに与えられる。
【００３６】
補数／真数切換スイッチ１１３ａ、１１３ｂの出力が２系切り換え信号Ｘ２で制御された１系／２系切換回路１１４に入力される。
【００３７】
以上のような構成にすることによって、第１の実施例の機能に加えて画素の大きさを単位画素で中央成長制御できる。
【００３８】
本実施例に依れば図５（ａ）に示される「Ａ」の文字が中間調の場合、図１２（ｃ）の様に表現することもできる。
【００３９】
本実施例では制御回路１０４は、外部装置からのＬＲ信号Ｒ信号ＢＷ２倍画素クロックに基づいてスイッチ１１３ａ、１１３ｂ、１１４を制御する信号を出力する。ＬＲ信号、Ｒ信号、２倍画素クロックの論理をスイッチ１１３ａ、１１３ｂ、１１４の制御状態は図１３に示される。
【００４０】
図１２（ｃ）の１つのラインにおける変調の様子を図１２（ｄ）に示す。この例では、
▲１▼右隣画素が「白」→ＬＲ信号「１」、Ｒ信号「０」
▲２▼左隣画素が「白」→ＬＲ信号「１」、Ｒ信号「０」
▲３▼両隣画素のいずれの階調レベルより低い→ＬＲ信号「０」、Ｒ信号「１」
▲４▼上記▲１▼〜▲３▼以外→ＬＲ信号「０」、Ｒ信号「０」
となるＬＲ信号、Ｒ信号が出力される。
【００４１】
上記第２実施例において、三角波発生回路１０２ａ、Ｄ／Ａコンバータ１０８ａ、コンパレータ１０５ａ、１０５ｂ、スイッチ１１４を省略すれば、第１実施例の回路と同様の動作を行い得る。また、コンパレータ１０５ｂ、（１０５ｄ）を省略し、スイッチ１１３ａ（１１３ｂ）に代えて第１実施例のスイッチ１０６を用いてもよいし、コンバータ１０８ａ（１０８ｂ）に代えて第１実施例のＤ／Ａコンバータ１０７及びスイッチ１０８を用いてもよい。
【００４２】
【発明の効果】
以上説明したように、本発明によれば画素変調回路は画素の中央成長制御だけにとどまらず、画素の左右成長制御が容易に可能になり、特に文字画像の輪郭再現能力が向上することができる。
【００４３】
また左右成長制御においても、１つの時定数からなる三角波信号を使用して行うので左右成長特性のバランスが容易に確保することができる。
【００４４】
更に画素変調回路において、補数及び真数値出力を有するＤ／Ａコンバータを設けることによってさらに簡単な構成で上記効果を実現できる。
【００４５】
更に中間調の文字画像の再現能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明を使用した第１の実施例の画素変調回路を示す図である。
【図２】本発明を使用した第２の実施例の画素変調回路を示す図である。
【図３】従来の画素変調回路を示す図である。
【図４】図３の動作を説明するタイムチャートである。
【図５】文字情報の紙面上の印画像の説明図である。
【図６】図１の動作を説明するための図である。
【図７】補数出力を備えたＤ／Ａコンバータを示す図である。
【図８】単位画素周期の三角波発生回路を示す図である。
【図９】図８の動作の第１の説明図である。
【図１０】図８の動作の第２の説明図である。
【図１１】本発明が適用されるレーザビームプリンタを示す図である。
【図１２】本発明によるプリント例を模式的に示す図である。
【図１３】図２の動作を説明するための図である。
【符号の説明】
１６ 可変パルス遅延回路
２２、２５ チャージポンプ回路
２３、２６ ループフィルタ
２４ デューティー誤差発生回路
２７ ピーク値誤差発生回路
１０１ ２分周回路
１０２ 第１の三角波発生回路
１０２ａ 第２の三角波発生回路
１０４ 制御回路
１０６ 正負極性切り換え回路
１０７ Ｄ／Ａコンバータ
１０８ 補数真数切り換え回路
１０８ａ，１０８ｂ 補数出力付きＤ／Ａコンバータ
１１３ａ，１１３ｂ 補数真数切り換え回路
１１４ １系／２系切り換え回路
１１６ 画素変調回路
Claims (7)
- 画素変調データ発生源から出力される画素毎の階調レベルを表わす画素変調データに応じたパルス幅のパルス信号を出力する画素変調回路において、
周期的な三角波信号を発生する第１の三角波発生回路と、
前記発生源から出力される成長位置に関する信号により規定される制御モードに応じて画素変調データを真数、或いは補数に変換して出力することが可能な補数真数出力回路と、
前記三角波信号と前記補数真数出力回路の出力値とをレベル比較する比較回路と、
前記比較回路からの出力信号の極性を前記制御モードに応じて画素単位で切り替える極性切換回路と、
前記極性切換回路の出力を前記パルス信号とすることを特徴とする画素変調回路。 - 前記補数真数出力回路は、デジタルの画素変調データに対してその真数値、及び補数値の双方に対応するレベル信号を出力するＤ／Ａコンバータを有することを特徴とする請求項１記載の画素変調回路。
- 前記補数真数出力回路は、画素変調データを真数、或いは補数に変換してデジタルデータとして出力する手段（図１に示す補数真数出力回路１０８）と、出力された前記デジタルデータをアナログ信号に変換するＤ／Ａ変換手段（Ｄ／Ａコンバータ１０７）とを有することを特徴とする請求項１記載の画素変調回路。
- 前記第１の三角波発生回路は２画素に１周期が対応する三角波信号を発生することを特徴とする請求項１〜３のいずれかに記載の画素変調回路。
- 画素変調データ発生源から出力される画素毎の階調レベルを表わす画素変調データに応じたパルス幅のパルス信号を出力する画素変調回路において、
２画素に１周期が対応する三角波信号を発生する第１の三角波発生回路と、
１画素に１周期が対応する三角波信号を発生する第２の三角波発生回路と、
前記発生源から出力される信号により規定される制御モードに応じて画素変調データを真数、或いは補数に変換して出力することが可能な補数真数出力回路と、
前記第１の三角波発生回路からの三角波信号と前記補数真数出力回路の出力値とをレベル比較する第１の比較回路と、
前記第２の三角波発生回路からの三角波信号と前記補数真数出力回路の出力値とをレベル比較する第２の比較回路と、
前記制御モードに応じて前記第１と第２の比較回路からの出力信号のいづれかに切り替える切換回路と、
前記切換回路の出力を前記パルス信号とすることを特徴とする画素変調回路。 - 請求項１〜５のいずれかの画素変調回路を有する記録装置。
- 請求項６記載の記録装置において、前記画素変調回路からの出力信号によって変調されるレーザビームを発生する手段を有することを特徴とする記録装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08249795A JP3585987B2 (ja) | 1995-04-07 | 1995-04-07 | 画素変調回路及び記録装置 |
| US08/628,001 US5825939A (en) | 1995-04-07 | 1996-04-04 | Pixel modulation circuit and recording apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08249795A JP3585987B2 (ja) | 1995-04-07 | 1995-04-07 | 画素変調回路及び記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279905A JPH08279905A (ja) | 1996-10-22 |
| JP3585987B2 true JP3585987B2 (ja) | 2004-11-10 |
Family
ID=13776138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08249795A Expired - Fee Related JP3585987B2 (ja) | 1995-04-07 | 1995-04-07 | 画素変調回路及び記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3585987B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050199B2 (en) | 2001-12-26 | 2006-05-23 | Kabushiki Kaisha Toshiba | Image forming apparatus and method of controlling the apparatus |
-
1995
- 1995-04-07 JP JP08249795A patent/JP3585987B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08279905A (ja) | 1996-10-22 |
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Legal Events
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|
| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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