JP3578773B2 - Ｄ級増幅器 - Google Patents

Description

本発明は、請求項１のプリアンブルにおいて開示されたＤ級増幅器に関する。
広範囲にわたる、電気通信、映像および音響測定における携帯用製品ならびに補聴器およびその他のマイクロエレクトロニクスに関しては、機器の重量および物理的寸法が、機器の応用分野および市場性に対して重要な役割を果たす。
典型的には、消費電力は、携帯用機器の正確な重量および物理的寸法を決定する要因の１つである。したがって、多くの関連性においても、消費電力をできる限り減少させようとする試みがなされるのは明らかである。
Ｄ級増幅器の機能には、一定の高周波信号を、たとえばオーディオ信号といった適切な信号によりパルス幅変調することが含まれる。変調された信号は、スピーカなどの負荷を通って放散し、この高周波信号の周波数は負荷を構成するローパスフィルタの伝達範囲よりもかなり高いため、高周波変調成分はフィルタ処理により除去される。
Ｄ級増幅器は、AB級増幅器と比較して、少数の構成要素からなることおよび消費電流が小さいことを特徴とする。
しかしながら、既知のＤ級増幅器の典型的な問題は、信号がないときに比較的高いDCアイドリング電流が負荷を通して流れることである。
米国特許US−Ａ−５ 352 986において開示されたＤ級増幅器においては、結合された負荷のためのパワーステージを駆動するために用いられ、パルス幅変調された極性が反対の２つの高周波パルスのそれぞれのパルス時間の平均値から得られる信号をフィードバックすることによって、このアイドリング電流を最小にしている。パルス幅変調器のアナログ成分との関連で生じる可能性があり負荷を通る望ましくない無信号DC電流に繋がるオフセットエラーに対する補償は、このようにして行なわれる。
上記の文献は、請求項１の導入部分の基礎をなしている。
しかしながら、US−Ａ−５ 352 986に従う回路は、負荷を通るDC電流に対し十分に正確な補償を行なうことはできないと考えられる。
上記の発明の主な目的は、DCフィードバックを用いてＤ級増幅器におけるDCエラーをさらに減少させることである。
本発明のさらなる目的は、たとえば回路の大部分においてASIC設計を実現することによって、できる限りアナログ回路要素の使用を最小限に留めて上記結合器の製造コストを減少させること、および結合器の調整および校正を大幅に減少させるまたは完全に回避することである。
これらの目的は、請求項１に規定された発明によって達成される。
本明細書において得られるＤ級増幅器は、特に効率が高く製造コストが低いものである。
本発明の結合器では、DCエラー電流は典型的にはピークレベルの0.1％未満になる。
この結合器には調整が不要であり、温度に関して非常に安定している。
さらに、この結合器では、通常信号レベルが低い場合に最も顕著であるクロスオーバ歪みの程度が非常に低い。
既知のＤ級増幅器については、クロスオーバ歪みを減少させるために、典型的には動作には何らかの時間的な重なりを持たせている。入力信号に何らかの制限がある場合、短くかつ両出力で同時に現われる信号がなおも生じる。そうでなければデッドバンドが生じ、この場合、無信号からある低信号レベルへと信号が変化することにより、出力信号に段階的な変化が生じるであろう。本発明の結合によって、時間的な重なりを10の何乗分も減じることができるため、これに応じて無信号消費電流も減少する。
さらに、電流をある程度減じることができ、エラー調整回路の複雑度は大幅に減少する。
図面の説明
図１は、本発明に従うＤ級増幅器を示す。
図２は、本発明に従うＤ級増幅器の信号シーケンスを示す。
発明の好ましい実施例の説明
入力信号、この場合はオーディオ信号は、キャパシタC8を通過し、演算増幅器IC8Bを含む前置増幅器に与えられ、その利得は調整可能な抵抗ネットワークR_fによって調節され、かつそのオフセットレベルは演算増幅器の正の入力に与えられる電圧V_biasによって設定できる。演算増幅器IC8Bにおいて増幅されたアナログ信号Ｆは、以下の回路素子すなわちランプ発生器を形成する定電流発生器I1/キャパシタC5、比較器IC7B、およびOR回路IC5Aから主として構成される従来のパルス幅変調器に与えらえる。
システムクロック回路は、たとえば32kHzといったように入力信号と比較して相対的に高いクロック周波数を生じさせるために水晶のまわりに通常の態様で構成される。この回路は、バッファリンク、NAND回路IC3Aにおいて反転されるシステムクロック信号Ａを生成する。
システムクロック信号Ａは、回路素子IC3B、ランプリセットタイミング回路R8/C11/OR回路IC2Aによってランプリセット信号Ｄに変換され、リンクR8/C11はランプリセットパルスＤの長さを決定する。ランプリセット信号Ｄは電気スイッチIC6Aを通してランプ発生器I1/C5をゼロにセットするので、比較的周波数の高いのこぎり波形状の基準信号Ｅが生じる。こののこぎり波基準信号Ｅは、比較器IC7Bにおいて音響信号から得られた信号Ｆと比較され、その出力信号がパルス変調された出力信号Ｇを形成する。パルス幅変調された信号Ｈは、信号ＧからOR回路IC5Aによって生成され、そのデューティサイクルは所与の時間についてのアナログ信号の振幅に相当する。
OR回路IC2CおよびNAND回路IC3Cからなる差分発生器は、パルス幅変調されたパルス列Ｈを２つのバイポーラパルス列ＩおよびＪに変換する。パルスにされた駆動信号は次に直接的に増幅されたスピーカのような負荷に与えられなければならない。
信号、基準クロックまたはrefクロックＣは、同じようにしてシステムクロック信号Ａから得られ、これに関連し、refクロックＣがランプリセット信号Ｄから時間的にオフセットしているがそうでなければこのランプリセット信号Ｄと同時に生じるように、バッファリンクIC2BおよびIC2Dを通して遅延させられる。
OR回路IC2Cにより、refクロック信号Ｃは、パルス列Ｉにおける個々のパルスの後縁が実質上refクロック信号Ｃの正の変化C₀とほぼ同時となるように制御する。同様に、NAND回路IC3Cによって、refクロック信号Ｃは、パルス列Ｊにおける個々のパルスの前縁が実質上refクロック信号Ｃの正の変化C₀とほぼ同時となるように制御する。
パワーステージIC1Bは、信号ＩおよびＪを増幅し、この例ではスピーカである負荷のための端子に直接結合される。パワーステージからの高周波の放射を減じるために、このパワーステージにはスルーレート限定出力が与えられる。
インバータIC6AおよびIC6Bそれぞれを通り、パルス駆動信号ＩおよびＪは各々、電気スイッチを駆動し、その出力は接続部Ｋで結合される。信号ＩはスイッチIC4Bを駆動しこれが正の基準電圧を有するパルスを生成するのに対し、信号ＪはスイッチIC4Cを駆動してこれがゼロの電圧を有するパルスを生成する。DCエラーに関連する情報は、増幅器の入力に信号が与えられていないときに信号ＩおよびＪから直接得られる、というのも、信号ＩまたはＪの一方のパルス長はそのままDCエラーを表わす位相エラーを示すからであり、このDCエラーは、何よりもパルス幅変調回路におけるオフセットエラーおよび遅延のためにアナログ成分に対する許容誤差次第で容易に生じる。
信号ＫはリンクR3/C4を通して統合されてパルス列ＩおよびＪそれぞれの平均値を形成することによって、パルス幅変調器において生じたDCエラーを表わす。たとえば「グリッチ」といったようにR2/C6により高周波成分についてフィルタ処理された信号もまた、比較器IC8Bの正の入力にフィードバックされて、オフセットが調節され、生じたDCエラーが補償される。
次に図２を参照して本発明に従う信号シーケンスについてより詳細に説明する。
図２からわかるように、すべてシステムクロックから得られるものである信号Ａ、ＢおよびＣは、互いにオフセットされている。これは、のこぎり波発生器からの「グリッチ」の負の効果を打消すためである。refクロック信号Ｃは、ランプリセットパルスＤに関しわずかに遅延しており、このパルスＤがのこぎり波パルスＥを規定するため、基準クロック信号Ｃの周期はのこぎり波パルスＥの周期と正確に同じ長さであるがわずかにオフセットされている。
信号は、32kHzのシステムクロック信号に対応する、およそ32μｓの信号Ａの周期に対応するものとして示されている。
立上がりの端縁C₀により、refクロックＣは、のこぎり波パルスの端縁の中間にあることがわかる。このポイントは、各のこぎり波パルスの基準ポイントを示している。このポイントは必ずしものこぎり波パルスの端縁間の幾何学的な中間点を正確に示すものではないが、各のこぎり波パルスにおいて同じ位置を占めるポイントを定めている。
図２においては、のこぎり波パルスＥに重なる、増幅されかつオフセットが調節されたアナログ入力信号Ｆについての多数の信号値が示されている。F_hは高信号レベルを表わし、F_iはアイドリング電圧に近い信号レベルを表わし、F₁は低信号レベルを表わす。
信号Ａは、32kHzシステムクロック信号に対応する周期として示している。
これらの３つの入力レベルに対する信号駆動パルスＧ、Ｈ、ＩおよびＪの形成を含む信号シーケンスは、図２におけるのこぎり波パルスＥの下でｈ、ｉおよびｌという表記で示されている。
高信号レベルF_hの場合、比較器IC7Bは、のこぎり波パルスＥがF_hを超えたときにハイからローへと変化する。この変化が、バイポーラパルス駆動信号I_hの後縁を規定する。パルス駆動信号I_hの前縁は、refクロックＣの立上がり端縁C₀によって規定される。
低信号レベルF₁の場合、アナログ的に、比較器IC7Bはのこぎり波パルスＥがF₁を超えたときにハイからローへと変化する。この変化がバイポーラパルス駆動信号I₁の前縁を規定する。パルス駆動信号I_hの後縁は、refクロックＣの立上がり端縁C₀によって規定される。
上記のように、信号Ｋはいわゆる位相エラー信号を表わし、オフセット電圧として比較器にフィードバックされてDCエラーを補償する電圧V_biasのために積分される。
アイドリング信号F_iの場合、比較器IC8Bは、クロック信号refクロックＣとの関連である遅延を伴うハイからローへの変化をH_iに生じさせる。このことは、J_iが短期間降下し、パルス列がこの出力から送信されるのに対し他方出力Ｉは一定であることを示している。このエラー信号は負荷を通るDCエラー電流を生じさせるであろう。
しかしながら、この短期間のエラーパルスは積分器リンクR3/C4を通して積分され、その結果、C4を通る電圧V_biasは比較器IC8Bを介してAC入力信号のオフセットを調節し、上記のエラーパルスはごくわずかな値まで調整されるであろう。
したがって上記の例より、V_bias訂正信号の大きさは、パルスJ_iの長さ、すなわち言い換えればrefクロックＣ信号の正の端縁C₀によって規定される基準ポイントとの関連でパルスJ_iを遅延させた時間の長さ次第ということになる。
V_biasが調節されるようにするのは、refクロックのC₀に対応する振幅の値ののこぎり波信号の基準中間点の近くの一定のアイドリング信号のみではない。AC信号が入力に与えられるとき、結果として生じるDCエラー電流によってV_biasがDCエラーに対応して調節される、というのも、ACによる寄与は極性が逆であり大きさが等しいからである。

Claims (5)

1. たとえばオーディオ信号といった入力信号の増幅のためのＤ級増幅器であって、高周波基準信号（Ｅ）が入力信号によりパルス幅変調されるパルス幅変調器と、所与の時間についての入力信号の大きさに対応するデューティサイクルを有する１対のバイポーラパルス駆動信号（Ｉ、Ｊ）が生成される差分発生器と、エラー発生器とを含み、エラー発生器では、２つのパルス駆動信号によりパルス駆動信号の平均DC成分に対応する信号が形成され、これがパルス幅変調器の調整のために変調器にフィードバックされるので、増幅されたAC信号の平均DC部分はゼロに近づき、高周波基準信号は第１のクロック信号（Ａ）から生成され、パルス駆動信号（Ｉ、Ｊ）それぞれにおける個々のパルスの前縁または後縁いずれかは、第１のクロック信号（Ａ）から得られる第２のクロック信号（Ｃ）に同期して発生するように制御されることを特徴とする、Ｄ級増幅器。
2. パルス幅生成器は、のこぎり波形状の高周波基準信号（Ｅ）を生成するのこぎり波発生器（I1、C5、IC6A）と、入力信号のオフセット調節され増幅された信号（Ｆ）がのこぎり波信号（Ｅ）と比較される比較器（IC7B）とを含み、第１のクロック信号（Ａ）は、前記のこぎり波パルス（Ｅ）の長さを含めてのこぎり波パルス（Ｅ）を規定し、第２のクロック信号（Ｃ）により規定される基準時間（C₀）は、のこぎり波パルス（Ｅ）についての２つの立上がり端縁の間にあり、パルス駆動信号（Ｉ、Ｊ）のそれぞれのパルス列各々における個々のパルスは、上記の基準時間（C₀）と実質的にほぼ同時の端縁を有し、個々の駆動パルスの長さはこの時間（C₀）との関連で規定され、パルス駆動信号（Ｉ、Ｊ）のDCエラーにより、この時間（C₀）の遅延との関連でのこぎり波基準信号（Ｅ）と比較することにより入力信号から増幅された信号（Ｆ）についてのオフセットが調整されることを特徴とする、請求項１に記載のＤ級増幅器。
3. 第１のクロック信号（Ａ）から得られ、直接のこぎり波信号（Ｅ）を発生させる第３のクロック信号（Ｄ）は、基準クロック信号（Ｃ）との関連でわずかにオフセットされており、のこぎり波信号（Ｅ）の生成において生じ得る「グリッチ」は、第２のクロック信号（Ｃ）により制御されるパルス駆動信号（Ｉ、Ｊ）の形成に影響を及ぼさないことを特徴とする、請求項２に記載のＤ級増幅器。
4. 得られた入力信号がのこぎり波信号（Ｅ）と比較される比較器（IC7B）からの出力信号（Ｇ）が、信号（Ｈ）を形成する第１のデジタル基本論理演算器（IC5A）にさらに与えられ、パルス駆動信号（Ｉ、Ｊ）にここから第２および第３の基本論理演算器（IC2C、IC3C）を介して形成され、演算器は、バッファとして機能し、かつ、パルス駆動信号（Ｉ、Ｊ）における個々のパルスが同時に活性にはならないがC₀と実質的にほぼ同時の時間について互いに隣接する態様で、第１の基本論理演算器（IC5A）の出力信号（Ｈ）から、第２のクロック信号（Ｃ）によりトリガされることを特徴とする、請求項２−３のいずれか１つに記載のＤ級増幅器。
5. 第１のクロック信号（Ａ）は水晶のまわりに構成されたクロック発生器により生成されることを特徴とする、前掲の請求項のいずれか１つに記載のＤ級増幅器。

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