JP3562373B2 - ゼロ判定信号生成回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSIにシフタとともに搭載し、シフタの出力データがゼロであるか否か、すなわち、出力データの全ビットが論理0(以下、論理0を“0”と記し、論理1を“1”と記す。)であるか否かを判定してなるゼロ判定信号を生成するゼロ判定信号生成回路に関する。
【0002】
【従来の技術】
LSIにシフタとともに、ゼロ判定信号生成回路を搭載する必要がある場合、シフタの出力データの全ビットをOR処理するゼロ判定信号生成回路を搭載することが考えられる。
【0003】
【発明が解決しようとする課題】
しかし、シフタの出力データの全ビットをOR処理するゼロ判定信号生成回路を搭載する場合には、シフタにおけるシフト動作が終了してからゼロ判定信号を生成することになるので、シフタの出力データのゼロ判定の高速化を図ることができないという問題点がある。
【0004】
本発明は、かかる点に鑑み、シフタの出力データのゼロ判定の高速化を図ることができるようにしたゼロ判定信号生成回路を提供することを目的とする。
【0005】
【課題を解決するための手段】
本発明中、第1の発明は、シフト量を左に2x−aビット{但し、xは3以上の整数、aは1以上、x以下の整数である。}又は0ビットとする2xビット構成の第aの左シフタを第1、第2、・・・第xの左シフタの順に縦列接続し、2xビットの入力データを第1の左シフタに入力し、第xの左シフタから出力される2xビット・データを出力データとするシフタの出力データがゼロであるか否かを判定してなるゼロ判定信号を生成するゼロ判定信号生成回路であって、第bのOR回路{但し、bは1以上、(x−1)以下の整数である。}と、OR/バッファ回路とを備えているというものである。
【0006】
ここに、第bのOR回路は、第bの左シフタに対応して設けられ、第bの左シフタに入力される2xビット・データ又は第bの左シフタから出力される2xビット・データの2の(2x−2x−b)乗の桁から2の(2x−2・2x−b+1)乗の桁までの部分をOR処理するものである。
【0007】
また、OR/バッファ回路は、シフト量が0〜30の場合には、第bのOR回路のうち、シフト動作を行わない左シフタに対応して設けられているOR回路の出力と、第xの左シフタがシフト動作を行わない場合には第xの左シフタから出力される2xビット・データの2の(2x−1)乗の桁の部分と、入力データの20の桁の部分とをOR処理し、シフト量が31の場合には、入力データの20の桁の部分をバッファリングし、ゼロ判定信号を出力するものである。
【0008】
本発明中、第1の発明によれば、シフト動作を行わない左シフタに入力される2xビット・データ又はシフト動作を行わない左シフタから出力される2xビット・データの所定ビットの部分をOR処理又はバッファリングし、最終的には、OR/バッファ回路によるOR処理又はバッファリングを介してゼロ判定信号を生成することができる。すなわち、シフタにおけるシフト動作と略並行してゼロ判定信号を生成することができる。
【0009】
本発明中、第2の発明は、シフト量を右に2x−a ビット又は0ビットとする2xビット構成の第aの右シフタを第1、第2、・・・第xの右シフタの順に縦列接続し、2xビットの入力データを第1の右シフタに入力し、第xの右シフタから出力される2xビット・データを出力データとするシフタの出力データがゼロであるか否かを判定してなるゼロ判定信号を生成するゼロ判定信号生成回路であって、第bのOR回路と、OR/バッファ回路とを備えているものである。
【0010】
ここに、第bのOR回路は、第bの右シフタに対応して設けられ、第bの右シフタに入力される2xビット・データ又は第bの右シフタから出力される2xビット・データの2の(2x−(a−1)−2)乗の桁から2の(2x−a−1)乗の桁までの部分をOR処理するものである。
【0011】
また、OR/バッファ回路は、シフト量が0〜30の場合には、第bのOR回路のうち、シフト動作を行わない右シフタに対応して設けられているOR回路の出力と、第xの右シフタがシフト動作を行わない場合には第xの右シフタから出力される2xビット・データの20の桁の部分と、入力データの2の(2x−1)乗の桁の部分とをOR処理し、シフト量が31の場合には、入力データの2の(2x−1)乗の桁の部分をバッファリングし、ゼロ判定信号を出力するものである。
【0012】
本発明中、第2の発明によれば、シフト動作を行わない右シフタに入力される2xビット・データ又はシフト動作を行わない右シフタから出力される2xビット・データの所定ビットの部分をOR処理又はバッファリングし、最終的には、OR/バッファ回路によるOR処理又はバッファリングを介してゼロ判定信号を生成することができる。すなわち、シフタにおけるシフト動作と略並行してゼロ判定信号を生成することができる。
【0013】
本発明中、第3の発明は、シフト量を左に2x−aビット又は0ビットとする2xビット構成の第aの左シフタを第1、第2、・・・第xの左シフタの順に縦列接続し、2xビットの入力データを第1の左シフタに入力し、第xの左シフタから出力される2xビット・データを左シフト部の出力データとする左シフト部と、シフト量を右に2x−aビット又は0ビットとする2xビット構成の第aの右シフタを第1、第2、・・・第xの右シフタの順に縦列接続し、入力データを第1の右シフタに入力し、第xの右シフタから出力される2xビット・データを右シフト部の出力データとする右シフト部と、左シフトの場合には、左シフト部の出力データを出力データとして選択して出力し、右シフトの場合には、右シフト部の出力データを出力データとして選択して出力する出力データ選択用セレクタとを備えるシフタの出力データがゼロであるか否かを判定してなるゼロ判定信号を生成するゼロ判定信号生成回路であって、第bの左シフト部用OR回路と、左シフト部用OR/バッファ回路と、第bの右シフト部用OR回路と、右シフト部用OR/バッファ回路と、ゼロ判定信号選択用セレクタとを備えているというものである。
【0014】
ここに、第bの左シフト部用OR回路は、第bの左シフタに対応して設けられ、第bの左シフタに入力される2xビット・データ又は第bの左シフタから出力される2xビット・データの2の(2x−2x−b)乗の桁から2の(2x−2・2x−b+1)乗の桁までの部分をOR処理するものである。
【0015】
また、左シフト部用OR/バッファ回路は、シフト量が0〜30の場合には、第bの左シフト部用OR回路のうち、シフト動作を行わない左シフタに対応して設けられている左シフト部用OR回路の出力と、第xの左シフタがシフト動作を行わない場合には第xの左シフタから出力される2xビット・データの2の(2x−1)乗の桁の部分と、入力データの20の桁の部分とをOR処理し、シフト量が31の場合には、入力データの20の桁の部分をバッファリングするものである。
【0016】
また、第bの右シフト部用OR回路は、第bの右シフタに対応して設けられ、第bの右シフタに入力される2xビット・データ又は第bの右シフタから出力される2xビット・データの2の(2x−(a−1)−2)乗の桁から2の(2x−a−1)乗の桁までの部分をOR処理するものである。
【0017】
また、右シフト部用OR/バッファ回路は、シフト量が0〜30の場合には、第bの右シフト部用OR回路のうち、シフト動作を行わない右シフタに対応して設けられている右シフト部用OR回路の出力と、第xの右シフタがシフト動作を行わない場合には第xの右シフタから出力される2x ビット・データの2の20の桁の部分と、入力データの2の(2x−1)乗の桁の部分とをOR処理し、シフト量が31の場合には、入力データの2の(2x−1)乗の桁の部分をバッファリングするものである。
【0018】
また、ゼロ判定信号選択用セレクタは、左シフトの場合には、左シフト部用OR/バッファ回路の出力をゼロ判定信号として選択して出力し、右シフトの場合には、右シフト部用OR/バッファ回路の出力をゼロ判定信号として選択して出力するものである。
【0019】
本発明中、第3の発明によれば、シフタが左シフタに設定される場合には、シフト動作を行わない左シフタに入力される2xビット・データ又はシフト動作を行わない左シフタから出力される2xビット・データの所定の部分をOR処理又はバッファリングし、最終的には、OR/バッファ回路によるOR処理又はバッファリングを介してゼロ判定信号を生成することができる。すなわち、左シフト部におけるシフト動作と略並行してゼロ判定信号を生成することができる。
【0020】
また、シフタが右シフタに設定される場合には、シフト動作を行わない右シフタに入力される2xビット・データ又はシフト動作を行わない右シフタから出力される2xビット・データの所定の部分をOR処理又はバッファリングし、最終的には、OR/バッファ回路によるOR処理又はバッファリングを介してゼロ判定信号を生成することができる。すなわち、右シフト部におけるシフト動作と略並行してゼロ判定信号を生成することができる。
【0021】
【発明の実施の形態】
以下、図1〜図13を参照して、本発明の一実施形態について説明する。なお、明細書及び図面において、[j]はデジタル信号の2jの桁(ビットj)の部分を示し、[j :k]はデジタル信号の2jの桁(ビットj)から2kの桁(ビットk)までの部分を示している。
【0022】
図1はシフタの一例及び本発明の一実施形態の要部を示す回路図であり、図1中、1はシフト方向を左又は右、シフト量を0〜31ビットとする32ビット構成のシフタ、2は本発明の一実施形態である。
【0023】
また、DI[31:0]はシフタ1に対する32ビットの入力データ、OPは算術シフトかつ右シフトであるか否かを指示する1ビット構成のオペレーション・コードであり、算術シフトかつ右シフトである場合には“1”とされ、それ以外の場合、すなわち、算術シフトかつ左シフトである場合又は論理シフトである場合には“0”とされるものである。
【0024】
また、SF[4:0]はシフト量を指示する5ビット構成のシフト量指示信号、/SF[4:0]はシフト量指示信号SFを反転してなる5ビット構成の反転シフト量指示信号であり、シフト量指示信号SF[4:0]は、その10進数値がシフト量を示している。
【0025】
また、DO[31:0]は32ビットの、シフタ1の出力データ、ZDは出力データDOがゼロであるか否かを判定してなるゼロ判定信号であり、出力データDOがゼロである場合には“0”、出力データDOがゼロでない場合には“1”となるものである。
【0026】
また、3は入力データDI[31:0]をシフト対象とする32ビット構成の左シフタであり、シフト量指示信号SF[4]によりシフト動作を制御され、シフト量指示信号SF[4]=“1”の場合にはシフト量を左に16ビットとし、シフト量指示信号SF[4]=“0”の場合にはシフト量を0ビットとするものである。
【0027】
また、4は左シフタ3の出力[31:0]をシフト対象とする32ビット構成の左シフタであり、シフト量指示信号SF[3]によりシフト動作を制御され、シフト量指示信号SF[3]=“1”の場合にはシフト量を左に8ビットとし、シフト量指示信号SF[3]=“0”の場合にはシフト量を0ビットとするものである。
【0028】
また、5は左シフタ4の出力[31:0]をシフト対象とする32ビット構成の左シフタであり、シフト量指示信号SF[2]によりシフト動作を制御され、シフト量指示信号SF[2]=“1”の場合にはシフト量を左に4ビットとし、シフト量指示信号SF[2]=“0”の場合にはシフト量を0ビットとするものである。
【0029】
また、6は左シフタ5の出力[31:0]をシフト対象とする32ビット構成の左シフタであり、シフト量指示信号SF[1]によりシフト動作を制御され、シフト量指示信号SF[1]=“1”の場合にはシフト量を左に2ビットとし、シフト量指示信号SF[1]=“0”の場合にはシフト量を0ビットとするものである。
【0030】
また、7は左シフタ6の出力[31:0]をシフト対象とする32ビット構成の左シフタであり、シフト量指示信号SF[0]によりシフト動作を制御され、シフト量指示信号SF[0]=“1”の場合にはシフト量を左に1ビットとし、シフト量指示信号SF[0]=“0”の場合にはシフト量を0ビットとするものである。なお、これら左シフタ3〜7で左シフト部が構成されている。
【0031】
また、8は入力データDI[31:0]をシフト対象とする32ビット構成の右シフタであり、シフト量指示信号SF[4]によりシフト動作を制御され、シフト量指示信号SF[4]=“1”の場合にはシフト量を右に16ビットとし、シフト量指示信号SF[4]=“0”の場合にはシフト量を0ビットとするものである。
【0032】
また、9は右シフタ8の出力[31:0]をシフト対象とする32ビット構成の右シフタであり、シフト量指示信号SF[3]によりシフト動作を制御され、シフト量指示信号SF[3]=“1”の場合にはシフト量を右に8ビットとし、シフト量指示信号SF[3]=“0”の場合にはシフト量を0ビットとするものである。
【0033】
また、10は右シフタ9の出力[31:0]をシフト対象とする32ビット構成の右シフタであり、シフト量指示信号SF[2]によりシフト動作を制御され、シフト量指示信号SF[2]=“1”の場合にはシフト量を右に4ビットとし、シフト量指示信号SF[2]=“0”の場合にはシフト量を0ビットとするものである。
【0034】
また、11は右シフタ10の出力[31:0]をシフト対象とする32ビット構成の右シフタであり、シフト量指示信号SF[1]によりシフト動作を制御され、シフト量指示信号SF[1]=“1”の場合にはシフト量を右に2ビットとし、シフト量指示信号SF[1]=“0”の場合にはシフト量を0ビットとするものである。
【0035】
また、12は右シフタ11の出力[31:0]をシフト対象とする32ビット構成の右シフタであり、シフト量指示信号SF[0]によりシフト動作を制御され、シフト量指示信号SF[0]=“1”の場合にはシフト量を右に1ビットとし、シフト量指示信号SF[0]=“0”の場合にはシフト量を0ビットとするものである。なお、これら右シフタ8〜12で右シフト部が構成されている。
【0036】
また、13は入力データDI[31]とオペレーション・コードOPとをAND処理して、その出力を右シフタ8〜12に供給するAND回路、14は左シフタ7の出力[31:0]又は右シフタ12の出力[31:0]を出力データDO[31:0]として選択して出力するセレクタである。
【0037】
セレクタ14は、オペレーション・コードOPにより選択動作を制御され、オペレーション・コードOP=“0”の場合には、左シフタ7の出力[31:0]を選択し、オペレーション・コードOP=“1”の場合には、右シフタ12の出力[31:0]を選択するものである。
【0038】
また、15は左シフタ3に対応して設けられ、左シフタ3の出力[16:1]をOR処理するOR回路、16は左シフタ4に対応して設けられ、左シフタ4の出力[24:17]をOR処理するOR回路、17は左シフタ5に対応して設けられ、左シフタ5の出力[28:25]をOR処理するOR回路、18は左シフタ6に対応して設けられ、左シフタ6の出力[30:29]をOR処理するOR回路、19は左シフタ7に対応して設けられ、左シフタ7の出力[31]をバッファリングするバッファ回路である。
【0039】
また、20は入力データDI[0]と、OR回路15、16、17、18の出力LOR16、LOR8、LOR4、LOR2と、バッファ回路19の出力LBFとを入力信号とするOR/バッファ回路である。
【0040】
このOR/バッファ回路20は、反転シフト量指示信号/SF[4:0]により制御され、シフト量が0〜30の場合には、OR回路15、16、17、18の出力LOR16、LOR8、LOR4、LOR2及びバッファ回路19の出力LBFの中の選択された信号と、入力データDI[0]とをOR処理するOR回路として機能し、シフト量が31の場合には、入力データDI[0]に対してバッファ回路として機能するものである。
【0041】
また、21は右シフタ8に対応して設けられ、右シフタ8の出力[30:15]をOR処理するOR回路、22は右シフタ9に対応して設けられ、右シフタ9の出力[14:7]をOR処理するOR回路、23は右シフタ10に対応して設けられ、右シフタ10の出力[6:3]をOR処理するOR回路、24は右シフタ11に対応して設けられ、右シフタ11の出力[2:1]をOR処理するOR回路、25は右シフタ12に対応して設けられ、右シフタ10の出力[0]をバッファリングするバッファ回路である。
【0042】
また、26は入力データDI[31]、OR回路21、22、23、24の出力ROR16、ROR8、ROR4、ROR2と、バッファ回路25の出力RBFとを入力信号とするOR/バッファ回路である。
【0043】
このOR/バッファ回路26は、シフト量指示信号SF[4:0]により制御され、シフト量が0〜30の場合には、OR回路21、22、23、24の出力ROR16、ROR8、ROR4、ROR2及びバッファ回路25の出力RBFの中の選択された信号と、入力データDI[31]とをOR処理するOR回路として機能し、シフト量が31の場合には、入力データDI[31]に対してバッファ回路として機能するものである。
【0044】
また、27はOR/バッファ回路20の出力又はOR/バッファ回路26の出力をゼロ判定信号ZDとして出力するセレクタであり、オペレーション・コードOPにより選択動作を制御され、オペレーション・コードOP=“0”の場合にはOR/バッファ回路20の出力を選択し、オペレーション・コードOP=“1”の場合にはOR/バッファ回路26の出力を選択するものである。
【0045】
図2は左シフタ3〜7の構成例を示す回路図である。但し、左シフタ3の場合には、m=16、n=4、左シフタ4の場合には、m=8、n=3、左シフタ5の場合には、m=4、n=2、左シフタ6の場合には、m=2、n=1、左シフタ7の場合には、m=1、n=0である。
【0046】
図2中、29はオペレーション・コードOP[n]を反転するインバータ、30−31はオペレーション・コードOP[n]と入力[31−m]とをNAND処理するNAND回路、30−mはオペレーション・コードOP[n]と入力[0]とをNAND処理するNAND回路である。
【0047】
また、31−31はインバータ29の出力と入力[31]とをNAND処理するNAND回路、31−mはインバータ29の出力と入力[m]とをNAND処理するNAND回路、31−(m−1)はインバータ29の出力と入力[m−1]とをNAND処理するNAND回路、31−0はインバータ29の出力と入力[0]とをNAND処理するNAND回路である。
【0048】
また、32−31はNAND回路30−31、31−31の出力をNAND処理して出力[31]を生成するNAND回路、32−mはNAND回路30−m、31−mの出力をNAND処理して出力[m]を生成するNAND回路、32−(m−1)はNAND回路31−(m−1)の出力を反転して出力[m−1]を生成するインバータ、32−0はNAND回路31−0の出力を反転して出力[0]を生成するインバータである。
【0049】
図2に示す左シフタにおいては、オペレーション・コードOP[n]=“1”の場合には、NAND回路30−31〜30−mは入力[31−m:0]に対してインバータとして機能すると共に、インバータ29の出力=“0”となり、NAND回路31−31〜31−0の出力=“1”に固定される。
【0050】
この結果、NAND回路32−31〜32−mはNAND回路30−31〜30−mに対してインバータとして機能すると共に、インバータ32−(m−1)〜32−0の出力=“0”となり、図2に示す左シフタは、シフト量を左にmビットとするシフタとして機能することになる。
【0051】
これに対して、オペレーション・コードOP[n]=“0”の場合には、NAND回路30−31〜30−mの出力=“1”に固定されると共に、インバータ29の出力=“1”となり、NAND回路31−31〜31−0は入力[31:0]に対してインバータとして機能する。
【0052】
この結果、NAND回路32−31〜32−mはNAND回路31−31〜31−mに対してインバータとして機能し、図2に示す左シフタは、シフト量を0とし、入力[31:0]に対してバッファとして機能することになる。
【0053】
図3は右シフタ8〜12の構成例を示す回路図である。但し、右シフタ8の場合には、m=16、n=4、右シフタ9の場合には、m=8、n=3、右シフタ10の場合には、m=4、n=2、右シフタ11の場合には、m=2、n=1、右シフタ12の場合には、m=1、n=0である。
【0054】
図3中、34はオペレーション・コードOP[n]を反転するインバータ、35−31はオペレーション・コードOP[n]とAND回路13の出力とをNAND処理するNAND回路、35−[31−(m−1)]はオペレーション・コードOP[n]とAND回路13の出力とをNAND処理するNAND回路である。
【0055】
また、35−(31−m)はオペレーション・コードOP[n]と入力[31]とをNAND処理するNAND回路、35−0はオペレーション・コードOP[n]と入力[m]とをNAND処理するNAND回路である。
【0056】
また、36−31はインバータ34の出力と入力[31]とをNAND処理するNAND回路、36−[31−(m−1)]はインバータ34の出力と入力[31−(m−1)]とをNAND処理するNAND回路、36−(31−m)はインバータ34の出力と入力[31−m]とをNAND処理するNAND回路、36−0はインバータ34の出力と入力[0]とをNAND処理するNAND回路である。
【0057】
また、37−31はNAND回路35−31、36−31の出力をNAND処理して出力[31]を生成するNAND回路、37−[31−(m−1)]はNAND回路35−[31−(m−1)]、36−[31−(m−1)]の出力をNAND処理して出力[31−(m−1)]を生成するNAND回路、37−(31−m)はNAND回路35−(31−m)、36−(31−m)の出力をNAND処理して出力[31−m]を生成するNAND回路、37−0はNAND回路35−0、36−0の出力をNAND処理して出力[0]を生成するNAND回路である。
【0058】
図3に示す右シフタにおいては、オペレーション・コードOP[n]=“1”の場合には、NAND回路35−31〜35−[31−(m−1)]はAND回路13の出力に対してインバータとして機能し、NAND回路35−(31−m)〜35−0は入力[31:m]に対してインバータとして機能すると共に、インバータ34の出力=“0”となり、NAND回路36−31〜36−0の出力=“1”に固定される。
【0059】
この結果、NAND回路37−31〜37−0はNAND回路35−31〜35−0に対してインバータとして機能し、図3に示す右シフタは、シフト量を右にmビットとするシフタとして機能することになる。
【0060】
これに対して、オペレーション・コードOP[n]=“0”の場合には、NAND回路35−31〜35−0の出力=“1”に固定されると共に、インバータ34の出力=“1”となり、NAND回路36−31〜36−0は入力[31:0]に対してインバータとして機能する。
【0061】
この結果、NAND回路37−31〜37−0はNAND回路36−31〜36−0に対してインバータとして機能し、図3に示す右シフタは、シフト量を0とし、入力[31:0]に対してバッファとして機能することになる。
【0062】
図4はOR/バッファ回路20の構成を示す回路図である。図4中、39はOR回路15の出力LOR16と反転シフト量指示信号/SF[4]とをNAND処理するNAND回路、40はNAND回路39の出力を反転するインバータ、41はOR回路16の出力LOR8と反転シフト量指示信号/SF[3]とをNAND処理するNAND回路、42はNAND回路41の出力を反転するインバータである。
【0063】
また、43はOR回路17の出力LOR4と反転シフト量指示信号/SF[2]とをNAND処理するNAND回路、44はNAND回路43の出力を反転するインバータ、45はOR回路18の出力LOR2と反転シフト量指示信号/SF[1]とをNAND処理するNAND回路、46はNAND回路45の出力を反転するインバータである。
【0064】
また、47はバッファ回路19の出力LBFと反転シフト量指示信号/SF[0]とをNAND処理するNAND回路、48はNAND回路47の出力を反転するインバータ、49は入力データDI[0]を反転するインバータ、50はインバータ49の出力を反転するインバータである。
【0065】
また、51はインバータ40、42、44の出力をNOR処理するNOR回路、52はインバータ46、48、50の出力をNOR処理するNOR回路、53はNOR回路51、52の出力をNAND処理するNAND回路である。
【0066】
表1は、シフト量と、シフト量指示信号SF[4:0]と、反転シフト量指示信号/SF[4:0]と、OR/バッファ回路20でOR処理される信号との関係を示しており、OR/バッファ回路20においては、シフト量が0〜30の場合には、OR回路15〜18のうち、シフト動作を行わない左シフタに対応して設けられているOR回路の出力と、左シフタ7がシフト動作を行わない場合にはバッファ回路19の出力LBFと、入力データDI[0]とがOR処理され、シフト量が31の場合には、入力データDI[0]がバッファリングされることになる。
【0067】
【表1】
【0068】
図5はOR/バッファ回路26の構成を示す回路図である。図5中、55はOR回路21の出力ROR16とシフト量指示信号SF[4]とをNAND処理するNAND回路、56はNAND回路55の出力を反転するインバータ、57はOR回路22の出力ROR8とシフト量指示信号SF[3]とをNAND処理するNAND回路、58はNAND回路57の出力を反転するインバータである。
【0069】
また、59はOR回路23の出力ROR4とシフト量指示信号SF[2]とをNAND処理するNAND回路、60はNAND回路59の出力を反転するインバータ、61はOR回路24の出力ROR2とシフト量指示信号SF[1]とをNAND処理するNAND回路、62はNAND回路61の出力を反転するインバータである。
【0070】
また、63はバッファ回路25の出力RBFとシフト量指示信号SF[0]とをNAND処理するNAND回路、64はNAND回路63の出力を反転するインバータ、65は入力データDI[31]を反転するインバータ、66はインバータ65の出力を反転するインバータである。
【0071】
また、67はインバータ56、58、60の出力をNOR処理するNOR回路、68はインバータ62、64、66の出力をNOR処理するNOR回路、69はNOR回路67、68の出力をNAND処理するNAND回路である。
【0072】
表2は、シフト量と、シフト量指示信号SF[4:0]と、OR/バッファ回路26でOR処理される信号との関係を示しており、OR/バッファ回路26においては、シフト量が0〜30の場合には、OR回路21〜24のうち、シフト動作を行わない右シフタに対応して設けられているOR回路の出力と、右シフタ12がシフト動作を行わない場合にはバッファ回路25の出力と、入力データDI[31]とがOR処理され、シフト量が31の場合には、入力データDI[31]がバッファリングされることになる。
【0073】
【表2】
【0074】
このように構成された本発明の一実施形態においては、オペレーション・コードOP=“0”とされた場合、セレクタ14は、出力データDO[31:0]として、左シフタ7の出力[31:0]を選択すると共に、セレクタ27は、ゼロ判定信号ZDとして、OR/バッファ回路20の出力を選択することになる。したがって、シフタ1及び本発明の一実施形態2は、等価的には、図6に示すようになる。
【0075】
これに対して、オペレーション・コードOP=“1”とされた場合、セレクタ14は、出力データDO[31:0]として、右シフタ12の出力[31:0]を選択すると共に、セレクタ27は、ゼロ判定信号ZDとして、OR/バッファ回路26の出力を選択することになる。したがって、シフタ1及び本発明の一実施形態2は、等価的には、図7に示すようになる。
【0076】
図8は、たとえば、シフタ1が左シフタ、かつ、シフト量=0に設定された場合の本発明の一実施形態2の動作を説明するための図であり、この場合、出力データDO[31:0]がゼロであるか否かを判定するためには、出力データDO[31:0]の全ビットをOR処理する必要がある。
【0077】
ここに、出力データDO[31]、[30:29]、DO[28:25]、[24:17]、[16:1]、[0]の論理値は、それぞれ、左シフタ7の出力[31]、左シフタ6の出力[30:29]、左シフタ5の出力[28:25]、左シフタ4の出力[24:17]、左シフタ3の出力[16:1]、入力データDI[0]の論理値と同一となる。
【0078】
他方、この場合、OR/バッファ回路20は、表1に示すように、OR回路15の出力LOR16と、OR回路16の出力LOR8と、OR回路17の出力LOR4と、OR回路18の出力LOR2と、バッファ回路19の出力LBFと、入力データDI[0]をOR処理の対象とする。したがって、OR/バッファ回路20においては、出力データDO[31:0]のOR処理が等価的に行われ、この結果がゼロ判定信号ZDとして出力されることになる。
【0079】
図9は、たとえば、シフタ1が左シフタ、かつ、シフト量=9に設定された場合の本発明の一実施形態2の動作を説明するための図であり、この場合、出力データDO[8:0]はゼロとなるので、出力データDO[31:0]がゼロであるか否かを判定するためには、出力データDO[31:9]をOR処理する必要がある。
【0080】
ここに、出力データDO[31:30]、[29:26]、[25:10]、[9]の論理値は、それぞれ、左シフタ6の出力[30:29]、左シフタ5の出力[28:25]、左シフタ3の出力[16:1]、入力データDI[0]の論理値と同一となる。
【0081】
他方、OR/バッファ回路20は、表1に示すように、OR回路15の出力LOR16と、OR回路17の出力LOR4と、OR回路18の出力LOR2と、入力データDI[0]をOR処理の対象とする。したがって、OR/バッファ回路20においては、出力データDO[31:9]のOR処理が等価的に行われ、この結果がゼロ判定信号ZDとして出力されることになる。
【0082】
図10は、たとえば、シフタ1が左シフタ、かつ、シフト量=20に設定された場合の本発明の一実施形態2の動作を説明するための図であり、この場合、出力データDO[19:0]はゼロとなるので、出力データDO[31:0]がゼロであるか否かを判定するためには、出力データDO[31:20]をOR処理する必要がある。
【0083】
ここに、出力データDO[31]、[30:29]、[28:21]、[20]の論理値は、それぞれ、左シフタ7の出力[31]、左シフタ6の出力[30:29]、左シフタ4の出力[24:17]、入力データDI[0]の論理値と同一となる。
【0084】
他方、OR/バッファ回路20は、表1に示すように、OR回路16の出力LOR4と、OR回路18の出力LOR2と、バッファ回路19の出力LBFと、入力データDI[0]をOR処理の対象とする。したがって、OR/バッファ回路20においては、出力データDO[31:20]のOR処理が等価的に行われ、この結果がゼロ判定信号ZDとして出力されることになる。
【0085】
図11は、たとえば、シフト1が右シフタ、かつ、シフト量=0に設定された場合の本発明の一実施形態2の動作を説明するための図であり、この場合、出力データDO[31:0]がゼロであるか否かを判定するためには、出力データDO[31:0]の全ビットをOR処理する必要がある。
【0086】
ここに、出力データDO[31]、[30:15]、[14:7]、[6:3]、[2:1]、[0]の論理値は、それぞれ、入力データDI[31]、右シフタ8の出力[30:15]、右シフタ9の出力[14:7]、右シフタ10の出力[6:3]、右シフタ11の出力[2:1]、右シフタ12の出力[0]の論理値と同一となる。
【0087】
他方、OR/バッファ回路26は、表2に示すように、OR回路21の出力ROR16と、OR回路22の出力ROR8と、OR回路23の出力ROR4と、OR回路24の出力ROR2と、バッファ回路25の出力RBFと、入力データDI[31]をOR処理の対象とする。したがって、OR/バッファ回路26においては、出力データDO[31:0]の全ビットのOR処理が等価的に行われ、この結果がゼロ判定信号ZDとして出力されることになる。
【0088】
図12は、たとえば、シフタ1が右シフタ、かつ、シフト量=9に設定された場合の本発明の一実施形態2の動作を説明するための図であり、この場合、出力データDO[31:0]がゼロであるか否かを判定するためには、出力データDO[31:0]の全ビットをOR処理する必要がある。
【0089】
ここに、出力データDO[31:22]、[21:6]、[5:2]、[1:0]の論理値は、それぞれ、入力データDI[31]、右シフタ8の出力[30:15]、右シフタ10の出力[6:3]、右シフタ11の出力[2:1]の論理値と同一となる。
【0090】
他方、OR/バッファ回路26は、表2に示すように、OR回路21の出力ROR16と、OR回路23の出力ROR4と、OR回路24の出力ROR2と、入力データDI[31]をOR処理の対象とする。したがって、OR/バッファ回路26においては、出力データDO[31:0]の全ビットのOR処理が等価的に行われ、この結果がゼロ判定信号ZDとして出力されることになる。
【0091】
図13は、たとえば、シフタ1が右シフタ、かつ、シフト量=20に設定された場合の本発明の一実施形態2の動作を説明するための図であり、この場合、出力データDO[31:0]がゼロであるか否かを判定するためには、出力データDO[31:0]の全ビットをOR処理する必要がある。
【0092】
ここに、出力データDO[31:11]、[10:3]、[2:1]、[0]の論理値は、それぞれ、入力データDI[31]、右シフタ9の出力[14:7]、右シフタ11の出力[2:1]、右シフタ12の出力[0]の論理値と同一となる。
【0093】
他方、OR/バッファ回路26は、表2に示すように、OR回路22の出力ROR8と、OR回路24の出力ROR2と、バッファ回路25の出力RBFと、入力データDI[31]をOR処理の対象とする。したがって、OR/バッファ回路26においては、出力データDO[31:0]のOR処理が等価的に行われ、この結果がゼロ判定信号ZDとして出力されることになる。
【0094】
このように、本発明の一実施形態2によれば、シフタ1が左シフタに設定された場合には、シフタ1の左シフト部(左シフタ3〜7の部分)におけるシフト動作と並行して、左シフタ3〜7のうち、シフト動作を行わない左シフタから出力される32ビット・データの所定ビットの部分をOR処理又はバッファリングし、最終的には、OR/バッファ回路20によるOR処理又はバッファリングを介してゼロ判定信号ZDを生成することができる。
【0095】
また、シフタ1が右シフタに設定された場合には、右シフト部(右シフタ8〜12の部分)におけるシフト動作と並行して、右シフタ8〜12のうち、シフト動作を行わない右シフタから出力される32ビット・データの所定ビットの部分をOR処理又はバッファリングし、最終的には、OR/バッファ回路26によるOR処理又はバッファリングを介してゼロ判定信号ZDを生成することができる。
【0096】
すなわち、本発明の一実施形態2によれば、シフタ1におけるシフト動作と略並行してゼロ判定信号を生成することができるので、シフタ1の出力データDO[31:0]のゼロ判定の高速化を図ることができる。
【0097】
なお、OR回路15は左シフタ3に入力されるデータ[16:1]をOR処理の対象とするように構成しても良いし、OR回路16は左シフタ4に入力されるデータ[24:17]をOR処理の対象とするように構成しても良いし、OR回路17は左シフタ5に入力されるデータ[28:25]をOR処理の対象とするように構成しても良いし、OR回路18は左シフタ6に入力されるデータ[30:29]をOR処理の対象とするように構成しても良いし、バッファ回路19は左シフタ7に入力されるデータ[31]をバッファリングの対象とするように構成しても良い。
【0098】
また、OR回路21は右シフタ8に入力されるデータ[30:15]をOR処理の対象とするように構成しても良いし、OR回路22は右シフタ9に入力されるデータ[14:7]をOR処理の対象とするように構成しても良いし、OR回路23は右シフタ10に入力されるデータ[6:3]をOR処理の対象とするように構成しても良いし、OR回路24は右シフタ11に入力されるデータ[2:1]をOR処理の対象とするように構成しても良いし、バッファ回路25は右シフタ12に入力されるデータ[0]をバッファリングの対象とするように構成しても良い。
【0099】
また、本発明の一実施形態においては、左シフト部(左シフタ3〜7の部分)と、右シフト部(右シフタ8〜12の部分)とを設けるシフタに対応した構成とした場合について説明したが、この代わりに、OR回路21〜24、バッファ回路25及びセレクタ27を削除する場合には、左シフト部のみを設けるシフタに対応する構成とすることができ、OR回路15〜18、バッファ回路19及びセレクタ27を削除する場合には、右シフト部のみを設けるシフタに対応する構成とすることができる。
【0100】
【発明の効果】
本発明中、第1の発明によれば、シフタにおけるシフト動作と略並行してゼロ判定信号を生成することができるので、シフト方向を左とするシフタのゼロ判定の高速化を図ることができる。
【0101】
本発明中、第2の発明によれば、シフタにおけるシフト動作と略並行してゼロ判定信号を生成することができるので、シフト方向を右とするシフタのゼロ判定の高速化を図ることができる。
【0102】
本発明中、第3の発明によれば、シフタが左シフタに設定される場合には、左シフト部におけるシフト動作と並行してゼロ判定信号を生成することができ、シフタが右シフタに設定される場合には、右シフト部におけるシフト動作と並行してゼロ判定信号を生成することができるので、シフト方向を左又は右とするシフタの出力データのゼロ判定の高速化を図ることができる。
【図面の簡単な説明】
【図1】シフタの一例及び本発明の一実施形態の要部を示す回路図である。
【図2】図1に示すシフタが備える左シフタの構成例を示す回路図である。
【図3】図1に示すシフタが備える右シフタの構成例を示す回路図である。
【図4】本発明の一実施形態が備える左シフト部用のOR/バッファ回路の構成を示す回路図である。
【図5】本発明の一実施形態が備える右シフト部用のOR/バッファ回路の構成を示す回路図である。
【図6】図1に示すシフタが左シフタに設定された場合の図1に示すシフタ及び本発明の一実施形態の等価回路図である。
【図7】図1に示すシフタが右シフタに設定された場合の図1に示すシフタ及び本発明の一実施形態の等価回路図である。
【図8】本発明の一実施形態の動作(シフタが左シフタ、かつ、シフト量=0に設定された場合)を説明するための図である。
【図9】本発明の一実施形態の動作(シフタが左シフタ、かつ、シフト量=9に設定された場合)を説明するための図である。
【図10】本発明の一実施形態の動作(シフタが左シフタ、かつ、シフト量=20に設定された場合)を説明するための図である。
【図11】本発明の一実施形態の動作(シフタが右シフタ、かつ、シフト量=0に設定された場合)を説明するための図である。
【図12】本発明の一実施形態の動作(シフタが右シフタ、かつ、シフト量=9に設定された場合)を説明するための図である。
【図13】本発明の一実施形態の動作(シフタが右シフタ、かつ、シフト量=20に設定された場合)を説明するための図である。
【符号の説明】
1 シフタ
2 本発明の一実施形態(ゼロ判定信号生成回路)
3〜7 左シフタ
8〜12 右シフタ
DI 入力データ
DO 出力データ
SF シフト量指示信号
OP オペレーション・コード
ZD ゼロ判定信号
Claims (3)
- シフト量を左に2x−aビット{但し、xは3以上の整数、aは1以上、x以下の整数である。}又は0ビットとする2xビット構成の第aの左シフタを第1、第2、・・・第xの左シフタの順に縦列接続し、2xビットの入力データを第1の左シフタに入力し、第xの左シフタから出力される2xビット・データを出力データとするシフタの前記出力データがゼロであるか否かを判定してなるゼロ判定信号を生成するゼロ判定信号生成回路であって、
第bの左シフタ{但し、bは1以上、(x−1)以下の整数である。}に対応して設けられ、第bの左シフタに入力される2xビット・データ又は第bの左シフタから出力される2xビット・データの2の(2x−2x−b)乗の桁から2の(2x−2・2x−b+1)乗の桁までの部分をOR処理する第bのOR回路と、
シフト量が0〜30の場合には、第bのOR回路のうち、シフト動作を行わない左シフタに対応して設けられているOR回路の出力と、第xの左シフタがシフト動作を行わない場合には第xの左シフタから出力される2xビット・データの2の(2x−1)乗の桁の部分と、前記入力データの20の桁の部分とをOR処理し、シフト量が31の場合には、前記入力データの20の桁の部分をバッファリングし、前記ゼロ判定信号を出力するOR/バッファ回路とを備えていることを特徴とするゼロ判定信号生成回路。 - シフト量を右に2x−aビット{但し、xは3以上の整数、aは1以上、x以下の整数である。}又は0ビットとする2xビット構成の第aの右シフタを第1、第2、・・・第xの右シフタの順に縦列接続し、2xビットの入力データを第1の右シフタに入力し、第xの右シフタから出力される2xビット・データを出力データとするシフタの前記出力データがゼロであるか否かを判定してなるゼロ判定信号を生成するゼロ判定信号生成回路であって、
第bの右シフタ{但し、bは1以上、(x−1)以下の整数である。}に対応して設けられ、第bの右シフタに入力される2xビット・データ又は第bの右シフタから出力される2xビット・データの2の(2x−(a−1)−2)乗の桁から2の(2x−a−1)乗の桁までの部分をOR処理する第bのOR回路と、
シフト量が0〜30の場合には、第bのOR回路のうち、シフト動作を行わない右シフタに対応して設けられているOR回路の出力と、第xの右シフタがシフト動作を行わない場合には第xの右シフタから出力される2xビット・データの20の桁の部分と、前記入力データの2の(2x−1)乗の桁の部分とをOR処理し、シフト量が31の場合には、前記入力データの2の(2x−1)乗の桁の部分をバッファリングし、前記ゼロ判定信号を出力するOR/バッファ回路とを備えていることを特徴とするゼロ判定信号生成回路。 - シフト量を左に2x−aビット{但し、xは3以上の整数、aは1以上、x以下の整数である。}又は0ビットとする2xビット構成の第aの左シフタを第1、第2、・・・第xの左シフタの順に縦列接続し、2xビットの入力データを第1の左シフタに入力し、第xの左シフタから出力される2xビット・データを左シフト部の出力データとする左シフト部と、
シフト量を右に2x−aビット又は0ビットとする2xビット構成の第aの右シフタを第1、第2、・・・第xの右シフタの順に縦列接続し、前記入力データを第1の右シフタに入力し、第xの右シフタから出力される2xビット・データを右シフト部の出力データとする右シフト部と、
左シフトの場合には、前記左シフト部の出力データを出力データとして選択して出力し、右シフトの場合には、前記右シフト部の出力データを前記出力データとして選択して出力する出力データ選択用セレクタとを備えるシフタの前記出力データがゼロであるか否かを判定してなるゼロ判定信号を生成するゼロ判定信号生成回路であって、
第bの左シフタ{但し、bは1以上、(x−1)以下の整数である。}に対応して設けられ、第bの左シフタに入力される2xビット・データ又は第bの左シフタから出力される2xビット・データの2の(2x−2x−b)乗の桁から2の(2x−2・2x−b+1)乗の桁までの部分をOR処理する第bの左シフト部用OR回路と、
シフト量が0〜30の場合には、第bの左シフト部用OR回路のうち、シフト動作を行わない左シフタに対応して設けられている左シフト部用OR回路の出力と、第xの左シフタがシフト動作を行わない場合には第xの左シフタから出力される2xビット・データの2の(2x−1)乗の桁の部分と、前記入力データの20の桁の部分とをOR処理し、シフト量が31の場合には、前記入力データの20の桁の部分をバッファリングする左シフト部用OR/バッファ回路と、
第bの右シフタに対応して設けられ、第bの右シフタに入力される2x ビット・データ又は第bの右シフタから出力される2xビット・データの2の(2x−(a−1)−2)乗の桁から2の(2x−a−1)乗の桁までの部分をOR処理する第bの右シフト部用OR回路と、
シフト量が0〜30の場合には、第bの右シフト部用OR回路のうち、シフト動作を行わない右シフタに対応して設けられている右シフト部用OR回路の出力と、第xの右シフタがシフト動作を行わない場合には第xの右シフタから出力される2xビット・データの2の20の桁の部分と、前記入力データの2の(2x−1)乗の桁の部分とをOR処理し、シフト量が31の場合には、前記入力データの2の(2x−1)乗の桁の部分をバッファリングする右シフト部用OR/バッファ回路と、
左シフトの場合には、左シフト部用OR/バッファ回路の出力を前記ゼロ判定信号として選択して出力し、右シフトの場合には、右シフト部用OR/バッファ回路の出力を前記ゼロ判定信号として選択して出力するゼロ判定信号選択用セレクタとを備えていることを特徴とするゼロ判定信号生成回路。
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