JP3560906B2 - Pll回路 - Google Patents
Pll回路 Download PDFInfo
- Publication number
- JP3560906B2 JP3560906B2 JP2000240231A JP2000240231A JP3560906B2 JP 3560906 B2 JP3560906 B2 JP 3560906B2 JP 2000240231 A JP2000240231 A JP 2000240231A JP 2000240231 A JP2000240231 A JP 2000240231A JP 3560906 B2 JP3560906 B2 JP 3560906B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- voltage
- signal
- output
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の属する技術分野】
本発明は、PLL(Phase Locked Loop)回路およびこれを内蔵した集積回路に関し、とくにPLL回路に入力される基準信号の変動による誤動作を防止する技術に関する。
【0002】
【従来の技術】
従来のPLL回路の構成例を、図16に示す。このPLL回路は、位相比較器16、チャージポンプ17、ループフィルタ18、電圧制御発振器(以下、VCOと記す。)19および分周器20からなる。
【0003】
位相比較器16は、基準信号(fr)と分周器20からの帰還信号(fp)との間の位相差を検出し、VCO19の発振周波数を上昇または下降させる制御信号(UP、DN)を出力する。基準信号(fr)に対して帰還信号(fp)が遅れているときは、位相比較器16からVCO19の発振周波数を上昇させる制御信号(UP)が位相差に相当する期間出力される。逆に、基準信号(fr)に対して帰還信号(fp)が進んでいるときは、位相比較器16からVCO19の発振周波数を下降させる制御信号(DN)が位相差に相当する期間出力される。このように位相比較器16は、入力された2つの信号の位相差をパルス幅変換した信号を出力する。
【0004】
チャージポンプ17は、位相比較器16からの制御信号(UP、DN)をアナログ信号に変換し、その出力信号CPOをループフィルタ18を通して制御電圧(Vc)としてVCO19に与える。ループフィルタ18は、抵抗と容量とで構成されたローパスフィルタ回路であり、チャージポンプ17からの出力信号CPOに含まれるスイッチ雑音などを低減する目的およびフィードバックループを安定化する目的で用いられる。
【0005】
VCO19の出力信号(fo)は、このPLL回路の出力信号(fo)として出力されるとともに、分周器20で分周されて帰還信号(fp)として位相比較器16へ入力される。その際、出力信号(fo)は分周器20で1/Nの周波数に変換されるので、帰還信号(fp)と出力信号(fo)の関係は次式(1)で表される。
fp=fo/N ・・・(1)
【0006】
PLL回路はfr=fpとなるように電圧制御(Vc)を制御するので、出力信号(fo)は次式(2)のように表わされる。すなわち、基準信号(fr)に対してN倍の周波数の出力信号(fo)がPLL回路から出力されることになる。
fo=N×fr ・・・(2)
【0007】
ところが、VCO19は、電圧制御(Vc)の電圧レベルが低下すると内部のリング発振器の発振周波数を下げ、逆に増加するとリング発振器の発振周波数を上げるように動作するため、PLL回路の入力クロックが停止、すなわち基準信号(fr)がDC入力となった場合、VCO19の制御電圧(Vc)がグランドレベルになると発振周波数がゼロに近づき、逆に、電源電圧レベルまで増加するとリング発振器の最高発振周波数まで上昇する。このため、VCO19の制御電圧(Vc)が一度グランドレベルになると、PLL回路が異常発振を起こす虞がある。
【0008】
そこで、特開平7−264061号公報に示されたPLL回路では、図17に示すように、VCO23に入力される制御電圧Vcの誤差電圧を検出する電圧検出回路24を備え、電圧検出回路24により検出される誤差電圧が基準信号(fr)の許容周波数の範囲内に対応する電圧を外れる場合に、VCO23の出力を制御して出力レベルを固定することによって、異常発振を防止している。
【0009】
【発明が解決しようとする課題】
しかし、上記公報に示されたPLL回路では、VCO23の帰還系に電圧検出回路24が追加され、チャージポンプ/ローパスフィルタ22の出力電圧により異常周波数(上限、下限周波数)レベルを検出するため、PLL回路がロックするまでの時間の間、PLL回路の出力が不安定になることがある。
【0010】
このことを詳しく説明すると、図17のPLL回路に基準信号(リファレンス信号)となる入力信号(クロック信号)frが入力されてから、これとPLL回路がロック(同期)するまでの間、VCO23に入力される制御電圧Vcが図18のように不安定になるからである。つまり、チャージポンプ/ローパスフィルタ23から出力される制御電圧VcのレベルはPLL回路がロックするまでの時間であるロックアップタイム時間(T)を経過してはじめて安定する。このため入力信号Sの周波数が異常変動した場合、T時間分だけチャージポンプ/ローパスフィルタ22から出力されVCO23に入力される制御電圧Vcのレベルが不安定となるため、その間にPLL回路が異常周波数を出力してしまう可能性がある。
【0011】
本発明は、前記の問題点を解消するためになされたものであって、その目的とするところは、基準信号の周波数異常が発生し、予期しない周波数の信号が入力された場合でも、異常発振を起こすことのない、周波数安定度の高いPLL回路を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、次の構成を有する。
本発明の第1の要旨は、第1の発明のPLL回路は、制御電圧によって発振周波数が変化するVCOと、このVCOの出力信号と基準信号との位相差を検出し、両信号の位相差に応じた電圧レベルの信号を出力する位相比較器と、この位相比較器の出力信号に応じた制御電圧を前記VCOに与える制御電圧発生回路と、前記基準信号の周波数を検出する周波数検出回路とを備え、前記基準信号の周波数異常が検出されたときに前記VCOの出力を固定するように構成したことを特徴とする。
【0013】
本発明の第2の要旨は、第1の要旨のPLL回路において、前記周波数検出回路は、前記基準信号を入力とするハイパスフィルタを備え、前記基準信号の周波数が当該ハイパスフィルタのカットオフ周波数以下のときに、前記VCOの出力を固定させる制御信号を出力することを特徴とする。
【0014】
本発明の第3の要旨は、第1の要旨のPLL回路において、前記周波数検出回路は、前記基準信号を入力とするローパスフィルタを備え、前記基準信号の周波数が当該ローパスフィルタのカットオフ周波数以上のときに、前記VCOの出力を固定させる制御信号を出力することを特徴とする。
【0015】
本発明の第4の要旨は、第1の要旨のPLL回路において、前記周波数検出回路は、前記基準信号を入力とするバンドパスフィルタを備え、前記基準信号の周波数が当該バンドパスフィルタの上限カットオフ周波数以上または下限カットオフ周波数以下のときに、前記VCOの出力を固定させる制御信号を出力することを特徴とする。
【0016】
上記のように、第1の要旨のPLL回路では、基準信号の周波数異常が検出されたときにVCOの出力を固定するように構成したので、基準信号の周波数異常が発生し、予期しない周波数の信号が入力された場合でも、VCOに入力される制御電圧が不安定になることによる異常発振を防止して、周波数安定度を高く維持できる。
【0017】
第2の要旨のPLL回路では、基準信号の周波数がハイパスフィルタのカットオフ周波数以下のときに、VCOの出力を固定するように構成したので、所望の周波数以下の基準信号が入力された場合でも、異常発振を防止して、周波数安定度を高く維持できる。
【0018】
第3の要旨のPLL回路では、基準信号の周波数がローパスフィルタのカットオフ周波数以上のときに、VCOの出力を固定するように構成したので、所望の周波数以上の基準信号が入力された場合でも、異常発振を防止して、周波数安定度を高く維持できる。
【0019】
第4の要旨のPLL回路では、基準信号の周波数がバンドパスフィルタの上限カットオフ周波数以上または下限カットオフ周波数以下のときに、VCOの出力を固定させるように構成したので、所望の周波数以上または所望の周波数以下の基準信号が入力された場合でも、異常発振を防止して、周波数安定度を高く維持できる。
【0020】
【発明の実施の形態】
本発明の実施の形態について図面を参照し詳細に説明する。
[第1の実施の形態]
図1は本発明に係るPLL回路の実施の形態の一例を示すブロック図である。このPLL回路100は、位相比較器1と、チャージポンプ・ループフィルタ2と、VCO3と、周波数検出回路4とにより構成されている。
【0021】
PLL回路100には、基準信号(リファレンス信号)となる入力信号Sが入力される。入力信号Sは、位相比較器1に入力されると同時に周波数検出回路4にも入力される。
【0022】
位相比較器1は、入力信号SとVCO3から帰還される出力信号Soutとを比較し、両信号の位相差(または周波数差)に応じた電圧レベルの信号をチャージポンプ・ループフィルタ2に出力する。
【0023】
チャージポンプ・ループフィルタ2は、位相比較器1からのパルス信号に含まれる高周波ノイズをループフィルタで除去し、チャージポンプでパルス電圧を積分することにより制御電圧Vcを生成しVCO3に供給する。
【0024】
周波数検出回路4は、入力信号Sの周波数を検出し、検出値に応じた電圧レベルの制御信号C(“High”および“Low”)をVCO3に出力する。
【0025】
図2に示すように、VCO3は、入力される制御電圧Vcに応じて発振周波数が変化するリング発振器5およびANDゲート6により構成され、その出力Soutが位相比較器1に帰還されるとともにPLL回路100の出力となる。ANDゲート6には、リング発振器5の出力と周波数検出回路4の出力とが入力される。この構成により、VCO3は、制御電圧Vcと周波数検出回路4からの制御信号Cにより制御され、図3(a)、(b)に示すような特性を示す。
【0026】
図3(a)は周波数検出回路4からの制御信号Cが“High”のときのVCO3の出力特性であり、このときVCO3の出力信号Soutの周波数は、制御電圧Vcに応じて変化する。図3(b)は周波数検出回路4からの制御信号Cが“Low”のときのVCO3の出力特性であり、このときVCO3の出力信号Soutの周波数は固定される。
【0027】
図4は周波数検出回路4の構成例を示したものである。図示するように、周波数検出回路4は、PLL回路100に入力される入力信号Sを入力とするHPF(ハイパスフィルタ)7と、HPF7の出力を入力とする2つの比較器8a、8bと、2つの比較器8a、8bの出力を入力とするXNORゲート9とにより構成される。
【0028】
この周波数検出回路4は、HPF7のカットオフ周波数を入力信号Sの下限周波数(F)に設定し、HPF7の出力周波数と2つのリファレンス周波数(REF1、2)とを2つの比較器8a、8bで各々比較し、それぞれの比較器8a、8bの出力をXNORゲート9に入力し、入力信号Sの周波数が下限周波数以下であるか否かの判定を行う。XNORゲート9からは、入力信号Sの周波数が下限周波数以下でなければ、“High”の制御信号Cが出力され、下限周波数以下であれば、“Low”の制御信号Cが出力される。
【0029】
この検出動作を図6および図7に示すタイミングチャートに基づき説明する。まず、PLL回路100の入力信号Sが周波数検出回路4のHPF7に入力される。HPF7は図5のような特性を持っており、入力信号Sは、この特性に準じて2つの比較器1、2に出力される。比較器1、2では、あらかじめ設定しておいたREF1、REF2の電圧値とHPF7の出力電圧VAとの比較を行う。比較器1は、HPF7の出力電圧がREF1より高(すなわち、VA>REF1)のとき“High”を出力し、低(すなわち、VA<REF1)のとき“Low”を出力する。比較器2も同じく、HPF7の出力電圧がREF2より高(すなわち、VA>REF2)のとき“High”を出力し、低(すなわち、VA<REF2)のとき“Low”を出力する。
【0030】
また、REF1、2の電圧は、HPF7の周波数特性に準じ、PLL回路100の所望する下限周波数F[Hz]の時の減衰値電圧の1/2の電圧をVDD、GNDからそれぞれ減算、加算された電圧値に設定される。さらに詳しく説明すると、下限周波数F点がHPF特性で−3[dB](滅衰率0.7倍)にある時、REF1、2はそれぞれREF1=VDD−[{VDD−(VDD×0.7)}/2][∨]、REF2=GND+[{VDD−(VDD×0.7))/2)[∨]に設定されることになる。
【0031】
あらかじめ下限周波数検出の境界電圧に設定されたREF1、REF2が比較器1、2に供給されており、周波数検出回路4に入力される信号(PLL回路100への入力信号S)の周波数が下限周波数F以下(S≦F)の場合、比較器1、2への入力信号は減衰し、その電圧VAのHighレベル、LowレベルともにREF1、REF2の電圧範囲内となり、比較器1、2の出力電圧VB1、VB2は、図6に示すようにそれぞれ“Low”、“High”に固定される。これらがXNORゲート9に入力されるため、すなわち論理的に不一致の信号が入力されるため、XNORゲート9の出力である制御信号Cは“Low”となる。その結果、VCO3の出力信号Soutの周波数は固定される。
【0032】
一方、周波数検出回路4に入力される入力信号Sの周波数が下限周波数Fより高い(S>F)の場合、比較器1、2への入力信号の電圧VAは、REF1、2で設定した範囲を超え、比較器1、2の出力電圧VB1、VB2は、図7のように互いに同相で“High”、“Low”と変化し、両者は論理的に一致し、これらがXNORゲート9に入力されるため、XNORゲート9の出力である制御信号Cは“High”となる。その結果、VCO3からリング発振器5の出力がそのまま出力される。すなわち、PLL回路100は通常の動作をすることになる。
【0033】
このように、PLL回路100の下限周波数を周波数検出回路4内のHPF7の特性により設定し、所望する周波数以下の入力信号SがPLL回路100に入力された場合に、PLL回路100の出力が固定されるようにしたことにより、入力信号Sの周波数異常が発生し、VCO3に入力される制御電圧Vcが不安定になった期間においても、PLL回路100の異常発振を防止することができる。また、その間VCO3の動作を停止させることができるので、低消費電力化を図ることができる。
【0034】
[第2の実施の形態]
次に本発明の第2の実施の形態について説明する。この第2の実施の形態においても、PLL回路の全体的構成は、図1に示したPLL回路100と同様とする。第1の実施の形態との相違点は、周波数検出回路4の回路構成にある。
【0035】
図8は第2の実施の形態における周波数検出回路の構成図である。図示するように、第2の実施の形態の周波数検出回路4は、PLL回路100に入力される入力信号Sを入力とするLPF(ローパスフィルタ)10と、LPF10の出力を入力とする2つの比較器11a、11bと、2つの比較器11a、11bの出力を入力とするXNORゲート12とにより構成される。
【0036】
この周波数検出回路4は、LPF10のカットオフ周波数を入力信号Sの上限周波数(F)に設定し、LPF10の出力周波数と2つのリファレンス周波数(REF1、2)とを2つの比較器11a、11bで各々比較し、それぞれの比較器11a、11bの出力をXNORゲート12に入力し、入力信号Sの周波数が上限周波数以上であるか否かの判定を行う。XNORゲート12からは、入力信号Sの周波数が上限周波数以上でなければ、“High”の制御信号Cが出力され、上限周波数以上であれば、“Low”の制御信号Cが出力される。
【0037】
この検出動作を図10および図11に示すタイミングチャートに基づき説明する。まず、PLL回路100の入力信号Sが周波数検出回路4のLPF10に入力される。LPF10は図9のような特性を持っており、入力信号Sは、この特性に準じて2つの比較器1、2に出力される。比較器1、2では、あらかじめ設定しておいたREF1、REF2の電圧値とHPF7の出力電圧VAとの比較を行う。比較器1は、LPF7の出力電圧がREF1より高(すなわち、VA>REF1)のとき“High”を出力し、低(すなわち、VA<REF1)のとき“Low”を出力する。比較器2も同じく、LPF7の出力電圧がREF2より高(すなわち、VA>REF2)のとき“High”を出力し、低(すなわち、VA<REF2)のとき“Low”を出力する。
【0038】
また、REF1、2の電圧は、LPF7の周波数特性に準じ、入力信号Sの周波数がPLL回路100の所望する上限周波数F[Hz]の時における減衰した信号のHighレベル、Lowレベルの電圧値にそれぞれ設定されている。
【0039】
あらかじめ上限周波数検出の境界電圧に設定されたREF1、REF2が比較器1、2に供給されており、周波数検出回路4に入力される信号(PLL回路100への入力信号S)の周波数が上限周波数F以上(S≧F)の場合、比較器1、2への入力信号は減衰し、その電圧VAのHighレベル、LowレベルともにREF1、REF2の電圧範囲内となり、比較器1、2の出力電圧VB1、VB2は、図10のようにそれぞれ“Low”、“High”に固定される。これらがXNORゲート12に入力されるため、XNORゲート10の出力である制御信号Cは“Low”となる。その結果、VCO3の出力信号Soutの周波数は固定される。
【0040】
一方、周波数検出回路4に入力される入力信号Sの周波数が上限周波数Fより低い(S<F)の場合、比較器1、2への入力信号の電圧VAは、REF1、2で設定した範囲を超え、比較器1、2の出力電圧VB1、VB2は、図11のように互いに同相で“High”、“Low”と変化し、両者は論理的に一致するため、XNORゲート15の出力は“High”となり、PLL回路100は通常の動作をすることになる。
【0041】
このように、PLL回路100の下限周波数を周波数検出回路4内のLPF10の特性により設定し、所望する周波数以上の入力信号SがPLL回路100に入力された場合に、PLL回路100の出力が固定されるようにしたことにより、入力信号Sの周波数異常が発生し、VCO3に入力される制御電圧Vcが不安定になった期間においても、PLL回路100の異常発振を防止することができる。また、その間VCO3の動作を停止させることができるので、低消費電力化を図ることができる。
【0042】
[第3の実施の形態]
次に本発明の第3の実施の形態について説明する。この第3の実施の形態においても、PLL回路の全体的構成は、図1に示したPLL回路100と同様とする。第1の実施の形態との相違点は、周波数検出回路4の回路構成にある。
【0043】
図12は第3の実施の形態における周波数検出回路の構成図である。図示するように、第3の実施の形態の周波数検出回路4は、PLL回路100に入力される入力信号Sを入力とするBPF(バンドパスフィルタ)13と、BPF13の出力を入力とする2つの比較器14a、14bと、2つの比較器14a、14bの出力を入力とするXNORゲート15とにより構成される。
【0044】
この周波数検出回路4は、BPF13の下限カットオフ周波数および上限カットオフ周波数を入力信号Sの下限周波数(F1)および上限周波数(F2)にそれぞれ設定し、BPF13の出力周波数と2つのリファレンス周波数(REF1、2)とを2つの比較器14a、14bで各々比較し、それぞれの比較器14a、14bの出力をXNORゲート15に入力し、入力信号Sの周波数が上限周波数以上であるか否かの判定を行う。XNORゲート15からは、入力信号Sの周波数が下限周波数(F1)より高く且つ上限周波数(F2)より低ければ、“High”の制御信号Cが出力され、それ以外の場合は“Low”の制御信号Cが出力される。
【0045】
この検出動作を図14および図15に示すタイミングチャートに基づき説明する。まず、PLL回路100の入力信号Sが周波数検出回路4のBPF13に入力される。BPF13は図13のような特性を持っており、入力信号Sは、この特性に準じて2つの比較器1、2に出力される。比較器1、2には、あらかじめ定められた電圧値REF1、REF2がそれぞれ供給される。比較器1、2は、それぞれREF1、REF2とBPF13の出力電圧VAとの比較を行う。比較器1は、BPF13の出力電圧がREF1より高(すなわち、VA>REF1)のとき“High”を出力し、低(すなわち、VA<REF1)のとき“Low”を出力する。比較器2も同様に、BPF13の出力電圧がREF2より高(すなわち、VA>REF2)のとき“High”を出力し、低(すなわち、VA<REF2)のとき“Low”を出力する。
【0046】
このときのREF1、2の電圧値について詳しく説明する。入力信号SはBPF13の図13に示す特性により、下限周波数(F1)以下、上限周波数(F2)以上で減衰する。このときの減衰した信号のHighレベルをREF1、LowレベルをREF2の電圧として設定する。
【0047】
このように、あらかじめ入力信号Sの上限周波数、下限周波数の境界電圧に設定されたREF1、REF2とBPF13の出力電圧VAとが比較器1、2で比較され、周波数検出回路4に入力される信号(PLL回路100への入力信号S)の周波数が下限周波数F1以下(S≦F1)または上限周波数F2以上(S≧F2)の場合、比較器1、2への入力信号は減衰し、その電圧VAのHighレベル、LowレベルともにREF1、REF2の電圧範囲内となり、比較器1、2の出力電圧VB1、VB2は、図14のようにそれぞれ“Low”、“High”になる。これらがXNORゲート15に入力されるため、XNORゲート15の出力である制御信号Cは“Low”となる。その結果、VCO3の出力信号Soutの周波数は固定される。
【0048】
一方、周波数検出回路4に入力される入力信号Sの周波数が下限周波数F1より高く(S>F1)且つ上限周波数F2より低い(S<F2)場合、すなわちF1<S<F2の場合、比較器1、2への入力信号の電圧VAは、REF1、2で設定した範囲を超え、比較器1、2の出力電圧VB1、VB2は、図15のように互いに同相で“High”、“Low”と変化し、両者は論理的に一致するため、XNORゲート15の出力は“High”となり、PLL回路100は通常の動作をすることになる。
【0049】
このように、PLLの上限周波数、および下限周波数を周波数検出回路4内のBPF13の特性により設定し、所望する周波数以上または所望する周波数以下の入力信号SがPLL回路100に入力された場合に、PLL回路100の出力が固定されるようにしたことにより、入力信号Sの周波数異常が発生し、VCO3に入力される制御電圧Vcが不安定になった期間においても、PLL回路100の異常発振を防止することができる。また、その間VCO3の動作を停止させることができるので、低消費電力化を図ることができる。
【0050】
以上説明したPLL回路100は、SOC(System On Chip)などの半導体集積回路として構成することが可能である。したがって、このPLL回路100を各種半導体集積回路のクロック信号発生回路や周波数シンセザイザなどに適用すれば、入力信号Sの周波数異常によるシステムの誤動作を防止することができる。
【0051】
【発明の効果】
以上説明したように、本発明の第1の要旨のPLL回路によれば、基準信号の周波数を検出する周波数検出回路を備え、基準信号の周波数異常が検出されたときにVCOの出力を固定するように構成したので、予期しない周波数の基準信号が入力された場合においてもそれを検出し、異常発振を未然に防止できるので、出力信号の周波数を常に安定に保つことができる。
【0052】
本発明の第2の要旨のPLL回路によれば、基準信号の周波数がハイパスフィルタのカットオフ周波数以下のときに、VCOの出力を固定するように構成したので、所望の周波数以下の基準信号が入力された場合でも、異常発振を防止して、出力信号の周波数を常に安定に保つことができる。
【0053】
本発明の第3の要旨のPLL回路によれば、基準信号の周波数がローパスフィルタのカットオフ周波数以上のときに、VCOの出力を固定するように構成したので、所望の周波数以上の基準信号が入力された場合でも、異常発振を防止して、出力信号の周波数を常に安定に保つことができる。
【0054】
本発明の第4の要旨のPLL回路によれば、基準信号の周波数がバンドパスフィルタの上限カットオフ周波数以上または下限カットオフ周波数以下のときに、VCOの出力を固定させるように構成したので、所望の周波数以上または所望の周波数以下の基準信号が入力された場合でも、異常発振を防止して、出力信号の周波数を常に安定に保つことができる。
【0055】
第2乃至第4の要旨のPLL回路によれば、基準信号の周波数の上限、下限または許容範囲を、周波数検出回路内のフィルタのカットオフ周波数を制御することにより設定できるため、PLL回路の使用周波数条件や回路仕様に変更が生じた際にも、大幅な回路変更を必要とせず、簡単に仕様に合ったPLL回路を実現することができる。
【図面の簡単な説明】
【図1】本発明に係るPLL回路の構成例を示すブロック図である。
【図2】本発明に係るPLL回路におけるVCOの構成例を示す回路図である。
【図3】図2に示すVCOの特性図である。
【図4】第1の実施の形態のPLL回路における周波数検出回路の構成例を示すブロック図である。
【図5】図4に示す周波数検出回路の構成要素であるHPFの特性図である。
【図6】図4に示す周波数検出回路の動作タイミングチャート図である(出力固定時)。
【図7】図4に示す周波数検出回路の動作タイミングチャート図である(通常動作時)。
【図8】第2の実施の形態のPLL回路における周波数検出回路の構成例を示すブロック図である。
【図9】図8に示す周波数検出回路の構成要素であるLPFの特性図である。
【図10】図8に示す周波数検出回路の動作タイミングチャート図である(出力固定時)。
【図11】図8に示す周波数検出回路の動作タイミングチャート図である(通常動作時)。
【図12】第3の実施の形態のPLL回路における周波数検出回路の構成例を示すブロック図である。
【図13】図12に示す周波数検出回路の構成要素であるBPFの特性図である。
【図14】図12に示す周波数検出回路の動作タイミングチャート図である(出力固定時)。
【図15】図12に示す周波数検出回路の動作タイミングチャート図である(通常動作時)。
【図16】従来のPLL回路の構成例を示すブロック図である。
【図17】従来のPLL回路の別の構成例を示すブロック図である。
【図18】図17に示すPLL回路の不安定期における特性図である。
【符号の説明】
1:位相比較器
2:チャージポンプ・ループフィルタ(制御電圧発生回路)
3:VCO
4:周波数検出回路
5:リング発振器
6:ANDゲート
7:HPF(ハイパスフィルタ)
8a、8b:比較器
9:XNORゲート
10:LPF(ローパスフィルタ)
11a、11b:比較器
12:XNORゲート
13:BPF(バンドパスフィルタ)
14a、14b:比較器
15:XNORゲート
100:PLL回路
C:制御信号
F:カットオフ周波数
F1:下限カットオフ周波数
F2:上限カットオフ周波数
S:入力信号(基準信号)
Sout:出力信号
Vc:制御電圧
Claims (3)
- 制御電圧によって発振周波数が変化する電圧制御発振器と、この電圧制御発振器の出力信号と基準信号との位相差を検出し、両信号の位相差に応じた電圧レベルの信号を出力する位相比較器と、この位相比較器の出力信号に応じた制御電圧を前記電圧制御発振器に与える制御電圧発生回路と、前記基準信号の周波数を検出する周波数検出回路とを備え、前記基準信号の周波数異常が検出されたときに前記電圧制御発振器の出力を固定するように構成するPLL回路において、
前記周波数検出回路は、前記基準信号を入力とするハイパスフィルタを備え、前記基準信号の周波数が当該ハイパスフィルタのカットオフ周波数以下のときに、前記電圧制御発振器の出力を固定させる制御信号を出力することを特徴とするPLL回路。 - 制御電圧によって発振周波数が変化する電圧制御発振器と、この電圧制御発振器の出力信号と基準信号との位相差を検出し、両信号の位相差に応じた電圧レベルの信号を出力する位相比較器と、この位相比較器の出力信号に応じた制御電圧を前記電圧制御発振器に与える制御電圧発生回路と、前記基準信号の周波数を検出する周波数検出回路とを備え、前記基準信号の周波数異常が検出されたときに前記電圧制御発振器の出力を固定するように構成するPLL回路において、
前記周波数検出回路は、前記基準信号を入力とするローパスフィルタを備え、前記基準信号の周波数が当該ローパスフィルタのカットオフ周波数以上のときに、前記電圧制御発振器の出力を固定させる制御信号を出力することを特徴とするPLL回路。 - 制御電圧によって発振周波数が変化する電圧制御発振器と、この電圧制御発振器の出力信号と基準信号との位相差を検出し、両信号の位相差に応じた電圧レベルの信号を出力する位相比較器と、この位相比較器の出力信号に応じた制御電圧を前記電圧制御発振器に与える制御電圧発生回路と、前記基準信号の周波数を検出する周波数検出回路とを備え、前記基準信号の周波数異常が検出されたときに前記電圧制御発振器の出力を固定するように構成するPLL回路において、
前記周波数検出回路は、前記基準信号を入力とするバンドパスフィルタを備え、前記基準信号の周波数が当該バンドパスフィルタの上限カットオフ周波数以上または下限カットオフ周波数以下のときに、前記電圧制御発振器の出力を固定させる制御信号を出力することを特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000240231A JP3560906B2 (ja) | 2000-08-08 | 2000-08-08 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000240231A JP3560906B2 (ja) | 2000-08-08 | 2000-08-08 | Pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002057573A JP2002057573A (ja) | 2002-02-22 |
JP3560906B2 true JP3560906B2 (ja) | 2004-09-02 |
Family
ID=18731626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000240231A Expired - Fee Related JP3560906B2 (ja) | 2000-08-08 | 2000-08-08 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3560906B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101686055B (zh) * | 2008-09-25 | 2013-05-01 | 凌阳科技股份有限公司 | 具有自我校正环路稳定性与带宽的频率合成系统 |
US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
-
2000
- 2000-08-08 JP JP2000240231A patent/JP3560906B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101686055B (zh) * | 2008-09-25 | 2013-05-01 | 凌阳科技股份有限公司 | 具有自我校正环路稳定性与带宽的频率合成系统 |
US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
Also Published As
Publication number | Publication date |
---|---|
JP2002057573A (ja) | 2002-02-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5870002A (en) | Phase-frequency lock detector | |
US5208546A (en) | Adaptive charge pump for phase-locked loops | |
KR100719693B1 (ko) | Pvt 변화에 둔감하게 안정적으로 동작하는 pll 및 그동작 방법 | |
US7046093B1 (en) | Dynamic phase-locked loop circuits and methods of operation thereof | |
US6222420B1 (en) | Minimizing recovery time | |
KR20190000024A (ko) | 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법 | |
US7663417B2 (en) | Phase-locked loop circuit | |
GB2345210A (en) | Digital phase-frequency detector | |
US6590949B1 (en) | Circuit and method for compensating a phase detector | |
KR20050105213A (ko) | 2π 슬립 검출을 이용하여 위상 동기 루프(PLL)합성기를 거칠게 동조시키는 시스템 및 방법 | |
US7692497B2 (en) | PLLS covering wide operating frequency ranges | |
JP4288178B2 (ja) | 低減されたクロックジッタを備える位相ロックループ | |
JP4504580B2 (ja) | 逓倍pll回路 | |
US20070176693A1 (en) | Clock distribution system and method thereof | |
JPS5917727A (ja) | フェ−ズロックル−プの帯域幅制御回路 | |
US6456165B1 (en) | Phase error control for phase-locked loops | |
US6853254B2 (en) | Anti-deadlock circuit and method for phase-locked loops | |
JP3609658B2 (ja) | Pll回路 | |
US6434206B1 (en) | Phase locked loop circuit for reducing lock-in time | |
JP3560906B2 (ja) | Pll回路 | |
JP7420537B2 (ja) | 位相ロックループ回路 | |
US20030214330A1 (en) | Phase-locked loop circuit | |
CN107294532B (zh) | 防死锁电路系统和方法 | |
WO2001022593A1 (fr) | Boucle a phase asservie | |
US6949980B2 (en) | Phase-locked loop with high frequency adjustment of the operating range of the oscillator |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040416 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040525 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040526 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090604 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100604 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100604 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110604 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |