JP3559740B2 - テレビジョン受信機 - Google Patents

テレビジョン受信機 Download PDF

Info

Publication number
JP3559740B2
JP3559740B2 JP33093499A JP33093499A JP3559740B2 JP 3559740 B2 JP3559740 B2 JP 3559740B2 JP 33093499 A JP33093499 A JP 33093499A JP 33093499 A JP33093499 A JP 33093499A JP 3559740 B2 JP3559740 B2 JP 3559740B2
Authority
JP
Japan
Prior art keywords
circuit
clock
signal
video signal
enlargement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP33093499A
Other languages
English (en)
Other versions
JP2000138875A (ja
Inventor
賢治 勝又
茂 平畠
春樹 高田
光央 紺野
浩一 石橋
一洋 海崎
孝明 的野
淳 原谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Advanced Digital Inc
Original Assignee
Hitachi Ltd
Hitachi Advanced Digital Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Advanced Digital Inc filed Critical Hitachi Ltd
Priority to JP33093499A priority Critical patent/JP3559740B2/ja
Publication of JP2000138875A publication Critical patent/JP2000138875A/ja
Application granted granted Critical
Publication of JP3559740B2 publication Critical patent/JP3559740B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Landscapes

  • Television Systems (AREA)

Description

【0001】
【発明の属する分野】
本発明はテレビジョン信号の受信機に係り、特に入力したテレビジョン信号を任意の大きさに拡大して表示する回路を備えたテレビジョン受信機に関する。
【0002】
【従来の技術】
16:9のアスペクト比をもった高品位テレビジョンの普及にともない、従来のNTSC方式等の標準テレビジョンとの互換性について、さまざまな検討が試されている。特に、16:9のアスペクト比をもったディスプレイに、標準方式の4:3のアスペクト比を持った映像を映す場合は、映像の無い部分に挿入した枠信号による螢光体の焼き付き等多くの問題を抱えている。
【0003】
16:9のディスプレイに4:3のアスペクト比を持った標準信号を映す場合は、そのまま表示すると図3(a)のように円が横長の楕円形になってしまうため、通常図3(b)に示すように映像信号を水平方向に圧縮し、両端に枠信号を挿入して表示する。しかしながら、この表示方法では、16:9のワイドディスプレイを有効に利用していない(即ち、映像を表示していない部分がある)ため、特開平3−11891号では図3(c)のように垂直に拡大して表示し、ディスプレイの有効利用を図っている。前記従来技術の概念図を図4(a)に示す。図4(a)において、401はNTSC信号の入力端子、402はアスペクト比を変換された映像信号の出力端子、403はNTSC信号を輝度・色差信号に変換するNTSCデコーダ、404は倍速信号に変換して順次走査化するノンインターレース変換回路、405は時間軸を変換する第1のメモリ回路、406は映像信号の切り出し位置を決める第2のメモリ回路、407は上下のライン間の演算を行なうライン演算回路、408、409は第1、第2の選択回路である。
【0004】
まず、図3(b)のように画面の両サイドに枠信号を挿入して4:3の映像を表示する場合は、第1のメモリ回路405を用い、書き込みクロックより周波数の高い読みだしクロックを与えることによって、時間軸の圧縮を行ない、第2の選択回路409のa側端子を通してディスプレイに映像信号を供給する。また、入力映像信号が、NTSC信号でありながら図3(d)に示すように16:9に対応している(円が縦長の楕円形として記録されている)場合は、第1、第2のメモリ回路を通さず第1の選択回路408のa側、第2の選択回路409のb側端子を通してそのまま表示する。したがって、図3(e)に示すように16:9のディスプレイには正確な形状の映像信号を表示することができる。さらに、図3(c)のように上下の一部分を削って拡大して表示する場合には、容量の十分大きな第2のメモリ回路406を用いて画面の切り出し位置を決め、ライン演算回路407において画像を補間し垂直方向に拡大する。
【0005】
図4(b)に前記ライン演算回路407の詳細を示す。図4(b)において、410は前記第2のメモリ回路406からの映像信号の入力端子、411は出力端子、412は1ライン遅延メモリ回路、413、414は入力信号を係数倍する係数器メモリ、415は加算器である。ライン演算回路407の補間処理を図5を用いて詳細に説明する。図5(1)、(2)は走査線を補間して拡大する際の信号の重心と各走査線の重み係数を示している。ここでは4/3倍に拡大する場合についての係数を示す。このように4/3倍に拡大する場合は比較的簡単な係数のフィルタ処理により拡大した信号を作り出すことができる。図5(3)は入力端子410における走査線を示し、4ラインに1ライン同じ走査線を繰り返して読みだす。図5(4)は前記入力端子410の走査線に乗ずる第2の係数回路414の値を示す。図5(5)は1ライン遅延メモリ412の出力走査線を示す。図5(6)は前記第1の係数器413の係数値を示す。図5(7)は加算器415の出力信号である。このように各ラインごとに係数を切り換えて新たな走査線を作り出すことによって、図5(2)で示した正しい重心の拡大信号が得られる。このように本従来技術では16:9のディスプレイに4:3の映像信号を効果的に映す工夫を行なっている。
【0006】
また、他の従来技術としては、特開平3−60583号に示されるように、図3(f)に示すような、映画サイズの信号を垂直方向に拡大して、図3(c)のように表示する方法を偏向回路を用いて実現しているものもある。
【0007】
一方、入力した映像信号を水平方向に圧縮し、図3(b)のように表示する技術としては、前記第1のメモリ回路405の書き込みクロックより、PLLを用いて読みだしクロックを作成する方法が採られてきた。しかしながら、この方法では、書き込みクロックを作成するループと、読みだしクロックを作成するループ、さらにはディスプレイの偏向回路のループと、同期系に多重のループが存在することとなり、家庭用のVTRのようにジッタの多い信号が入力された場合には、ジッタが大きく表示されることとなり、画質劣化をまねいていた。
【0008】
【発明が解決しようとする課題】
以上、従来技術を用いて、16:9のディスプレイをもったシステムに、4:3アスペクト比の標準信号を表示する方法について示した。上記従来技術では、信号を垂直方向に拡大して、16:9のディスプレイいっぱいに表示する方法を採用しているが実際には映像の重要部分が欠けるケースもあり問題を有している。また、図3(f)に示した映画サイズの信号は、映像部分の大きさの異なるさまざまな種類のものが存在し、これらの映像信号を単純に垂直に拡大した場合は、字幕や映像の重要な部分が切れてしまったり、あるいは、映画の上下にあるブランキング部分が、まだ残っていたりする場合が多い。前記従来技術として示した特開平3−11891号では、垂直の拡大モードとして、前記第1、第2の係数器413、414の値を4/3倍と5/4倍の2種類切り換えて、上下の見えなくなる映像部分を少なくなるようにしているが、この場合真円率が100%でなくなる問題点を抱えている。
【0009】
また、上記の従来技術においては、ラインの補完演算に用いられる係数が固定のため、複数の倍率で映像を拡大することが困難である。
【0010】
更に、入力信号を図3(b)のように、圧縮して表示する場合には、ジッタに対する性能が劣化する傾向にあると予想される。
【0011】
本発明の第1の目的は、映像を複数の倍率で拡大可能にしたテレビジョン受像機を提供することにある。
【0012】
また、本発明の第2の目的は、ジッタを抑制して拡大表示処理を行うことが可能なテレビジョン受信機を提供することにある。
【0013】
【課題を解決するための手段】
上記第1の目的を達成するための、本発明に係るテレビジョン受信機は、映像信号を入力して拡大処理を行う拡大画面表示回路を備え、該拡大画面表示回路により拡大された映像信号を画面上に表示するテレビジョン受信機において、前記拡大画面表示回路は、書き込みクロック、及び該書き込みクロックよりも高い周波数を持つ読み出しクロックを出力する同期処理手段と、該同期処理手段から出力された書き込みクロックにより前記映像信号が書き込まれ、かつ前記読み出しクロックにより該映像信号が読み出される記憶手段と、該記憶手段から読み出された映像信号に、入力される係数に従って垂直方向及び水平方向のフィルタ処理を行う空間フィルタ手段と、前記記憶手段の読み出し停止周期を制御するとともに、前記空間フィルタ手段のフィルタ処理に用いられる係数を生成して前記空間フィルタ手段へ出力する拡大制御手段とを有し、前記拡大制御手段は、前記記憶手段の読み出し停止制御と、前記係数の前記空間フィルタ手段への出力とを同期して行うことを特徴とするものである。
【0014】
また、上記第2の目的を達成するための、本発明に係るテレビジョン受信機は、映像信号を入力して拡大処理を行う拡大画面表示回路を備え、該拡大画面表示回路により拡大された映像信号を画面上に表示するテレビジョン受信機において、前記拡大画面表示回路は、前記映像信号に同期した書き込みクロックを作成する書き込みクロック作成手段と、該書き込みクロックよりも高い周波数を持つ読み出しクロック信号を作成する読み出しクロック信号作成手段と、前記書き込みクロック作成手段からの書き込みクロックにより映像信号が書き込まれ、前記読み出しクロック作成手段からの読み出しクロックにより該映像信号が読み出される記憶手段と、該記憶手段から読み出された映像信号に対して垂直方向及び水平方向のフィルタ処理を行うことにより拡大映像信号を得る空間フィルタ手段とを有し、前記読み出しクロックは、前記書き込みクロックと非同期であって、かつ該書き込みクロックとは独立して作成されることを特徴とするものである。
【0015】
【発明の実施の形態】
本発明の一実施例を図1に示す。図1において、101は順次走査化された映像信号の入力端子、102は出力端子、103はクロックの入力端子、109は同期信号の入力端子、104、105は異なったクロックでの書き込みと読みだしが可能な第1、第2のメモリ回路、106は垂直方向と水平方向の演算を行なって補間信号を作成する空間フィルタ回路、107は前記第1、第2のメモリ回路104、105と前記空間フィルタ回路106を制御する拡大制御回路、108は前記各回路にクロック等を供給する同期処理回路である。図1において、入力端子101より入力された順次走査の映像信号は前記第1のメモリ回路104によって垂直方向に、前記第2のメモリ回路105によって水平方向に拡大される。拡大は同一ラインを複数回、同一画素を複数回読みだすことによって行なわれる。このようにして、垂直、水平方向に拡大された信号は前記空間フィルタ106によってフィルタ処理され、滑らかな映像信号となって出力される。
【0016】
図1の構成の実施例を図2により詳細に説明する。図2において、201は2本の走査線から新たな走査線を作り出す垂直フィルタ回路、202は2画素から新たな画素を作り出す水平フィルタ回路、203は他の映像信号を挿入する枠信号挿入回路、204は前記第1、第2のメモリ回路104、105、前記垂直フィルタ回路201、前記枠信号挿入回路203を拡大倍率に従って制御する垂直拡大制御回路、205は前記第2のメモリ回路105、前記水平フィルタ回路202、前記枠信号挿入回路203を拡大倍率に従って制御する水平拡大制御回路、206は入力端子103からのクロックとほぼ同じ周波数の安定した第1のクロックを発生する第1のクロック発生回路、207は前記第1のクロックから周波数の約4/3倍の周波数をもつ新たな第2のクロックを発生し、第2のメモリ回路105に供給する第2のクロック発生回路、その他は図1の実施例と同じである。
【0017】
ここでは簡単のために入力信号を4/3倍に拡大する場合について説明する。
【0018】
前記第1のメモリ回路104は、入力映像信号中の拡大する垂直位置を決定すること、拡大倍率に応じたライン周期でメモリからの読みだしを停止すること、ジッタを含む映像信号から安定した映像信号に変換する役割を持つ。図6に垂直方向、すなわち走査線の拡大方法についての原理図を示す。前記第1のメモリ回路104の動作は図6(1)〜(6)に示される。図6は、テレビ画面を横から見た図であり、走査線は丸印で示されている。図6(1)は入力信号の垂直同期信号の位置を示す。図6(2)は、入力端子101より入力された映像信号の走査線の位置を示す。画面の拡大を走査線dから行ないたい場合は、図6(3)のように前記第1のメモリ回路104の書き込みリセット信号を前記垂直拡大制御回路204によって図6(3)の位置に設定する。したがって、前記第1のメモリ回路104の書き込みアドレスは、走査線dの位置でゼロとなり、ここより順次書き込みが行なわれる。
【0019】
図6(5)は読み出しクロックのゲート信号を示している。このゲート信号がオフしている間は、メモリの読み出しクロックが停止し、1ライン間データの読みだしが停止する。4/3倍に拡大する場合には、前記垂直拡大制御回路204から4ラインに1回の周期で、読み出しゲートをオフする制御信号が前記第1のメモリ回路104に与えられる。このようにして、前記第1のメモリ回路104で拡大位置と走査線拡大の周期が決定され、図6(6)に示す信号が前記第1のメモリ回路104から出力される。さらに、前記第1のメモリ回路104は、前記第1のクロック発生回路206からの安定した第1のクロックを読み出しクロックとして使用しているため、メモリからの出力映像信号自体にはジッタを含まない。
【0020】
前記第2のメモリ回路105は、時間軸の変換と前記第1のメモリ回路104が、読みだしを停止している間のデータの再生を行なう。図7に第2のメモリ回路105の詳細な構成の一例とその動作原理を示す。図7(1)は前記第2のメモリ回路105の詳細を示したものであり、701は前記第1のメモリ回路104からの信号の入力端子、702は出力端子、703は前記第1のクロック発生回路206からの書き込みクロックの入力端子、704は前記第2のクロック発生回路207からの読みだしクロックの入力端子、705、706はそれぞれ書き込みリセット信号、読みだしリセット信号の入力端子、707、708は書き込みイネーブル信号の入力端子、709は出力制御信号の入力端子、710、711はそれぞれ1ライン容量のメモリ、712は選択回路である。図7(1)の回路の動作について、図7(2)〜(9)を用いて説明する。図7(2)は前記第1のメモリ回路104のからの出力信号であり、4/3に拡大するために4ラインに1回データが欠けている。図7(3)は入力端子705、706より入力されて、内部のメモリ710、711をリセットする書き込みリセットと読みだしリセット信号である。この両リセット信号によって書き込みアドレスと読みだしアドレスはゼロ番地にリセットされる。図7(4)、(7)は内部のメモリ710と711の書き込み制御信号であり、入力データが欠けている場合にはどちらのメモリにも書き込まないように制御する。図7(5)は読みだしクロックで、×印部が読みだしクロックが供給されていることを示す。読みだしクロックは書き込みクロックの約4/3倍の周波数を持っている。この読みだしクロックは、前記第2のクロック発生回路207よりPLL回路を用いて作り出され供給される。したがって、データは圧縮されて読みだされ、クロックの止まっている期間データは保持される。前記内部のメモリ710、711から読みだされるデータは図7(6)、(8)に示すように入力信号が欠けているラインは同じデータが再び読みだされることとなる。図7(9)に示される出力制御信号にしたがって前記選択回路712を切り換えれば、水平方向に圧縮された信号が図6(7)に示した走査線の並びを持って出力される。以上、前記第2のメモリ回路105の内部構成の一例を図7を用いて詳細に示したが、この第2のメモリ回路105の構成は、これに限るものではない。例えば、書き込みリセットと読みだしリセットの位置関係をずらすことによって、一個のラインメモリで構成すること等も可能である。
【0021】
この段階で映像信号は水平方向には圧縮され、垂直方向には3ラインに1ライン2度書きをして拡大した映像となる。しかしながら、滑らかに垂直方向に拡大された映像信号を得るためには、垂直方向にフィルタ処理をする必要があり、これを前記垂直フィルタ回路201で行なう。図8に前記垂直フィルタ回路201の詳細な構成の一例を示す。
【0022】
図8において801は前記第2のメモリ回路105からの信号の入力端子、802は出力端子、803は前記垂直拡大制御回路204からの拡大倍率にしたがった混合係数の入力端子、806は書き込み制御信号の入力端子、804は1ライン遅延メモリ、805は前記1ライン遅延メモリの入出力信号を混合係数にしたがって合成する混合器である。入力端子801からの入力信号は図6(7)に示される。図6(5)に示される信号は前記1ライン遅延メモリ804の書き込み制御信号となり、4ラインに1回書き込みが停止される。この結果、前記1ライン遅延メモリ804からの出力信号は図6(8)に示されるようになる。混合係数は前記垂直拡大制御回路204によって作成されるが、本例のように4/3倍の場合には、前記第1のメモリ回路104の読みだし停止周期と同様に4ライン周期で係数が一巡する。前記1ライン遅延メモリ804の入力信号に係る係数をα、出力信号に係る係数をβとすると、前記1ライン遅延メモリ804の入出力信号が等しい場合に、α=0、β=1(α+β=1)となるように制御し、図6(9)に示したような係数を与えることによって、画像の重心のそろった走査線が得られる。
【0023】
前記垂直フィルタ回路201の出力信号は、水平方向には時間圧縮され、垂直方向にはフィルタリングされて滑らかに拡大した映像信号となる。したがって、この時点での映像は縦長の歪んだものとなっている。この歪をとるためには、前記第2のメモリ回路105と前記水平フィルタ回路202を用いて水平拡大を行なう必要がある。図7では水平に拡大を行なわないものとして前記第2のメモリ回路105の動作を説明したが、ここでは水平の拡大も行なうものとして、もう少し詳しく説明する。
【0024】
図9は前記第2のメモリ回路105の水平拡大時における動作の詳細な説明図である。図9(1)は図7(1)の入力端子701より入力される映像信号の一例であり、ブランキング期間と映像期間に分かれている。図9(2)は書き込みリセット信号、図9(3)は書き込みクロックである。書き込みクロックは前記第1のクロック発生回路からの安定した第1のクロックより作成される。またこの書き込みクロックは拡大すべき映像信号が正しくメモリに書き込まれるように、拡大位置によってクロックの停止位置、停止期間が変えられる。例えば、図9(1)のa点から拡大する場合には、ブランキング終了位置からa点まで書き込みクロックを停止する。したがってこの書き込みクロックによってメモリに記憶された信号をシーケンシャルに読みだした場合、ブランキングの後すぐにa点の信号が出力される。
【0025】
図9(5)、(6)に読みだしリセットと読みだしクロックを示す。読みだしクロックは前記第2のクロック発生回路207より出力される書き込みクロックの約4/3倍の周波数を持つ第2のクロックより作られる。読みだしクロックは拡大倍率にしたがって、一時的にゲートをかけられ、クロックが停止する。図9(7)では4回に1回クロックが停止し、図9(8)に示されるように拡大すべき部分が拡大される。ただし、この拡大は数画素に一回2度書きを行なうものであり、滑らかに拡大したものではない。また、ブランキング期間中においては、読みだしクロックにゲートはかけず、ブランキングのデータは拡大されない。
【0026】
前記水平フィルタ回路202は、前記第2のメモリ回路105によって水平方向に拡大された信号をフィルタリングして滑らかにする役割をしている。図10(1)に前記水平フィルタ回路202の詳細な構成の一例を示す。図10(1)において、1001は前記垂直フィルタ回路201からの信号の入力端子、1002は出力端子、1003は前記水平拡大制御回路205からの制御信号の入力端子、1004、1006は1画素分の遅延回路、1005は選択回路、1007は前記水平拡大制御回路205からの拡大係数にしたがって、入力端子1001からの信号と前記遅延回路1006からの信号を混合して新たな画素を作り出す混合回路である。
【0027】
垂直方向の拡大の説明では4/3倍に拡大する例を示したが、ここではもう少し複雑な例として、7/5倍に拡大する場合について、図11を用い図10(1)の動作を説明する。7/5倍に拡大する場合、映像信号は前記第2のメモリ回路105によって7画素に2画素の割合で2度書きをして、画素を増やしてから入力端子1001に入力される。図11(3)に入力された映像信号を示す。なお、図11(1)、(2)は、7/5倍に拡大する場合の画素の元の重心と、2つの画素から作られる新たな画素の重心と係数を示している。この新たな重心の画素を作り出すため前記選択器1005は図11(5)に示す制御信号によって現画素と1画素遅れの信号を切り換える。図11(6)は前記選択器1005で切り換えられ、さらに1画素遅延した遅延回路1006の出力信号である。
【0028】
この時7/5倍のように、図11(1)、(2)に示したように、元の二つの画素の重心の間に二つ以上の新たな画素が存在する場合がある。このような場合には、単純に原画素と1画素分遅延した画素の演算では、正しい重心の画素は得られない。
【0029】
正しい重心の画素を作り出すためには、図11(3)の現信号を例えば図11(5)の制御信号にしたがって、1画素分遅らせた図11(4)に示す信号と入れ換え、新たに図11(6)に示す信号を作成し、図11(3)、(6)の信号を前記混合器1007に入力して、正しい重心の画素、図11(7)を作成する。一般的に示すと、倍率を(M/N)倍(M,Nは自然数)とした時、
n≧(M−1)/N≧(n−1)、(nは自然数)
であれば、二つの画素の間にn個の新たな画素の重心が存在することとなる。したがって、7/5倍の場合は二つの画素の間に2個の新たな画素を補間しなければならない場合が有り、図10(1)の構成に示すような遅延出力を得る回路を用いて、正しい画素を得ている。
【0030】
図10(2)に前記水平フィルタ回路202の詳細な構成の他の一例を示す。
【0031】
図10(2)において、1008はゲート回路、1009はクロックの入力端子、その他は図10(1)の例と同じである。図10(2)において、前記ゲート回路1008は前記入力端子1009からのクロックを前記入力端子1003からの制御信号にしたがって停止させ、画素を保持し、図10(1)の回路と等価な処理をする。図11(8)はクロック停止のためのゲート信号、図11(9)はゲートされたクロック、図11(10)は前記遅延回路1004の出力信号である。したがって、図11(3)、(10)の出力信号を前記混合器1007に入力すれば、正しい重心の画素を作成することが可能となる。図10(2)の構成の回路では、前記入力端子1003からの制御信号によって、n=2以上の場合にも対応でき、任意の水平拡大が行なえる。
【0032】
以上、水平フィルタ回路202の構成の一例を示したが、水平フィルタの構成はこれに限るものではなく、基本的に水平フィルタは拡大率に応じたクロック停止に合った遅延量と混合出力を得る構成であれば良いこととなる。
【0033】
ここまでの説明では、垂直の拡大として4/3倍を、水平の拡大として7/5倍を例にとり説明してきた。次に、他の任意の倍率を実現する場合の混合回路と拡大制御回路の構成について詳細に説明する。表1に1〜2倍の拡大を実現する場合の混合回路の係数を、表2に8ビットで近似して示す。
【0034】
【表1】
Figure 0003559740
【0035】
【表2】
Figure 0003559740
【0036】
例えば、倍率をM/N(Nは8以下、Mは15以下の自然数)と定義すると23通りの拡大倍率が設定可能である。表1ではその中から10通りを示した。混合器805の制御信号α、βのビット数を例えば8ビットとすれば、拡大倍率をM/N≒256/L(0≦L≦255;Lは整数)となるように近似することによって、α(1)〜α(15)は表1に示すような値となる。表2に近似した拡大倍率と8ビットで表し得るα(n)の値を示す。α(n)の周期はMで与えられ、また、α(n)の値は以下に示す式(1)で表すことができる。
【0037】
α(0)=0
α(1)=(256−L)/256
α(n)=f{α(n−1)+α(1)} …式(1)
ただしf(x)はxの小数部をとる関数、0≦n≦M−1である整数 式(1)で示された混合係数と前記メモリ回路104、105の制御の同期をとることによって、23通りの組合せの制御が可能となる。映画サイズの信号を拡大してワイドなディスプレイを持ったシステムに表示するような場合においては、2倍までの拡大率や4ビットから8ビット程度の混合係数を持てば充分であるが、上記定数M,Nや混合係数のビット数を増やすことによって、任意の拡大倍率が設定可能である。
【0038】
図15(1)、(2)、図16を用いて、混合器805、混合係数の発生回路の一例を示す。図15(1)、(2)において、1501、1502は前記混合器805の入力端子、1503は出力端子、1504は混合係数αの入力端子、1505、1506、1509は第1、第2、第3の係数器、1507、1510は第1、第2の加算器、1508は減算器である。図15(1)の混合器では入力端子1501、1502からの信号をそれぞれA、Bとすると、混合出力Cは、式(2)で、図15(2)の混合器では式(3)で示すことができる。
【0039】
C=αA+(1−α)B …式(2)
C=α(A−B)+B …式(3)
図15(1)、(2)に示すように、前記混合器805は混合係数αを与えるだけで比較的簡単な構成で実現できる。
【0040】
図16は混合係数αの発生回路である。図16において、1601はリセット信号の入力端子、1602は混合係数αを更新するためのクロックの入力端子、1603は前記第1、第2のメモリ回路104、105の書き込み、読みだしをコントロールする制御信号の出力端子、1604は混合係数αの出力端子、1605は拡大率M/Nや拡大率によって定まる定数Lを決める拡大率設定回路、1606はM分周カウンタ、1607は加算器、1608はラッチ回路である。M/Nが決まると、前記拡大率設定回路1605はM/Nに近い256/LなるLを設定し、(256−L)/256なるKを算出して、前記加算器1607に供給する。前記入力端子1602からのクロックは、垂直拡大の場合は1ライン周期のクロックであり、水平拡大の場合は画素単位のクロックである。前記加算器1607の出力信号は前記ラッチ回路1608でラッチされて更新され、混合係数αとなって出力される。混合係数αは前記カウンタ1606により、M周期でリセットされ初期値に戻る。また、前記カウンタ1606は拡大開始位置に従って垂直周期ごとにリセットする。図16は混合係数αやメモリのコントロールタイミングを設定する回路の一例であるが、このような回路を用いれば、表1に示したα(n)が設定可能となり、倍率を任意に選択可能なシステムを構成することができる。
【0041】
以上説明してきた実施例においては、前記第1のメモリ103による垂直拡大、前記第2のメモリ104による時間圧縮と水平拡大がそれぞれ独立に制御可能であるため、入力映像信号が歪んでいる場合でも、それを補正することができる。即ち、高品位テレビジョン信号を標準信号(NTSC等)に変換した信号、例えば図3(d)に示すような信号入力に対しても時間圧縮後の水平拡大率を大きくすることによって図3(e)のような正しい形状の信号に戻すことができる。
【0042】
このような標準信号に変換された高品位テレビジョンの信号は、そのまま16:9のアスペクト比をもつワイドなディスプレイに表示すれば、歪の無い映像信号に戻るが、標準信号変換時の周波数変換に伴う歪や、高品位テレビジョン受信機で行なうべき水平方向への12/11倍の補正を本実施例では一度に行なうことができ、回路の簡易化と、歪の無い映像が得られる効果がある。
【0043】
また、表示装置のアスペクト比が4:3であるような場合においても、垂直と水平の拡大率を独立に調整して、表示装置のアスペクト比の違いによる信号の歪を補正することが可能である。
【0044】
次に、本発明の第2の目的である、映像信号の安定化について図12を用いて説明する。図12において、1201は映像信号の入力端子、1202は映像信号のディジタル化、順次走査化等を行なう映像処理回路、1203はディスプレイ、1204は入力映像信号に同期処理等を行なう同期処理回路、1205は前記ディスプレイを駆動する偏向回路、その他は図1、図2の実施例と同じである。従来のディジタルテレビ等のクロック発生方法では、前記第1のメモリ回路103の書き込みクロックを作成する同期回路1204、前記第2のメモリ回路104の読みだしクロックを作成する第2のクロック発生回路212、前記ディスプレイ1203の同期信号を作成する偏向回路と3種類のPLL系のループを持った回路が存在する。したがって、これを縦続接続すると、入力信号に大きなジッタがある場合にはジッタに対する追従性が悪く、ジッタを強調して表示してしまう。本発明では、図12に示すように、前記第1のクロック発生回路211が、水晶発振器等を用いた独立したクロック発生回路で構成するため、後段の2つのループを持った回路にジッタを与えない。すなわち、もともと前記同期処理回路1204で発生したジッタ成分よりもジッタ量を増すことがない。
【0045】
図12のクロック発生回路211は、例えば色副搬送波3.58MHzの8倍の周波数の28.63MHzの発振周波数を持つ安定したクロック、即ち水晶発振器等を用いた発振回路であり、前記同期処理回路1204で発生するクロックとは周波数が極めて近いが、同期はとれていない。したがって、単純な独立クロックとすると入力映像信号と前記第1のメモリ回路103から出力される信号とでは、しだいにずれ量が大きくなり、メモリ容量分だけずれると映像信号の連続性が破綻してしまう。図13にこのメモリの破綻を防ぐための前記メモリ回路103とその周辺回路の構成の一例を示す。図13において、1301は映像信号の入力端子、1302は出力端子、1303、1304は前記同期処理回路1204より供給される垂直同期信号とクロック、1305はフィールドメモリ、1306、1307はそれぞれカウンタ、1308、1309はそれぞれデコーダ、1310は遅延回路、その他は第2図と同じである。
【0046】
図13において、前記フィールドメモリ1305の書き込みクロックは、映像信号に同期した入力端子1303からのクロックであり、この書き込みクロックは前記カウンタ1306のクロックでもある。また前記フィールドメモリ1305の読みだしクロックは、前記クロック発生回路211より発生した安定したクロックであり、このクロックは前記カウンタ1307にも供給される。前記カウンタ1306、1307はそのカウント値が前記デコーダ1308、1309でデコードされ、前記フィールドメモリ1305の書き込みリセット及び読みだしリセットとなる。通常の信号では、安定したクロックに対して、ジッタの大きな映像信号でもそのずれ量は、1フィールドでたかだか2ライン分程度である。したがって、フィールドメモリのような十分の容量を持ったメモリを使用し、書き込みリセットと読みだしリセットに前記遅延回路1310等を用いて、2ライン分程度以上の時間差を持たせておけば、映像信号の不連続点を垂直帰線期間に持って行くことが出来る。さらに、図13の実施例においては、前記書き込み用のカウンタ1306と前記読みだし用のカウンタ1307をともに前記入力端子1304より供給される垂直同期信号の位相を保ちつつ数ライン分の遅延を持たせてリセットしているため、書き込みクロックと読みだしクロックの周波数差によるメモリの破綻を防ぐことが可能となる。
【0047】
しかしながら、図13に示す方法では、前記読みだし用のカウンタ1307が前記クロック発生回路211より供給される読みだし用のクロックに関係なくリセットされるため、前記カウンタ1307のカウント値をデコードして作成されるディスプレイ用の水平同期信号はリセット時にその周期性が守られない。即ち、ディスプレイの偏向回路の水平同期信号に対する追従性を良くして、映像信号が乱れないようにする必要がある。
【0048】
このように図12、図13に示した構成の回路を用いれば、ジッタを多く含んだ入力信号に対しても、高画質な映像信号を供給することができる。
【0049】
さて、ここまでは前記クロック発生回路211において発生するクロックの周波数は、前記同期処理回路1204で発生するクロックに極めて近いものとしてきた。即ち、水晶発振器の発振周波数は、色副搬送波 fsc=3.579545MHzの8倍の周波数である8fsc=28.63636MHzである。このように、前記第1のクロック発生回路211の安定したクロックの発振周波数を8fscとした場合には、必然的に1ラインの周波数がNTSCの倍速水平周波数である約31.5kHzとなる。本来本発明のように、ワイドなディスプレイを持ったテレビシステムは高品位テレビの普及に合わせて考えられているものであり、したがってシステムとしては高品位テレビジョンも表示可能なものでなければならない。通常高品位テレビジョンを表示する場合には、ディスプレイが2モード即ち水平偏向の周波数が31.5kHzと33.75kHzの2種類に対応可能なように設計し、高品位テレビジョンの入力信号に対応している。ここで前記第1のクロック発生回路211の安定したクロックの発振周波数を約30.7125MHz程度に設定しておけば、910画素分の水平の周波数はほぼ33.75kHzとなって、高品位テレビジョンの水平周波数と一致し、偏向側を2モード対応にする必要が無くなる。この場合前記第1のメモリ回路204は書き込みクロックに対して、読みだしクロックが速くなるため、少なくともメモリ容量は40ライン程度が必要となる。また、このような水平走査周波数の変換を行なった場合には、走査線数が525本から、ほぼ562本に増すことになる。即ち、走査線の間隔が縮んだことと等価となり、表示された絵は、垂直方向につぶれて表示される。この歪の割合は、(525/562.5)=0.93程度である。したがって、常に高品位テレビジョンの水平同期周波数で、ディスプレイを駆動したい場合には、垂直方向に(562.5/525)倍に拡大する必要がある。例えば、(16/15)倍程度の垂直拡大を行なえば、歪のない映像信号を高品位テレビジョンのディスプレイに表示することが可能となる。したがって、同一機能を保ったまま、偏向回路を単一周波数のみに対応する構成ができ、コンバーゼンスの簡易化、高圧回路の簡略化が実現でき、システムの低コスト化に効果がある。
【0050】
以上説明したように、本実施例によれば、4:3のアスペクト比を持つ映像信号が入力されたとき、入力された映像信号は前記第2のメモリ回路205によって一旦時間圧縮した後、任意の倍率の拡大が行なえる。
【0051】
さらに、本実施例によれば、前記垂直フィルタ回路201と前記水平フィルタ回路202、前記垂直拡大制御回路209と前記水平拡大制御回路210は独立しているため、垂直方向の拡大率と水平方向の拡大率を任意に独立して決定することができる。
【0052】
また、本実施例では前記第2のメモリ回路205において水平方向の時間圧縮を行なった後に拡大をしている。時間軸圧縮を水平拡大の前段で行なわない場合には、拡大率が4/3倍以下のときには水平の縮小を、4/3倍以上のときには拡大をする必要がある。この時、垂直方向は常に拡大のため、制御回路が複雑になる。本実施例のように拡大の前段で時間圧縮をした場合には、拡大率が4/3倍以下の時も、4/3倍以上の時も、同じ制御回路で水平方向の拡大を制御することができ、システムを簡単化することができる。
【0053】
図14に本発明の他の一実施例を示す。図14における各素子は、図2の実施例と同じである。図2の実施例では第1のメモリ回路204の書き込みクロックと読みだしクロックは異なっており、特に読みだしクロックは安定したクロックを用いていた。しかしながら、書き込みクロックと読みだしクロックが異なれば、前記実施例で示したように、強制的にリセットを行なって書き込みと読みだしのずれを補正する必要がある。そのため同期信号に不連続が起こり、画面ブレとなる恐れがある。本実施例では、前記第1のメモリ204の書き込みクロックと読みだしクロックを同一のものとし、同期回路の不連続を防いでいる。前記クロック発生回路1401は前記第1のクロックからPLL回路を用いて作られた約4/3倍の周波数をもったクロックであり、同期信号に不連続は起らない。本実施例のその他の動作は図2の実施例とまったく同じである。本実施例によれば、同期ブレの無い拡大した映像信号を16:9のディスプレイに表示することが可能となる。
【0054】
【発明の効果】
本発明によれば、複数の倍率(例えば7/6倍、5/4倍、4/3倍・・・など)で映像を拡大することが可能となる。また、クロックの安定化により、ジッタの少ない映像信号を供給することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック図。
【図2】図1の実施例の詳細を示すブロック図。
【図3】16:9、4:3のアスペクト比の表示装置への映像信号の表示例を示す図。
【図4】従来の拡大方法を示すブロック図。
【図5】垂直拡大の原理図。
【図6】本発明による垂直拡大の原理図。
【図7】本発明の水平圧縮回路の一例を示す図。
【図8】本発明の垂直フィルタ部を示すブロック図。
【図9】本発明の水平拡大用メモリの制御方法を示す図。
【図10】本発明の水平フィルタ部のブロック図。
【図11】本発明の水平フィルタの原理図。
【図12】同期回路を含めた本発明のブロック図。
【図13】本発明のフィールドメモリの制御方法を示すブロック図。
【図14】本発明の他の一実施例を示すブロック図。
【図15】本発明の混合器の構成を示すブロック図。
【図16】本発明の係数発生回路の構成を示すブロック図。
【符号の説明】
101…映像信号の入力端子、103…同期信号の入力端子、104、105…第1、第2のメモリ回路、106…空間フィルタ回路、107…拡大制御回路、108…同期処理回路、201…垂直フィルタ回路、202…水平フィルタ回路、203…枠挿入回路、204…垂直拡大制御回路、水平拡大制御回路、206、207…第1、第2のクロック発生回路、710、711、804…1H遅延メモリ、805、1007…混合器、1202…映像処理回路、1203…ディスプレイ、1204…同期処理回路、1205…偏向回路、1305…フィールドメモリ、1306、1307…カウンタ、1308、1309…デコーダ、1504、1505、1508…係数器、1506、1509…加算器、1507…減算器、1605…拡大率設定回路、1606…カウンタ、1607…加算器、1608…ラッチ回路。

Claims (4)

  1. 映像信号を入力して拡大処理を行う拡大画面表示回路を備え、該拡大画面表示回路により拡大された映像信号を画面上に表示するテレビジョン受信機において、
    前記拡大画面表示回路は、前記映像信号を記憶する記憶手段と、該記憶手段から読み出された映像信号に対して垂直方向及び水平方向のフィルタ処理を行う混合器を有する空間フィルタ手段と、前記記憶手段にクロックを入力する同期処理手段と、
    前記混合器において映像信号を混合する割合を表す係数を、前記同期処理手段から発生したクロックと所望の拡大率を表す定数とに基づいて、生成されるラインまたは画素毎に計算し、あるラインまたはある画素についての係数は、その前のラインまたはその前の画素に用いられた係数を用いて計算する拡大制御手段と、
    を備えてなることを特徴とするテレビジョン受信機。
  2. 前記同期処理手段は、前記記憶手段における映像信号の書き込みにおいては書き込みクロックを発生し、前記記憶手段における映像信号の読み出しにおいては前記書込みクロックよりも高い周波数を持つ読み出しクロックを発生することを特徴とする請求項1に記載のテレビジョン受信機。
  3. 前記拡大制御手段は、前記同期処理手段から発生したクロックと所望の拡大率を表す定数とに基づいて、前記記憶手段から既に読み出した映像信号と同じ映像信号を再度読み出すように、前記記憶手段を制御することを特徴とする請求項1に記載のテレビジョン受信機。
  4. 前記映像信号は、順次走査化された映像信号であることを特徴とする請求項1,2または3に記載のテレビジョン受信機。
JP33093499A 1999-11-22 1999-11-22 テレビジョン受信機 Expired - Lifetime JP3559740B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP33093499A JP3559740B2 (ja) 1999-11-22 1999-11-22 テレビジョン受信機

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33093499A JP3559740B2 (ja) 1999-11-22 1999-11-22 テレビジョン受信機

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP3247292A Division JP3034659B2 (ja) 1991-09-26 1991-09-26 拡大画面表示回路及びそれに用いられる水平フィルタ回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2003093138A Division JP2003304469A (ja) 2003-03-31 2003-03-31 映像信号拡大装置

Publications (2)

Publication Number Publication Date
JP2000138875A JP2000138875A (ja) 2000-05-16
JP3559740B2 true JP3559740B2 (ja) 2004-09-02

Family

ID=18238076

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33093499A Expired - Lifetime JP3559740B2 (ja) 1999-11-22 1999-11-22 テレビジョン受信機

Country Status (1)

Country Link
JP (1) JP3559740B2 (ja)

Also Published As

Publication number Publication date
JP2000138875A (ja) 2000-05-16

Similar Documents

Publication Publication Date Title
JP3034659B2 (ja) 拡大画面表示回路及びそれに用いられる水平フィルタ回路
KR100195363B1 (ko) 휘도 처리 시스템
JP2533393B2 (ja) Ntsc―hdコンバ―タ
KR100190251B1 (ko) 와이드 스크린 텔레비젼의 화상내 화상(pip) 디스플레이용 수평 패닝 시스템
US5294983A (en) Field synchronization system with write/read pointer control
US5374963A (en) Picture resolution enhancement with dithering and dedithering
JPH06205327A (ja) インターレース型及びノンインターレース型ビデオ信号表示装置
US5432560A (en) Picture overlay system for television
KR950002662B1 (ko) 2화면 텔레비젼 수상기
JP3559740B2 (ja) テレビジョン受信機
JPH118799A (ja) ビデオ表示制御装置
JP2003304469A (ja) 映像信号拡大装置
JP3716239B2 (ja) 映像信号受信装置および映像信号表示装置
KR100209849B1 (ko) 와이드 스크린 텔레비젼용 수평 패닝 장치
KR100229292B1 (ko) 비디오 디스플레이 제어 시스템_
JP2005341616A (ja) 受信装置及び表示装置
JPH04139965A (ja) テレビジョン受信機
JPH07245742A (ja) Ntsc−hdコンバータ
JP2001157138A (ja) 映像合成装置
JPH06276494A (ja) ビデオシステム
JPH10112830A (ja) 映像信号処理装置
JP2002311928A (ja) 可変画像サイズ再生装置

Legal Events

Date Code Title Description
A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20040220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040524

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080528

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080528

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090528

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100528

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110528

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110528

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120528

Year of fee payment: 8

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120528

Year of fee payment: 8