JP3559552B2 - 半導体チップの試験方法，半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップの試験装置，半導体装置に関するものである。
【０００２】
【従来の技術】
近年、ＣＭＯＳの超微細化の技術が進み、差動低振幅の信号処理回路の技術も進んだことで、ＩＥＥＥ１３９４ｂのように動作速度が１ＧＨｚを超えるようなＬＳＩの高速性進歩が著しい。
【０００３】
ところで、高速動作を保証しなければならないＬＳＩの試験技術においては、ＬＳＩテスタのドライバ及びコンパレータの処理速度がＬＳＩの信号処理速度より遅い場合があり、その場合は通常の方法を用いて試験を行なうことができない。そこで、研究段階での試験に留まるのであればよいが、量産を実現するためには処理速度の高速化が可能な試験が必要となる。
【０００４】
処理速度の高速化が可能な試験の方法として、ＬＳＩの高速送信試験にはＬＳＩ内部に搭載してあるＰＬＬ回路を使用する方法があり、ＬＳＩの高速受信試験にはＬＳＩ内部のＰＬＬ回路を用いてループバック試験等の回路を使用し代替する方法がある。とくに、ＩＥＥＥ１３９４のように高速差動伝送方式をとるＬＳＩの試験には、ＰＬＬ回路を使用してＬＳＩテスタの性能の限界の処理速度で試験をしているのが現状である。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のようにＰＬＬ回路を試験に使用した場合、ＰＬＬ回路を使用しない場合と比較して処理速度は高速化されるものの、ロック期間にかかる時間は約１０００倍程度の時間となってしまう。その原因としてはＰＬＬ回路のもつ特性に起因する試験安定性の低下が挙げられる。図８に、ＰＬＬ回路を使用して試験した場合の全試験時間とＰＬＬ回路を使用しないで試験した場合の全試験時間の違いの例を示す。図８から、ＰＬＬ回路を使用して試験を行なう際には、ＰＬＬ回路を使用しない場合と比較して試験を安定化するためのエッジサーチに要する時間が非常に大きいことがわかる。
【０００６】
このように試験における処理速度の高速化の要求にＰＬＬ回路の使用で対応すると、試験の安定性の低下に起因して試験時間が増大し、試験コストが高くなるという不具合が生じてしまう。
【０００７】
一方、処理速度を高速化でき、かつ試験の安定精度の低下を抑制できることを見込んでロースペックのＬＳＩテスタを使用すると、ＬＳＩテスタのジッタ精度，スキュー精度，分解能，電圧精度が著しく下がってしまうため、ＬＳＩテスタ自体のばらつきが問題となってしまう。そのため、安易にロースペックのＬＳＩテスタに変更することはできない。
【０００８】
本発明の目的は、上記従来の不具合を解決する手段を講ずることにより、高速動作速度を有するＬＳＩに適した試験装置および試験方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体チップの試験方法は、ＬＳＩテスタを用いた半導体チップの試験方法であって、ファンクションテストを行なうための複数の半導体チップのうち少なくとも１つの半導体チップについて時間的な相関関係を検出し、上記相関関係をメモリに保持するステップ（ａ）と、上記メモリに保持された上記相関関係を用いて、上記複数の半導体チップの１つである試験対象チップについてファンクションテストを行なうステップ（ｂ）と、上記試験対象チップが上記ファンクションテストにおいて不良と判定されたときには、上記ファンクションテストで用いた上記相関関係とは異なる別の相関関係を用いて、再度、上記試験対象チップのファンクションテストを行なうステップ（ｃ）とを含む。
【００１０】
この試験方法により、ファンクション試験を行うための複数の半導体チップのうち少なくとも１つについて相関関係を検出すれば、その結果を他の試験対象チップのファンクション試験にも使用できるため、試験時間の短縮が可能となる。さらに、テスト結果が不良と判断された試験対象チップには、別の相関関係を用いて再度ファンクション試験を行うことにより、ステップ（ａ）における相関関係の検出を安定するまで行わずに簡略化できる。よって、試験時間の短縮化を図りつつ、確実に試験対象チップのテスト結果を判断することができる。
【００１１】
上記ステップ（ｃ）では、上記試験対象チップについて再度相関関係を検出し、これを上記別の相関関係として用いることにより、相関関係についてのデータがメモリに十分保持されていない場合にも、試験の確実性を保つことができる。
【００１２】
上記ステップ（ｃ）では、上記メモリに保持されている上記複数のチップのうち上記試験対象チップ以外の他の半導体チップについての相関関係を用いて、ファンクションテストを行なうことにより、メモリに保持されている相関関係のデータを活用して試験時間の短縮を図ることができる。
【００１３】
上記ステップ（ｃ）では、上記メモリに保持されている複数の相関関係のうち過去のファンクションテストにおける使用頻度の高いものを優先的に用いることにより、ファンクション試験をＰａｓｓする確率を高くすることが可能となるため、さらなる時間の短縮が可能となる。
【００１４】
上記ステップ（ｃ）では、上記試験対象チップに遅延回路を付加又は削除することにより、遅延値を半導体チップ内で変更することができるので、再度相関関係を検出するのに必要な時間を節約することができる。
【００１５】
上記相関関係の検出は、エッジサーチテストにより行なってもよいし、上記複数の半導体チップのうち少なくとも１つの半導体チップに対する信号の入力から出力までに要する遅延時間の測定により行なうこともできる。
【００１６】
本発明の半導体装置は、クロック信号とデータ信号を出力するテスタにより試験が可能な半導体装置であって、上記テスタからのクロック信号を受けて逓倍クロック信号を出力するためのＰＬＬ回路と、上記逓倍クロック信号と上記テスタからのデータ信号を受けて、試験結果信号を出力するための論理回路と、上記試験結果信号を、上記テスタからのクロック信号に同期させて出力させるための出力タイミング調整回路とを備えることを特徴とする。
【００１７】
これにより、半導体装置からテスタに出力される試験結果信号の位相をテスタ側の位相に合わせることができるので、試験時にＰＬＬ回路を使用することによる試験の不安定化を抑制することができ、確実に試験を行うことができる。
【００１８】
上記テスタから出力されるクロック信号を上記論理回路に供給するための入力タイミング調整回路をさらに備えることにより、論理回路においても、試験結果信号の位相をテスタ側の位相に合わせることができるので、より確実に試験を行うことができる。
【００１９】
上記入力タイミング調整回路および上記出力タイミング調整回路は、ＦＩＦＯ，ＤＬＬ，ＦＦ，またはそれらと同等の機能を有する回路であることが好ましい。
【００２０】
上記出力タイミング調整回路からの上記試験結果信号を受けて，上記試験結果信号を出力するシリアルパラレル回路をさらに備えていてもよい。
【００２１】
動作速度が１ＧＨｚ以上であることにより、ずれやすい試験結果信号の出力タイミングをテスタ側のタイミングに合わせることによって、高い効果を得ることができる。
【００２２】
【発明の実施の形態】
（第１の実施形態）
図１は本実施形態における半導体集積回路装置の試験方法の手順を示すフローチャート図である。
【００２３】
まず、ステップＳＴ１１で試験を開始する。ステップＳＴ１２でＣＨＩＰｎ≧２か否か、つまり、試験が同種の試験対象チップ種（ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ））において初めてかどうかを判別する。
【００２４】
ここで、試験が初めてである場合には、ステップＳＴ１２における判別結果がＮＯとなり、サブルーチン１に移行してステップＳＴ２３の処理を行なう。具体的には、ステップＳＴ１７でエッジサーチを実行し、試験対象チップの遅延値を検出する。言い換えると、試験対象チップにおいて、試験対象チップ種と遅延値の時間的な相関関係を検出する。そして、ステップＳＴ１８でその検出結果をメモリに保持する。メモリでは、試験中にステップＳＴ１７で測定された検出結果が全て保持されている。エッジサーチの新たな検出結果は、ステップＳＴ１３でファンクション試験における入力および出力のタイミングを調整するために用いられる。
【００２５】
なお、エッジサーチとは、クロックの立ち上がり又は立ち下がりエッジをいう。このエッジのタイミングのデータを検出することで、チップの遅延値（遅延特性）を検出する。そして、この遅延値の検出結果に応じて、ファンクション試験における試験パターンの入力タイミングとテスト結果の出力タイミングとを調整する。
【００２６】
一方、試験対象チップ種での試験が２回目以降の場合には、ステップＳＴ１２の判別結果がＣＨＩＰｎ≧２であるＹＥＳとなる。この場合には、ステップＳＴ１３に進み、ファンクション試験の結果がＯＫ（ＰＡＳＳ）かＮＧ（Ｆａｉｌ）かを判別する。
【００２７】
そして、ステップＳＴ１３における判別結果がＯＫ（ＰＡＳＳ）であるときはステップＳＴ１４に進み、そのファンクション試験の終了（ＥＯＴ（Ｅｎｄ Ｏｆ Ｔｅｓｔ））となる。そして、ステップ１５に進み、さらに他のファンクション試験が残っているかどうかを判別する。ステップＳＴ１５における判別結果がＮＯのときは試験終了となる。ステップＳＴ１５における判別結果がＹＥＳのときは、ステップＳＴ１３からステップＳＴ１５までの処理を繰り返す。
【００２８】
また、上記ステップＳＴ１３で判別結果がＮＧ（Ｆａｉｌ）であるときはサブルーチン２に移行する。サブルーチン２では、まずステップＳＴ１９に移行してＦａｉｌ回数が２回であるかどうかを判別する。この判別結果がＹＥＳのときは、ステップＳＴ２３に進んで上述のエッジサーチの実行と検出結果のメモリ保持を行ってから再度ステップＳＴ１３のファンクション試験を行う。
【００２９】
そして、ステップＳＴ１９の判別結果がＮＯのときは、ステップＳＴ２０に進み、Ｆａｉｌ回数が３回以上であるかどうかを判別する。この判別結果がＹＥＳのときは、試験終了となる。一方、ステップＳＴ２０の判別結果がＮＯのとき，つまりＦａｉｌ回数が１回のときはステップＳＴ２１に進み、エッジサーチの検出結果が試験対象チップ種で他にあるかどうかを判別する。ステップＳＴ２１で判別結果がＹＥＳであればステップＳＴ２２に進み、テスタの信号を他の検出結果に対応できるように置き換えて再度ファンクション試験を受けることになる。また、上記ステップＳＴ２１の判別結果がＮＯの場合はステップＳＴ２３に移行する。
【００３０】
本実施形態では、ステップＳＴ１２において試験対象チップ種の試験が初めてであるかどうかを判定し、試験が初めてでない場合には、エッジサーチを行なわずにすむ。また、ステップＳＴ１８でエッジサーチ検出結果を保持できるため、一度エッジサーチ検出結果を保持すると、その後のファンクション試験では、保持されている検出結果を使用可能である。このことから、一律にエッジサーチを実行する従来の方法と比較して、試験時間の短縮が可能となる。
【００３１】
また、ステップＳＴ１３のファンクション試験でＮＧ（Ｆａｉｌ）が発生した場合には、次のような効果が得られる。まず、その試験におけるＮＧ（Ｆａｉｌ）の回数が１回目であるときにはステップＳＴ２２で他の検出結果に置き換えるかステップＳＴ２３でエッジサーチを再実行し、検出結果のメモリ保持を行ってからステップＳＴ１３でファンクション試験を再度実行する。一方、その試験におけるＮＧ（Ｆａｉｌ）の回数が２回目であるときは、ステップＳＴ２３でエッジサーチを再度実行し検出結果のメモリ保持を行なった後、ステップＳＴ１３でファンクション試験を再度実行する。一方、その試験におけるＮＧ（Ｆａｉｌ）の回数が３回以上の場合には試験対象のチップ自体が不良と判断し、試験終了とする。このように、ＮＧ（Ｆａｉｌ）の回数に応じて適切な処理を行なうことにより、確実な判定が可能となる。
【００３２】
動作速度が１ＧＨｚを越えるＬＳＩでは信号出力のタイミングがずれやすい。このようなＬＳＩは、ＬＳＩ同士の通信が非同期でも可能な規格を有しているが、テスト時においては、テスタの信号とＬＳＩの信号とが同期する必要がある。そのため、テスト時においては、ＬＳＩ自体には不良が無くても、タイミングのずれによって不良と判定されるおそれがあった。本実施形態においては、ファンクション試験で不良と判定されても、別の検出結果を用いて再度ファンクション試験を行うことができるので、短時間で、より確実な良・不良判定が可能となる。
【００３３】
（第２の実施形態）
以下、本発明の第２の実施形態について図２を参照しながら説明する。図２は本実施形態における半導体集積回路装置の試験方法の手順を示すフローチャート図である。図２に示すように、本実施形態は、第１の実施形態の試験方法におけるステップＳＴ２１とステップＳＴ２２との間にステップＳＴ３２を設けた試験方法である。
【００３４】
本実施形態の方法で試験を行なうと、第１の実施形態と同様の効果が得られる。それに加えて、本実施形態ではステップＳＴ３２で試験対象チップ種における過去のエッジサーチの検出結果の使用頻度を判定する。そして、ステップＳＴ２２において、ファンクション試験でフェイルしたエッジサーチの検出結果を最も使用頻度が多い検出結果で置き換えることができる。例えば、ステップＳＴ３２で判定する検出結果の最高使用頻度が５回である場合には、ステップＳＴ２２において、もとの検出結果が使用頻度が５回と判別された検出結果に置き換わる。ここで、最も使用頻度が高い検出結果は、ファンクション試験をＰＡＳＳする確率が最も高いので、試験がＦａｉｌする確率が減少する。その結果、試験時間の短縮が可能となる。
【００３５】
（第３の実施形態）
以下、本発明の第３の実施形態について図３を参照しながら説明する。図３は本実施形態における半導体集積回路装置の試験方法の手順を示すフローチャート図である。図３に示すように、本実施形態は、第１の実施形態の試験方法におけるステップＳＴ２２のかわりに、試験対象チップにおいて遅延回路を追加あるいは削除するステップＳＴ４２を設けた試験方法である。
【００３６】
本実施形態の方法で試験を行なうと、第１の実施形態と同様の効果が得られるが、それに加えて、次のような効果が得られる。
【００３７】
試験対象チップにおいて遅延回路は、複数のインバータを接続したインバータチェーンにより構成されている。ステップ４２では、テスタから信号を送って、遅延時間に応じて遅延回路として使用するインバータの数を調節することにより、遅延回路の追加、削除を行なう。このことから、遅延値を試験対象チップ内部で調整することができるため、試験がＦａｉｌする確率が減少し、試験時間を短くすることができる。
【００３８】
（第４の実施形態）
図４は本実施形態における半導体集積回路装置の試験方法の手順を示すフローチャート図である。
【００３９】
まず、ステップＳＴ４１で試験を開始する。ステップＳＴ４２でＣＨＩＰｎ≧２か否か、つまり、試験が同種の試験対象チップ種（ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ））において初めてかどうかを判別する。
【００４０】
ここで、試験が初めてである場合には、ステップＳＴ４２における判別結果がＮＯとなり、サブルーチン１に移行してステップＳＴ５３の処理を行なう。具体的には、ステップＳＴ４７で、試験対象チップにおいてデータの入力から出力にかかる遅延時間を測定する。そして、ステップＳＴ４８で遅延時間をメモリに保持する。メモリでは、試験中にステップＳＴ４７で測定された遅延時間は全て保持されている。新たに測定された遅延時間は、ステップＳＴ４３でファンクション試験における入力および出力のタイミングを調整するために用いられる。
【００４１】
一方、試験対象チップ種での試験が２回目以降の場合には、ステップＳＴ４２の判別結果がＣＨＩＰｎ≧２であるＹＥＳとなる。この場合には、ステップＳＴ４３に進み、ファンクション試験の結果がＯＫ（ＰＡＳＳ）かＮＧ（Ｆａｉｌ）かを判別する。
【００４２】
そして、ステップＳＴ４３における判別結果がＯＫ（ＰＡＳＳ）であるときはステップＳＴ４４に進み、そのファンクション試験の終了（ＥＯＴ（Ｅｎｄ Ｏｆ Ｔｅｓｔ））となる。そして、ステップ４５に進み、さらに他のファンクション試験が残っているかどうかを判別する。ステップＳＴ４５における判別結果がＮＯのときは試験終了となる。ステップＳＴ４５における判定結果がＹＥＳのとき、ステップＳＴ４３からステップＳＴ４５までの処理を繰り返す。
【００４３】
また、上記ステップＳＴ４３で判別結果がＮＧ（Ｆａｉｌ）であるときはサブルーチン２に移行する。サブルーチン２では、まずステップＳＴ４９に移行してＦａｉｌ回数が２回であるかどうかを判別する。この判別結果がＹＥＳのときは、ステップＳＴ５３に進んで上述の遅延時間測定と測定結果のメモリ保持を行ってから再度ステップＳＴ４３のファンクション試験を行う。
【００４４】
そして、ステップＳＴ４９の判別結果がＮＯのときは、ステップＳＴ５０に進み、Ｆａｉｌ回数が３回以上であるかどうかを判別する。この判別結果がＹＥＳのときは、試験終了となる。一方、ステップＳＴ５０の判別結果がＮＯのとき，つまりＦａｉｌ回数が１回のときはステップＳＴ５１に進み、遅延時間の測定結果が他にあるかどうかを判別する。ステップＳＴ５１で、判別結果がＹＥＳであればステップＳＴ５２に進み、試験対象チップ内において遅延回路を追加あるいは削除して再度ファンクション試験を受けることになる。また、上記ステップＳＴ５１の判別結果がＮＯの場合はステップＳＴ５３に移行する。
【００４５】
図５は、本実施形態において、ステップＳＴ５２の具体的な実動作パターンの例を示す図である。これは、ずれが生じやすいプラスマイナス２クロック分の範囲で、遅延回路を追加，削除する例である。
【００４６】
図５では、アドレス１００００以上ではクロックのパターンがあると仮定する。アドレス９９９８で試験がＦａｉｌすると、テスタから＋２信号が発生し、ステップＳＴ５２で遅延回路を２クロック分追加する。アドレス９９９９でＦａｉｌすると、テスタから＋１信号が発生し、ステップ５２で遅延回路を１クロック分追加する。アドレス１０００１〜１０００３の範囲で全てＦａｉｌが生じる場合には、テスタから−１信号が発生し、ステップＳＴ５２で遅延回路を１クロック分削除する。アドレス１００００〜１０００１の範囲で全てＦａｉｌが生じる場合には、テスタから−２信号が発生し、ステップＳＴ５２で遅延回路を２クロック分削除する。以上のようにステップＳＴ５２で遅延回路を追加・削除した後に、ステップＳＴ４３で、再度ファンクション試験を行なう。
【００４７】
本実施形態では、遅延時間を回路内においてクロック単位で制御できるため、ファンクション試験時に、試験対象チップの出力パターンを期待クロックパターンと同じ動作にそろえることができる。このことから、Ｆａｉｌが起こる確率が低くなり、試験方法に依存する歩留まりの低下を防ぐことができる。
【００４８】
近年、高速ＬＳＩの多くに使用されているクロックリカバリ系回路では、実動作において歩留まり低下による不具合は生じないが、試験段階で歩留まり低下が生じると不具合が発生するため、上述のように歩留まり低下を防止することは有用である。
【００４９】
さらに、本実施形態では、第１の実施形態と同様の効果を得ることができる。つまり、従来の方法よりも試験時間の短縮と確実な良・不良判定が可能となる。
【００５０】
なお、図５に示す実動作パターンは、第３の実施形態のステップＳＴ４２で用いてもよい。
【００５１】
なお、本実施形態におけるステップＳＴ４７およびステップＳＴ４８を、第１，第２の実施形態におけるステップＳＴ１７およびステップＳＴ１８に用いてもよい。
【００５２】
（第５の実施形態）
図６は、第５の実施形態の試験回路を示す回路図である。図６に示すように、本実施形態の試験システム（試験回路）は、ＬＳＩテスタ６６と、試験対象チップ種（ＤＵＴ）６１とから構成されている。ＬＳＩテスタ６６は、ドライバ部６７とコンパレータ（ドライブ）部６８とから構成される。試験対象チップ種６１は、ＰＬＬ回路６２と、論理回路６３と、シリアルパラレル回路６４ａと、パラレルシリアル回路６４ｂと、ＦＩＦＯ回路，ＤＬＬ回路またはＦＦ回路が搭載されるボックス６５ａ，６５ｂとから構成される。
【００５３】
本実施形態における試験回路の動作を、図６を参照しながら説明する。まず、ＬＳＩテスタ６６にあるドライバ部６７から試験対象チップ種６１にテスト信号が出力される。テスト信号には、クロック信号ｃｌ１，ｃｌ２と、データ信号ｄａとがある。
【００５４】
テスト信号のうちのクロック信号ｃｌ１は、ＰＬＬ回路６２で逓倍された後、論理回路６３に到達する。
【００５５】
テスト信号のうちのクロック信号ｃｌ１とデータ信号ｄａとは、ボックス６５ａ（入力タイミング調整回路）に入力される。このとき、ボックス６５ａは、ＦＩＦＯ，ＤＬＬまたはＦＦなどのデータのタイミングを合わせる回路を有しているため、クロック信号ｃｌ１の出力のタイミングが、テスタ６６側のタイミングと合わせられる。そして、ボックス６５ａの出力信号は、シリアルパラレル回路６４ａでシリアルパラレル変換された後、論理回路６３に到達する。
【００５６】
論理回路６３では、データ信号ｄａに基づく試験結果信号が、ＰＬＬ回路６２の逓倍信号のタイミングに合わされて出力される。そして、試験結果信号は、パラレルシリアル回路６４ｂでパラレルシリアル変換され、ボックス６５ｂに到達する。
【００５７】
ボックス６５ｂに到達した試験結果信号は、テスタ６６からボックス６５ｂ（出力タイミング調整用回路）に入力されるクロック信号ｃｌ２によってテスタ側のタイミングに合わせられて、テスタ６６のコンパレータ部へ出力される。
【００５８】
以上の試験方法によると、試験対象チップ（ＤＵＴ）６１からテスタ６６に出力される試験結果信号の位相をテスタ側の位相とあわせることができる。従って、ＰＬＬ回路を試験に使用することによって試験の不安定化するのを防ぐことができる。
【００５９】
なお、本発明においては、必ずしもボックス６５ａおよびボックス６５ｂの両方を備えている必要はなく、いずれか１つが備えられている場合にも効果を得ることができる。
【００６０】
（第６の実施形態）
図７は、第６の実施形態の試験回路を示す回路図である。図７に示すように、本実施形態の試験システム（試験回路）は、ＬＳＩテスタ７７と、試験対象チップ種（ＤＵＴ）７１とから構成されている。ＬＳＩテスタ７７は、ドライバ部７８とコンパレータ部７９とから構成される。試験対象チップ種７１は、ＰＬＬ回路７２と、論理回路７３と、シリアルパラレル回路７４ａと、パラレルシリアル回路７４ｂと、ＦＩＦＯ回路，ＤＬＬ回路又はＦＦ回路が搭載されるボックス７５ａ，７５ｂと、シリアルパラレル回路７６とから構成される。
【００６１】
本実施形態における試験回路の動作を、図７を参照しながら説明する。まず、ＬＳＩテスタ７７にあるドライバ部７８から試験対象チップ種７１にテスト信号が出力される。テスト信号には、クロック信号ｃｌ１およびｃｌ２と、データ信号ｄａとがある。
【００６２】
テスト信号のうちクロック信号ｃｌ１は、ＰＬＬ回路７２で逓倍された後、論理回路７３に到達する。
【００６３】
テスト信号のうちのクロック信号ｃｌ１とデータ信号ｄａとは、ボックス７５ａ（入力タイミング調整回路）に入力される。このとき、ボックス７５ａは、ＦＩＦＯ，ＤＬＬまたはＦＦなどのデータのタイミングを合わせる回路を有しているため、クロック信号ｃｌ１のタイミングが、テスタ７７側のタイミングと合わせられる。そして、ボックス７５ａの出力信号は、シリアルパラレル回路７４ａでシリアルパラレル変換された後、論理回路７３に到達する。
【００６４】
論理回路７３では、データ信号ｄａに基づく試験結果信号が、ＰＬＬ回路７２の逓倍信号のタイミングに合わされて出力される。そして、試験結果信号は、パラレルシリアル回路７４ｂでパラレルシリアル変換され、ボックス７５ｂに到達する。
【００６５】
ボックス７５ｂに到達した試験結果信号は、テスタ７７からボックス７５ｂ（出力タイミング調整用回路）に入力されるクロック信号ｃｌ２によってテスタ側のタイミングに合わせられる。そして、試験結果信号は、シリアルパラレル回路７６でシリアルパラレル変換される。ここで、シリアルパラレル回路７６には、テスタ７７からのクロック信号ｃｌ２が入力されるので、より確実に、試験結果信号の位相をテスタ側の位相と合わせることができる。
【００６６】
その後、試験結果信号は、テスタ７７のコンパレータ部へ出力される。シリアルパラレル回路７６は、試験でのみ使用される。
【００６７】
【発明の効果】
本発明によると、半導体チップの試験において、試験時間短縮と確実な良・不良判定が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体チップの試験方法を示すフローチャート図である。
【図２】本発明の第２の実施形態における半導体チップの試験方法を示すフローチャート図である。
【図３】本発明の第３の実施形態における半導体チップの試験方法を示すフローチャート図である。
【図４】本発明の第４の実施形態における半導体チップの試験方法を示すフローチャート図である。
【図５】第４の実施形態において、ステップＳＴ５２の具体的な実動作パターンの例を示す図である。
【図６】本発明の第５の実施形態における試験回路の構成を示す図である。
【図７】本発明の第６の実施形態における試験回路の構成を示す図である。
【図８】従来の半導体装置の試験時間の例を示した図である。
【符号の説明】
５１ 実動作パターン
６１ ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）
６２ ＰＬＬ回路
６３ 論理回路
６４ａ シリアルパラレル回路
６４ｂ パラレルシリアル回路
６５ａ ボックス
６５ｂ ボックス
６６ テスタ
６７ ドライバ部
６８ コンパレータ部（ドライバ部）
７１ ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）
７２ ＰＬＬ回路
７３ 論理回路
７４ａ シリアルパラレル回路
７４ｂ パラレルシリアル回路
７５ａ ボックス
７５ｂ ボックス
７６ シリアルパラレル回路
７７ テスタ
７８ ドライバ部
７９ コンパレータ部（ドライバ部）

Claims (12)

1. ＬＳＩテスタを用いた半導体チップの試験方法であって、
   ファンクションテストを行なうための複数の半導体チップのうち少なくとも１つの半導体チップについて時間的な相関関係を検出し、上記相関関係をメモリに保持するステップ（ａ）と、
   上記メモリに保持された上記相関関係を用いて、上記複数の半導体チップの１つである試験対象チップについてファンクションテストを行なうステップ（ｂ）と、
   上記試験対象チップが上記ファンクションテストにおいて不良と判定されたときには、上記ファンクションテストで用いた上記相関関係とは異なる別の相関関係を用いて、再度、上記試験対象チップのファンクションテストを行なうステップ（ｃ）と
   を含む半導体チップの試験方法。
2. 請求項１に記載の半導体チップの試験方法において、
   上記ステップ（ｃ）では、上記試験対象チップについて再度相関関係を検出し、これを上記別の相関関係として用いることを特徴とする半導体チップの試験方法。
3. 請求項１に記載の半導体チップの試験方法において、
   上記ステップ（ｃ）では、上記メモリに保持されている上記複数のチップのうち上記試験対象チップ以外の他の半導体チップについての相関関係を用いて、ファンクションテストを行なうことを特徴とする半導体チップの試験方法。
4. 請求項３に記載の半導体チップの試験方法において、
   上記ステップ（ｃ）では、上記メモリに保持されている複数の相関関係のうち過去のファンクションテストにおける使用頻度の高いものを優先的に用いることを特徴とする半導体チップの試験方法。
5. 請求項１に記載の半導体チップの試験方法において、
   上記ステップ（ｃ）では、上記試験対象チップに遅延回路を付加又は削除することにより、上記別の相関関係を生成し、これを用いることを特徴とする半導体チップの試験方法。
6. 請求項１〜５のうちいずれか１つに記載の半導体チップの試験方法において、
   上記相関関係の検出を、エッジサーチテストにより行なうことを特徴とする半導体チップの試験方法。
7. 請求項１〜５のうちいずれか１つに記載の半導体チップの試験方法において、
   上記相関関係の検出を、上記複数の半導体チップのうち少なくとも１つの半導体チップに対する信号の入力から出力までに要する遅延時間の測定により行なうことを特徴とする半導体チップの試験方法。
8. クロック信号とデータ信号を出力するテスタにより試験が可能な半導体装置であって、
   上記テスタからのクロック信号を受けて逓倍クロック信号を出力するためのＰＬＬ回路と、
   上記逓倍クロック信号と上記テスタからのデータ信号を受けて、試験結果信号を出力するための論理回路と、
   上記試験結果信号を、上記テスタからのクロック信号に同期させて出力させるための出力タイミング調整回路と
   を備えることを特徴とする半導体装置。
9. 請求項８に記載の半導体装置であって、
   上記テスタから出力されるクロック信号を上記論理回路に供給するための入力タイミング調整回路をさらに備えることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置であって、
    上記入力タイミング調整回路および上記出力タイミング調整回路は、ＦＩＦＯ，ＤＬＬ，ＦＦ，またはそれらと同等の機能を有する回路であることを特徴とする半導体装置。
11. 請求項８〜１０のうちいずれか１つに記載の半導体装置であって、
    上記出力タイミング調整回路からの上記試験結果信号を受けて，上記試験結果信号を出力するシリアルパラレル回路をさらに備えることを特徴とする半導体装置。
12. 請求項８〜１１のうちいずれか１つに記載の半導体装置であって、
    動作速度が１ＧＨｚ以上であることを特徴とする半導体装置。

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