JP3558930B2

JP3558930B2 - 安定化電源

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Publication number: JP3558930B2
Application number: JP26588699A
Authority: JP
Inventors: 浩久和里田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2004-08-25
Anticipated expiration: 2019-09-20
Also published as: JP2001092542A

Description

【０００１】
【発明の属する技術分野】
本発明は、レーザートリミングによって、出力電圧を広範囲に調節できる安定化電源に関するものである。
【０００２】
【従来の技術】
従来より、超低電流のレギュレータ（直流安定化電源）においては、特にＣＭＯＳ（Complementary Metal Oxide Semiconductor)構成を有するレギュレータＩＣ（集積回路）においては、基準電圧回路部のプロセス（製造上の）ばらつきに起因する出力電圧の変動を、出力分圧抵抗部をトリミングすることで、上記出力電圧を所望の電圧値に調整して補正することが知られている。
【０００３】
このようなレギュレータＩＣでは、出力分圧抵抗部に流れる電流（Ｉ₁ ＝Ｖ_o ／（Ｒ₃ ＋Ｒ₄ ）を極力抑制するために、第１抵抗部（Ｒ₃）と、第２抵抗部（Ｒ₄ ）とに、それぞれ数百ｋΩ〜数ＭΩとかなり大きい抵抗値を有する抵抗をそれぞれ用いているため、上記第１抵抗部（Ｒ₃）、第２抵抗部（Ｒ₄ ）は、レギュレータＩＣの、本体基板面積すなわちチップ面積を左右する大きさとなっている。
【０００４】
このような出力分圧抵抗部の第１抵抗部（Ｒ₃ ）は、帯状の複数の各抵抗Ｒ₃₁〜Ｒ_3n（ｎは、２以上の正の整数）が互いに直列となるように電気的に接続されている。さらに、第１抵抗部（Ｒ₃）では、レーザーの照射による加熱によって容易に断線するヒューズが、各抵抗Ｒ₃₁〜Ｒ_3nに対し、それぞれ並列となるように設けられている。上記ヒューズとしては、多結晶シリコン（以下、Poly-Si と称す）、アルミニウム（以下、Alと称す）、またはAl-Si が用いられている。
【０００５】
通常、出力電圧（Ｖ_o ）の設定は、まず、ウェハ段階（複数のチップが基板上に形成された状態）でのテストにて、第１抵抗部（Ｒ₃ ）と、第２抵抗部（Ｒ₄）との接続点におけるＶ_adj （Ｖ_ref ）の電圧値を測定し、続いて、その電圧値に基づき、所望する出力電圧値（Ｖ_o）となるように、以下の式（１）にてＲ₃ 値を計算し〔Ｒ₃ ＝Ｒ₄ ×（Ｖ_o−Ｖ_ref ）／Ｖ_ref …（１）〕、その後、その計算したＲ₃ 値となるようにレーザー加工機によるレーザートリミングによって、Poly-Si 等からなる各ヒューズをそれぞれ加熱してカットつまり断線することにより行われる。
【０００６】
なお、レーザートリミング前では、第１抵抗部（Ｒ₃ ）である各抵抗Ｒ₃₁〜Ｒ_3nに対し、それぞれ並列に接続されている各ヒューズはそれぞれショート状態（導通状態）にあるため、Ｖ_oパッドで、Ｖ_adj （Ｖ_ref ）の電圧値を測定することが可能である。
【０００７】
このように出力電圧値（Ｖ_o ）が設定された、ウェハ段階での各レギュレータＩＣは、各チップにそれぞれ分断され、続いて、それぞれモールドアッセンブリされた後のファイナルテストを行い、仕様の出力電圧値（Ｖ_o）の規格幅から外れるものを不良としている。
【０００８】
ここで、レーザートリミング後に、レギュレータＩＣを、再度、ウェハ段階でのテストに導入しないのは、コスト面を考慮したからである。すなわち、レーザートリミング後に、出力電圧値（Ｖ_o ）をウェハ段階（ウェハ状態）で測定することは、可能であるが、時間がかかりすぎるためコスト面を考慮すると、実質的に不可能である。このことから、レーザートリミングによる出力電圧値（Ｖ_o）の調節は、レーザートリミング前のウェハ段階でのテストのときに、Ｖ_adj （Ｖ_ref ）を測定して行われる。
【０００９】
言い換えると、レーザートリミング後では、ウェハ状態で、最終の出力電圧値（Ｖ_o ）を設定できないため、第１抵抗部（Ｒ₃ ）、第２抵抗部（Ｒ₄ ）については、設定どおり製造されているものとして計算し、レーザー加工機によるレーザートリミングにより電圧調節を行っている。
【００１０】
図４に示すように、このような第１抵抗部２２ａ、第２抵抗部２２ｂの配置は、従来では、配線パターンの設定の容易さにより、熱源ともなるパワートランジスタを含む安定化電源回路２１に対し、隣接すると共に、それぞれ一つの領域に集めて配置されていた。つまり、第１抵抗部２２ａの各抵抗Ｒ₃₁〜Ｒ_3nは、互いに隣り合って平行となるように配置されている。一方、第２抵抗部２２ｂも、各抵抗Ｒ₄₁〜Ｒ_4k（ｋは、２以上の正の整数）からなり、上記各抵抗Ｒ₄₁〜Ｒ_4kが互いに直列に電気的に接続され、かつ、互いに隣り合って平行となるように配置されている。
【００１１】
【発明が解決しようとする課題】
ところが、上記従来では、安定化電源回路２１のプロセスばらつきに起因する出力電圧値（Ｖ_o ）の変動は第１抵抗部２２ａの各ヒューズのトリミングにより調節できるが、第１抵抗部２２ａ、第２抵抗部２２ｂの各抵抗のばらつきがある場合、計算値により出力電圧値（Ｖ_o）を設定しているため、出力電圧値（Ｖ_o ）の精度が悪く、歩留りが劣化するという問題を生じている。
【００１２】
すなわち、近年の超低消費電流型のレギュレータＩＣにおいては、出力電圧値（Ｖ_o ）の高精度化、かつ、低コスト化が求められている。特に、出力電圧値（Ｖ_o ）を高精度化すれば、リチウムイオン電池などの二次電池で動作する携帯機器などでは電池の寿命をできるかぎり延ばすことが可能となる。
【００１３】
従来の技術で述べたとおり、超低消費電流型のレギュレータＩＣは、ＣＭＯＳ構成をとっており、出力電圧値（Ｖ_o ）が、所望値から、基準電圧回路部のプロセスばらつきに起因して変動するが、出力分圧抵抗部をトリミングにより抵抗値の比を調整することで出力電圧値（Ｖ_o）を希望の電圧値に合わせ、上記変動を解消している。
【００１４】
このような出力電圧値（Ｖ_o ）の調整では、トリミング後では、ウェハ状態にて、最終の出力電圧値（Ｖ_o ）を調整できないため、出力分圧抵抗部の各抵抗については設計どおりに製造されているものと仮定して計算し、トリミングにより出力電圧値（Ｖ_o）の調節を行っている。
【００１５】
しかしながら、実際は、抵抗にも、抵抗線幅、コンタクト抵抗値等のプロセス上のばらつきも生じる。第１抵抗部２２ａ、第２抵抗部２２ｂは、それらの抵抗値の比により出力電圧値（Ｖ_o ）を設定するため、１チップ内の各抵抗が同様に、全て例えば＋２％というように、ばらつけば問題ないが、１チップ内での各抵抗のばらつき、つまり変動幅が互いに異なるようにばらつく場合、トリミング後の出力電圧値（Ｖ_o）は計算値とずれてくる。
【００１６】
このため、上記従来では、トリミングにより調節しているにもかかわらず、出力電圧値（Ｖ_o ）の精度が±２％と悪く、また、トリミング後の出力電圧値（Ｖ_o）の測定が、チップのモールド後となるため、モールド後の測定で仕様の範囲内に収まらないものは不良となり、廃棄されるため、モールド後に不良品を廃棄することで、歩留りが劣化すると共に製品コストアップの要因となっているという問題を生じている。
【００１７】
【課題を解決するための手段】
本発明の安定化電源は、以上の課題を解決するために、出力電圧値を安定化して出力するための安定化電源回路が本体基板に設けられ、上記本体基板に、出力電圧値を分圧により調節するための、互いに直列に接続された第１抵抗部と第２抵抗部とが設けられ、上記第１抵抗部は、互いに直列に接続された複数の第１分圧抵抗と、上記各第１分圧抵抗に対し、それぞれ並列に接続され、かつ、電気導電体で加熱により断線するヒューズとを備え、上記各第１分圧抵抗の間の少なくとも一つに、上記第２抵抗部が配置されており、第２抵抗部は、互いに直列に接続された複数の第２抵抗を有し、上記の隣り合う各第１分圧抵抗の各間に、上記第２抵抗がそれぞれ配置されていることを特徴としている。
【００１８】
一般に、第１抵抗部の各第１分圧抵抗と第２抵抗部とを、例えばリソグラフィーによって同時に本体基板上に対し、例えば帯状にそれぞれ作成した場合、作成時の各抵抗線幅、コンタクト抵抗値などのプロセス時（作成時）のばらつきにより、各抵抗値が、それぞれ変動することがある。
【００１９】
ところで、従来では、第１抵抗部と、第２抵抗部とを、それぞれ、一つの領域内に集め、互いに隣り合う位置に形成していたため、第１抵抗部と第２抵抗部との抵抗値の比における、予期しない変動幅が、上記ばらつきをそのまま反映したものとなり、上記変動幅が大きくなって、出力電圧値の精度が悪化するという問題を生じていた。
【００２０】
しかしながら、本発明の構成によれば、隣り合う各第１分圧抵抗の各間に、上記第２抵抗がそれぞれ配置されていることにより、上記ばらつきに起因する、第１抵抗部と第２抵抗部との抵抗値の比における変動幅を、従来より抑制することができる。
【００２１】
この結果、上記構成では、プロセス時（作成時）のばらつきにより、各抵抗値がばらついた場合でも、従来より、そのばらつきの影響を軽減できて、出力電圧値の精度を向上できるから、歩留りが向上し、コストダウンを図れる。
【００２２】
本発明では、本体基板上における、各第１分圧抵抗の占める面積に応じて、各第２抵抗の占める面積が設定されていることが望ましい。
【００２３】
上記構成によれば、各第１分圧抵抗の占める面積に応じて、各第２抵抗の占める面積を設定、例えば各第１分圧抵抗の占める面積と、各第２抵抗の占める面積とを略同一となるように設定することにより、前記ばらつきに起因する、第１抵抗部と第２抵抗部との抵抗値の比における変動幅を抑制することができる。
【００２４】
本発明では、本体基板上における、各第１分圧抵抗の間に対する、各第２抵抗の分布が均一となるように設定されていることが好ましい。
【００２５】
上記構成によれば、各第１分圧抵抗の間に対する、各第２抵抗の分布を均一となるように設定することにより、前記ばらつきに起因する、第１抵抗部と第２抵抗部との抵抗値の比における変動幅を抑制することができる。
【００２６】
本発明においては、安定化電源回路は、出力電圧値を安定に出力するためのパワートランジスタを有していてもよい。また、本発明では、第１抵抗部と第２抵抗部とは、パワートランジスタに近接して配置されていてもよい。
【００２７】
上記構成によれば、パワートランジスタによる熱が第１抵抗部と第２抵抗部とに達して上記第１抵抗部と第２抵抗部の各抵抗値の少なくとも一部が上昇しても、各第１分圧抵抗の間の少なくとも一つに、上記第２抵抗部を配置したことにより、上記熱により抵抗値が上昇しても、第１抵抗部と第２抵抗部との抵抗値の比における変動幅を抑制することができる。
【００２８】
【発明の実施の形態】
本発明の実施の形態について図１ないし図３に基づいて説明すれば、以下の通りである。
本発明の安定化電源としての超低消費電流型のシリーズレギュレータＩＣ（集積回路）は、図２（ａ）に示すように、シリコン等の半導体からなる本体基板１上に、基準電圧回路３（図中ではＶ_ref ）と、エラーアンプ４と、パワートランジスタ５と、定電流源６と、分圧抵抗部２とを有している。
【００２９】
基準電圧回路３は、ツェナーダイオードや抵抗等を用いて安定した基準電圧をエラーアンプ４の−側の入力端子に供給するものである。エラーアンプ４は、上記基準電圧に基づいて、出力電圧値の誤差を検出し、パワートランジスタ５のベース電流を制御することにより、上記出力電圧値を制御するためのオペアンプである。また、上記エラーアンプ４は、Ｖ_c パッドからの駆動電圧により駆動されている。定電流源６は、Ｖ_iパッドから入力される直流を定電流にて基準電圧回路３に供給することで、上記基準電圧を容易に設定するためのものである。
【００３０】
パワートランジスタ５は、Ｖ_i パッドから入力される直流の１次電圧を、エラーアンプ４からの制御電流により、Ｖ_o パッドから出力される安定した出力電圧値に変換して出力するためのものであり、例えばＰchのものが用いられている。このような本体基板１、基準電圧回路３、エラーアンプ４、パワートランジスタ５によって、安定化電源回路が形成されている。
【００３１】
分圧抵抗部２は、出力電圧値（Ｖ_o ）を分圧によって調節するためのものであって、リンドープトPoly-Si 、ボロンドープトPoly-Si などの抵抗膜からなり、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）などのＣＶＤ法を用いてPoly-Si をデポジション（成膜）し、その膜に対し、リンまたはボロンなどの不純物を拡散（ドーピング）させて作成される。
【００３２】
このような分圧抵抗部２は、第１抵抗部（Ｒ₁ ）２ａと、第２抵抗部（Ｒ₂ ）２ｂとを互いに直列に接続して有し、それらの間の接続点（Ｖ_adj）の電圧が、前記エラーアンプ４に供給されて出力電圧値の誤差を検出するようになっており、よって、第１抵抗部（Ｒ₁ ）２ａの他端はＶ_oパッドに接続されている。また、第２抵抗部（Ｒ₂ ）２ｂの他端は、ＧＮＤパッドに接続されている。
【００３３】
このような第１抵抗部（Ｒ₁ ）２ａは、図２（ｂ）に示すように、帯状の複数の各第１分圧抵抗Ｒ₁₁〜Ｒ_1n（ｎは、２以上の正の整数）を、互いに直列となるように電気的に接続されて有している。
【００３４】
さらに、第１抵抗部（Ｒ₁ ）２ａには、各第１分圧抵抗Ｒ₁₁〜Ｒ_1nに対し、それぞれ並列に電気的に接続された、帯状の各ヒューズＨ₁₁〜Ｈ_1nが設けられている。各ヒューズＨ₁₁〜Ｈ_1nは、それぞれ露出しており、よって、各第１分圧抵抗Ｒ₁₁〜Ｒ_1nに対し上層となるように積層されて形成されている。
【００３５】
上記ヒューズとしては、レーザーの照射による加熱によって容易に断線するものが用いられ、例えばPoly-Si 、Al、またはAl-Si が用いられている。このような各ヒューズＨ₁₁〜Ｈ_1nを設けたことにより、レーザートリミングによって、出力電圧値を広範囲にわたり、例えばＶ_o＝１．０Ｖ〜７．０Ｖまで、０．１Ｖきざみの設定が可能となる。
【００３６】
第２抵抗部（Ｒ₂ ）２ｂも、帯状の複数の各第２抵抗Ｒ₂₁〜Ｒ_2k（ｋは、２以上の正の整数）を、互いに直列に電気的に接続して有している。このような各第１分圧抵抗Ｒ₁₁〜Ｒ_1n、各ヒューズＨ₁₁〜Ｈ_1nおよび各第２抵抗Ｒ₂₁〜Ｒ_2kはリソグラフィー技術により容易に形成することができる。
【００３７】
また、各第１分圧抵抗Ｒ₁₁〜Ｒ_1n、各ヒューズＨ₁₁〜Ｈ_1n、および各第２抵抗Ｒ₂₁〜Ｒ_2kは、図１に示すように、互いに隣り合って互いに平行に、かつ、上記三者の長手方向の両端部が互いに揃うように、それぞれ形成されている。これにより、各第１分圧抵抗Ｒ₁₁〜Ｒ_1nおよび各第２抵抗Ｒ₂₁〜Ｒ_2kを最密にて配置して形成できて、それらの、本体基板１上での占有面積を極小化できる。
【００３８】
そして、上記各第１分圧抵抗Ｒ₁₁〜Ｒ_1nの間の少なくとも一つに、上記第２抵抗部（Ｒ₂ ）２ｂが配置されている。具体的には、複数の各第２抵抗Ｒ₂₁〜Ｒ_2kを、上記の隣り合う各第１分圧抵抗Ｒ₁₁〜Ｒ_1nの各間に、それぞれ配置するように、各第１分圧抵抗Ｒ₁₁〜Ｒ_1nおよび各第２抵抗Ｒ₂₁〜Ｒ_2kを互いに配線して接続している。
【００３９】
言い換えると、本発明では、本体基板１上における、各第１分圧抵抗Ｒ₁₁〜Ｒ_1nの占める面積に応じて、各第２抵抗Ｒ₂₁〜Ｒ_2kの占める面積が、より好ましくは同程度の面積となるように設定されている。また、本発明では、本体基板１上における、各第１分圧抵抗Ｒ₁₁〜Ｒ_1nの間に対する、各第２抵抗Ｒ₂₁〜Ｒ_2kの分布が均一となるように設定されている。
【００４０】
このようなレギュレータＩＣでは、レーザートリミング前のウェハ段階でのテストで、接続点（Ｖ_adj ）の電圧をＶ_o パッドを介して測定して、式（２）〔Ｒ₁＝Ｒ₂ ×（Ｖ_o −Ｖ_ref ）／Ｖ_ref …（２）〕に基づいて、必要な第１抵抗部（Ｒ₁）２ａの抵抗値を計算し、その計算値に基づいてレーザー加工機による、各ヒューズＨ₁₁〜Ｈ_1nに対するレーザートリミングによって、出力電圧値を調節して、所望する出力電圧値が得られる。
【００４１】
その上、上述したように各第１分圧抵抗Ｒ₁₁〜Ｒ_1nからなる第１抵抗部（Ｒ₁ ）２ａおよび第２抵抗部（Ｒ₂ ）２ｂを、できるかぎり交互となるように、つまり、それらの相互間にそれぞれ配置することにより、チップ上での抵抗線幅、コンタクト抵抗値等のばらつき（製造時の）による抵抗ばらつきに起因する分圧比の変動幅を抑制でき、たとえ、レーザートリミング前のウェハ段階でのテストで、レーザートリミングによって、出力電圧値を調節しても、従来より精度のよい出力電圧値が得られる。
【００４２】
例えば、Ｖ_adj ＝１Ｖ、Ｒ₂ ＝１ＭΩとして、出力電圧値としてのＶ_o ＝３Ｖを設定する場合、Ｒ₁＝２ＭΩとする必要がある。ここで、各第１分圧抵抗Ｒ₁₁〜Ｒ_1nおよび各第２抵抗Ｒ₂₁〜Ｒ_2kについて、１本当たり５０ｋΩの抵抗を用いたとすると、Ｒ₂として、５０ｋΩ×２０本、Ｒ₁ として、５０ｋΩ×４０本必要となる。
【００４３】
図３に示したように、それぞれ隣の抵抗値が０．０２％ずれた場合、従来の配置では、Ｖ_o ＝３．０１２Ｖとなるのに対して、本発明の配置では、Ｖ_o＝３．０００６Ｖとなり、さらに、それぞれ隣の抵抗値が０．０５％ずれた場合、従来の配置では、Ｖ_o ＝３．０３０２Ｖとなるのに対して、本発明の配置では、Ｖ_o＝３．００１５Ｖとの結果となり、かなり改善されたことが分かる。
【００４４】
また、出力電圧値Ｖ_o ＝３．２Ｖで使用する機器の場合、従来では、Ｖ_o ＝３．２Ｖ±０．０６４Ｖ（Ｖ_o ±２％）となるところを、本発明では、Ｖ_o＝３．２Ｖ±０．０３２〜０．０４８Ｖ（Ｖ_o ±１％〜±１．５％）と設定可能となるので、Ｖ_i パッドへの供給源として電池を用いたときに、最大約３２ｍＶ分の電圧降下分が有用となる。
【００４５】
これにより、このようなレギュレータＩＣにおける、出力電圧値（Ｖ_o ）の高精度化によって、無用な電圧降下分が抑制されるので、リチウムイオン電池などの二次電池で動作する携帯機器などでは電池の寿命をできるかぎり延ばすことが可能となる。
【００４６】
また、従来と同じ、Ｖ_o ＝３．２Ｖ±２％に仕様を設定すれば、精度が向上した分、モールド状態でテストしても、不良となる割合が減るため、歩留りが向上し、製品のコストダウンが図れる。
【００４７】
その上、上記のように各第１分圧抵抗Ｒ₁₁〜Ｒ_1nおよび各第２抵抗Ｒ₂₁〜Ｒ_2kの配置を交互とすることにより、パワートランジスタ５のアンバランスによる、出力電圧値への影響を軽減できる。
【００４８】
例えば、プロセス（製造上）のばらつきにより、パワートランジスタ５のどこかに電流が集中する場所がある場合、図１や図３に示すように配置に設定すれば、パワートランジスタ５のばらつき特性の影響を、従来の図４の配置と比較して軽減可能である。従来では、パワートランジスタ５のＡ部に電流が集中すると、抵抗の温度特性により、Ａ部付近の、第１抵抗部の抵抗値が上昇し、よって、出力電圧値が上昇する。
【００４９】
このように本発明では、出力電流依存特性の向上が図れると共に、パワートランジスタ５に近接して、第１抵抗部（Ｒ₁ ）２ａと、第２抵抗部（Ｒ₂ ）２ｂとを配置することができて、設計上の自由度を向上できる。
【００５０】
なお、上記では、安定化電源として、トランジスタ式のシリーズレギュレータを例に挙げたが、本発明は、トリミングにより出力電圧値を調整するものであれば、特に限定されるものではなく、例えばチョッパ式のレギュレータや、交流安定化電源にも適用可能である。
【００５１】
【発明の効果】
本発明の安定化電源は、以上のように、出力電圧値を安定化して出力するための安定化電源回路が本体基板に設けられ、上記本体基板に、出力電圧値を分圧により調節するための、第１抵抗部と第２抵抗部とが互いに直列に接続されて設けられ、上記第１抵抗部は、互いに直列に接続された複数の第１分圧抵抗と、上記各第１分圧抵抗に対し、それぞれ並列に接続され、かつ、電気導電体で加熱により断線するヒューズとを備え、上記各第１分圧抵抗の間の少なくとも一つに、上記第２抵抗部が配置されており、第２抵抗部は、互いに直列に接続された複数の第２抵抗を有し、上記の隣り合う各第１分圧抵抗の各間に、上記第２抵抗がそれぞれ配置されている構成である。
【００５２】
それゆえ、上記構成は、隣り合う各第１分圧抵抗の各間に、上記第２抵抗がそれぞれ配置されていることにより、上記ばらつきに起因する、第１抵抗部と第２抵抗部との抵抗値の比における変動幅を、従来より抑制することができる。
【００５３】
この結果、上記構成では、プロセス時（作成時）のばらつきにより、各抵抗値がばらついた場合でも、従来より、そのばらつきの影響を軽減できて、出力電圧値の精度を向上できるから、歩留りが向上し、コストダウンを図れるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の安定化電源の概略説明図である。
【図２】上記安定化電源の説明図であり、（ａ）は上記安定化電源のブロック図であり、（ｂ）は上記安定化電源における分圧抵抗部の回路図である。
【図３】上記安定化電源の一変形例を示す概略説明図である。
【図４】従来の安定化電源の概略説明図である。
【符号の説明】
１本体基板
２分圧抵抗部
２ａ第１抵抗部
２ｂ第２抵抗部
３基準電圧回路（安定化電源回路）
４エラーアンプ（安定化電源回路）
５パワートランジスタ（安定化電源回路）

Claims

出力電圧を安定化して出力するための安定化電源回路が本体基板に設けられ、上記本体基板に、出力電圧を分圧により調節するための、第１抵抗部と第２抵抗部とが互いに直列に接続されて設けられ、
上記第１抵抗部は、互いに直列に接続された複数の第１分圧抵抗と、上記各第１分圧抵抗に対し、それぞれ並列に接続され、かつ、電気導電体で加熱により断線するヒューズとを備え、
上記各第１分圧抵抗の間の少なくとも一つに、上記第２抵抗部が配置されており、
第２抵抗部は、互いに直列に接続された複数の第２抵抗を有し、
上記の隣り合う各第１分圧抵抗の各間に、上記第２抵抗がそれぞれ配置されていることを特徴とする安定化電源。
本体基板上における、各第１分圧抵抗の占める面積に応じて、各第２抵抗の占める面積が設定されていることを特徴とする請求項１記載の安定化電源。
本体基板上における、各第１分圧抵抗の間に対する、各第２抵抗の分布が均一となるように設定されていることを特徴とする請求項２記載の安定化電源。
安定化電源回路は、出力電圧を安定に出力するためのパワートランジスタを有していることを特徴とする請求項１ないし３の何れか一項に記載の安定化電源。
第１抵抗部と第２抵抗部とは、パワートランジスタに近接して配置されていることを特徴とする請求項４記載の安定化電源。