JP3555333B2

JP3555333B2 - Method for manufacturing semiconductor device

Info

Publication number: JP3555333B2
Application number: JP13705596A
Authority: JP
Inventors: 利章白岩
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-30
Filing date: 1996-05-30
Publication date: 2004-08-18
Anticipated expiration: 2016-05-30
Also published as: JPH09320980A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、セルフアラインコンタクト構造を高信頼性をもって形成する工程を有する、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ等の半導体装置の高集積度化、高性能化が進展するに伴い、ゲート電極や接続孔等のデザインルールもクォータミクロンあるいはそれ以下に縮小されつつある。かかる半導体装置においては、高集積度化に付随する各種問題点を回避するために、多層配線における層間接続構造においても、レイアウト上あるいはプロセス上に多数の工夫が採り込まれている。
【０００３】
その一例として、リソグラフィ時における露光装置のアライメントずれと寸法偏差の問題がある。現在の露光装置においては、マスクアライメント時の位置合わせ精度ずれは、ステッパで８０ｎｍ、スキャンタイプのもので５０ｎｍと言われている。このため、例えば複数のゲート電極間への微細なコンタクトホール形成が困難となりつつある。
【０００４】
この問題を解決するために案出された方法が、セルフアラインコンタクト（ＳｅｌｆＡｌｉｇｎｅｄＣｏｎｔａｃｔ）技術である。セルフアラインコンタクトは、ゲート電極等の側面にサイドウォールスペーサおよびエッチングストッパ層を形成しておくことにより、複数のゲート電極間の半導体基板の不純物拡散層等に臨む接続孔を、自己整合的に開口する方法である。セルフアラインコンタクトの採用により、微細な開口を有するレジストマスクを接続孔開口予定部に厳密に位置合わせする工程は不要となる。また位置合わせマージンも不要となるので、半導体チップやセル面積の縮小も可能となる。
【０００５】
従来のセルフアラインコンタクトの製造方法の概略を、図５および図６を参照して説明する。
まず図５（ａ）に示すように、シリコン等の半導体基板１上にゲート絶縁膜２、ゲート電極３およびオフセット絶縁膜４を順次形成する。
つぎに酸化シリコン等によるサイドウォール形成層（図示せず）を全面に堆積し、これを全面エッチバックして図５（ｂ）に示すようにサイドウォールスペーサ５をゲート電極３およびオフセット絶縁膜４の側面に残し、さらに全面にＳｉ_３Ｎ_４等のエッチングストッパ層６をコンフォーマルに形成する。なおサイドウォールスペーサ５の形成工程の前後に、半導体基板１に不純物拡散層（図示せず）を形成する。
この後図５（ｃ）に示すように、酸化シリコン等の層間絶縁膜７を全面に形成し、さらにセルフアラインコンタクト開口用のレジストマスク８をパターニングする。レジストマスク８パターニングの露光時の正確な位置合わせは、さほど厳密性を必要としない。
さらに図６（ｄ）に示すように、レジストマスク８をエッチングマスクとして層間絶縁膜７を異方性エッチングする。この際、対Ｓｉ_３Ｎ_４選択比の高いエッチング条件を採用し、エッチングストッパ層６上でエッチングを停止させる。
この後、図６（ｅ）に示すように、露出したエッチングストッパ層６をウェットエッチングやイオン性の弱いドライエッチング等で除去し、半導体基板１の不純物拡散層に臨むセルフアラインコンタクトホール９を完成する。
【０００６】
エッチングストッパ層６を除去して完成したセルフアラインコンタクトホール９部分の概略平面図を図６（ｅ）に示す。セルフアラインコンタクトホール９の底部の開口は、サイドウォールスペーサ５により自己整合的に規制された位置と幅を有し、リソグラフィの解像限界以下の微小な開口幅とすることも可能である。
【０００７】
【発明が解決しようとする課題】
セルフアラインコンタクトプロセスにおける技術的キーポイントは、エッチングストッパ層となるＳｉ_３Ｎ_４に対する選択比の高いＳｉＯ_２エッチング条件の採用である。この選択比が不充分であると、エッチングストッパ層がエッチング除去され、エッチングストッパ層から露出したサイドウォールスペーサやオフセット絶縁膜が膜減りし、この結果コンタクトプラグ／ゲート電極間の耐圧の低下や、短絡等の不具合が生じる。
【０００８】
ＳｉＯ_２／Ｓｉ_３Ｎ_４間のエッチング選択比を高める方法として、例えば第４１回応用物理学関係連合講演会（１９９４年春季年会）講演予稿集ｐ５３７、講演番号２９ｐ−ＺＦ−２に報告されているように、ＣＦ系のエッチングガスにＣＯを添加した混合ガスを用いる方法がある。これはＳｉＯ_２の異方性エッチングにおけるイオン性はある程度抑制し、主としてＳｉ_３Ｎ_４上にカーボンリッチなＣＦ系ポリマによる保護膜を堆積し、ＳｉＯ_２のエッチングレートの低下は高密度プラズマエッチング装置を採用することにより選択比を得る方法である。
【０００９】
しかしながら、セルフアラインコンタクトの異方性エッチングにおいては、サイドウォールスペーサ５の上部肩部のエッチングストッパ層６のエッチングレートが、平坦部のエッチングストッパ層６のエッチングレートに比較して大きい、すなわち選択比が小さいという特異的な問題がある。これは、異方性エッチングのためにイオンの垂直入射性を高めると、サイドウォールスペーサ５上部肩部に堆積すべきＣＦ系ポリマが、優先的にスパッタリング除去されるためである。この原因は、イオンによるスパッタリング効率は、イオン入射角が４０〜６０°で最大となるためとされる。
サイドウォールスペーサ５上部肩部上のエッチングストッパ層６部分での選択比を向上するため、異方性エッチングにおけるイオンモード性を弱めたり、過度のポリマ堆積を形成すると、高アスペクト比のコンタクトホール底部でエッチングが停止するという問題が新たに発生する。
【００１０】
本発明は上述したセルフアラインコンタクト形成工程を含む半導体装置の製造方法における、これら従来技術の問題点を解決することをその課題とする。すなわち本発明の課題は、エッチングストッパ層としてＳｉ_３Ｎ_４を用いたセルフアラインコンタクト加工を含む半導体装置の製造方法において、ＳｉＯ_２／Ｓｉ_３Ｎ_４間の選択比を向上し、かつスループットの高い異方性エッチングが可能な半導体装置の製造方法を提供することである。
また本発明の別の課題は、絶縁耐圧の低下や短絡等の虞れのない、信頼性の高いセルフアラインコンタクト構造を有する半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明は上述した技術的課題を達成するためになされたものである。
すなわち本発明の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を介して複数のゲート電極を形成する工程、
このゲート絶縁膜上および複数のゲート電極上全面に、サイドウォール形成層を形成する工程、
サイドウォール形成層を異方性エッチングして、先の複数のゲート電極側面にサイドウォールスペーサを形成する工程、
全面にエッチングストッパ層を形成する工程、
このエッチングストッパ層上に層間絶縁膜を形成する工程、
この層間絶縁膜上に、先の複数のゲート電極間の半導体基板およびサイドウォールスペーサに臨む開口部を有するレジストマスクを形成する工程、
このレジストマスクをエッチングマスクとして、少なくとも層間絶縁膜を異方性エッチングし、セルフアラインコンタクトホールを開口する工程
を有する半導体装置の製造方法において、
このセルフアラインコンタクトホールの、レジストマスクの厚さをも含めたアスペクト比は、
サイドウォールスペーサ上部肩部分において、略２以上４．５以下であることを特徴とするものである。
【００１２】
本発明の半導体装置の製造方法の一実施態様においては、このレジストマスクの開口平面形状は、複数の開口を有していてもよい。
また本発明の半導体装置の製造方法においては、エッチングストッパ層は、窒化シリコン層を含むとともに、層間絶縁膜は、酸化シリコン層を含む場合に好ましく適用することができる。
【００１３】
つぎに作用の説明に移る。
本発明者は、セルフアラインコンタクトの異方性エッチングにおけるキーポイントとなる、ＳｉＯ_２／Ｓｉ_３Ｎ_４間の選択比について鋭意検討を進めた結果、ガス種の選択等のエッチン条件の他に、セルフアラインコンタクトホール部分でのレジストマスクの厚さを含めた実質的なアスペクト比が、選択比に大きく影響することを見出した。この関係を図４を参照して説明する。
【００１４】
図４はセルフアラインコンタクト開口時のＳｉＯ_２／Ｓｉ_３Ｎ_４間の選択比と、アスペクト比の関係を示すグラフである。エッチングは、マグネトロンＲＩＥ装置を採用し、エッチングガスはＣＦ系ガスとしてＣ_４Ｆ_８と、ＣＯを含む混合ガスを用いた。またここで言うアスペクト比とは、セルフアラインコンタクトホール９のサイドウォールスペーサ５の上部肩部分（図４の点線円で囲った部分Ｓ）からレジストマスク８の表面までの距離ｈの値を、レジストマスク８の開口幅ａの値で除した、ｈ／ａの値である。
【００１５】
図４のグラフから明らかなように、アスペクト比が略２以上４．５以下の範囲で、エッチング選択比２０以上を達成できることが判る。かかる高選択比条件を用いれば、Ｓ部分のエッチングストッパ層６がエッチオフされる前に、セルフアラインコンタクトホール９底部の層間絶縁膜７を残渣なく除去することが充分可能である。
このアスペクト比ｈ／ａの値の制御は、レジストマスク８の開口径ａ、厚さ、あるいは層間絶縁膜の厚さ等の設計により可能である。またデバイス構造の関係から、アスペクト比が２未満とならざるを得ない場合がある。この場合にはレジストマスク８の開口平面形状を複数とし、開口径ａを縮小することにより実質的なアスペクト比を略２以上４．５以下の範囲に制御すればよい。
【００１６】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明に供した図５および図６中と同様の構成部分には、同一の参照符号を付すものとする。
【００１７】
実施例１
本実施例は、レジストマスクの開口平面形状を単一の開口とし、レジストマスクの厚さを制御することによりアスペクト比を制御し、ＳｉＯ_２／Ｓｉ_３Ｎ_４間の選択比を向上した例であり、これを図１参照して説明する。
【００１８】
本実施例で採用した被処理基板の構造は、基本的には従来例の説明に供した図５（ｃ）で示したものと同様である。すなわち、本実施例で採用した被処理基板は図１（ａ）に示すように、例えばシリコン等の半導体基板１上に熱酸化により１０ｎｍの厚さに形成されたゲート絶縁膜２、ｎ^＋多結晶シリコンからなる５００ｎｍの厚さの複数のゲート電極３、ＳｉＯ_２からなる５００ｎｍの厚さのオフセット絶縁膜４、ゲート電極３およびオフセット酸化膜４の側面に形成された幅２５０ｎｍの厚さのＳｉＯ_２からなるサイドウォールスペーサ５、全面に減圧ＣＶＤにより形成された、Ｓｉ_３Ｎ_４からなる５０ｎｍの厚さのエッチングストッパ層６、全面に形成されたＳｉＯ_２やＰＳＧ等からなる層間絶縁膜７、そして例えば１．２μｍの厚さに形成されたセルフアラインコンタクト開口用のレジストマスク８からなるものである。このレジストマスクには、サイドウォールスペーサ５およびサイドウォールスペーサ５間の半導体基板１に臨む例えば０．８μｍ径の単一の開口がパターニングされている。このレジストマスク８パターニングの露光時の正確な位置合わせは、さほど厳密性を必要としない。
層間絶縁膜７の厚さは、例えばオフセット絶縁膜４上の平坦部で８００ｎｍであり、その表面はリフロー熱処理や化学的機械研磨等により平坦化されていてもよい。また複数の隣接するゲート電極３間の距離は例えば８５０ｎｍである。
【００１９】
かかる構造の被処理基板を、マグネトロンＲＩＥ装置により下記エッチン条件により２段階エッチングして、図１（ｂ）に示すようにセルフアラインコンタクトホール９を形成した。

【００２０】
本実施例で採用した被処理基板は、レジストマスク８の厚さを１．２μｍと比較的厚く形成することにより、セルフアラインコンタクトホール９のアスペクト比は、サイドウォールスペーサ６肩部上部において、レジストマスク８の厚さを含めて、２．５となるように設計してある。したがって、この部分でのＳｉＯ_２／Ｓｉ_３Ｎ_４間のエッチング選択比は、図４のグラフから明らかなように最も高い領域である。
【００２１】
このため、第１段エッチングにおいて最もスパッタアウトされ易いサイドウォールスペーサ５の肩部上部においても、エッチングストッパ層６が消失する不具合は発生せず、したがってサイドウォールスペーサ５やオフセット絶縁膜４が膜減りすることもない。第２段エッチングを終了し、レジストマスク８を剥離した後のセルフアラインコンタクトホール９部分の平面形状を図１（ｃ）に示す。セルフアラインコンタクトホール９底面には、半導体基板１とサイドウォールスペーサ５が露出している。
この後、常法に準じて図示しないコンタクトプラグや上層配線を形成する。
【００２２】
本実施例によれば、単一の開口平面形状のレジストマスクの厚さを最適化することにより、ＳｉＯ_２／Ｓｉ_３Ｎ_４間のエッチング選択比を高め、形状に優れたセルフアラインコンタクトホールを有する半導体装置を製造することが可能である。
【００２３】
実施例２
本実施例は、レジストマスクの開口平面形状を複数の長円形状の開口とすることによりアスペクト比を制御し、ＳｉＯ_２／Ｓｉ_３Ｎ_４間の選択比を向上した例であり、これを図２参照して説明する。
【００２４】
本実施例で採用した図２（ａ）に示す被処理基板の構造は、基本的には従来例の説明に供した図５（ｃ）で示したものと同様である。すなわち、シリコン等の半導体基板１上に熱酸化により１０ｎｍの厚さに形成されたゲート絶縁膜２、ｎ^＋多結晶シリコンからなる５００ｎｍの厚さの複数のゲート電極３、ＳｉＯ_２からなる３００ｎｍの厚さのオフセット絶縁膜４、ゲート電極３およびオフセット酸化膜４の側面に形成された幅２００ｎｍの厚さのＳｉＯ_２からなるサイドウォールスペーサ５、全面に減圧ＣＶＤにより形成された５０ｎｍの厚さのエッチングストッパ層６、全面に形成されたＳｉＯ_２やＰＳＧ等により形成された層間絶縁膜７、そして例えば０．５μｍの厚さに形成されたセルフアラインコンタクト開口用のレジストマスク８からなるものである。このレジストマスク８には、サイドウォールスペーサ５およびサイドウォールスペーサ５間の半導体基板１に臨む、例えば０．８μｍ×０．３μｍ径の２つの長円形開口が平行にパターニングされており、２つの開口間のスリットは０．２μｍとなっている。かかる形状のレジストマスクは、例えば化学増幅レジストとエキシマレーザリソグラフィにより形成することができる。このレジストマスク８パターニングの露光時の正確な位置合わせは、さほど厳密性を必要としない。
層間絶縁膜７の厚さは、例えばオフセット絶縁膜４上の平坦部で４００ｎｍである。また複数の隣接するゲート電極３間の距離は１．０μｍである。
【００２５】
かかる構造の被処理基板を、マグネトロンＲＩＥ装置により下記エッチン条件により２段階エッチングした。

【００２６】
本実施例で採用した被処理基板は、レジストマスク８の開口形状を複数に分割することにより、レジストマスク８の厚さを含めたセルフアラインコンタクトホール９開口の短径方向のアスペクト比は、サイドウォールスペーサ５の肩部上部において３．０となるように設計してある。したがって、この部分でのＳｉＯ_２／Ｓｉ_３Ｎ_４間のエッチング選択比は図４のグラフから明らかなように、最も高い値を示す。
【００２７】
このため、第１段エッチングにおいて最もスパッタアウトされ易いサイドウォールスペーサ５の肩部上部においても、エッチングストッパ層６が消失する不具合は発生せず、したがってサイドウォールスペーサ５やオフセット絶縁膜４が膜減りすることもない。第１段エッチング終了後のセルフアラインコンタクトホール９部分の形状を図２（ｂ）に示す。この後イオンモードの弱い第２段エッチングでエッチングストッパ層６を除去し、さらにレジストマスク８を剥離してセルフアラインコンタクトホール９を完成した。セルフアラインコンタクトホール９部分の平面形状を図２（ｃ）に示す。長円形の２つのセルフアラインコンタクトホール底面には、半導体基板１とサイドウォールスペーサ５が露出している。
【００２８】
この後常法に準じて図示しないコンタクトプラグや上層配線を形成する。セルフアラインコンタクトホール９にはスリット状の層間絶縁膜７のピラーが残るが、コンタクトプラグや上層配線の形成時のステップカバレッジに支障を来さない限り、このまま残しておいてよい。また別途等方性エッチング等により除去してからコンタクトプラグや上層配線を形成してもよい。
【００２９】
本実施例によれば、レジストマスクの開口平面形状を複数の長円形に分割することにより、ＳｉＯ_２／Ｓｉ_３Ｎ_４間のエッチング選択比を高め、形状に優れたセルフアラインコンタクトホールを有する半導体装置を製造することが可能である。
【００３０】
実施例３
本実施例は、レジストマスクの開口平面形状を同心円状の開口とすることによりアスペクト比を制御し、ＳｉＯ_２／Ｓｉ_３Ｎ_４間の選択比を向上した例であり、これを図３参照して説明する。
【００３１】
本実施例で採用した図３（ａ）に示す被処理基板の構造は、基本的には従来例の説明に供した図５（ｃ）で示したものと同様である。すなわち、シリコン等の半導体基板１上に熱酸化により１０ｎｍの厚さに形成されたゲート絶縁膜２、ｎ^＋多結晶シリコンからなる５００ｎｍの厚さの複数のゲート電極３、ＳｉＯ_２からなる３００ｎｍの厚さのオフセット絶縁膜４、ゲート電極３およびオフセット酸化膜４の側面に形成された幅２００ｎｍの厚さのＳｉＯ_２からなるサイドウォールスペーサ５、全面に減圧ＣＶＤにより形成された５０ｎｍの厚さのエッチングストッパ層６、全面に形成されたＳｉＯ_２やＰＳＧ等により形成された層間絶縁膜７、そして例えば０．５μｍの厚さに形成されたセルフアラインコンタクト開口用のレジストマスク８からなるものである。
【００３２】
このレジストマスク８は、図３（ｂ）に示す開口平面形状に示すように、サイドウォールスペーサ５およびサイドウォールスペーサ５間の半導体基板１に望む例えば直径０．８μｍの円形の開口を有し、同心円状に直径０．２μｍのレジストピラー８ａが形成されている。したがって、同心円状のレジストマスク８開口幅は０．３μｍである。かかる形状のレジストマスクも、例えば化学増幅レジストとエキシマレーザリソグラフィにより形成することができる。このレジストマスク８パターニングの露光時の正確な位置合わせは、さほど厳密性を必要としない。
層間絶縁膜７の厚さは、例えばオフセット絶縁膜４上の平坦部で４００ｎｍである。また複数の隣接するゲート電極３間の距離は１．０μｍである。
【００３３】
かかる構造の被処理基板を、マグネトロンＲＩＥ装置により下記エッチン条件により２段階エッチングして、図３（ｃ）に示すようにセルフアラインコンタクトホール９を形成した。

【００３４】
本実施例で採用した被処理基板は、レジストマスク８の開口形状を同心円状とすることにより、レジストマスク８の厚さを含めたセルフアラインコンタクトホール９の半径方向のアスペクト比は、サイドウォールスペーサ５の肩部上部において３．０となるように設計してある。したがって、この部分でのＳｉＯ_２／Ｓｉ_３Ｎ_４間のエッチング選択比は図４のグラフから明らかなように最も高い値を示す。
【００３５】
このため、第１段エッチングにおいて最もスパッタアウトされ易いサイドウォールスペーサ５の肩部上部においても、エッチングストッパ層６が消失する不具合は発生せず、したがってサイドウォールスペーサ５やオフセット絶縁膜４が膜減りすることもない。
この後、第２段エッチングでエッチングストッパ層６を除去後、レジストマスク８を剥離し、常法に準じて図示しないコンタクトプラグや上層配線を形成する。セルフアラインコンタクトホール９に円形の層間絶縁膜７のピラーが残るが、コンタクトプラグや上層配線の形成時のステップカバレッジに支障を来さない限り、このまま残しておいてよい。また別途等方性エッチング等により除去してからコンタクトプラグや上層配線を形成してもよい。
【００３６】
本実施例によれば、レジストマスクの開口平面形状を同心円状とすることにより、ＳｉＯ_２／Ｓｉ_３Ｎ_４間のエッチング選択比を高め、形状に優れたセルフアラインコンタクトホールを有する半導体装置を製造することが可能である。
【００３７】
以上、本発明を３例の実施例により詳細に説明したが、本発明はこれら実施例に何ら限定されるものではない。すなわち、実施例におけるレジストマスクや層間絶縁膜の厚さ、レジストマスクの開口径やその形状等は、サイドウォールスペーサの肩部上部において略２以上４．５以下となるように設計すればよく、実施例の形状に限定されない。
またサイドウォールスペーサとエッチングストッパ層を共用するセルフアラインコンタクト構造、すなわち、サイドウォールスペーサをＳｉ_３Ｎ_４により形成する場合にも本発明を適用することができる。
また本発明の技術的思想を敷衍すれば、複数のゲート電極間のセルフアラインコンタクトに限らず、例えばゲート電極とＬＯＣＯＳ間の半導体基板に望むセルフアラインコンタクトの形成にも適用できることは自明である。
またプラズマエッチング方法や装置等も各種変更が可能である。特にプラズマエッチング装置としてはＥＣＲプラズマエッチング装置、誘導結合プラズマエッチング装置やヘリコン波プラズマエッチング装置等、イオン密度の高いプラズマを発生しうるエッチング装置を使用することが均一性、低ダメージあるいはスループットの観点から好ましい。
【００３８】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、エッチングストッパ層を利用したセルフアラインコンタクトホール加工において、層間絶縁膜とエッチングストッパ層とのエッチング選択比が向上できる。エッチング選択比を過剰のポリマ堆積に依存する必要がないので、エッチングレート減少によるスループット低下の虞れもない。
これにより、サイドウォールスペーサやオフセット絶縁膜のエッチングが防止され、ゲート電極とコンタクトプラグ間の距離を充分に確保できるので、絶縁耐圧が向上し、信頼性の高い高集積化された半導体装置の製造方法を提供することが可能となった。
【図面の簡単な説明】
【図１】本発明を適用した実施例１の工程を、その工程順に説明する概略断面図および平面図である。
【図２】本発明を適用した実施例２の工程を、その工程順に説明する概略断面図および平面図である。
【図３】本発明を適用した実施例３の工程を、その工程順に説明する概略断面図および平面図である。
【図４】レジストマスクを含めたアスペクト比と、ＳｉＯ_２／Ｓｉ_３Ｎ_４間のエッチング選択比を示すグラフである。
【図５】一般的なセルフアラインコンタクトの形成工程の、前半の工程を示す概略断面図である。
【図６】一般的なセルフアラインコンタクトの形成工程の、後半の工程を示す概略断面図および平面図である。
【符号の説明】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、４…オフセット絶縁膜、５…サイドウォールスペーサ、６…エッチングストッパ層、７…層間絶縁膜、８…レジストマスク、８ａ…レジストピラー、９…セルフアラインコンタクトホール、Ｓ…サイドウォールスペーサの肩部上部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a step of forming a self-aligned contact structure with high reliability.
[0002]
[Prior art]
With the progress of higher integration and higher performance of semiconductor devices such as LSIs, design rules for gate electrodes, connection holes, and the like have been reduced to quarter microns or less. In such a semiconductor device, in order to avoid various problems associated with higher integration, a number of devices have been adopted in the layout or process of the interlayer connection structure in the multilayer wiring.
[0003]
As one example, there are problems of misalignment and dimensional deviation of the exposure apparatus during lithography. In the current exposure apparatus, it is said that the alignment accuracy deviation at the time of mask alignment is 80 nm for a stepper and 50 nm for a scan type. For this reason, for example, it is becoming difficult to form fine contact holes between a plurality of gate electrodes.
[0004]
A method devised to solve this problem is a self-aligned contact (Self Aligned Contact) technique. In the self-aligned contact, by forming a sidewall spacer and an etching stopper layer on the side surface of the gate electrode or the like, a connection hole facing the impurity diffusion layer of the semiconductor substrate between the plurality of gate electrodes is opened in a self-aligned manner. How to The use of the self-aligned contact eliminates the need for a step of strictly aligning a resist mask having a fine opening with a planned opening of a connection hole. In addition, since an alignment margin is not required, the area of the semiconductor chip and the cell can be reduced.
[0005]
An outline of a conventional method for manufacturing a self-aligned contact will be described with reference to FIGS.
First, as shown in FIG. 5A, a gate insulating film 2, a gate electrode 3, and an offset insulating film 4 are sequentially formed on a semiconductor substrate 1 such as silicon.
Next, a sidewall forming layer (not shown) made of silicon oxide or the like is deposited on the entire surface, and the entire surface is etched back to form a sidewall spacer 5 as shown in FIG. , And an etching stopper layer 6 of Si ₃ N ₄ or the like is formed conformally on the entire surface. Before and after the step of forming the sidewall spacers 5, an impurity diffusion layer (not shown) is formed in the semiconductor substrate 1.
Thereafter, as shown in FIG. 5C, an interlayer insulating film 7 such as silicon oxide is formed on the entire surface, and a resist mask 8 for opening a self-aligned contact is patterned. Precise alignment at the time of exposure of the resist mask 8 patterning does not require much strictness.
Further, as shown in FIG. 6D, the interlayer insulating film 7 is anisotropically etched using the resist mask 8 as an etching mask. At this time, the etching is stopped on the etching stopper layer 6 by employing an etching condition having a high selectivity to Si ₃ N ₄ .
Thereafter, as shown in FIG. 6 (e), the exposed etching stopper layer 6 is removed by wet etching or dry etching with weak ionicity to complete a self-aligned contact hole 9 facing the impurity diffusion layer of the semiconductor substrate 1. I do.
[0006]
FIG. 6E is a schematic plan view of a portion of the self-aligned contact hole 9 completed by removing the etching stopper layer 6. The opening at the bottom of the self-aligned contact hole 9 has a position and width regulated in a self-aligned manner by the sidewall spacers 5, and can be a small opening width equal to or smaller than the resolution limit of lithography.
[0007]
[Problems to be solved by the invention]
A technical key point in the self-aligned contact process is the use of SiO ₂ etching conditions having a high selectivity to Si ₃ N _{4 serving as} an etching stopper layer. If the selectivity is insufficient, the etching stopper layer is etched away, and the side wall spacer and the offset insulating film exposed from the etching stopper layer are reduced in film thickness. As a result, the breakdown voltage between the contact plug / gate electrode is reduced, Problems such as short circuits occur.
[0008]
As a method of increasing the etching selectivity between SiO ₂ / Si ₃ N ₄ , for example, it is reported in the 41st Joint Lecture on Applied Physics (Spring Annual Meeting, 1994), p537, Lecture No. 29p-ZF-2. As described above, there is a method of using a mixed gas obtained by adding CO to a CF-based etching gas. This suppresses ionicity in anisotropic etching of SiO ₂ to some extent, deposits a protective film mainly of carbon-rich CF-based polymer on Si ₃ N ₄ , and reduces the etching rate of SiO _{2 by} a high-density plasma etching apparatus. Is a method of obtaining the selectivity by adopting
[0009]
However, in the anisotropic etching of the self-aligned contact, the etching rate of the etching stopper layer 6 at the upper shoulder of the side wall spacer 5 is larger than the etching rate of the etching stopper layer 6 at the flat part, that is, the selectivity. Is small. This is because when the perpendicular incidence of ions is increased for anisotropic etching, the CF-based polymer to be deposited on the upper shoulder of the sidewall spacer 5 is preferentially removed by sputtering. This is attributed to the fact that the sputtering efficiency by ions becomes maximum when the ion incident angle is 40 to 60 °.
In order to improve the selectivity at the etching stopper layer 6 on the upper shoulder of the sidewall spacer 5, if the ion mode property in the anisotropic etching is weakened or excessive polymer deposition is formed, the bottom of the contact hole having a high aspect ratio is formed. A new problem that etching stops.
[0010]
It is an object of the present invention to solve these problems of the related art in a method of manufacturing a semiconductor device including the above-described self-aligned contact forming step. That is, an object of the present invention is to provide a method of manufacturing a semiconductor device including a self-aligned contact process using Si ₃ N ₄ as an etching stopper layer, to improve the selectivity between SiO ₂ / Si ₃ N ₄ and achieve high throughput. An object of the present invention is to provide a method for manufacturing a semiconductor device capable of performing anisotropic etching.
It is another object of the present invention to provide a method of manufacturing a semiconductor device having a highly reliable self-aligned contact structure, which is free from a possibility of a decrease in withstand voltage or a short circuit.
[0011]
[Means for Solving the Problems]
The present invention has been made to achieve the above-mentioned technical problem.
That is, the method for manufacturing a semiconductor device according to the present invention includes:
Forming a plurality of gate electrodes on a semiconductor substrate via a gate insulating film,
Forming a sidewall formation layer on the entire surface of the gate insulating film and the plurality of gate electrodes;
Anisotropically etching the side wall forming layer to form side wall spacers on the side surfaces of the plurality of gate electrodes;
Forming an etching stopper layer on the entire surface,
Forming an interlayer insulating film on the etching stopper layer,
Forming a resist mask having an opening facing the semiconductor substrate and the sidewall spacer between the plurality of gate electrodes, on the interlayer insulating film;
A method of manufacturing a semiconductor device comprising a step of anisotropically etching at least an interlayer insulating film using the resist mask as an etching mask and opening a self-aligned contact hole.
The aspect ratio of this self-aligned contact hole, including the thickness of the resist mask, is
In the upper shoulder portion of the sidewall spacer, the thickness is approximately 2 or more and 4.5 or less.
[0012]
In one embodiment of the method for manufacturing a semiconductor device of the present invention, the opening plane shape of the resist mask may have a plurality of openings.
In the method of manufacturing a semiconductor device according to the present invention, the etching stopper layer preferably includes a silicon nitride layer and the interlayer insulating film includes a silicon oxide layer.
[0013]
Next, the operation will be described.
The present inventor has conducted intensive studies on the selectivity between SiO ₂ / Si ₃ N ₄ which is a key point in the anisotropic etching of the self-aligned contact. As a result, in addition to the etching conditions such as the selection of the gas type, It has been found that the substantial aspect ratio including the thickness of the resist mask at the self-aligned contact hole greatly affects the selectivity. This relationship will be described with reference to FIG.
[0014]
FIG. 4 is a graph showing the relationship between the selectivity between SiO ₂ / Si ₃ N ₄ and the aspect ratio when the self-aligned contact is opened. For the etching, a magnetron RIE apparatus was used, and a mixed gas containing C ₄ F ₈ and CO as a CF-based gas was used as an etching gas. The term “aspect ratio” as used herein refers to the value of the distance h from the upper shoulder of the sidewall spacer 5 of the self-aligned contact hole 9 (part S surrounded by a dotted circle in FIG. 4) to the surface of the resist mask 8. This is the value of h / a divided by the value of the opening width a of the mask 8.
[0015]
As is clear from the graph of FIG. 4, it can be seen that an etching selectivity of 20 or more can be achieved when the aspect ratio is in the range of approximately 2 to 4.5. If such a high selectivity condition is used, the interlayer insulating film 7 at the bottom of the self-aligned contact hole 9 can be sufficiently removed before the etching stopper layer 6 in the S portion is etched off.
The value of the aspect ratio h / a can be controlled by designing the opening diameter a and the thickness of the resist mask 8 or the thickness of the interlayer insulating film. In some cases, the aspect ratio must be less than 2 due to the device structure. In this case, the resist mask 8 may have a plurality of opening plane shapes and the opening diameter a may be reduced to control the substantial aspect ratio in a range of approximately 2 or more and 4.5 or less.
[0016]
【Example】
Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings. The same components as those in FIGS. 5 and 6 used for the description of the related art are denoted by the same reference numerals.
[0017]
Example 1
This embodiment is an example in which the opening shape of the resist mask is a single opening, the aspect ratio is controlled by controlling the thickness of the resist mask, and the selectivity between SiO ₂ / Si ₃ N ₄ is improved. This will be described with reference to FIG.
[0018]
The structure of the substrate to be processed adopted in this embodiment is basically the same as that shown in FIG. That is, the target substrate employed in the present embodiment, as shown in FIG. 1 (a), for example, is formed to a thickness gate of 10nm by thermal oxidation on the semiconductor substrate 1 of silicon or the like insulating film 2, n ⁺ multi A plurality of gate electrodes 3 of 500 nm in thickness made of crystalline silicon, an offset insulating film 4 of 500 nm in thickness made of SiO ₂ , and a 250 nm wide SiO formed on the side surfaces of the gate electrode 3 and the offset oxide film 4 _{2; a} sidewall spacer 5 of ₂ ; an etching stopper layer 6 of Si ₃ N _{4 having} a thickness of 50 nm formed on the entire surface by low pressure CVD; an interlayer insulating film 7 of SiO ₂ or PSG formed on the entire surface; The resist mask 8 is formed to have a thickness of, for example, 1.2 μm and is used for opening a self-aligned contact. In this resist mask, a single opening having a diameter of, for example, 0.8 μm facing the semiconductor substrate 1 between the side wall spacers 5 and the side wall spacers 5 is patterned. Accurate alignment at the time of exposure of the resist mask 8 patterning does not require much strictness.
The thickness of the interlayer insulating film 7 is, for example, 800 nm in a flat portion on the offset insulating film 4, and the surface thereof may be flattened by reflow heat treatment, chemical mechanical polishing, or the like. The distance between a plurality of adjacent gate electrodes 3 is, for example, 850 nm.
[0019]
The substrate to be processed having such a structure was etched in two stages by a magnetron RIE apparatus under the following etching conditions to form a self-aligned contact hole 9 as shown in FIG.

[0020]
The substrate to be processed employed in this embodiment is formed such that the resist mask 8 is formed to be relatively thick at 1.2 μm. It is designed to be 2.5 including the thickness of the mask 8. Therefore, the etching selectivity between SiO ₂ / Si ₃ N ₄ in this portion is the highest region as is clear from the graph of FIG.
[0021]
For this reason, even at the upper part of the shoulder of the sidewall spacer 5 which is most likely to be sputtered out in the first-stage etching, the problem that the etching stopper layer 6 disappears does not occur, so that the sidewall spacer 5 and the offset insulating film 4 are reduced in film thickness. Nothing to do. FIG. 1C shows a planar shape of the self-aligned contact hole 9 after the second-stage etching is completed and the resist mask 8 is removed. The semiconductor substrate 1 and the sidewall spacer 5 are exposed at the bottom of the self-aligned contact hole 9.
Thereafter, a contact plug and an upper wiring (not shown) are formed according to a conventional method.
[0022]
According to this embodiment, the etching selectivity between SiO ₂ / Si ₃ N ₄ is increased by optimizing the thickness of a resist mask having a single opening plane shape, and a self-aligned contact hole having an excellent shape is formed. It is possible to manufacture a semiconductor device having:
[0023]
Example 2
This embodiment is an example in which the aspect ratio is controlled by making the opening plane shape of the resist mask into a plurality of elliptical openings, and the selection ratio between SiO ₂ / Si ₃ N ₄ is improved. 2 will be described.
[0024]
The structure of the substrate to be processed shown in FIG. 2A adopted in this embodiment is basically the same as that shown in FIG. 5C used for explaining the conventional example. That is, a gate insulating film 2 formed on a semiconductor substrate 1 of silicon or the like to a thickness of 10 nm by thermal oxidation, a plurality of gate electrodes 3 of a thickness of 500 nm made of n ⁺ polycrystalline silicon, and a gate electrode of 300 nm made of SiO ₂ . The thickness of the offset insulating film 4, the thickness of the side wall spacer 5 made of SiO ₂ having a width of 200 nm formed on the side surfaces of the gate electrode 3 and the offset oxide film 4, and the thickness of 50 nm formed on the entire surface by low pressure CVD is made of an etching stopper layer 6, SiO ₂ or PSG such as an interlayer insulating film 7 is formed by the resist mask 8 for self-aligned contact opening and, for example, which is formed to a thickness of 0.5 [mu] m, which is formed on the entire surface . In the resist mask 8, two oblong openings having a diameter of, for example, 0.8 μm × 0.3 μm and facing the semiconductor substrate 1 between the side wall spacers 5 and the side wall spacers 5 are patterned in parallel. The slit between them is 0.2 μm. The resist mask having such a shape can be formed by, for example, a chemically amplified resist and excimer laser lithography. Accurate alignment at the time of exposure of the resist mask 8 patterning does not require much strictness.
The thickness of the interlayer insulating film 7 is, for example, 400 nm in a flat portion on the offset insulating film 4. The distance between a plurality of adjacent gate electrodes 3 is 1.0 μm.
[0025]
The substrate to be processed having such a structure was etched in two stages by a magnetron RIE apparatus under the following etching conditions.

[0026]
The substrate to be processed adopted in the present embodiment is such that by dividing the opening shape of the resist mask 8 into a plurality of parts, the aspect ratio in the minor axis direction of the opening of the self-aligned contact hole 9 including the thickness of the resist mask 8 becomes It is designed to be 3.0 at the upper part of the shoulder of the wall spacer 5. Therefore, the etching selectivity between SiO ₂ / Si ₃ N ₄ at this portion shows the highest value as is clear from the graph of FIG.
[0027]
For this reason, even at the upper part of the shoulder of the sidewall spacer 5 which is most likely to be sputtered out in the first-stage etching, the problem that the etching stopper layer 6 disappears does not occur, so that the sidewall spacer 5 and the offset insulating film 4 are reduced in film thickness. Nothing to do. FIG. 2B shows the shape of the self-aligned contact hole 9 after the completion of the first-stage etching. Thereafter, the etching stopper layer 6 was removed by the second-stage etching with weak ion mode, and the resist mask 8 was peeled off to complete the self-aligned contact hole 9. FIG. 2C shows a plan shape of the self-aligned contact hole 9 portion. The semiconductor substrate 1 and the sidewall spacers 5 are exposed at the bottom surfaces of the two oblong self-aligned contact holes.
[0028]
Thereafter, a contact plug and an upper wiring (not shown) are formed according to a conventional method. The slit-shaped pillars of the interlayer insulating film 7 remain in the self-aligned contact hole 9, but may be left as long as the step coverage at the time of forming the contact plug and the upper wiring is not hindered. Alternatively, the contact plug and the upper layer wiring may be formed separately after being removed by isotropic etching or the like.
[0029]
According to the present embodiment, by dividing the planar shape of the opening of the resist mask into a plurality of ellipses, the etching selectivity between SiO ₂ / Si ₃ N ₄ is increased, and the semiconductor having a self-aligned contact hole having an excellent shape is provided. It is possible to manufacture the device.
[0030]
Example 3
In the present embodiment, the aspect ratio is controlled by making the opening plane shape of the resist mask a concentric opening, and the selection ratio between SiO ₂ / Si ₃ N ₄ is improved. Will be explained.
[0031]
The structure of the substrate to be processed shown in FIG. 3A adopted in this embodiment is basically the same as that shown in FIG. 5C used for explaining the conventional example. That is, a gate insulating film 2 formed on a semiconductor substrate 1 of silicon or the like to a thickness of 10 nm by thermal oxidation, a plurality of gate electrodes 3 of a thickness of 500 nm made of n ⁺ polycrystalline silicon, and a gate electrode of 300 nm made of SiO ₂ . The thickness of the offset insulating film 4, the thickness of the side wall spacer 5 made of SiO ₂ having a width of 200 nm formed on the side surfaces of the gate electrode 3 and the offset oxide film 4, and the thickness of 50 nm formed on the entire surface by low pressure CVD is made of an etching stopper layer 6, SiO ₂ or PSG such as an interlayer insulating film 7 is formed by the resist mask 8 for self-aligned contact opening and, for example, which is formed to a thickness of 0.5 [mu] m, which is formed on the entire surface .
[0032]
As shown in the plan view of the opening shown in FIG. 3B, the resist mask 8 has a circular opening having a desired diameter of, for example, 0.8 μm in the side wall spacers 5 and the semiconductor substrate 1 between the side wall spacers 5. A resist pillar 8a having a diameter of 0.2 μm is formed concentrically. Therefore, the opening width of the concentric resist mask 8 is 0.3 μm. The resist mask having such a shape can also be formed by, for example, a chemically amplified resist and excimer laser lithography. Accurate alignment at the time of exposure of the resist mask 8 patterning does not require much strictness.
The thickness of the interlayer insulating film 7 is, for example, 400 nm in a flat portion on the offset insulating film 4. The distance between a plurality of adjacent gate electrodes 3 is 1.0 μm.
[0033]
The substrate to be processed having such a structure was etched in two stages by a magnetron RIE apparatus under the following etching conditions to form a self-aligned contact hole 9 as shown in FIG.

[0034]
In the substrate to be processed adopted in this embodiment, the opening ratio of the resist mask 8 is concentric, so that the radial aspect ratio of the self-aligned contact hole 9 including the thickness of the resist mask 8 can be reduced by the side wall spacer. 5 is designed to be 3.0 at the upper part of the shoulder. Therefore, the etching selectivity between SiO ₂ / Si ₃ N ₄ at this portion shows the highest value as is clear from the graph of FIG.
[0035]
For this reason, even at the upper part of the shoulder of the sidewall spacer 5 which is most likely to be sputtered out in the first-stage etching, the problem that the etching stopper layer 6 disappears does not occur, so that the sidewall spacer 5 and the offset insulating film 4 are reduced in film thickness. Nothing to do.
Thereafter, after removing the etching stopper layer 6 by the second-stage etching, the resist mask 8 is peeled off, and a contact plug and an upper wiring (not shown) are formed according to a conventional method. Pillars of the circular interlayer insulating film 7 remain in the self-aligned contact hole 9, but may be left as long as the step coverage at the time of forming the contact plug and the upper wiring is not hindered. Alternatively, the contact plug and the upper layer wiring may be formed separately after being removed by isotropic etching or the like.
[0036]
According to the present embodiment, a semiconductor device having a self-aligned contact hole excellent in shape is manufactured by increasing the etching selectivity between SiO ₂ / Si ₃ N ₄ by making the opening plane shape of the resist mask concentric. It is possible to do.
[0037]
As described above, the present invention has been described in detail with reference to three examples, but the present invention is not limited to these examples. That is, the thickness of the resist mask or the interlayer insulating film in the embodiment, the opening diameter of the resist mask, the shape thereof, and the like may be designed to be approximately 2 or more and 4.5 or less at the upper portion of the shoulder of the sidewall spacer. It is not limited to the shape of the embodiment.
The present invention can also be applied to a self-aligned contact structure in which a sidewall spacer and an etching stopper layer are shared, that is, a case where the sidewall spacer is formed of Si ₃ N ₄ .
Further, if the technical idea of the present invention is extended, it is obvious that the present invention can be applied not only to the self-aligned contact between a plurality of gate electrodes but also to the formation of a self-aligned contact desired for a semiconductor substrate between the gate electrode and LOCOS, for example.
Various changes can also be made to the plasma etching method and apparatus. In particular, from the viewpoint of uniformity, low damage, or throughput, it is preferable to use an etching apparatus that can generate plasma having a high ion density, such as an ECR plasma etching apparatus, an inductively coupled plasma etching apparatus, or a helicon wave plasma etching apparatus. preferable.
[0038]
【The invention's effect】
As is clear from the above description, according to the method for manufacturing a semiconductor device of the present invention, the etching selectivity between the interlayer insulating film and the etching stopper layer can be improved in the self-aligned contact hole processing using the etching stopper layer. Since the etching selectivity does not need to depend on excessive polymer deposition, there is no danger of a decrease in throughput due to a decrease in etching rate.
As a result, etching of the sidewall spacers and the offset insulating film is prevented, and a sufficient distance between the gate electrode and the contact plug can be ensured. Therefore, the withstand voltage is improved, and a highly reliable and highly integrated semiconductor device is manufactured. It became possible to provide a method.
[Brief description of the drawings]
FIGS. 1A and 1B are a schematic cross-sectional view and a plan view, respectively, illustrating the steps of Example 1 to which the present invention is applied, in the order of the steps.
FIGS. 2A and 2B are a schematic cross-sectional view and a plan view, respectively, illustrating the steps of Example 2 to which the present invention is applied, in the order of the steps.
3A and 3B are a schematic cross-sectional view and a plan view, respectively, for explaining the steps of Example 3 to which the present invention is applied, in the order of the steps.
FIG. 4 is a graph showing an aspect ratio including a resist mask and an etching selectivity between SiO ₂ / Si ₃ N ₄ .
FIG. 5 is a schematic cross-sectional view showing the first half of a general self-aligned contact forming process.
FIG. 6 is a schematic cross-sectional view and a plan view showing a latter half of a general self-aligned contact forming process.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 semiconductor substrate, 2 gate insulating film, 3 gate electrode, 4 offset insulating film, 5 sidewall spacer, 6 etching stopper layer, 7 interlayer insulating film, 8 resist mask, 8a resist pillar, 9: Self-aligned contact hole, S: Upper part of shoulder of sidewall spacer

Claims

Forming a plurality of gate electrodes on a semiconductor substrate via a gate insulating film,
Forming a sidewall formation layer on the entire surface of the gate insulating film and the plurality of gate electrodes;
Anisotropically etching the sidewall forming layer to form sidewall spacers on the side surfaces of the plurality of gate electrodes;
Forming an etching stopper layer on the entire surface,
Forming an interlayer insulating film on the etching stopper layer,
Forming a resist mask having an opening facing the semiconductor substrate and the sidewall spacer between the plurality of gate electrodes on the interlayer insulating film;
A method of manufacturing a semiconductor device comprising a step of anisotropically etching at least the interlayer insulating film using the resist mask as an etching mask and opening a self-aligned contact hole.
The aspect ratio of the self-aligned contact hole, including the thickness of the resist mask, is:
At the upper shoulder portion of the sidewall spacer,
A method for manufacturing a semiconductor device, wherein the number is approximately 2 or more and 4.5 or less.

2. The method according to claim 1, wherein a plane shape of the opening of the resist mask has a plurality of openings.

The etching stopper layer includes a silicon nitride layer,
2. The method according to claim 1, wherein the interlayer insulating film includes a silicon oxide layer.