KR20010036161A - Method for forming a contact hole of a self-aligned contact using a hard mask - Google Patents

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Abstract

PURPOSE: A method of forming a self-aligned contact hole is provided to reduce error rate and enhance reliability of a semiconductor device by increasing selection ratio between an oxide layer and a nitride layer through the use of a hard disk. CONSTITUTION: A certain conductor layer pattern is formed on a semiconductor substrate and a capping part(106) is formed to cover the conductor layer pattern. An interlayer insulating film(120) is formed on the whole surface of the substrate including the conductor layer pattern and the capping part(106). A hard mask layer is formed on the interlayer insulating film. A photoresist layer is formed on the hard mask layer. The photoresist layer is patterned to form a photoresist pattern. The hard mask layer is etched by using the photoresist pattern as a mask to form a hard mask pattern(130') and remove the photoresist pattern. The hard mask pattern(130') is used as the mask in etching an interlayer insulating film with CxFy+CO based plasma to form a contact hole. The hard mask pattern(130') is removed.

Description

하드마스크를 이용한 자기정렬 콘택의 콘택홀 형성방법 {Method for forming a contact hole of a self-aligned contact using a hard mask}Method for forming a contact hole of a self-aligned contact using a hard mask}

본 발명은 자기정렬 콘택의 콘택홀 형성방법에 관한 것으로, 특히 하드마스크를 이용한 자기정렬 콘택의 콘택홀 형성방법에 관에 관한 것이다.The present invention relates to a method for forming a contact hole for a self-aligned contact, and more particularly, to a method for forming a contact hole for a self-aligned contact using a hard mask.

반도체 소자의 제조 공정이 복잡해지고 집적도가 증가함에 따라서 기판 상에 형성되는 개별 반도체소자들이 더욱 미세한 패턴으로 형성되어야 한다. 노광기술의 한계로 인하여 포토레지스트의 높이를 낮추어야 이러한 미세패턴을 형성할 수 있다. 그러나, 반도체소자의 집적도가 증가할수록 매우 작은 선폭을 유지하면서도 높은 종횡비를 가지는 콘택 또는 자기정렬콘택 등을 형성해야 하는데, 산화막 대 포토레지스트막의 식각선택비는 한정적이므로 높은 종횡비의 콘택 식각을 위하여는 두꺼운 포토레지스트막을 필요로 하므로 원하는 선폭을 유지할 수 없게 되는 결과를 초래한다. 따라서 이러한 포토레지스트막은 집적도가 높은 반도체 소자의 제조시 마스크의 역할을 수행하는 데 한계가 있게 된다.As the manufacturing process of semiconductor devices becomes complicated and the degree of integration increases, individual semiconductor devices formed on a substrate must be formed in a finer pattern. Due to the limitation of the exposure technique, the height of the photoresist must be lowered to form such a fine pattern. However, as the degree of integration of semiconductor devices increases, it is necessary to form contacts having high aspect ratios or self-aligned contacts while maintaining very small line widths. Since a photoresist film is required, the result is that the desired line width cannot be maintained. Therefore, such a photoresist film has a limitation in performing a role of a mask in manufacturing a semiconductor device having a high degree of integration.

산화막을 이러한 미세패턴으로 식각하기 위하여 산화막에 대한 선택비가 높은 하드 마스크(hard mask)를 사용하는 방법이 제안된다. 이러한 하드마스크는 보통 폴리실리콘으로 형성된다.In order to etch the oxide film into such a fine pattern, a method of using a hard mask having a high selectivity to the oxide film is proposed. Such hard masks are usually formed of polysilicon.

그러나 이러한 하드 마스크를 사용하는 경우 SAC(Self-Align Contact) 공정시 하부의 캡핑질화막에 대한 선택비의 문제가 대두된다.However, when using such a hard mask, there is a problem of selectivity for the capping nitride layer under the SAC (Self-Align Contact) process.

즉, SAC(Self-Align Contact) 공정시, 게이트 상부의 층간절연막 식각과정을 거치며, 게이트를 포위하고 있는 캡핑질화막은 콘택 산화막 식각시 게이트의 노출을 방지하기 위한 마스크로서 역할을 한다. 고해상도를 위하여 ArF 리소그래피를 이용하여 깊은 콘택홀을 형성하는 경우, 콘택 층간절연막으로 사용되는 실리콘산화막(SiO2)과 캡핑절연막으로 사용되는 실리콘질화막(Si3N4) 사이에 매우 높은 식각 선택비가 요구된다. 그러나, 현재 산화막/질화막 선택비에는 한계가 있으므로 깊은 콘택홀 형성시 게이트의 노출을 방지하기 위하여, 캡핑 질화막의 두께를 증가시키거나 게이트의 두께를 얇게 형성하는 등과 같이 구조적인 방법을 이용할 수 밖에 없다.That is, during the self-aligned contact (SAC) process, the interlayer insulating layer is etched on the gate, and the capping nitride layer surrounding the gate serves as a mask to prevent the gate exposure when the contact oxide is etched. When forming deep contact holes using ArF lithography for high resolution, a very high etching selectivity is required between the silicon oxide film (SiO 2 ) used as the contact interlayer insulating film and the silicon nitride film (Si 3 N 4 ) used as the capping insulating film. do. However, the current oxide / nitride selectivity is limited, so structural methods such as increasing the thickness of the capping nitride layer or forming a thin gate thickness can be used to prevent the gate exposure when forming the deep contact hole. .

도 1 및 2는 종래의 SAC(Self-Align Contact) 식각 공정시 캡핑 질화막에 대한 선택비 부족으로 인한 불량현상을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a failure phenomenon due to lack of selectivity for a capping nitride layer during a conventional self-aligned contact (SAC) etching process.

도 1을 참조하면, 반도체 기판(10) 상에 게이트절연막(15)을 형성한다. 상기 게이트절연막(15) 상에 게이트 패턴을 형성한다. 이 게이트 패턴은 소정의 게이트 전극층(G) 및 그 상부의 실리콘질화막(Si3N4)의 캡핑절연층(19)으로 구성된다. 상기 게이트 패턴이 형성된 반도체기판(10) 상에 실리콘질화막(Si3N4)을 형성하고, 이를 이방성식각하여 캡핑 스페이서(17)를 형성한다. 상기 캡핑절연층(19) 및 캡핑 스페이서(17)를 포함한 기판 전면에 층간절연막으로서 산화막(SiO2)(11)을 형성한다. 상기 산화막(11) 상에 소정 두께의 마스크층(13), 예를 들면 폴리실리콘으로 형성된 하드마스크층을 형성한다.Referring to FIG. 1, a gate insulating film 15 is formed on a semiconductor substrate 10. A gate pattern is formed on the gate insulating layer 15. This gate pattern is composed of a predetermined gate electrode layer G and a capping insulating layer 19 of a silicon nitride film Si 3 N 4 thereon. The silicon nitride film Si 3 N 4 is formed on the semiconductor substrate 10 having the gate pattern formed thereon, and anisotropically etched to form the capping spacer 17. An oxide film (SiO 2 ) 11 is formed on the entire surface of the substrate including the capping insulating layer 19 and the capping spacer 17. A hard mask layer formed of a mask layer 13 having a predetermined thickness, for example, polysilicon, is formed on the oxide film 11.

도 2를 참조하면, 미세콘택홀을 형성하기 위한 산화막(11) 식각공정시 질화막(Si3N4)에 대한 선택비의 한계로 인하여, 캡핑질화막(15) 및 캡핑 스페이서(17)가 부분적으로 식각되어 게이트(G)가 노출되게 된다. 이러한 게이트(G)의 노출은, 콘택홀의 충전시 콘택에 접속되는 비트라인 또는 스토리지 전극과 게이트(G)가 쇼트되게 함으로써 불량을 발생시키는 원인이 된다.Referring to FIG. 2, the capping nitride layer 15 and the capping spacer 17 are partially formed due to the limitation of the selectivity with respect to the nitride layer Si 3 N 4 during the etching process of the oxide layer 11 to form the micro contact hole. Etched to expose the gate (G). Such exposure of the gate G causes shortage of the bit G or the storage electrode connected to the contact and the gate G when the contact hole is charged, thereby causing a defect.

본 발명이 이루고자 하는 기술적 과제는 하드마스크층을 이용한 산화막 식각시 산화막/질화막의 고선택비 식각이 가능한 자기정렬콘택홀 형성방법을 제공하고자 하는 것이다.It is an object of the present invention to provide a method for forming a self-aligned contact hole capable of high selectivity etching of an oxide film / nitride film when an oxide film is etched using a hard mask layer.

도 1 및 2는 종래의 SAC(Self-Align Contact) 식각 공정시 캡핑 질화막에 대한 선택비 부족으로 인한 불량현상을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a failure phenomenon due to lack of selectivity for a capping nitride layer during a conventional self-aligned contact (SAC) etching process.

도 3 내지 도 8은 본 발명에 의한 자기정렬콘택홀 형성방법을 순차적으로 도시한 단면도들이다.3 to 8 are cross-sectional views sequentially illustrating a method for forming a self-aligned contact hole according to the present invention.

도 9는 포토레지스트(PR) 마스크 및 폴리실리콘으로 구성된 하드마스크를 이용하여 CO+C4F8가스로 식각하는 경우, CO+C4F8에 대한 CO 비율이 변화함에 따른 산화막/질화막의 선택비의 변화를 도시한 그래프이다.FIG. 9 illustrates the selection of an oxide film / nitride film as the CO ratio for CO + C 4 F 8 is changed when etching with CO + C 4 F 8 gas using a photoresist (PR) mask and a hard mask composed of polysilicon. It is a graph showing the change of the ratio.

도 10은 포토레지스트(PR) 마스크 및 폴리실리콘으로 구성된 하드마스크를 이용하여 O2+C4F8가스로 식각하는 경우, O2+C4F8에 대한 O2비율이 변화함에 따른 산화막/질화막의 선택비의 변화를 도시한 그래프이다.10 is using a hard mask composed of the photoresist (PR) mask and the polysilicon O 2 + C 4 When the etching in F 8 gas, O 2 + C 4 oxide film resulting from the F 8 O 2 ratio of the change in the / It is a graph showing the change in selectivity of the nitride film.

상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 자기정렬콘택홀 형성방법은, (a) 반도체 기판 상에 소정의 도전층 패턴 및 상기 도전층패턴을 커버링하는 캡핑부를 형성하는 단계; (b) 상기 도전층패턴 및 캡핑부를 포함하는 기판 전면에 층간절연막을 형성하는 단계; (c) 상기 층간절연막 상에 하드마스크층을 형성하는 단계; (d) 상기 하드마스크층 상에 포토레지스트층을 형성하는 단계; (e) 상기 포토레지스트층을 패터닝하여 포토레지스트 패턴을 형성하는 단계; (f) 상기 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하고 포토레지스트 패턴은 제거하는단계; (g) 상기 하드마스크 패턴을 마스크로 하여 상기 층간절연막을 CxFy+ CO 계 플라즈마로 식각하여 콘택홀을 형성하고 하드마스크 패턴은 제거하는 단계를 포함한다.In order to achieve the above technical problem, the present invention provides a method for forming a self-aligned contact hole as follows: (a) forming a predetermined conductive layer pattern and a capping portion covering the conductive layer pattern on a semiconductor substrate; (b) forming an interlayer insulating film on an entire surface of the substrate including the conductive layer pattern and the capping part; (c) forming a hard mask layer on the interlayer insulating film; (d) forming a photoresist layer on the hard mask layer; (e) patterning the photoresist layer to form a photoresist pattern; (f) etching the hard mask layer using the photoresist pattern as a mask to form a hard mask pattern and removing the photoresist pattern; (g) etching the interlayer dielectric layer with C x F y + CO plasma using the hard mask pattern as a mask to form a contact hole and removing the hard mask pattern.

상기 하드마스크 패턴은 폴리실리콘을 포함하고, 상기 하드마스크 패턴을 형성하기 위하여 CxFy+ O2계 플라즈마로 식각한다.The hard mask pattern includes polysilicon and is etched with C x F y + O 2 -based plasma to form the hard mask pattern.

상기 (d) 단계에서 상기 층간절연막의 식각시 식각 플라즈마의 CxFy는 C4F8이고, CO/(CO+C4F8)의 값은 0.85∼0.95로 설정함으로써 선택비가 17 이상으로 확보된다.In the step (d), when the interlayer insulating layer is etched, C x F y of the etching plasma is C 4 F 8 , and the value of CO / (CO + C 4 F 8 ) is set to 0.85 to 0.95 so that the selectivity is 17 or more. Secured.

본 발명에 따른 자기정렬콘택홀 형성방법에 따르면, 포토레지스층 및 하드마스크층으로 형성된 이중의 마스크층을 형성한다. 즉, 포토레지스트 패턴을 마스크로 하여 하드마스크 패턴을 형성하고 이 하드마스크 패턴을 마스크로 하여 층간절연막을 CxFy+ CO 계 플라즈마로 식각한다. 이러한 CxFy+ CO 계 플라즈마는 산화막 대 질화막의 선택비를 대폭 상승시킨다. 이러한 산화막 대 질화막의 선택비의 상승효과는, SAC 형성시 에러율을 감소시켜 반도체소자의 신뢰도를 향상시킨다. 또한, SAC 형성시 높은 종횡비를 확보할 수 있게 되어 공정마진이 넓어지므로 반도체소자의 집적도를 높일수 있게 된다.According to the self-aligned contact hole forming method according to the present invention, a double mask layer formed of a photoresist layer and a hard mask layer is formed. That is, a hard mask pattern is formed using a photoresist pattern as a mask, and the interlayer insulating film is etched by C x F y + CO plasma using the hard mask pattern as a mask. Such C x F y + CO-based plasma significantly increases the selectivity of the oxide film to the nitride film. This synergistic effect of the selectivity of oxide to nitride film reduces the error rate in SAC formation, thereby improving the reliability of the semiconductor device. In addition, it is possible to secure a high aspect ratio when forming the SAC, thereby increasing the process margin, thereby increasing the integration of semiconductor devices.

이하, 첨부한 도면을 참조하여 본 발명에 따른 자기정렬콘택홀 형성방법을 상세히 설명한다.Hereinafter, a method of forming a self-aligning contact hole according to the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 8은 본 발명에 의한 자기정렬콘택홀 형성방법을 순차적으로 도시한 단면도들이다. 도 9는 포토레지스트(PR) 마스크 및 폴리실리콘으로 구성된 하드마스크를 이용하여 CO+C4F8가스로 식각하는 경우, CO+C4F8에 대한 CO 비율이 변화함에 따른 산화막/질화막의 선택비의 변화를 도시한 그래프이고, 도 10은 포토레지스트(PR) 마스크 및 폴리실리콘으로 구성된 하드마스크를 이용하여 O2+C4F8가스로 식각하는 경우, O2+C4F8에 대한 O2비율이 변화함에 따른 산화막/질화막의 선택비의 변화를 도시한 그래프이다.3 to 8 are cross-sectional views sequentially illustrating a method for forming a self-aligned contact hole according to the present invention. FIG. 9 illustrates the selection of an oxide film / nitride film as the CO ratio for CO + C 4 F 8 is changed when etching with CO + C 4 F 8 gas using a photoresist (PR) mask and a hard mask composed of polysilicon. and showing the ratio change of the graph, Figure 10, using the hard mask composed of the photoresist (PR) mask and the polysilicon O 2 + C 4 when the etching in F 8 gas, O 2 + C for 4 F 8 It is a graph showing the change in the selectivity of the oxide film / nitride film as the O 2 ratio changes.

먼저, 도 3을 참조하면, 반도체 기판 상에 반도체 기판 상에 소정의 도전층 패턴을 형성하고, 이 도전층패턴을 커버링하는 캡핑부를 형성한다. 예를 들면, 제1 도전형의 반도체기판(110), 예컨대 p형 반도체기판의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 반도체기판(110)은 SOI(silicon on insulator) 기판일 수도 있다. 상기 활성영역 상에 게이트 절연막(102), 예컨대 게이트 산화막(SiO2)을 80~200Å 정도의 두께로 형성한다. 그 후, 상기 게이트 절연막(102)이 형성된 반도체기판 전면에 폴리실리콘 등으로 도전막을 0.2㎛ 정도로 형성하고, 그 위에 절연막을 0.1~0.2㎛ 정도로 형성한다. 상기 절연막은 산화저지막 역할 뿐만 아니라 반사방지막 역할을 하는 물질막, 예컨대 실리콘질화막(Si3N4)으로 형성하는 것이 바람직하다. 상기 절연막 및 상기 도전막을 연속적으로 패터닝하여 게이트 절연막(102)의 소정영역 상에 게이트 전극(104) 및 캡핑절연층(106a)이 차례로 적층된 게이트 패턴을 형성한다. 상기 게이트 패턴을 형성하기 위한 사진공정시 상기 캐핑절연층(106a)은 반사방지막 역할을 하므로 양호한 프로파일을 갖는 게이트 패턴을 형성할 수 있다. 다음, 상기 게이트 패턴이 형성된 반도체기판(110) 상에 저압화학 기상증착방법에 의하여 실리콘질화막(Si3N4)을 0.1~0.2㎛의 두께로 성장시키고, 이 실리콘 질화막(Si3N4)을 이방성식각함으로써 캡핑 스페이서(106b)를 형성한다. 이리하여 캡핑절연층(106a) 및 캡핑 스페이서(106b)로 구성되는 캡핑부(106)를 완성한다. 상기 캡핑부(106)는 후속하는 상부 산화막의 식각공정으로부터 도전층의 손상을 방지하는 역할을 하게 된다. 선택적으로, 상기 게이트 전극(104)을 커버링하는 캡핑부(106)가 형성된 상기 반도체 기판 전면에 0.05 ㎛ 이하 두께의 얇은 스텝핑 질화막을 형성하여 콘택홀 식각공정시 하부의 기판 실리콘의 손상을 방지할 수 있다.First, referring to FIG. 3, a predetermined conductive layer pattern is formed on a semiconductor substrate on a semiconductor substrate, and a capping portion covering the conductive layer pattern is formed. For example, an isolation layer (not shown) defining an active region and an inactive region is formed in a predetermined region of the first conductivity type semiconductor substrate 110, such as a p-type semiconductor substrate. The semiconductor substrate 110 may be a silicon on insulator (SOI) substrate. A gate insulating layer 102, for example, a gate oxide layer SiO 2 , is formed on the active region to a thickness of about 80 to 200 μm. Thereafter, an electrically conductive film is formed on the entire surface of the semiconductor substrate on which the gate insulating film 102 is formed, such as polysilicon, about 0.2 탆, and an insulating film is formed thereon, about 0.1 to 0.2 탆. The insulating film may be formed of a material film, such as silicon nitride (Si 3 N 4 ), which serves as an anti-reflection film as well as an oxide blocking film. The insulating layer and the conductive layer are successively patterned to form a gate pattern in which the gate electrode 104 and the capping insulating layer 106a are sequentially stacked on a predetermined region of the gate insulating layer 102. In the photolithography process for forming the gate pattern, the capping insulating layer 106a serves as an anti-reflection film, thereby forming a gate pattern having a good profile. Next, a silicon nitride film (Si 3 N 4) by a low pressure chemical vapor deposition method on a semiconductor substrate 110 and the gate pattern is formed and grown to a thickness of 0.1 ~ 0.2㎛, the silicon nitride film (Si 3 N 4) The capping spacer 106b is formed by anisotropic etching. Thus, the capping portion 106 composed of the capping insulating layer 106a and the capping spacer 106b is completed. The capping part 106 serves to prevent damage to the conductive layer from the subsequent etching of the upper oxide film. Optionally, a thin stepping nitride film having a thickness of 0.05 μm or less may be formed on the entire surface of the semiconductor substrate on which the capping portion 106 covering the gate electrode 104 is formed to prevent damage to the underlying substrate silicon during the contact hole etching process. have.

도 4를 참조하면, 상기 캡핑부(106)가 형성된 기판 상부에 층간절연막(120)을, 예를 들면, 화학기상증착법에 의하여 산화막(SiO2)을 약 1㎛의 두께로 형성한다.Referring to FIG. 4, an interlayer insulating film 120 is formed on the substrate on which the capping part 106 is formed, for example, an oxide film SiO 2 is formed to a thickness of about 1 μm by chemical vapor deposition.

이어서 도 5를 참조하면, 상기 층간절연막(120)의 전면에 폴리실리콘 등으로 하드마스크층(130)을 약 1000∼3000Å의 두께로 형성한다. 그 상부에 포토레지스트층(140)을 형성한다. 해상도를 극대화시키기 위하여 포토레지스트의 두께를 약 1.2 ㎛ 이하로, 예를 들면 0.7 ㎛로 얇게 형성한다.Next, referring to FIG. 5, the hard mask layer 130 is formed on the entire surface of the interlayer insulating film 120 with polysilicon or the like to have a thickness of about 1000 to 3000 GPa. The photoresist layer 140 is formed thereon. In order to maximize the resolution, the thickness of the photoresist is thinned to about 1.2 μm or less, for example, 0.7 μm.

그 후, 도 6을 참조하면, 엑시머 레이저 빔을 이용하여 포토레지스트층(140)을 노광하고 현상시켜 콘택홀 형성을 위한 포토레지스트 패턴(140')을 형성한다. 상기 콘택홀 형성을 위한 포토레지스트 패턴의 개구부(132)의 직경은, 예를 들면 약 (0.2~0.5 ?)㎛로 형성한다.Thereafter, referring to FIG. 6, the photoresist layer 140 is exposed and developed using an excimer laser beam to form a photoresist pattern 140 ′ for forming contact holes. The diameter of the opening 132 of the photoresist pattern for forming the contact hole is, for example, about (0.2 ~ 0.5 ~) ㎛.

도 7을 참조하면, 상기 포토레지스트 패턴(140')을 마스크로 하여 폴리실리콘으로 형성된 하부의 하드마스크층(130)을 CxFy+ O2계 플라즈마 가스를 이용하여 건식식각하여 하드마스크 패턴(130')을 형성한다. 예컨데, 식각가스로서 C4F8+ O2플라즈마 가스를 사용하고, 캐리어가스로 Ar을 사용한다. 그 후, 포토레지스트 패턴(140')을 에싱하여 제거한다.Referring to FIG. 7, the hard mask pattern 130 is dry-etched using C x F y + O 2 plasma gas to form a lower hard mask layer 130 formed of polysilicon using the photoresist pattern 140 ′ as a mask. 130 'is formed. For example, C 4 F 8 + O 2 plasma gas is used as an etching gas, and Ar is used as a carrier gas. Thereafter, the photoresist pattern 140 'is ashed and removed.

도 8을 참조하면, 상기 하드마스크 패턴(130')을 마스크로 하여 상기 층간절연막을 CxFy+ CO 계 플라즈마로 식각하여 콘택홀을 형성한다. 그 후, 상기 하드마스크 패턴(130')을 마스크로 하여 상기 층간절연막(120)을 CxFy+ CO 계 플라즈마로 식각하여 자기정렬 콘택의 콘택홀을 형성한다.Referring to FIG. 8, a contact hole is formed by etching the interlayer dielectric layer with C × F y + CO plasma using the hard mask pattern 130 ′ as a mask. Thereafter, the interlayer insulating layer 120 is etched with C x F y + CO plasma to form a contact hole for a self-aligned contact using the hard mask pattern 130 ′ as a mask.

여기서 식각가스로는, 예를 들면 C4F8+ CO 플라즈마 가스를 사용하고, 캐리어가스로 Ar을 사용한다. 자기정렬콘택홀의 경우, 상기 층간절연막(120) 식각시 하부에 형성된 도전층인 게이트전극(104)를 보호하기 위한 캡핑부(106)가 식각되어 게이트전극(104)이 노출되게 되므로 층간절연막(120)을 이루는 산화막과 캡핑부(106)를 구성하는 질화막 간에 선택비가 커야 한다.As the etching gas, for example, C 4 F 8 + CO plasma gas is used, and Ar is used as the carrier gas. In the case of the self-aligned contact hole, the capping part 106 for protecting the gate electrode 104, which is a conductive layer formed on the lower portion, is etched when the interlayer insulating layer 120 is etched to expose the gate electrode 104. The selectivity must be large between the oxide film forming the c) and the nitride film constituting the capping unit 106.

참고로, 도 9에는 포토레지스트(PR) 마스크(로 표시) 및 폴리실리콘으로 구성된 하드마스크(▣로 표시)를 이용하여 CO+C4F8가스로 식각하는 경우, CO+C4F8에 대한 CO 비율이 0.85∼0.95로 변화함에 따른 산화막/질화막의 선택비의 그래프가 도시된다. 폴리마스크(▣)의 경우 PR마스크()의 경우보다 전체적으로 선택비가 높게 나타났으며, 선택비는 CO의 비율이 0.85∼0.95인 경우 약 18 이상으로 확보된다.For reference, FIG. 9 shows a photoresist (PR) mask ( When etching with CO + C 4 F 8 gas using a hard mask composed of polysilicon (denoted as ▣) and the oxide film as the CO ratio to CO + C 4 F 8 changes from 0.85 to 0.95 A graph of the selectivity of the nitride film is shown. For polymask (▣), PR mask ( The selectivity was higher than in the case of), and the selectivity is secured to about 18 or more when the ratio of CO is 0.85 to 0.95.

도 10에는 포토레지스트(PR) 마스크(로 표시) 및 폴리실리콘으로 구성된 하드마스크(▣로 표시)를 이용하여 O2+C4F8가스로 식각하는 경우, O2+C4F8에 대한 O2비율이 0.1∼0.4로 변화함에 따른 산화막/질화막의 선택비의 그래프가 도시된다. 여기서는, PR마스크()의 경우가 폴리마스크(▣)의 경우보다 전체적으로 선택비가 높게 나타났다. 그러나, PR마스크를 이용한 경우에도 선택비가 최고 16 (O2비율: 약 0.18), 폴리마스크를 이용한 경우에는 선택비가 최고 12 (O2비율: 약 0.13)를 넘지 못하는 것을 알 수 있다.10 shows a photoresist (PR) mask ( ) And the hard mask composed of polysilicon (marked as ▣), the O 2 ratio of O 2 + C 4 F 8 changes to 0.1 to 0.4 when etching with O 2 + C 4 F 8 gas. A graph of the selectivity of oxide / nitride film is shown. Here, the PR mask ( ) Showed higher selectivity than polymask (▣). However, even up to 16 selection ratio (O 2 ratio: about 0.18) when using the PR mask, the case of using the poly mask selection ratio up to 12: it can be seen that not more than (O 2 ratio of about 0.13).

도 9 및 도 10에 비추어 볼 때, 폴리실리콘으로 된 하드마스크를 사용하여 CO+C4F8로 식각하는 경우, CO+C4F8에 대한 CO의 비율이 상승할수록 산화막/질화막의 선택비가 커지는 것을 알 수 있으며, CO/(CO+C4F8)의 값은 0.85∼0.95로 설정하는 것이 바람직하다.9 and 10, in the case of etching with CO + C 4 F 8 using a polysilicon hard mask, the selectivity of oxide / nitride increases as the ratio of CO to CO + C 4 F 8 increases. it can be seen that the larger the value of CO / (CO + C 4 F 8) is preferably set to 0.85 to 0.95.

이렇게 폴리실리콘으로 형성된 하드마스크를 이용하여 하부의 산화막에 콘택홀을 형성하는 경우 CO+C4F8에 대한 CO의 비가 0.85∼0.95 정도인 C4F8+ CO 계 플라즈마로 식각하게 되면 산화막/질화막의 선택비가 매우 커진다. 따라서 산화막 식각시 SAC 하부의 도전층을 캡핑하고 있는 질화막이 식각률이 매우 낮아 높은 종횡비의 SAC 식각시에도 도전층이 노출될 염려가 없게 된다. 아울러, 집적도가 높은 미세패턴의 경우 공정마진이 넓어지게 된다.In the case of forming a contact hole in the lower oxide film using a hard mask formed of polysilicon, the oxide film / etched by C 4 F 8 + CO plasma having a ratio of CO to CO + C 4 F 8 is 0.85 to 0.95. The selectivity of the nitride film becomes very large. Accordingly, the nitride film capping the conductive layer under the SAC during oxide etching has a very low etching rate so that the conductive layer may not be exposed even during high aspect ratio SAC etching. In addition, in the case of fine patterns having a high degree of integration, the process margin is widened.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 상기 실시예들에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자의 수준에서 그 변형 및 개량이 가능하다.In the above, the present invention has been described in detail by way of examples, but the present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art within the technical spirit of the present invention. Do.

상술한 바와 같이, 본 발명에 따른 자기정렬콘택홀 형성방법에 따르면, 포토레지스층 및 하드마스크층으로 형성된 이중의 마스크층을 형성한다. 즉, 포토레지스트 패턴을 마스크로 하여 하드마스크 패턴을 형성하고 이 하드마스크 패턴을 마스크로 하여 층간절연막을 CxFy+ CO 계 플라즈마로 식각한다. 이러한 CxFy+ CO 계 플라즈마는 산화막 대 질화막의 선택비를 대폭 상승시킨다. 이러한 산화막 대 질화막의 선택비의 상승효과는, SAC 형성시 에러율을 감소시켜 반도체소자의 신뢰도를 향상시킨다. 또한, SAC 형성시 높은 종횡비를 확보할 수 있게 되어 공정마진이 넓어지므로 반도체소자의 집적도를 높일수 있게 된다.As described above, according to the self-aligned contact hole forming method according to the present invention, a double mask layer formed of a photoresist layer and a hard mask layer is formed. That is, a hard mask pattern is formed using a photoresist pattern as a mask, and the interlayer insulating film is etched by C x F y + CO plasma using the hard mask pattern as a mask. Such C x F y + CO-based plasma significantly increases the selectivity of the oxide film to the nitride film. This synergistic effect of the selectivity of oxide to nitride film reduces the error rate in SAC formation, thereby improving the reliability of the semiconductor device. In addition, it is possible to secure a high aspect ratio when forming the SAC, thereby increasing the process margin, thereby increasing the integration of semiconductor devices.

Claims (3)

(a) 반도체 기판 상에 소정의 도전층 패턴 및 상기 도전층패턴을 커버링하는 캡핑부를 형성하는 단계; (b) 상기 도전층패턴 및 캡핑부를 포함하는 기판 전면에 층간절연막을 형성하는 단계; (c) 상기 층간절연막 상에 하드마스크층을 형성하는 단계; (d) 상기 하드마스크층 상에 포토레지스트층을 형성하는 단계; (e) 상기 포토레지스트층을 패터닝하여 포토레지스트 패턴을 형성하는 단계; (f) 상기 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하고 포토레지스트 패턴은 제거하는단계; (g) 상기 하드마스크 패턴을 마스크로 하여 상기 층간절연막을 CxFy+ CO 계 플라즈마로 식각하여 콘택홀을 형성하고 하드마스크 패턴은 제거하는 단계를 포함함을 특징으로 하는 자기정렬 콘택의 콘택홀 형성방법.(a) forming a predetermined conductive layer pattern on the semiconductor substrate and a capping part covering the conductive layer pattern; (b) forming an interlayer insulating film on an entire surface of the substrate including the conductive layer pattern and the capping part; (c) forming a hard mask layer on the interlayer insulating film; (d) forming a photoresist layer on the hard mask layer; (e) patterning the photoresist layer to form a photoresist pattern; (f) etching the hard mask layer using the photoresist pattern as a mask to form a hard mask pattern and removing the photoresist pattern; (g) forming a contact hole by etching the interlayer insulating layer with C x F y + CO plasma using the hard mask pattern as a mask, and removing the hard mask pattern. Hole formation method. 제 1항에 있어서, 상기 하드마스크층은 폴리실리콘층이고, 상기 하드마스크 패턴을 형성하기 위하여 상기 하드마스크층을 CxFy+ O2계 플라즈마로 식각함을 특징으로 하는 자기정렬 콘택의 콘택홀 형성방법.The contact of claim 1, wherein the hard mask layer is a polysilicon layer, and the hard mask layer is etched with C × F y + O 2 plasma to form the hard mask pattern. Hole formation method. 제 1항에 있어서, 상기 하드마스크층은 폴리실리콘층이고, 상기 층간절연막의 식각시 식각 플라즈마는 CO + C4F8이고, CO/(CO+C4F8)의 값은 0.85∼0.95로 설정함으로써 선택비가 17 이상으로 확보됨을 특징으로 하는 자기정렬 콘택의 콘택홀 형성방법.The method of claim 1, wherein the hard mask layer is a polysilicon layer, the etching plasma during the etching of the interlayer insulating film is CO + C 4 F 8 , the value of CO / (CO + C 4 F 8 ) is 0.85 ~ 0.95 And the selectivity is secured to 17 or more by setting the contact hole.
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KR100690012B1 (en) * 2005-01-13 2007-03-08 한국과학기술원 Fabrication method of shadow mask for manufacturing nano structure and fabrication method of nano structure using the same
KR101401455B1 (en) * 2012-10-17 2014-05-30 피에스케이 주식회사 method for treating substrate

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