JP3554224B2

JP3554224B2 - Photoelectric conversion device

Info

Publication number: JP3554224B2
Application number: JP15534099A
Authority: JP
Inventors: 哲伸光地
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-06-02
Filing date: 1999-06-02
Publication date: 2004-08-18
Anticipated expiration: 2019-06-02
Also published as: JP2000350103A

Description

【０００１】
【発明の属する技術分野】
本発明は、行列上に配列された光電変換装置に関するものであり、デジタルスチルカメラやビデオカムコーダーなどの撮像機器に応用されるものである。
【０００２】
【従来の技術】
図７は従来の光電変換回路をあらわす模式説明図である。同図において、光電変換素子（フォトダイオードなど）１は入射光量に応じた電荷を蓄積するものであり、２次元状に４個×４個の例にて配置されている。光電変換素子１の一端は増幅型ソースフォロワ入力ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｉｌｉｃｏｎＴｒａｎｓｉｓｔｏｒ）２のゲートに接続し、ソースフォロワ入力ＭＯＳ２のドレインは垂直選択スイッチＭＯＳ３のソースに接続し、またソースフォロワ入力ＭＯＳ２のソースは垂直出力線６を経て負荷電流源７へと接続し、垂直選択スイッチＭＯＳ３のドレインは電源線４を経て電源端子５に接続されており、これらは全体でソースフォロワ回路を構成している。１４はリセットスイッチであり、そのソースはソースフォロワ入力ＭＯＳ２のゲートに接続し、ドレインは電源線４を経て電源端子５に接続されている。
【０００３】
本回路は各画素の光電変換素子１に蓄積された電荷に応じてソースフォロワ入力ＭＯＳ２のゲートに信号電圧が発生し、それをソースフォロワ回路で電流増幅して読み出すものである。
【０００４】
垂直選択スイッチＭＯＳ３のゲートは垂直ゲート線８で垂直走査回路９に接続する。リセットスイッチ１４のゲートはリセットゲート線１５で垂直走査回路９に接続する。また、ソースフォロワ回路の出力信号は、垂直出力線６、水平転送ＭＯＳスイッチ１０、水平出力線１１、出力アンプ１２を通して外部に出力される。水平転送ＭＯＳスイッチ１０のゲートは水平走査回路１３にそれぞれ接続している。
【０００５】
本回路の動作を図８のタイミング図を用いて説明する。ここで各画素行の垂直ゲート線に印加されるパルスをそれぞれＳＥＬ１〜ＳＥＬ４、リセットゲート線１５に印加されるパルスをＲＥＳ１〜ＲＥＳ４とする。パルスＳＥＬ１〜ＳＥＬ４、ＲＥＳ１〜ＲＥＳ４は垂直走査回路９で発生されるものである。また、Ｈ１〜Ｈ４は水平走査回路１３で発生された水平走査パルスであり水平転送ＭＯＳスイッチ１０のゲートに印加される。ＰＤ１、ＰＤ２はそれぞれ第一行第一列目、第二行第一列目の光電変換素子（フォトダイオード）の電位の変化を示したものである。
【０００６】
まず時刻ｔ０にパルスＲＥＳ１をハイレベルにしてリセットスイッチ１４を導通状態にすることにより光電変換素子ＰＤ１をリセットする。次に蓄積動作に入る。ソースフォロワ入力ＭＯＳ２のゲートには蓄積された信号電荷の量に応じて信号電圧が発生する。蓄積時間終了後、時刻ｔ２に、垂直走査回路９および水平走査回路１３によって生成されたパルスＳＥＬ１およびＨ１がそれぞれ対応するスイッチ３および１０に印加され、選択された光電変換素子ＰＤ１の信号はソースフォロワ回路によって増幅された後、出力アンプ１２を通して出力される。
【０００７】
以下、順次Ｈ２〜Ｈ４パルスを印加することで第一行目に配列された光電変換素子からの信号が出力される。同様に第二行目に配列された光電変換素子からの信号は、パルスＲＥＳ１、ＳＥＬ１、Ｈ１〜Ｈ４によって制御され出力される。たとえばＰＤ２は、時刻ｔ１にリセットされ次に蓄積動作に入る。蓄積時間終了後、時刻ｔ３に光電変換素子ＰＤ２からの信号が出力されるものである。
【０００８】
また、別の動作を図９の動作タイミング図を用いて説明する。本タイミングは全画素分の信号を読み出すのではなく、一部を間引いて読み出すものである。同図において、垂直走査回路９からパルスＳＥＬ２、ＳＥＬ４、ＲＥＳ２、ＲＥＳ４に対応する信号を発生させずに、ＳＥＬ１、ＲＥＳ１に続いてＳＥＬ３、ＲＥＳ３パルスを発生することで、第２行目、第４行目の信号を読み飛ばして第１行目、第３行目の信号を読み出すものである。
【０００９】
たとえば高精細な静止画を撮像する際は全画素の信号を読み出し、動画を出力する際は信号を間引いてそのかわり高速な信号読み出しをおこなう、画素配列のうちの一部のブロックの信号を読み出し、その信号を用いて自動焦点合わせや自動露出を行うといった使い方ができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、本回路構成および動作タイミングでは読み飛ばされた光電変換素子（たとえば図７、図９のＰＤ２）はリセットが行われないため光電変換素子に蓄積する電荷は光照射後いずれ飽和電荷量に達し、飽和電荷量を越えて発生した電荷は隣接する光電変換素子に流入し、隣接画素に偽信号を発生させる原因となっていた。
【００１１】
さらに詳しく説明するために図１０に光電変換素子の模式断面図とそのポテンシャル図を示す。図１０（ａ）に光電変換素子の模式断面図である。同図において図７と同一番号は同一部材を示す。図１０（ａ）において、４０１は第一導電型のＳｉ半導体基板、４０２は基板１と反対の第二導電型のウエル領域、４０３は第一導電型の拡散領域であり、ウエル領域４０２との間でＰＮフォトダイオードを形成している。ＰＮフォトダイオードには、逆バイアスが印加され、その接合容量に入射した光量に応じて発生した光電荷が蓄積される。光電荷数に応じて発生した電圧振幅を、ソースフォロワアンプで検出して外部に電器信号として出力されるものである。
【００１２】
また、４０３−ａを図７のＰＤ１、４０３−ｂを図７のＰＤ２したとき、図１０（ｂ）〜（ｄ）はそれぞれ、図９の時刻ｔ４、ｔ５、ｔ６における各部のポテンシャルの状態を示している。
【００１３】
図１０（ｂ）に示したように読み飛ばされた画素のフォトダイオードＰＤ２はリセットが行われないため電荷が蓄積しており、図１０（ｃ）に示したようにフォトダイオードＰＤ１の蓄積期間の途中で飽和に達してしまう。そのため図１０（ｄ）に示したようなフォトダイオードＰＤ２からあふれた電荷はポテンシャル障壁を越えて隣接画素、たとえばＰＤ１に流入し偽信号となってしまう。
【００１４】
本発明は、静止画撮像の場合には全画素を読み出すことで全画素をリセットし、光電荷のあふれを防止できるが、動画を撮影する場合の間引き読み出しの場合の間引きされた画素による光電荷のあふれの影響を防止することを課題とする。
【００１５】
【課題を解決するための手段および作用】
本発明は上記問題点を解決する手段として、各々が光電変換素子を有する複数の画素と、前記複数の画素の信号を読み出すための垂直走査手段及び水平走査手段とを備えた光電変換装置において、前記複数の画素の信号を読み出す第一のモードと、前記第一のモードで読み出す複数の画素の中の一部の画素の信号を読み出す第二のモードとの、切り替えを制御する切り替え信号を用いて、前記第二のモード期間中は読み出しを行わない画素を常にリセットさせるようにしたものである。
【００１６】
また、本発明は、前記第一のモードの時には静止画を撮像し、前記第二のモードの時には動画を撮像してもよい。また、前記第二のモードに切り替えられた場合には、該第二のモードの期間中は常に、前記読み出しを行わない画素をリセットさせてもよい。
【００１７】
また、本発明は、オートフォーカスの焦点レンズを有し、前記第一のモードでは、前記焦点レンズの位置の設定は行わず、前記第二のモードにおいて、前記焦点レンズの位置の設定を行ってもよい。
【００１８】
【発明の実施の形態】
本発明による実施形態について、図面を参照しつつ詳細に説明する。
【００１９】
［第一実施形態］
本発明の第一実施形態による光電変換装置の回路構成図は図７に示したものと同一である。図７は上述した通りの構成を示しており、再掲すると、光電変換素子（フォトダイオードなど）１は入射光量に応じた電荷を蓄積するものであり、２次元状に４個×４個の例にて配置されている。光電変換素子１の一端は増幅型ソースフォロワ入力ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｉｌｉｃｏｎＴｒａｎｓｉｓｔｏｒ）２のゲートに接続し、その他端は半導体基板のサブストレートに接続され、ソースフォロワ入力ＭＯＳ２のドレインは垂直選択スイッチＭＯＳ３のソースに接続し、またソースフォロワ入力ＭＯＳ２のソースは垂直出力線６を経て負荷電流源７へと接続し、垂直選択スイッチＭＯＳ３のドレインは電源線４を経て電源端子５に接続されており、これらは全体でソースフォロワ回路を構成している。１４はリセットスイッチであり、そのソースは光電変換素子１のカソード側とソースフォロワ入力ＭＯＳ２のゲートに接続し、ドレインは電源線４を経て電源端子５に接続され、ゲートはリセットラインＲＥＳ１に接続されている。
【００２０】
本回路はリセットスイッチ１４によりリセットした後、各画素の光電変換素子１に蓄積された電荷に応じてソースフォロワ入力ＭＯＳ２のゲートに信号電圧が発生し、それをソースフォロワ回路で電流増幅して読み出すものである。
【００２１】
図１に本発明の第一の実施形態の動作タイミング図を示す。同図において、動画の撮像の際の間引き動作のために、選択スイッチパルスＳＥＬ２，ＳＥＬ４は常にローレベルであり、選択スイッチパルスＳＥＬ１をハイレベルとした後に、時刻ｔ０でリセットスイッチパルスＲＥＳ１をハイレベルとしてＰＤ１をリセットし、次に選択スイッチパルスＳＥＬ１をハイレベルとし、時刻ｔ９で水平走査パルスＨ１をハイレベルとして蓄積されたＰＤ１の光電荷を出力線６を介して読み出す。
【００２２】
ここで、リセットスイッチパルスＲＥＳ２、ＲＥＳ４を常にハイレベルにしているので、光電変換素子ＰＤ２の電荷はリセットスイッチ１４を介して、電源線４を経て電源端子５に接続されて排出され、隣接画素への電荷の流入が抑制され偽信号が発生しないものである。また、時刻ｔ９の後、水平走査パルスＨ１をハイレベルとしても、ＰＤ２に光電荷は蓄積されていないので、光電荷は出力されない。
【００２３】
さらに詳しく説明するために図２に光電変換素子の模式断面図とそのポテンシャル図を示す。図２（ａ）は光電変換素子の模式断面図である。同図において、図７、図１０と同一番号は同一部材を示し重複する説明を省略する。図２（ａ）において、４０３−ａを図７のＰＤ１、４０３−ｂを図７のＰＤ２としたとき、図２（ｂ）〜（ｄ）はそれぞれ、図１の時刻ｔ０、ｔ７、ｔ８、ｔ９における各部のポテンシャルの状態を示している。
【００２４】
図２（ｂ）に示したように、読み飛ばされた画素のフォトダイオードＰＤ２はリセットが行われているため電荷が蓄積しておらず、そのため、図２（ｃ）及び（ｄ）に示したように、フォトダイオードＰＤ２で発生した電荷はポテンシャル障壁を越えて隣接画素、たとえばＰＤ１に流入することなく偽信号を発生させないものである。
【００２５】
上記動作によって、偽信号の発生を防止すると共に、スミア、ブルーミング、混色のない高品質の画像が得られるものである。
【００２６】
［第二実施形態］
図３は本発明の第二実施形態による動作を実現するための垂直走査回路９の模式回路図である。
【００２７】
図３において、５０１はシフトパルス発生回路、５０２は第一の転送スイッチ、５０３は第二の転送スイッチ、５０４はＯＲゲート、５０５は動画と静止画等の読みだしモード切り替え信号入力端子である。
【００２８】
読みだしモード切り替え信号入力端子５０５にローレベルが入力されているときは、第一の転送スイッチ５０２が導通、第二の転送スイッチ５０３が非導通となるため、ＲＥＳ１、ＳＥＬ１〜ＲＳＥ４、ＳＥＬ４パルスが順次出力され、全画素の信号が読み出される。
【００２９】
次に読みだしモード切り替え信号入力端子５０５にハイレベルが入力されているときは、第一の転送スイッチ５０２が非導通、第二の転送スイッチ５０３が導通となるため、２番目、４番目のシフトパルス発生回路５０１にはシフトパルスが転送されない。そのためＳＥＬ２、ＳＥＬ４として常にローレベルが出力され、このパルスが印加される垂直ゲート線８に接続した画素から信号は読み出されないことになる。またこの時に、ＯＲゲート５０４の一方の端子には読みだしモード切り替え信号入力端子５０５からハイレベルが印加されているため、ＲＥＳ２，ＲＥＳ４として常にハイレベルが出力され、このパルスが印加されるリセットゲート線１５に接続した画素、つまり読み飛ばされた画素の光電変換素子をリセットするリセットスイッチ１４は常に導通状態に保持されるので、電荷はすみやかに電源端子５に排出され偽信号を発生させないものである。
【００３０】
モード切り替え信号入力端子５０５には、高密度で高画質を求められる静止画の場合にはローレベルを入力し、動画を撮影する場合の高速フレーム変換を要求される場合にはハイレベルとして、光電変換素子の半分の光電荷を読み出すようにする。また、上記実施形態で、奇数垂直線を活かして偶数垂直線を読み出さない例を示したが、これを逆としても良く、また、１列を読み出してｎ列を読み出さないようにしても良く、例えばオートフォーカスの焦点レンズ位置を設定する場合や、オート露光の場合等の画質を重視しない場合等に適用できる。
【００３１】
本回路構成のように、シフトパルス発生回路の後段にＯＲゲートを追加して、その一方の入力に読みだし、モード切り替え信号を入力することより、新規に制御パルスを追加することなく所望の動作を実現したものである。
【００３２】
［第三実施形態］
図４は本発明の第三実施形態による別の画素構成に応用した例である。同図において、図７と同一番号は同一部材を示している。本実施形態の画素はソースフォロワ増幅手段を用いず、フォトダイオード１に蓄積された信号電荷を直接読み出す方式のものである。本構成の画素においても、読み出さない画素のリセットスイッチ１４を導通させて、蓄積した電荷を電源線４に排出することにより偽信号の発生を抑制することができる。
【００３３】
図４において、フォトダイオード１は、ＭＯＳＦＥＴのリセットスイッチ１４のソースを接続され、転送ＭＯＳＦＥＴ３のソースにも接続され、リセットスイッチ１４のゲートはリセットパルスＲＥＳ２に接続され、転送ＭＯＳＦＥＴ３のゲートは選択パルスＳＥＬ２に、そのドレインは出力線６に接続されている。他の各光電変換装置も同様な周辺回路に接続され、特にフォトダイオード１をＰＤ２とする場合、リセットスイッチ１４のゲートを常にハイレベルとするリセットパルスＲＥＳ２に接続されているので、リセットスイッチ１４は常に導通状態となり、ＰＤ２に光電荷を蓄えることなく放電されて、過充電もない。一方、通常動作の１列目や３列目は、リセットパルス及び選択パルスは通常通りに印加されるので、所定の走査時間にリセットされ、フォトダイオード１に所定時間の光電荷の蓄積後に読み出される。
【００３４】
［第四実施形態］
図５は本発明の第四実施形態によるさらに別の画素構成に応用した画素の回路図例である。同図においても、図７と同一番号は同一部材を示している。同図において、９０１は光電変換素子１からソースフォロワ入力ＭＯＳ２の入力ゲートへ信号電荷を完全空乏転送する電荷転送スイッチである。９０２は転送スイッチ９０１を制御する転送ゲート線である。一般に、光電変換装置の感度を向上させるために、光電変換素子１のサイズを大きくし、信号電荷量を増す方法がとられるが、それにともないソースフォロワ入力ＭＯＳ２のゲートに寄生する容量値もおおきくなり、効率よく感度を向上できないという問題点があったが、本構造をとり、ソースフォロワ入力ＭＯＳ２の入力ゲートの容量値を光電変換素子１（フォトダイオードなど）の容量値より小さく設計しておき、完全空乏転送をおこなうことで、感度を向上させることができる。
【００３５】
全画素を読み出す通常時は、選択パルス８の印加と、リセットパルス１５の印加とがタイミング通りに供給され、リセットパルス１５の印加後、所定時間後に選択パルス８の印加の前に、転送ゲート線９０２にパルスを印加して電荷転送スイッチ９０１を導通する。そして、フォトダイオード１に蓄積された光電荷をソースフォロワ入力ＭＯＳ２のゲートに転送し、その後選択パルス８の印加により選択スイッチ３を導通して、ソースフォロワ入力ＭＯＳ２のソースの出力線６に電力増幅して出力する。
【００３６】
また、偶数画素を間引き読み出す場合には、上記転送ゲート線９０２を常時ハイレベルとして電荷転送スイッチ９０１を導通して、リセットパルス１５を常時ハイレベルとしてリセットスイッチ１４も同時に導通状態として、フォトダイオード１に蓄積される光電荷を常に電源ラインに放電され、過充電状態を無くし、隣接フォトダイオードへの影響を無くしている。
【００３７】
本画素構成においても、読み出さない画素のリセットスイッチおよび転送スイッチを通電させておく蓄積した電荷を排出することにより偽信号の発生を抑制することができる。
【００３８】
［第五実施形態］
図６は本発明の第五実施形態を示す動作タイミング図である。本実施形態による基本的な回路構成は図７と同様である。図６に示したように、読み飛ばされた画素のリセットスイッチ１４の駆動パルスＲＥＳ２、ＲＥＳ４を少なくとも１映像期間に一度ハイレベルにすることによっても、同様の効果が得られるものである。従来例として説明した図８のタイミングとは異なり、フォトダイオード１のＰＤ１とＰＤ２とを時刻ｔ０，ｔ１０に同時にリセットし、選択パルスＳＥＬ２を常にローレベルとしているので、ＰＤ１とＰＤ２とは同一光電荷が蓄積され、同時にリセットパルスが加わり、所定時間後の時刻ｔ２にＰＤ１の蓄積電荷が読み出される。こうして、ＰＤ１とＰＤ２とが共に過電荷を蓄積することはなく、ＰＤ２による隣接画素ＰＤ１への影響もなくなる。
【００３９】
また、上記従来例では部分読みだし時として１画素行ごとに読み飛ばす場合を例にとって説明したがこれに限るものではなく、本発明は用途に応じて任意の読み飛ばしを行ったときにも適用できることはいうまでもない。
【００４０】
【発明の効果】
以上説明したように、本発明の構造をとることにより偽信号の発生を抑制でき、ブルーミングが発生しない、スミアが発生しない、混色が生じない、高画質が得られる光電変換装置を得ることができるものである。
【図面の簡単な説明】
【図１】本発明による第一の実施形態の動作タイミング図である。
【図２】本発明による第一の実施形態の画素模式断面図およびポテンシャル図である。
【図３】本発明による第二の実施形態の走査回路模式説明図である。
【図４】本発明による第三の実施形態の画素回路模式説明図である。
【図５】本発明による第四の実施形態の画素回路模式説明図である。
【図６】本発明による第五の実施形態の動作タイミング図である。
【図７】従来の光電変換装置の模式説明図である。
【図８】従来の光電変換装置の全画素読みだし時動作タイミング図である。
【図９】従来の光電変換装置の部分読みだし時動作タイミング図である。
【図１０】従来例の画素模式断面図およびポテンシャル図である。
【符号の説明】
１光電変換素子（フォトダイオードなど）
２増幅型ソースフォロワ入力ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｉｌｉｃｏｎＴｒａｎｓｉｓｔｏｒ）
３垂直選択スイッチＭＯＳ
４電源線
５電源端子
６垂直出力線
７負荷電流源
８垂直ゲート線
９垂直走査回路
１０水平転送ＭＯＳスイッチ
１１水平出力線
１２出力アンプ
１３水平走査回路
１４リセットスイッチ
１５リセットゲート線
４０１半導体基板
４０２ウェル
４０３フォトダイオード（ＰＮ結合）
５０１走査パルス発生器
５０２，５０３転送スイッチ
５０４ＯＲ回路
５０５モード切替端子
９０１転送スイッチ
９０２転送スイッチパルス線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a photoelectric conversion device arranged in a matrix, and is applied to an imaging device such as a digital still camera or a video camcorder.
[0002]
[Prior art]
FIG. 7 is a schematic explanatory diagram showing a conventional photoelectric conversion circuit. In the figure, a photoelectric conversion element (photodiode or the like) 1 accumulates electric charge according to the amount of incident light, and is arranged in an example of 4 × 4 in a two-dimensional manner. One end of the photoelectric conversion element 1 is connected to the gate of an amplification type source follower input MOS (Metal Oxide Silicon Transistor) 2, the drain of the source follower input MOS 2 is connected to the source of the vertical selection switch MOS 3, and the source of the source follower input MOS 2 Is connected to the load current source 7 through the vertical output line 6, and the drain of the vertical selection switch MOS3 is connected to the power supply terminal 5 through the power supply line 4, and these constitute a source follower circuit as a whole. Reference numeral 14 denotes a reset switch, the source of which is connected to the gate of the source follower input MOS 2, and the drain of which is connected to the power supply terminal 5 through the power supply line 4.
[0003]
In this circuit, a signal voltage is generated at the gate of the source follower input MOS 2 in accordance with the electric charge accumulated in the photoelectric conversion element 1 of each pixel, and the signal is amplified and read by the source follower circuit.
[0004]
The gate of the vertical selection switch MOS 3 is connected to the vertical scanning circuit 9 by a vertical gate line 8. The gate of the reset switch 14 is connected to the vertical scanning circuit 9 by a reset gate line 15. The output signal of the source follower circuit is output to the outside through the vertical output line 6, the horizontal transfer MOS switch 10, the horizontal output line 11, and the output amplifier 12. The gates of the horizontal transfer MOS switches 10 are connected to the horizontal scanning circuit 13, respectively.
[0005]
The operation of this circuit will be described with reference to the timing chart of FIG. Here, the pulses applied to the vertical gate lines of each pixel row are SEL1 to SEL4, respectively, and the pulses applied to the reset gate line 15 are RES1 to RES4. The pulses SEL1 to SEL4 and RES1 to RES4 are generated by the vertical scanning circuit 9. H1 to H4 are horizontal scanning pulses generated by the horizontal scanning circuit 13, and are applied to the gate of the horizontal transfer MOS switch 10. PD1 and PD2 indicate changes in the potential of the photoelectric conversion elements (photodiodes) in the first row, first column, and second row, first column, respectively.
[0006]
First, at time t0, the pulse RES1 is set to a high level to bring the reset switch 14 into a conductive state, thereby resetting the photoelectric conversion element PD1. Next, the accumulation operation is started. A signal voltage is generated at the gate of the source follower input MOS 2 in accordance with the amount of accumulated signal charge. After the accumulation time, at time t2, pulses SEL1 and H1 generated by the vertical scanning circuit 9 and the horizontal scanning circuit 13 are applied to the corresponding switches 3 and 10, respectively, and the signal of the selected photoelectric conversion element PD1 is a source follower. After being amplified by the circuit, it is output through the output amplifier 12.
[0007]
Thereafter, signals from the photoelectric conversion elements arranged in the first row are output by sequentially applying H2 to H4 pulses. Similarly, signals from the photoelectric conversion elements arranged in the second row are controlled and output by pulses RES1, SEL1, and H1 to H4. For example, PD2 is reset at time t1 and then enters a storage operation. After the accumulation time, a signal from the photoelectric conversion element PD2 is output at time t3.
[0008]
Another operation will be described with reference to an operation timing chart of FIG. This timing does not read out the signals for all the pixels but reads out a part of them. In the figure, by generating the SEL3 and RES3 pulses following the SEL1 and RES1 without generating the signals corresponding to the pulses SEL2, SEL4, RES2, and RES4 from the vertical scanning circuit 9, the second row, the fourth, The signals in the first and third rows are read out by skipping the signals in the rows.
[0009]
For example, when capturing high-definition still images, all pixel signals are read out, and when outputting moving images, signals are thinned out and high-speed signal readout is performed instead. The signal can be used for automatic focusing and automatic exposure.
[0010]
[Problems to be solved by the invention]
However, in this circuit configuration and operation timing, the skipped photoelectric conversion element (for example, PD2 in FIGS. 7 and 9) is not reset, so that the charge accumulated in the photoelectric conversion element will eventually reach the saturation charge amount after light irradiation. The charge generated exceeding the saturation charge amount flows into the adjacent photoelectric conversion element, causing a false signal to be generated in the adjacent pixel.
[0011]
In order to explain in more detail, FIG. 10 shows a schematic cross-sectional view of a photoelectric conversion element and its potential diagram. FIG. 10A is a schematic cross-sectional view of a photoelectric conversion element. In the figure, the same reference numerals as those in FIG. 7 denote the same members. In FIG. 10A, 401 is a first conductivity type Si semiconductor substrate, 402 is a second conductivity type well region opposite to the substrate 1, and 403 is a first conductivity type diffusion region. A PN photodiode is formed between them. A reverse bias is applied to the PN photodiode, and photocharge generated according to the amount of light incident on the junction capacitance is accumulated. A voltage amplitude generated according to the number of photocharges is detected by a source follower amplifier and output to the outside as an electrical signal.
[0012]
When 403-a is PD1 in FIG. 7 and 403-b is PD2 in FIG. 7, FIGS. 10 (b) to 10 (d) show the potential states of the respective parts at times t4, t5, and t6 in FIG. Show.
[0013]
As shown in FIG. 10 (b), the photodiode PD2 of the pixel skipped is not reset, and charges are accumulated. As shown in FIG. 10 (c), the accumulation period of the photodiode PD1 is increased. It reaches saturation on the way. For this reason, the electric charge overflowing from the photodiode PD2 as shown in FIG. 10D passes over the potential barrier and flows into the adjacent pixel, for example, PD1, and becomes a false signal.
[0014]
The present invention can reset all the pixels by reading all the pixels in the case of still image capturing, and can prevent the overflow of the photo charge. The issue is to prevent the effects of overflow.
[0015]
[Means and Actions for Solving the Problems]
As a means for solving the above problems, the present invention provides a photoelectric conversion apparatus comprising a plurality of pixels each having a photoelectric conversion element, and a vertical scanning means and a horizontal scanning means for reading signals of the plurality of pixels. Using a switching signal for controlling switching between a first mode for reading the signals of the plurality of pixels and a second mode for reading the signals of some of the plurality of pixels read in the first mode. During the second mode period, pixels that are not read out are always reset.
[0016]
In the present invention, a still image may be captured in the first mode, and a moving image may be captured in the second mode. In addition, when the mode is switched to the second mode, pixels that are not read out may be reset at all times during the period of the second mode.
[0017]
Further, the present invention has a lens autofocus, wherein in the first mode, the setting of the position of the focus lens is not performed in the second mode, after the setting position of the lens Also good.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments according to the present invention will be described in detail with reference to the drawings.
[0019]
[First embodiment]
The circuit configuration diagram of the photoelectric conversion device according to the first embodiment of the present invention is the same as that shown in FIG. FIG. 7 shows the configuration as described above, and again, the photoelectric conversion element (photodiode or the like) 1 accumulates charges according to the amount of incident light, and is an example of 4 × 4 in two dimensions. It is arranged at. One end of the photoelectric conversion element 1 is connected to the gate of an amplification type source follower input MOS (Metal Oxide Silicon Transistor) 2, the other end is connected to the substrate of the semiconductor substrate, and the drain of the source follower input MOS 2 is connected to the vertical selection switch MOS 3. The source of the source follower input MOS 2 is connected to the load current source 7 via the vertical output line 6, and the drain of the vertical selection switch MOS 3 is connected to the power supply terminal 5 via the power line 4. Constitutes a source follower circuit as a whole. 14 is a reset switch, the source of which is connected to the cathode side of the photoelectric conversion element 1 and the gate of the source follower input MOS2, the drain is connected to the power supply terminal 5 through the power supply line 4, and the gate is connected to the reset line RES1. ing.
[0020]
In this circuit, after being reset by the reset switch 14, a signal voltage is generated at the gate of the source follower input MOS 2 in accordance with the electric charge accumulated in the photoelectric conversion element 1 of each pixel, and this is amplified and read by the source follower circuit. Is.
[0021]
FIG. 1 shows an operation timing chart of the first embodiment of the present invention. In the same figure, the selection switch pulses SEL2 and SEL4 are always at a low level due to the thinning-out operation at the time of capturing a moving image. After setting the selection switch pulse SEL1 to a high level, the reset switch pulse RES1 is set to a high level at time t0. PD1 is reset, and then the selection switch pulse SEL1 is set to the high level. At time t9, the horizontal photopulse H1 is set to the high level, and the accumulated photocharge of PD1 is read out via the output line 6.
[0022]
Here, since the reset switch pulses RES2 and RES4 are always at the high level, the charge of the photoelectric conversion element PD2 is discharged via the reset switch 14 via the power supply line 4 to the power supply terminal 5 and discharged to the adjacent pixels. The inflow of electric charges is suppressed and no false signal is generated. Even after the time t9, even if the horizontal scanning pulse H1 is set to the high level, no photocharge is accumulated in the PD2, so that no photocharge is output.
[0023]
For more detailed explanation, FIG. 2 shows a schematic cross-sectional view of a photoelectric conversion element and its potential diagram. FIG. 2A is a schematic cross-sectional view of a photoelectric conversion element. In this figure, the same reference numerals as those in FIGS. 7 and 10 denote the same members, and duplicate descriptions are omitted. 2A, when 403-a is PD1 in FIG. 7 and 403-b is PD2 in FIG. 7, FIGS. 2B to 2D are respectively times t0, t7, t8, FIG. The potential state of each part at t9 is shown.
[0024]
As shown in FIG. 2B, no charge is accumulated in the photodiode PD2 of the skipped pixel because the reset has been performed. Therefore, the photodiode PD2 shown in FIGS. As described above, the charge generated in the photodiode PD2 does not generate a false signal without flowing into the adjacent pixel, for example, PD1, beyond the potential barrier.
[0025]
By the above operation, generation of a false signal is prevented, and a high-quality image free from smear, blooming, and color mixture can be obtained.
[0026]
[Second Embodiment]
FIG. 3 is a schematic circuit diagram of the vertical scanning circuit 9 for realizing the operation according to the second embodiment of the present invention.
[0027]
In FIG. 3, 501 is a shift pulse generating circuit, 502 is a first transfer switch, 503 is a second transfer switch, 504 is an OR gate, and 505 is a read mode switching signal input terminal for moving images and still images.
[0028]
When a low level is input to the reading mode switching signal input terminal 505, the first transfer switch 502 is turned on and the second transfer switch 503 is turned off, so that the RES1, SEL1 to RSE4, and SEL4 pulses are The signals are sequentially output and the signals of all the pixels are read out.
[0029]
Next, when a high level is input to the reading mode switching signal input terminal 505, the first transfer switch 502 is non-conductive and the second transfer switch 503 is conductive, so the second and fourth shifts are performed. No shift pulse is transferred to the pulse generation circuit 501. Therefore, a low level is always output as SEL2 and SEL4, and no signal is read out from the pixel connected to the vertical gate line 8 to which this pulse is applied. At this time, since a high level is applied to one terminal of the OR gate 504 from the reading mode switching signal input terminal 505, a high level is always output as RES2 and RES4, and this pulse is applied to the reset gate. Since the reset switch 14 that resets the photoelectric conversion elements of the pixels connected to the line 15, that is, the skipped pixels, is always kept in a conductive state, the charge is immediately discharged to the power supply terminal 5 so that no false signal is generated. is there.
[0030]
The mode switching signal input terminal 505 inputs a low level in the case of a still image that requires high density and high image quality, and assumes a high level when a high-speed frame conversion is required when shooting a moving image. The photoelectric charge half of the conversion element is read out. Further, in the above embodiment, an example in which the odd vertical lines are utilized and the even vertical lines are not read is shown, but this may be reversed, or one column may be read and the n columns may not be read. For example, the present invention can be applied to the case where the focus lens position for autofocus is set or the case where the image quality is not emphasized such as auto exposure.
[0031]
As in this circuit configuration, an OR gate is added after the shift pulse generation circuit, reading is performed on one input, and a mode switching signal is input, so that a desired operation can be performed without adding a new control pulse. Is realized.
[0032]
[Third embodiment]
FIG. 4 shows an example applied to another pixel configuration according to the third embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 7 denote the same members. The pixel of this embodiment is of a type that directly reads out the signal charge accumulated in the photodiode 1 without using the source follower amplification means. Also in the pixel of this configuration, generation of a false signal can be suppressed by conducting the reset switch 14 of a pixel that is not read out and discharging the accumulated charge to the power supply line 4.
[0033]
In FIG. 4, the photodiode 1 is connected to the source of the reset switch 14 of the MOSFET and is also connected to the source of the transfer MOSFET 3, the gate of the reset switch 14 is connected to the reset pulse RES2, and the gate of the transfer MOSFET 3 is the selection pulse SEL2. The drain is connected to the output line 6. Each of the other photoelectric conversion devices is also connected to a similar peripheral circuit. In particular, when the photodiode 1 is PD2, the reset switch 14 is connected to a reset pulse RES2 that always keeps the gate of the reset switch 14 at a high level. It is always in a conductive state, is discharged without accumulating photocharge in PD2, and there is no overcharge. On the other hand, in the first and third columns of normal operation, the reset pulse and the selection pulse are applied as usual, so that they are reset at a predetermined scanning time and read out after the photocharge is accumulated in the photodiode 1 for a predetermined time. .
[0034]
[Fourth embodiment]
FIG. 5 is a circuit diagram of a pixel applied to still another pixel configuration according to the fourth embodiment of the present invention. Also in this figure, the same numbers as those in FIG. 7 indicate the same members. In the figure, reference numeral 901 denotes a charge transfer switch that completely depletes and transfers signal charges from the photoelectric conversion element 1 to the input gate of the source follower input MOS 2. Reference numeral 902 denotes a transfer gate line for controlling the transfer switch 901. In general, in order to improve the sensitivity of the photoelectric conversion device, a method of increasing the size of the photoelectric conversion element 1 and increasing the amount of signal charge is taken. However, the capacitance value parasitic on the gate of the source follower input MOS 2 increases accordingly. There was a problem that the sensitivity could not be improved efficiently, but this structure was adopted, and the capacitance value of the input gate of the source follower input MOS 2 was designed to be smaller than the capacitance value of the photoelectric conversion element 1 (photodiode, etc.) Sensitivity can be improved by performing complete depletion transfer.
[0035]
During normal reading of all pixels, the application of the selection pulse 8 and the application of the reset pulse 15 are supplied in accordance with the timing. After the application of the reset pulse 15 and before the application of the selection pulse 8 after a predetermined time, the transfer gate line A pulse is applied to 902 to make the charge transfer switch 901 conductive. Then, the photocharge accumulated in the photodiode 1 is transferred to the gate of the source follower input MOS 2, and then the selection switch 3 is turned on by application of the selection pulse 8, and power is amplified to the source output line 6 of the source follower input MOS 2. And output.
[0036]
When thinning out even-numbered pixels, the transfer gate line 902 is always set to the high level, the charge transfer switch 901 is turned on, the reset pulse 15 is always set to the high level, and the reset switch 14 is also turned on simultaneously. The photocharge accumulated in the battery is always discharged to the power supply line, eliminating the overcharged state and eliminating the influence on the adjacent photodiode.
[0037]
Also in this pixel configuration, generation of a false signal can be suppressed by discharging the accumulated charges that are energized through reset switches and transfer switches of pixels that are not read out.
[0038]
[Fifth embodiment]
FIG. 6 is an operation timing chart showing the fifth embodiment of the present invention. The basic circuit configuration according to this embodiment is the same as that shown in FIG. As shown in FIG. 6, the same effect can be obtained by setting the drive pulses RES2 and RES4 of the reset switch 14 of the skipped pixel to a high level at least once in one video period. Unlike the timing of FIG. 8 described as the conventional example, PD1 and PD2 of the photodiode 1 are simultaneously reset at times t0 and t10, and the selection pulse SEL2 is always at a low level. Therefore, PD1 and PD2 have the same photocharge. At the same time, a reset pulse is applied, and the accumulated charge in PD1 is read out at time t2 after a predetermined time. Thus, neither PD1 nor PD2 accumulates overcharge, and PD2 does not affect the adjacent pixel PD1.
[0039]
In the above conventional example, the case of skipping every pixel row as an example of partial reading has been described as an example. However, the present invention is not limited to this, and the present invention is also applicable when arbitrary skipping is performed according to the application. Needless to say, it can be done.
[0040]
【The invention's effect】
As described above, by adopting the structure of the present invention, generation of a false signal can be suppressed, and a photoelectric conversion device that does not generate blooming, does not generate smear, does not generate color mixture, and can obtain high image quality can be obtained. Is.
[Brief description of the drawings]
FIG. 1 is an operation timing chart of a first embodiment according to the present invention.
FIG. 2 is a schematic pixel sectional view and a potential diagram of the first embodiment according to the present invention.
FIG. 3 is a schematic explanatory diagram of a scanning circuit according to a second embodiment of the present invention.
FIG. 4 is a schematic explanatory diagram of a pixel circuit according to a third embodiment of the present invention.
FIG. 5 is a schematic explanatory diagram of a pixel circuit according to a fourth embodiment of the present invention.
FIG. 6 is an operation timing chart of the fifth embodiment according to the present invention.
FIG. 7 is a schematic explanatory diagram of a conventional photoelectric conversion device.
FIG. 8 is an operation timing chart at the time of reading all pixels of a conventional photoelectric conversion device.
FIG. 9 is an operation timing chart for partial reading of a conventional photoelectric conversion device.
FIG. 10 is a schematic pixel sectional view and a potential diagram of a conventional example.
[Explanation of symbols]
1 Photoelectric conversion element (photodiode, etc.)
2 Amplified source follower input MOS (Metal Oxide Silicon Transistor)
3 Vertical selection switch MOS
4 Power supply line 5 Power supply terminal 6 Vertical output line 7 Load current source 8 Vertical gate line 9 Vertical scanning circuit 10 Horizontal transfer MOS switch 11 Horizontal output line 12 Output amplifier 13 Horizontal scanning circuit 14 Reset switch 15 Reset gate line 401 Semiconductor substrate 402 Well 403 Photodiode (PN coupling)
501 Scan pulse generator 502, 503 Transfer switch 504 OR circuit 505 Mode switching terminal 901 Transfer switch 902 Transfer switch pulse line

Claims

In a photoelectric conversion apparatus including a plurality of pixels each having a photoelectric conversion element, and a vertical scanning unit and a horizontal scanning unit for reading signals of the plurality of pixels,
Using a switching signal for controlling switching between a first mode for reading the signals of the plurality of pixels and a second mode for reading the signals of some of the plurality of pixels read in the first mode. In the photoelectric conversion device, pixels that are not read out are always reset during the second mode period .

The photoelectric conversion device according to claim 1, wherein a still image is picked up in the first mode, and a moving image is picked up in the second mode.

3. The photoelectric conversion device according to claim 1, further comprising an autofocus focus lens, wherein the position of the focus lens is not set in the first mode, and in the second mode. , photoelectric conversion device, characterized in that for setting the position of the focusing lens.