JP3553849B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP3553849B2
JP3553849B2 JP2000067122A JP2000067122A JP3553849B2 JP 3553849 B2 JP3553849 B2 JP 3553849B2 JP 2000067122 A JP2000067122 A JP 2000067122A JP 2000067122 A JP2000067122 A JP 2000067122A JP 3553849 B2 JP3553849 B2 JP 3553849B2
Authority
JP
Japan
Prior art keywords
semiconductor device
lead frame
heat sink
sealing resin
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000067122A
Other languages
Japanese (ja)
Other versions
JP2001250890A (en
Inventor
今朝信 桑原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Device Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Device Technology Co Ltd filed Critical Fuji Electric Device Technology Co Ltd
Priority to JP2000067122A priority Critical patent/JP3553849B2/en
Publication of JP2001250890A publication Critical patent/JP2001250890A/en
Application granted granted Critical
Publication of JP3553849B2 publication Critical patent/JP3553849B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップが樹脂で封止される半導体装置及び半導体装置の製造方法に関し、特に複数の電子部品によってモジュール構成された半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、例えば、パワートランジスタアレイや駆動用ＩＣ等を内蔵した電力用半導体装置のように、複数の半導体チップ及びその他の電子部品を組み合わせて１パッケージ化し、その中に一定の機能を取り込んだ半導体装置の普及が進んでいる。このような半導体装置には、一定の機能を実現するために必要な半導体チップ、受動部品、ＩＣ、接続配線等が予め取り込まれており、これを利用するインバータ等のセットメーカは、半導体チップ周辺の回路設計に時間を費やすことなく、半導体装置が有する機能をそのまま利用することが可能となる。
【０００３】
このような半導体装置の構成形態としては、半導体チップごとに分割された金属フレームに半導体チップを搭載し、金線或いはアルミ線によるボンディングによって各接続を行い、それをトランスファ成形によって樹脂封止したものがあげられる。また、別の形態としては、受動部品、ＩＣ等を搭載したセラミック配線基板を金属フレームに配置し、アルミ線等によるボンディングによって、そのセラミック配線基板の部分と金属フレーム上の半導体チップとを接続し、それをトランスファ成形によって樹脂封止したものがあげられる。さらに、別の形態としては、ＭＯＳＦＥＴ、ＩＧＢＴ等のパワートランジスタを複数搭載したセラミック基板或いは金属絶縁基板からなる回路基板、駆動ＩＣ、及び受動部品等を搭載したプリント基板からなる制御回路基板をケースに収納したものがあげられる。
【０００４】
【発明が解決しようとする課題】
しかし、従来の半導体装置は、半導体チップ及びその他の部品が平面的に配置されて構成されるため、半導体チップ等や配線パターンの占有面積が大きくなり、半導体装置の小型化が図れないという問題点がある。
【０００５】
また、誘電率の高いセラミック基板を用いて電気長を短縮し、配線パターンの占有面積を縮小することによって、半導体装置を小型化する場合、セラミック基板のコストが高くついてしまうという問題点がある。
【０００６】
本発明はこのような点に鑑みてなされたものであり、コストを低く抑えつつ、回路配置や構造配置の自由度を高めるとともに、半導体チップ、その他の部品及び配線パターンの集積度を向上させて小型化を実現する半導体装置を提供することを目的とする。
【０００７】
また、本発明の他の目的は、コストを低く抑えつつ、回路配置や構造配置の自由度を高めるとともに、半導体チップ、その他の部品及び配線パターンの集積度を向上させて小型化を実現する半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明では上記課題を解決するために、半導体チップが樹脂で封止される半導体装置において、導電性を有するヒートシンクと、前記ヒートシンクの上面に配置され、前記ヒートシンクの上面に電気的に接続される半導体チップと、導電性を有し、前記半導体チップの上面の電極及び前記ヒートシンクに電気的にそれぞれ接続されるリードフレームと、前記ヒートシンク、前記半導体チップ及びリードフレームを封止する封止樹脂と、前記封止樹脂の上面を所定量研磨して形成された研磨面に構成され、前記リードフレームの露出端と電気的に接続される導体パターンとを有することを特徴とする半導体装置が提供される。
【０００９】
ここで、ヒートシンクは、半導体チップの放熱を行うとともに、半導体チップの底面側との電気的な接続を行い、半導体チップはヒートシンクの上面に配置され、リードフレームは、半導体チップの上面側及びヒートシンクとの電気的な接続を行い、封止樹脂は、ヒートシンク、半導体チップ及びリードフレームを封止して耐圧を保ち、導体パターンは、リードフレームに電気的に接続される。
【００１０】
また、半導体チップが樹脂で封止された半導体装置を製造する半導体装置の製造方法において、ヒートシンクにリードフレームを電気的に接続させて取り付けるリードフレーム取り付け工程と、前記ヒートシンク及び前記リードフレームに半導体チップを電気的に接続させて取り付ける半導体チップ取り付け工程と、前記リードフレーム及び前記半導体チップが取り付けられた前記ヒートシンクをベースフィルムの上面に配置するヒートシンク配置工程と、前記リードフレーム、前記半導体チップ及び前記ヒートシンクを封止樹脂で封止する樹脂封止工程と、前記封止樹脂の上面を研磨し、前記リードフレームを分割し、前記リードフレームの一部を前記封止樹脂の表面に露出させる研磨工程と、前記封止樹脂の表面に露出した前記リードフレームと電気的に接続する導体パターンを前記封止樹脂の上面に形成する導体パターン形成工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
ここで、リードフレーム取り付け工程は、ヒートシンクにリードフレームを電気的に接続させて取り付け、半導体チップ取り付け工程は、ヒートシンク及びリードフレームに半導体チップを電気的に接続させて取り付け、ヒートシンク配置工程は、リードフレーム及び半導体チップが取り付けられたヒートシンクをベースフィルムの上面に配置し、樹脂封止工程は、リードフレーム、半導体チップ及びヒートシンクを封止樹脂で封止し、研磨工程は、封止樹脂の上面を研磨し、リードフレームの一部を封止樹脂の表面に露出させ、導体パターン形成工程は、封止樹脂の表面に露出したリードフレームと電気的に接続する導体パターンを封止樹脂の上面に形成する。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
まず、本発明における第１の実施の形態について説明する。
【００１３】
図１は、本形態における半導体装置１の構成を示した断面図である。
半導体装置１は、底面に形成される絶縁層２、導電性を有し、絶縁層２の上面に配置されるヒートシンク３ａ、３ｂ、ヒートシンク３ａ、３ｂの上面に配置され、ヒートシンク３ａ、３ｂの上面に電気的に接続される半導体チップ４ａ、４ｂ、導電性を有し、半導体チップ４ａ、４ｂの上面或いはヒートシンク３ａ、３ｂに電気的に接続されるリードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃ、ヒートシンク３ａ、３ｂ、半導体チップ４ａ、４ｂ、リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃを封止する封止樹脂６、封止樹脂６の上面に設けられ、リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃと電気的に接続される導体パターン７、導体パターン７の上面に配置され、導体パターン７と電気的に接続される電子部品８ａ、８ｂ、外部端子９、及び外部端子９の一部、封止樹脂６、導体パターン７及び電子部品８ａ、８ｂを封止する外側封止樹脂１０によって構成されている。
【００１４】
絶縁層２としては、熱伝導性が良好で絶縁性が高く、かつ気泡の混入してない樹脂を用い、その材質としては、Ａｌ２Ｏ３またはＡｌＮを含有したエポキシ樹脂が特に好ましい。ヒートシンク３ａ、３ｂの材質としては、熱伝導率が高く、電気抵抗が低ければ銅等特に制限なく使用できる。半導体チップ４ａ、４ｂは、ＭＯＳＦＥＴ、ＩＧＢＴ等の半導体素子を用いたデバイスであり、その表裏面に入出力のための端子と制御のための端子とを有している。リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃの材質としては、電気抵抗が低く、半導体チップ４ａ、４ｂとの接続部分、及びヒートシンク３ａ、３ｂとの接続部分での接触抵抗が小さいものであれば、銅、アルミニウム等特に制限なく使用できる。封止樹脂６及び外側封止樹脂１０の材質としては、絶縁性を有し、半導体装置１の内部を隙間なく充填封止でき、封止後はある程度の硬度を有するものであれば、熱硬化樹脂等特に制限なく使用できる。導体パターン７の材質としては、電気抵抗が低く、パターン成形に適し、リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃ、外部端子９及び電子部品８ａ、８ｂの端子との接触抵抗が小さいものであれば、銅、金等特に制限なく使用できる。電子部品８ａ、８ｂは、半導体装置１の機能を確保するための電子部品であり、チップ抵抗等の受動部品及びＩＣ等の集積回路等が含まれる。外部端子９の材質としては、電気抵抗が低く、導体パターン７との接触抵抗が小さいものであれば、銅等特に制限なく使用できる。
【００１５】
絶縁層２は、半導体装置１の底面部に配置され、その上部にヒートシンク３ａ、３ｂが配置される。ヒートシンク３ａの上面には半導体チップ４ａが、側面にはリードフレーム５ａａが、それぞれ電気的に接続され、同様に、ヒートシンク３ｂの上面には半導体チップ４ｂが、側面にはリードフレーム５ｂａが電気的に接続される。また、半導体チップ４ａの上面にはリードフレーム５ａｂ、５ａｃが、半導体チップ４ｂの上面にはリードフレーム５ｂｂ、５ｂｃがそれぞれ電気的に接続される。このように配置されたヒートシンク３ａ、３ｂ、半導体チップ４ａ、４ｂ、及びリードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃは、封止樹脂６によって封止され、封止樹脂６の上面には、リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃとそれぞれ電気的に接続された導体パターン７が設けられる。導体パターン７の上面には、電子部品８ａ、８ｂ、外部端子９が電気的に接続され、このように接続された、外部端子９の一部、電子部品８ａ、８ｂ、導体パターン７、及び半導体チップ４ａ、４ｂ等を封止した封止樹脂６は、外側封止樹脂１０によって封止される。
【００１６】
なお、図１、及び以下に示す図７、図９〜１２では、リードフレーム５ａｂ、５ａｃ、５ｂｂ及び５ｂｃがそれぞれ断面方向から観察できるように記載しているが、これは説明の便宜上の表記であり、実際の断面図では、リードフレーム５ａｂとリードフレーム５ａｃ、及びリードフレーム５ｂｂとリードフレーム５ｂｃがそれぞれ重複して観察される。
【００１７】
次に、半導体装置１の製造工程について説明する。
半導体装置１の製造工程は、ヒートシンク３ａ、３ｂにリードフレームを電気的に接続させて取り付けるリードフレーム取り付け工程、ヒートシンク３ａ、３ｂ及びリードフレームに半導体チップ４ａ、４ｂを電気的に接続させて取り付ける半導体チップ取り付け工程、リードフレーム及び半導体チップ４ａ、４ｂが取り付けられたヒートシンク３ａ、３ｂを後述するベースフィルムの上面に配置するヒートシンク配置工程、リードフレーム、半導体チップ４ａ、４ｂ及びヒートシンクを封止樹脂６で封止する樹脂封止工程、封止樹脂６の上面を研磨し、リードフレームの一部を封止樹脂６の表面に露出させる研磨工程、封止樹脂６の表面に露出したリードフレームと電気的に接続する導体パターン７を封止樹脂６の上面に形成する導体パターン形成工程、導体パターン７の上面に電子部品８ａを実装する電子部品実装工程、導体パターン７の上面に外部端子９を電気的に接続する外部端子接続工程、及び外部端子９の一部、封止樹脂６、導体パターン７及び電子部品８ａ、８ｂを封止する外側樹脂封止工程によって構成されている。
【００１８】
まず、リードフレーム取り付け工程について説明する。
図２は、リードフレーム取り付け工程によってリードフレーム５ａが取り付けられたヒートシンク３ａの様子を示した斜視図である。
【００１９】
リードフレーム５ａは、銅等の金属板によって構成された一体物であり、後の工程である研磨工程によって複数に分離され、リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃとなる。リードフレーム５ａは、枝状に分岐した分岐構造を有する平面板を複数箇所で同一方向に屈曲させることにより構成され、ここでの屈曲部は、リードフレーム５ａのヒートシンク３ａへの取り付け部であるリードフレーム取り付け部３ａａ、及びリードフレーム５ａの半導体チップ４ａ上面への取り付け部に対応した位置に設けられる。
【００２０】
リードフレーム５ａのヒートシンク３ａへの取り付けは、ヒートシンク３ａの側面に配置されたリードフレーム取り付け部３ａａへ、そこに対応して設けられたリードフレーム５ａの屈曲部を電気的に接続させることにより行う。接続方法としては、接続部の電気抵抗が低く、十分な機械的な接続強度を保ち、後工程となる半導体チップ取り付け工程及び樹脂封止工程時の熱によって接続部が溶解しないようなものであれば、溶接等特に制限なく使用できる。
【００２１】
ここで、リードフレーム５ａのヒートシンク３ａへの取り付けは、リードフレーム５ａとヒートシンク３ａとの間に介在して配置されることとなる半導体チップ４ａ及び半田板の間隔を確保しつつ行うものとする。また、リードフレーム５ａの形状及び折り曲げ位置は、半導体チップの電極位置に併せて適宜決定するものとする。
【００２２】
次に、リードフレーム５ａの変形例について説明する。図３から図５は、リードフレーム５ａの変形例であるリードフレーム５ｃ〜５ｈの構成を示した斜視図である。
【００２３】
図３の（ａ）に示したリードフレーム５ｃは、半導体チップ４ａとの接点となる先端部５ｃａ、５ｃｂをさらに９０度折り曲げた例である。このように先端部５ｃａ、５ｃｂを折り曲げることにより、半導体チップ４ａとの接合を面によって行うことが可能になり、リードフレーム５ｃと半導体チップ４ａとの接合力を向上させることが可能になる。
【００２４】
図３（ｂ）に示したリードフレーム５ｄは、リードフレーム５ｄのヒートシンク３ａへの取り付け端５ｄａをヒートシンク３ａの下面と同じ位置まで延ばした例である。また、図４の（ａ）に示したリードフレーム５ｅは、リードフレーム５ｅのヒートシンク３ａへの取り付け端５ｅａをヒートシンク３ａの上面に載せた例である。これらの例では、リードフレーム５ｄ、５ｅの取り付け端５ｄａ、５ｅａがヒートシンク３ａの一方の面と同じ位置であるため、リードフレーム５ｄ、５ｅの上下方向への位置合わせが容易となり、リードフレーム５ｄ、５ｅの取り付け作業が容易になる。
【００２５】
図４の（ｂ）に示したリードフレーム５ｆは、後の研磨工程後に封止樹脂６内に残存する位置にＵ字状の屈曲部５ｆａ、５ｆｂ、５ｆｃを設けた例である。このようにＵ字状の屈曲部５ｆａ、５ｆｂ、５ｆｃを設けることにより、温度変化に伴うリードフレーム５ｆの膨張、収縮によって生じる応力、或いは外部から半導体チップに直接加わる力を緩衝することができる。
【００２６】
図５の（ａ）に示したリードフレーム５ｇは、Ｕ字状の屈曲部５ｇａをその下部がヒートシンク３ａの上面に当接するように設け、さらに、半導体チップ４ａ上面に取り付けられることとなる先端部をＵ字状の屈曲部５ｇｂ、５ｇｃとした例である。このように構成することにより、屈曲部５ｇａが、リードフレーム５ｇのヒートシンク３ａへの取り付け時の位置決めの役割を果たし、また、屈曲部５ｇｂ、５ｇｃが面で半導体チップ４ａに接続されることとなるため、リードフレーム５ｇの半導体チップ４ａへの接合強度を向上させることができる。
【００２７】
図５の（ｂ）に示したリードフレーム５ｈは、複数の半導体チップを連結して接続する場合の構成例である。この図に示す点線はヒートシンク３ａに搭載されるトランジスタ、ダイオード等の半導体チップの位置を示している。この例では、後の研磨工程で研磨を行った際に樹脂内に残存する位置に連結部５ｈｅ、５ｈｆ及び先端部５ｈａ、５ｈｂ、５ｈｃ、５ｈｄを設け、連結部５ｈｅによって先端部５ｈａ、５ｈｂを、連結部５ｈｆによって先端部５ｈｃ、５ｈｄをそれぞれ連結した構成となっている。このようにすることにより、複数の半導体チップ、例えば、主スイッチング用のトランジスタと並列接続するフリーホイリングダイオードとの接続を連結部５ｈｅ、５ｈｆによって行えるので、後の導体パターン形成の自由度を向上させることができる。
【００２８】
ヒートシンク３ａへのリードフレーム５ａの取り付けが終了すると、次に半導体チップ取り付け工程に移る。
図６は、半導体チップ取り付け工程によって半導体チップ４ａが取り付けられたヒートシンク３ａの様子を示した斜視図である。
【００２９】
半導体チップ４ａは、その上面に、リードフレーム５ａが取り付けられる端子部であるリードフレーム取り付け部４ａａ、４ａｂを、その下面に、ヒートシンク３ａと電気的に接続される図示していない端子部を有している。半導体チップ４ａの取り付けは、半導体チップ４ａの下面の端子をヒートシンク３ａの上面に電気的に接続し、リードフレーム取り付け部４ａａ、４ａｂを、それらに対応するリードフレーム５ａの折り返し部を電気的に接続することにより行われる。接続方法としては、接続部の電気抵抗が低く、十分な機械的な接続強度を保ち、接続時の加熱等によって半導体チップ４ａを破壊せず、残留物によって半導体チップ４ａの信頼性を低下させず、後工程となる樹脂封止工程時における封止樹脂６の熱によって接続部が溶解しないようなものであれば、半田付け等特に制限なく使用できる。図６では、半田付けによる接続を例にとって示しており、ヒートシンク３ａと半導体チップ４ａとの接続部分は半田１１によって、リードフレーム５ａとリードフレーム取り付け部４ａａ、４ａｂとの接続部分は半田１２ａ、１２ｂによって、それぞれ半田付けされている。半田付けの方法としては、例えば、ヒートシンク３ａと半導体チップ４ａとの接続部分、及びリードフレーム５ａとリードフレーム取り付け部４ａａ、４ａｂとの接続部分に半田板或いは半田ペースト等を挟み込み、それを水素還元炉等のリフロー炉でリフローすることによって行う。ここで、リフロー時にリードフレーム５ａに荷重をかけておくことにより、リードフレーム５ａと半導体チップ４ａとの接続をより確実なものとすることができる。
【００３０】
以上のような手順により半導体チップ４ａの取り付けを行うこととしたため、半導体チップ４ａの取り付けの際に、リードフレーム等を位置決めする治具を用いる必要がなくなり、半導体チップ４ａの取り付け作業の簡略化、及び治具から発生する粉塵等の不純物の混入の防止を図ることが可能になる。
【００３１】
なお、以上のリードフレーム取り付け工程及び半導体チップ取り付け工程の説明では、ヒートシンク３ａへのリードフレーム５ａ及び半導体チップ４ａの取り付けのみについて述べたが、ヒートシンク３ｂへのリードフレーム及び半導体チップ４ｂの取り付けも、上記と同様な手順によって行われる。
【００３２】
半導体チップの取り付けが終了すると、次に、ヒートシンク配置工程に移る。
図７は、ヒートシンク配置工程によってヒートシンク３ａ、３ｂが配置された様子を示した断面図である。
【００３３】
ヒートシンク配置工程では、ヒートシンク３ａ、３ｂをベースフィルム１３の所定の位置に配置する。ここで、ベースフィルム１３とは、ヒートシンク３ａ、３ｂを位置決めして配置するために使用するフィルムであり、その材質としては、ある程度の平坦性を有し、後述する樹脂封止時の熱によって変形しないものであれば特に制限なく使用できる。
【００３４】
図８は、ベースフィルム１３の構成例を示した平面図である。
図８に示すように、ベースフィルム１３には、ヒートシンク３ａ、３ｂの配置位置を示すマーキング１３ａ、１３ｂが印刷されており、ヒートシンク３ａ、３ｂは、このマーキング１３ａ、１３ｂに沿って位置決めされてベースフィルム１３の上面に配置される。ここで、図８の（ａ）は、ヒートシンク３ａ、３ｂの配置位置の各コーナをマーキング１３ａによって指定した例であり、図８の（ｂ）は、ヒートシンク３ａ、３ｂの配置位置の各１箇所をマーキング１３ｂによって指定した例である。
【００３５】
ベースフィルム１３へのヒートシンク３ａ、３ｂの配置が終了すると、次に、樹脂封止工程に移る。
図９は、樹脂封止工程によって樹脂封止された様子を示した断面図である。
【００３６】
図９に示すように、本工程では、リードフレーム５ａ、５ｂよりも高い位置まで封止樹脂６が充填され、この封止樹脂６は、ヒートシンク３ａ、３ｂ、半導体チップ４ａ、４ｂ、リードフレーム５ａ、５ｂを隙間なく封止する。ここでの封止は、例えば封止樹脂６として熱硬化樹脂を用いる場合、熱硬化樹脂を高温、高圧化で軟化させ、それを封止部に送り込んだ後硬化させるトランスファ成形等によって行う。または、ベースフィルム１３上に筒状の枠体を載せ、液状のエポキシ樹脂等を封止樹脂６として充填し、硬化させることとしてもよい。このようにすることにより、大きな体積を樹脂封止しなければならない場合であっても、容易に樹脂封止を行うことが可能となる。
【００３７】
樹脂封止工程が終了すると、次に研磨工程に移る。
図１０は、研磨工程によって封止樹脂６の上面が研磨された様子を示した断面図である。
【００３８】
研磨工程では、ラッピング等によって封止樹脂６の上面の研磨が行われる。ここでの研磨は、研磨面６ａがリードフレームにまで達し、この研磨によってリードフレームが複数に分離される位置まで行われる。これにより、ヒートシンク３ａ、３ｂにそれぞれ接続されていた一体物のリードフレームは、ヒートシンク３ａに接続されたリードフレーム５ａａ、半導体チップ４ａの上面に接続されたリードフレーム５ａｂ、５ａｃ、ヒートシンク３ｂに接続されたリードフレーム５ｂａ、半導体チップ４ｂの上面に接続されたリードフレーム５ｂｂ、５ｂｃに分離され、各リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃの分離断面は、研磨面６ａの表面に露出することとなる。また、ここでの研磨は、研磨面６ａが半導体チップ４ａ、４ｂの上面から十分な距離をとり、半導体チップ４ａ、４ｂの上面の絶縁耐圧が確保できる程度にまでとどめておく。
【００３９】
封止樹脂６の上面の研磨が終了すると、次に、導体パターン形成工程に移る。
図１１は、導体パターン形成工程によって、封止樹脂６の上面に導体パターン７が形成された様子を示した断面図である。
【００４０】
導体パターン７は、封止樹脂６の上面、すなわち、研磨工程によって研磨された封止樹脂６の研磨面６ａに形成され、研磨面６ａの表面に露出した各リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃの分離断面と電気的に接続される。
【００４１】
導体パターン７の形成方法としては、導体パターン７のパターン精度を達成できる方法であれば、パターン印刷、蒸着、メッキ等どのようなものでもよい。メッキによってパターン形成を行う場合、まず、メッキ工程によって、研磨面６ａ前面に電極膜を形成し、その後、エッチング工程によって、形成された電極膜を選択的にエッチングし、導体パターン７を形成する。
【００４２】
なお、本形態では、導体パターン７を単層配線としたが、配線の引き回しの自由度を向上させるため、導体パターン７を多層配線とすることとしてもよい。多層配線とするには、まず第１層目の電極膜を形成し、その後エッチング工程によって電極膜を選択的にエッチングして第１層目の導体パターンを形成する。続いてこの導体パターン上を樹脂によって前面コーティングする等して絶縁層を形成する。次に、その絶縁層のさらに上面に第２層目の電極膜を形成し、その後エッチング工程によってその電極を選択的にエッチングし、第２層目の導体パターンを形成する。そして、その後もこのような工程を順次繰り返していくことにより、多層配線が形成されることとなる。なお、各層の導体パターンの接続は所望の位置に形成したコンタクトホールによって行う。
【００４３】
導体パターン７の形成が終了すると、次に、電子部品実装工程及び外部端子接続工程に移る。
図１２は、電子部品実装工程及び外部端子接続工程によって、電子部品８ａ、８ｂ及び外部端子９が接続された様子を示した断面図である。
【００４４】
電子部品８ａ、８ｂは、底面に電極を有しており、この電極が導体パターン７の上面と電気的に接続される。また、外部端子９は、その側面が導体パターン７の上面と電気的に接続される。これらの接続方法としては、接続部の電気抵抗が低く、十分な機械的な接続強度を保ち、接続時の加熱等によって電子部品８ａ、８ｂ等を破壊せず、残留物によって電子部品８ａ、８ｂの信頼性を低下させず、後工程となる外側樹脂封止工程時における外側封止樹脂１０の熱によって接続部が溶解しないようなものであれば、半田付け等特に制限なく使用できる。
【００４５】
電子部品８ａ、８ｂ及び外部端子９の接続が終了すると、外側樹脂封止工程に移る。
外側樹脂封止工程では、外部端子９の一部、導体パターン７、電子部品８ａ、８ｂ及び封止樹脂６を外側封止樹脂１０によって封止する。封止の方法は、前述した樹脂封止工程で行った樹脂封止と同様に、トランスファ成形、液状のエポキシ樹脂の充填等によって行う。
【００４６】
外側樹脂封止工程が終了すると、次に、ベースフィルム１３を剥離させるか、或いは溶液を用いて溶解させることにより、半導体装置１の下面にヒートシンク３ａ、３ｂを露出させる。その後、そのヒートシンク３ａ、３ｂ露出部分に絶縁層１３を構成し、図１に示した半導体装置１が完成する。なお、ここで絶縁層１３は、０．２ｍｍから０．５ｍｍ程度の厚さに形成することが好ましく、０．３ｍｍ程度の厚さに形成することが、より好ましい。
また、前述した樹脂封止工程後から導体パターン形成工程後の間において、ベースフィルム１３を剥がしておき、後の外側樹脂封止工程において、ベースフィルム１３が配置されていた面も含めて樹脂封止することとしてもよい。
さらに、外側樹脂封止工程終了後にベースフィルム１３を剥がし、露出したヒートシンク３ａ、３ｂの面に放熱体を取り付ける構成としてもよい。これにより、半導体チップ４ａ、４ｂの放熱性を向上させることができる。
【００４７】
このように、本形態では、ヒートシンク３ａ、３ｂにリードフレームを電気的に接続し、ヒートシンク３ａ、３ｂの上面に半導体チップ４ａ、４ｂを電気的に接続して配置し、半導体チップ４ａ、４ｂの上面にリードフレームを電気的に接続し、それらをベースフィルム１３の上面に配置して封止樹脂６で封止し、封止樹脂６の上面を研磨することによって、リードフレームを分離させつつ、その断面を研磨面に露出させ、研磨面に露出したリードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃに電気的に接続した導体パターン７を研磨面に形成し、形成した導体パターン７の上面に電子部品８ａ、８ｂを実装し、その外部を外側封止樹脂１０で封止することとしたため、半導体チップ４ａ、４ｂ及び電子部品８ａ、８ｂを立体的に配置することが可能となり、構成部品の集積度を向上させ、安いコストで半導体装置の小型化を実現することができる。
【００４８】
なお、本形態では、半導体装置１に２組のヒートシンク及び半導体チップを配置する構成としたが、１組のみ、或いは３組以上のヒートシンク及び半導体チップを配置する構成としてもよい。この場合、リードフレーム等の数もそれに対応して変化することとなる。
【００４９】
また、本形態では、半導体チップの底面をリードフレームに電気的に接続する構成としたが、半導体チップの上面側の電極をワイヤボンディング等によってヒートシンクに接続する構成としてもよい。
【００５０】
さらに、本形態では、ヒートシンクを、リードフレームを介して導体パターンに電気的に接続することとしたが、少なくとも一部のヒートシンクを導体パターンに電気的に接続しない構成としてもよい。
【００５１】
また、１つながりのベースフィルムを用い、その上面に上述した手順に従って複数の半導体装置を形成し、その後ダイシングによって、半導体装置ごとに分離することとしてもよい。
【００５２】
次に、本発明における第２の実施の形態について説明する。
本形態は、第１の実施の形態の応用例であり、封止樹脂６内部に筒体を立設する点が第１の実施の形態と異なる。以下の説明では、第１の実施の形態との相違点を中心に説明し、第１の実施の形態と共通する点については、説明を省略する。
【００５３】
図１３は、本形態における半導体装置２０が樹脂封止工程によって樹脂封止された様子を示した断面図である。
図１３に示すように、本形態では、樹脂封止工程時にベースフィルム１３上に筒体２１が立設された状態で封止樹脂６が充填される。この筒体は、完成した半導体装置２０を放熱体等に取り付けるための取り付け穴として機能する。この筒体の材質としては、金属、樹脂等、樹脂封止工程時における熱により変形しないものであれば特に制限なく使用できるが、研磨工程時の研磨の容易性を考慮し、樹脂を用いることが、なお好ましい
このように、本形態では、筒体２１を封止樹脂６の内部に立設することとしたため、半導体装置２０内の空きスペースに取り付け穴を設けることが可能となり、装置の小型化を図ることが可能となる。
次に、本発明における第３の実施の形態について説明する。
本形態も第１の実施の形態の応用例であり、封止樹脂６内部に金属端子を立設する点が第１の実施の形態と異なる。以下の説明では、第１の実施の形態との相違点を中心に説明し、第１の実施の形態と共通する点については、説明を省略する。
図１４から図１６は、各製造工程における半導体装置３０の様子を示した断面図である。ここで、図１４の（ａ）は樹脂封止工程を、図１４の（ｂ）は研磨工程を、図１５の（ａ）は導体パターン形成工程を、図１５（ｂ）は絶縁層を形成する絶縁層形成工程を、図１６はコンタクトホールを形成するコンタクトホール形成工程をそれぞれ示している。
【００５４】
まず、樹脂封止工程において、図１４の（ａ）に示すように、ベースフィルム１３上に搭載されたＩＣ３１、抵抗、チップコンデンサ等の受動部品３２、及び同じくベースフィルム１３上に立設された金属端子３３、３４を、ヒートシンク３ａ等とともに封止樹脂６によって樹脂封止する。
次に、図１４の（ｂ）に示すように、研磨工程において封止樹脂６の上面が研磨される。ここでの研磨は、研磨面がリードフレーム５ａにまで達し、この研磨によってリードフレーム５ａが複数に分離されるところまで行う。この研磨工程によって、リードフレーム５ａは、リードフレーム５ａａ、５ａｂに分離され、分離されたリードフレーム５ａａ、５ａｂ、及び金属端子１９ａ、１９ｂの一部が研磨面の表面に露出することとなる。
封止樹脂６の上面の研磨が終了すると、次に、図１５の（ａ）に示す導体パターン形成工程に移る。導体パターン７は、封止樹脂６の研磨工程によって研磨された封止樹脂６の研磨面表面に形成され、リードフレーム５ａａ、５ａｂ及び金属端子１９ａ、１９ｂの研磨面表面への露出部は、形成された導体パターン７と電気的に接続される。
導体パターン７の形成が終了すると、次に絶縁層形成工程に移る。絶縁層形成工程では、まず、ベースフィルム１３の剥離が行われ、その剥離部分に図１５の（ｂ）に示すような絶縁層２が形成される。
【００５５】
絶縁層２の形成が終了すると、次に、コンタクトホール形成工程に移る。この工程では、図１６に示すように、絶縁層２の金属端子３３、３４、ＩＣ３１及び受動部品３２が配置される位置に孔開けを行い、コンタクトホール３５ａ〜３５ｆを形成する。コンタクトホール３５ａ〜３５ｆの内壁には、メッキ等により銅等の導体膜が形成され、絶縁層２の金属端子３３、３４、ＩＣ３１及び受動部品３２は、このコンタクトホール３５ａ〜３５ｆの内壁に形成された導体膜を介し、外部と導体接続されることとなる。
このように、本形態では、封止樹脂６の内部に金属端子３３、３４を設け、コンタクトホール３５ａ〜３５ｆによって、金属端子３３、３４、ＩＣ３１及び受動部品３２を外部と導体接続することとしたため、絶縁層２ａ側での回路接続が可能となる。また、封止樹脂６内部に設けられた金属端子１９ａ、１９ｂは、封止樹脂の研磨面側及び絶縁層２側の両面に露出することになるので、該両面の回路接続が可能となる。これらにより、回路配置及び回路構成の設計の自由度が向上する。
【００５６】
なお、本形態では導体パターン７を単層に構成することとしたが、多層の導体パターン７を構成することとしてもよい。この場合、図１５（ａ）に示した導体パターン形成工程の後に、導体パターン７の上面を絶縁層（封止樹脂６と同材料、封止樹脂６と同系のエポキシ樹脂が好ましいがポリイミド樹脂でもよい）で覆い、その絶縁層上にメッキ等により金属膜を形成し、この金属膜をパターニングして第２の導体パターンを形成する。形成された第２の導体パターンは、第１の導体パターン７にコンタクトホールによって接続することとしてもよく、また、さらに絶縁層及び導体パターンを積層していくこととしてもよい。このように多層の導体パターンを形成することにより、回路パターンの引き回しの自由度が向上する。
【００５７】
また、図１６のコンタクトホール形成工程の後に、コンタクトホール側に多層の導体パターンを形成することとしてもよい。このようにすることにより、例えば、基準電位点の配線パターンを封止樹脂６の内部に形成し、封止樹脂６の下面側に制御回路の多層パターンを形成し、上面側に半導体チップの主回路の多層パターンを形成し、制御回路と主回路を分離することも可能である。
【００５８】
次に、本発明における第４の実施の形態について説明する。
本形態は、本発明を用いた実際の回路構成例である。
図１７は、本発明の構成を用いて形成したインバータ装置の回路構成図である。
【００５９】
図１７の回路構成では、ＩＧＢＴ４１ａ〜４１ｆが、それぞれフリーホイリングダイオード４２ａ〜４２ｆと逆向き（コレクタとカソードとを接続）に並列接続され、ＩＧＢＴ４１ａとＩＧＢＴ４１ｂ、ＩＧＢＴ４１ｃとＩＧＢＴ４１ｄ、ＩＧＢＴ４１ｅとＩＧＢＴ４１ｆが、それぞれ直列接続されている。また、ＩＧＢＴ４１ａ、４１ｃ、４１ｅのコレクタ端子は一方の入力端子Ｐに、ＩＧＢＴ２１ｂ、２１ｄ、２１ｆのエミッタ端子は他方の入力端子Ｎに、それぞれ接続されており、ＩＧＢＴ４１ａとＩＧＢＴ４１ｂの接続点が出力端子Ｕとなり、ＩＧＢＴ２１ｃとＩＧＢＴ２１ｄの接続点が出力端子Ｖとなり、ＩＧＢＴ２１ｅとＩＧＢＴ２１ｆの接続点が出力端子Ｗとなっている。
【００６０】
図１８は、図１７に示したＩＧＢＴ４１ａとフリーホイリングダイオード４２ａとを、本発明の構成によって配置した単体ユニット４３ａを示した平面図である。
【００６１】
単体ユニット４３ａは、図示していないヒートシンクの上に、ＩＧＢＴ４１ａとフリーホイリングダイオード４２ａが点線で示すように搭載されている。ＩＧＢＴ４１ａのコレクタ及びフリーホイリングダイオード４２ａのカソードは共通となるため、これらは図示していないヒートシンク上で電気的に接続されており、リードフレームによって導出されたコレクタ端子、ゲート端子、エミッタ端子及びアノード端子は、研磨工程での研磨によって単体ユニット４３ａの表面に露出している。
【００６２】
図１９は、単体ユニット４３ａ、及びＩＧＢＴ４１ｂ〜４１ｆとフリーホイリングダイオード４２ｂ〜４２ｆの組み合わせによってそれぞれ同様に構成される単体ユニット４３ｂ〜４３ｆを用い、図１７に示した回路構成を実現した半導体装置４０を示した平面図である。
【００６３】
なお、図１９では各単体ユニット４３ａ〜４３ｆをつなぐ配線パターン４４を簡略的に示しており、また、制御端子であるゲート端子と入出力端子であるコレクタ、エミッタ端子とを振り分けて配置しているが、特にこの構成にとらわれることなく、任意にパターン設計してもよい。
【００６４】
図２０は、単体ユニット４３ａ〜４３ｆを半導体装置４０とは異なる位置に配置し、図１７に示した回路構成を実現した半導体装置５０を示した平面図である。
【００６５】
半導体装置５０の構成では、制御端子と入出力端子とを振り分けてないので、配線パターン５４の配置が容易である。
図２１は、センス端子付きの単体ユニットとその制御ＩＣとを搭載した半導体装置６０の構成を示した平面図である。
【００６６】
半導体装置６０を構成する単体ユニット６３ａ〜６３ｆには、制御用ＩＣ６１ａ〜６１ｄを回路的に接続するための配線パターン６４がパターニングされている。また、半導体装置６０の両端には、半導体装置６０を取り付けるための取り付け孔６２ａ、６２ｂが設けられている。
【００６７】
図２２に半導体装置６０の回路構成を示す。
図２２に示すように、単体ユニット６３ａ〜６３ｆは、それぞれ電流センス用のエミッタ端子を備えたＩＧＢＴ及びフリーホイリングダイオードによって構成されており、制御ＩＣ６１ａ〜６１ｄにそれぞれ接続されている。なお、この例では、下アーム側の単体ユニット６３ｂ、６３ｄ、６３ｆが有する各ＩＧＢＴのエミッタ側の接地電位は共通となっているため、下アーム側の制御用ＩＣ６１ｄは１つとなっているが、上アーム側と同じく個々に分割したものでもよい。
【００６８】
電流センス用のエミッタ端子には各センス用の抵抗Ｒａ〜Ｒｆが接続されており、ＩＧＢＴの主エミッタ端子と電流センス用エミッタ端子とゲート端子とが各制御ＩＣ６１ａ〜６１ｄに接続されている。制御ＩＣ６１ａ〜６１ｄには、さらに２本の電源端子（高電位と低電位）と信号端子が接続されている。なお、インバータの回路動作については省略するが、かかるインバータ回路においては、それぞれの配線パターン間に形成される寄生容量を考慮しなければならない。
【００６９】
図２３は、単体ユニットを用いてインバータ回路を構成した様子を示した平面図である。
図２３では、６個の単体ユニットによって構成される３相インバータの構成のうち、１相分の単体ユニットの表示を省略し、２相分の単体ユニット７３ａ〜７３ｄのみを示している。ここで、Ｐは直流入力の高電位側端子であり、Ｎは直流入力の接地側端子であり、Ｕ、Ｖ、Ｗはインバータの出力端子である。
【００７０】
制御端子７１には、各ＩＧＢＴのゲート端子（Ｇ）、センス端子（Ｓｅ）の他、図示してない制御用ＩＣの電源端子（Ｖｃｃ、０Ｖ）、入力端子が接続される。この図に示すように、一方側に主端子（Ｐ、Ｕ、Ｖ、Ｗ、Ｎ）を設け、他方側に制御端子７１を設ける構成とした場合、回路配置において配線が交差する部分が必ず生じる。この交差した配線部分の寄生容量が信号に影響を与え、誤動作を生じる場合がある。つまり、３相インバータでは、上側のＩＧＢＴのエミッタ電位は、上側のＩＧＢＴ及び下側のＩＧＢＴのスイッチング動作に応じて異なるタイミングで変化し、上側のＩＧＢＴのエミッタに接続されている配線パターンの電位は常時変動することとなる。そのため、例えば、端子Ｖに接続された配線と単体ユニット２６ｃのゲート端子（Ｇ）、センス端子（Ｓｅ）に接続された配線の交差する部分では、端子Ｖの電位の変動に起因する寄生容量によってノイズがゲート端子（Ｇ）、センス端子（Ｓｅ）に接続された配線に加わる可能性がある。
【００７１】
そこで、図２４に示す概念図のように多層配線とした時には、接地電位の配線パターンをシールドパターンとし、このシールドパターンを挟んで主回路（コレクタ・エミッタ）のパターンと制御回路のパターン（ゲート・センス）とを設けるようにする。図２４では下側のＩＧＢＴ８１ａに接続される配線パターン８２をシールドパターンとしている。ここでＩＧＢＴ８１ｂは上側のＩＧＢＴである。また、各ＩＧＢＴ８１ａ、８１ｂの下にはヒートシンク８２ａ、８２ｂが配置されている。
【００７２】
図２２に示した回路には、このシールドパターンが設けられている。すなわち、上側の単体ユニット６１ａ、６１ｂ、６１ｃに対して、個々にシールドパターン６５ａ，６５ｂ，６５ｃが設けられている。シールドパターン６５ａ、６５ｂ、６５ｃの電位は、制御用ＩＣ６１ａ、６１ｂ、６１ｃの基準電位である０Ｖの端子と同電位とされている。これにより、ＩＧＢＴのゲートに加えられる信号がノイズの影響を受けることが防止される。同じく下側の単体ユニット６３ｂ、６３ｄ、６３ｆに対してはシールドパターン６５ｄが設けられる。このシールドパターン６５ｄの電位は、制御用ＩＣ６１ｄの基準電位（接地電位）である０Ｖの端子と同電位とされている。これらのシールドパターンを間に挟んで電源関係の配線パターンと入力信号の配線パターンを分けることにより、配線パターン間の寄生容量を通って異なる配線パターンに通流するノイズ電流の値を低減できる。この結果、個別駆動回路の誤動作の発生を防止することができ、アーム短絡等の事故につながる危険を排除することができ、信頼性が向上する。
【００７３】
図２５は、封止樹脂６の上面側に多層配線を構成した半導体装置９０を示した断面図である。
半導体装置９０は、封止樹脂６の上面に形成した導体パターン７ａ上に、絶縁層２ｂ、及び第２の導体パターン７ｂが形成され、さらにその上部に、絶縁層２ｃ、第３の導体パターン７ｃが形成されている。そして、導体パターン７ｃにはＩＣ９１ａと受動部品９１ｂ及び外部端子９が接続されている。この導体パターン７ａと７ｂ、及び導体パターン７ｂと７ｃは、それぞれ各絶縁層２ｂ、２ｃを挟んで互いに対向する部分を持っており、この互いに対向する部分がコンデンサと同等の構成を備えることになる。
【００７４】
【発明の効果】
以上説明したように本発明の半導体装置では、ヒートシンクを配置し、ヒートシンクの上面に半導体チップを電気的に接続して配置し、ヒートシンク及び半導体チップにリードフレームを電気的に接続し、それらを封止樹脂で封止し、リードフレームに電気的に接続した導体パターンを封止樹脂の上面に形成することとしたため、半導体チップ及び電子部品を立体的に配置することが可能となり、構成部品の集積度を向上させ、安いコストで半導体装置の小型化を実現することが可能となる。
【００７５】
また、本発明の半導体装置の製造方法では、ヒートシンクにリードフレームを電気的に接続し、ヒートシンクの上面に半導体チップを電気的に接続して配置し、半導体チップにリードフレームを電気的に接続し、それらをベースフィルムの上面に配置して封止樹脂で封止し、封止樹脂の上面を研磨することによって、その一部を研磨面に露出させ、研磨面に露出したリードフレームに電気的に接続した導体パターンを封止樹脂の上面に形成することとしたため、半導体チップ及び電子部品を立体的に配置することが可能となり、構成部品の集積度を向上させ、安いコストで小型化を実現した半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】半導体装置の構成を示した断面図である。
【図２】リードフレーム取り付け工程によってリードフレームが取り付けられたヒートシンクの様子を示した斜視図である。
【図３】リードフレームの構成を示した斜視図である。
【図４】リードフレームの構成を示した斜視図である。
【図５】リードフレームの構成を示した斜視図である。
【図６】半導体チップ取り付け工程によって半導体チップが取り付けられたヒートシンクの様子を示した斜視図である。
【図７】ヒートシンク配置工程によってヒートシンクが配置された様子を示した断面図である。
【図８】ベースフィルムの構成例を示した平面図である。
【図９】樹脂封止工程によって樹脂封止された様子を示した断面図である。
【図１０】研磨工程によって封止樹脂の上面が研磨された様子を示した断面図である。
【図１１】導体パターン形成工程によって、封止樹脂の上面に導体パターンが形成された様子を示した断面図である。
【図１２】電子部品実装工程及び外部端子接続工程によって、電子部品及び外部端子が接続された様子を示した断面図である。
【図１３】半導体装置が樹脂封止工程によって樹脂封止された様子を示した断面図である。
【図１４】各製造工程における半導体装置の様子を示した断面図である。
【図１５】各製造工程における半導体装置の様子を示した断面図である。
【図１６】各製造工程における半導体装置の様子を示した断面図である。
【図１７】本発明の構成を用いて形成したインバータ装置の回路構成図である。
【図１８】本発明の構成を用いて形成した単体ユニットを示した平面図である。
【図１９】単体ユニットを用い、図１７に示した回路構成を実現した半導体装置を示した平面図である。
【図２０】単体ユニットを用い、図１７に示した回路構成を実現した半導体装置を示した平面図である。
【図２１】センス端子付きの単体ユニットとその制御ＩＣとを搭載した半導体装置の構成を示した平面図である。
【図２２】半導体装置の回路構成図である。
【図２３】単体ユニットを用いてインバータ回路を構成した様子を示した平面図である。
【図２４】インバータ回路における多層配線の様子を示した概念図である。
【図２５】封止樹脂の上面側に多層配線を構成した半導体装置を示した断面図である。
【符号の説明】
１、２０、３０、４０、５０、６０、９０ 半導体装置
２、２ａ〜２ｃ 絶縁層
３ａ、３ｂ ヒートシンク
４ａ、４ｂ 半導体チップ
５ａ、５ａａ〜５ａｃ、５ｂａ〜５ｂｃ リードフレーム
６ 封止樹脂
７、７ａ〜７ｃ 導体パターン
８ａ、８ｂ 電子部品
９ 外部端子
１０ 外側封止樹脂
１３ ベースフィルム
２１ 筒体
３３、３４ 金属端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which a semiconductor chip is sealed with a resin and a method for manufacturing the semiconductor device, and more particularly, to a semiconductor device configured with a plurality of electronic components and a method for manufacturing the semiconductor device.
[0002]
[Prior art]
In recent years, for example, a power semiconductor device incorporating a power transistor array, a driving IC, and the like, a semiconductor device in which a plurality of semiconductor chips and other electronic components are combined into one package, and certain functions are incorporated therein. Is spreading. Such semiconductor devices are preloaded with semiconductor chips, passive components, ICs, connection wirings, etc. necessary for realizing certain functions, and set manufacturers such as inverters that use these chips The functions of the semiconductor device can be used as they are without spending time on the circuit design.
[0003]
As a configuration form of such a semiconductor device, a semiconductor chip is mounted on a metal frame divided for each semiconductor chip, each connection is made by bonding with a gold wire or an aluminum wire, and it is resin-sealed by transfer molding Can be given. As another form, a ceramic wiring board on which passive components, ICs, etc. are mounted is arranged on a metal frame, and the ceramic wiring board part and the semiconductor chip on the metal frame are connected by bonding with an aluminum wire or the like. And a resin-sealed one by transfer molding. Furthermore, as another form, a circuit board made of a ceramic substrate or a metal insulating substrate on which a plurality of power transistors such as MOSFETs and IGBTs are mounted, a control circuit board made of a printed circuit board on which a drive IC and passive components are mounted are used as a case. What is stored.
[0004]
[Problems to be solved by the invention]
However, since the conventional semiconductor device is configured by arranging the semiconductor chip and other components in a plane, the occupied area of the semiconductor chip and the wiring pattern is increased, and the semiconductor device cannot be reduced in size. There is.
[0005]
In addition, when a semiconductor device is miniaturized by shortening the electrical length by using a ceramic substrate having a high dielectric constant and reducing the area occupied by the wiring pattern, there is a problem that the cost of the ceramic substrate increases.
[0006]
The present invention has been made in view of these points, and while increasing the degree of freedom of circuit arrangement and structural arrangement while keeping costs low, the degree of integration of semiconductor chips, other components and wiring patterns is improved. An object is to provide a semiconductor device that can be miniaturized.
[0007]
Another object of the present invention is to increase the degree of freedom of circuit arrangement and structure arrangement while keeping the cost low, and improve the degree of integration of semiconductor chips, other components and wiring patterns, thereby realizing miniaturization. It is to provide a method for manufacturing a device.
[0008]
[Means for Solving the Problems]
In the present invention, in order to solve the above problems, in a semiconductor device in which a semiconductor chip is sealed with resin, a conductive heat sink is disposed on the upper surface of the heat sink and is electrically connected to the upper surface of the heat sink. A semiconductor chip, a lead frame having electrical conductivity and electrically connected to the electrode on the upper surface of the semiconductor chip and the heat sink, and a sealing resin for sealing the heat sink, the semiconductor chip and the lead frame, There is provided a semiconductor device characterized in that it has a polished surface formed by polishing a predetermined amount of the upper surface of the sealing resin, and has a conductor pattern electrically connected to the exposed end of the lead frame. .
[0009]
Here, the heat sink radiates the semiconductor chip and electrically connects to the bottom surface side of the semiconductor chip, the semiconductor chip is disposed on the top surface of the heat sink, and the lead frame includes the top surface side of the semiconductor chip and the heat sink. The sealing resin seals the heat sink, the semiconductor chip, and the lead frame to maintain the withstand voltage, and the conductor pattern is electrically connected to the lead frame.
[0010]
Further, in a method of manufacturing a semiconductor device for manufacturing a semiconductor device in which a semiconductor chip is sealed with a resin, a lead frame mounting step in which a lead frame is electrically connected to a heat sink, and the semiconductor chip is mounted on the heat sink and the lead frame. Chip mounting step for electrically connecting and attaching the lead frame and the heat sink on which the semiconductor chip is mounted on the upper surface of a base film, the lead frame, the semiconductor chip and the heat sink A resin sealing step of sealing with a sealing resin, a polishing step of polishing the upper surface of the sealing resin, dividing the lead frame, and exposing a part of the lead frame to the surface of the sealing resin; The lead frame exposed on the surface of the sealing resin. The method of manufacturing a semiconductor device characterized by having a conductor pattern forming step of forming a over arm and electrically connected to the conductor pattern on the upper surface of the sealing resin is provided.
[0011]
Here, the lead frame mounting process is performed by electrically connecting the lead frame to the heat sink, and the semiconductor chip mounting process is performed by electrically connecting the semiconductor chip to the heat sink and the lead frame. A heat sink to which the frame and the semiconductor chip are attached is arranged on the upper surface of the base film. In the resin sealing process, the lead frame, the semiconductor chip and the heat sink are sealed with a sealing resin, and the polishing process is performed on the upper surface of the sealing resin. Polishing to expose a part of the lead frame on the surface of the sealing resin, and in the conductor pattern forming step, a conductor pattern electrically connected to the lead frame exposed on the surface of the sealing resin is formed on the upper surface of the sealing resin. To do.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a first embodiment of the present invention will be described.
[0013]
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device 1 in this embodiment.
The semiconductor device 1 has an insulating layer 2 formed on the bottom surface, has conductivity, and is disposed on the upper surfaces of the heat sinks 3a and 3b and the heat sinks 3a and 3b disposed on the upper surface of the insulating layer 2, and the upper surfaces of the heat sinks 3a and 3b. Semiconductor chips 4a, 4b electrically connected to the lead frames 5aa, 5ab, 5ac, 5ba, 5bb having conductivity and electrically connected to the upper surfaces of the semiconductor chips 4a, 4b or the heat sinks 3a, 3b, 5bc, heat sinks 3a, 3b, semiconductor chips 4a, 4b, lead frames 5aa, 5ab, 5ac, 5ba, 5bb, 5bc are provided on the top surface of the sealing resin 6 and the sealing resin 6, and the lead frames 5aa, 5ab 5ac, 5ba, 5bb, 5bc electrically connected to the conductor pattern 7, disposed on the upper surface of the conductor pattern 7, Electronic parts 8a, 8b, external terminals 9, and a part of external terminals 9, sealing resin 6, conductor pattern 7, and external sealing resin 10 that seals electronic parts 8a, 8b. It is configured.
[0014]
As the insulating layer 2, a resin having good thermal conductivity and high insulating properties and having no air bubbles mixed therein is used. 2 O 3 Or the epoxy resin containing AlN is especially preferable. As the material of the heat sinks 3a and 3b, copper or the like can be used without particular limitation as long as it has high thermal conductivity and low electrical resistance. The semiconductor chips 4a and 4b are devices using semiconductor elements such as MOSFET and IGBT, and have input / output terminals and control terminals on the front and back surfaces thereof. The lead frames 5aa, 5ab, 5ac, 5ba, 5bb, and 5bc have a low electrical resistance and a low contact resistance at the connection portions with the semiconductor chips 4a and 4b and the connection portions with the heat sinks 3a and 3b. If present, copper, aluminum, etc. can be used without particular limitation. The material of the sealing resin 6 and the outer sealing resin 10 is thermosetting as long as it has insulating properties, can fill and seal the inside of the semiconductor device 1 without gaps, and has a certain degree of hardness after sealing. Resin etc. can be used without particular limitation. The material of the conductor pattern 7 is low in electrical resistance, suitable for pattern molding, and has low contact resistance with the lead frames 5aa, 5ab, 5ac, 5ba, 5bb, 5bc, the external terminals 9 and the terminals of the electronic components 8a, 8b. If so, copper, gold, etc. can be used without particular limitation. The electronic components 8a and 8b are electronic components for ensuring the function of the semiconductor device 1, and include passive components such as chip resistors and integrated circuits such as ICs. The material of the external terminal 9 can be used without particular limitation as long as it has a low electrical resistance and a low contact resistance with the conductor pattern 7.
[0015]
The insulating layer 2 is disposed on the bottom surface of the semiconductor device 1, and the heat sinks 3a and 3b are disposed on the insulating layer 2. The semiconductor chip 4a is electrically connected to the upper surface of the heat sink 3a, and the lead frame 5aa is electrically connected to the side surface. Similarly, the semiconductor chip 4b is electrically connected to the upper surface of the heat sink 3b, and the lead frame 5ba is electrically connected to the side surface. Connected. Lead frames 5ab and 5ac are electrically connected to the upper surface of the semiconductor chip 4a, and lead frames 5bb and 5bc are electrically connected to the upper surface of the semiconductor chip 4b. The heat sinks 3a and 3b, the semiconductor chips 4a and 4b, and the lead frames 5aa, 5ab, 5ac, 5ba, 5bb, and 5bc arranged in this way are sealed with the sealing resin 6, and the top surface of the sealing resin 6 is Conductor patterns 7 electrically connected to the lead frames 5aa, 5ab, 5ac, 5ba, 5bb, 5bc are provided. Electronic parts 8a and 8b and external terminals 9 are electrically connected to the upper surface of the conductor pattern 7, and a part of the external terminals 9, the electronic parts 8a and 8b, the conductor pattern 7, and the semiconductor connected in this way. The sealing resin 6 that seals the chips 4 a, 4 b and the like is sealed with the outer sealing resin 10.
[0016]
In FIG. 1 and FIGS. 7 and 9 to 12 shown below, the lead frames 5ab, 5ac, 5bb, and 5bc are described so that they can be observed from the cross-sectional direction. In an actual sectional view, the lead frame 5ab and the lead frame 5ac, and the lead frame 5bb and the lead frame 5bc are observed in an overlapping manner.
[0017]
Next, the manufacturing process of the semiconductor device 1 will be described.
The manufacturing process of the semiconductor device 1 includes a lead frame mounting step in which a lead frame is electrically connected to the heat sinks 3a and 3b, and a semiconductor in which the semiconductor chips 4a and 4b are electrically connected to the heat sinks 3a and 3b and the lead frame. Chip mounting step, heat sink placement step of placing heat sinks 3a, 3b to which the lead frame and semiconductor chips 4a, 4b are attached, on the upper surface of the base film to be described later, lead frame, semiconductor chips 4a, 4b, and heat sink with sealing resin 6 A resin sealing step for sealing, a polishing step for polishing the upper surface of the sealing resin 6 and exposing a part of the lead frame to the surface of the sealing resin 6, and a lead frame exposed electrically on the surface of the sealing resin 6 Conductor pattern for forming a conductive pattern 7 connected to the upper surface of the sealing resin 6 Forming step, mounting an electronic component 8a on the upper surface of the conductor pattern 7, an external terminal connecting step of electrically connecting the external terminal 9 to the upper surface of the conductor pattern 7, and a part of the external terminal 9, sealing It is comprised by the outer side resin sealing process which seals the stop resin 6, the conductor pattern 7, and the electronic components 8a and 8b.
[0018]
First, the lead frame attachment process will be described.
FIG. 2 is a perspective view showing a state of the heat sink 3a to which the lead frame 5a is attached in the lead frame attaching process.
[0019]
The lead frame 5a is an integrated body made of a metal plate such as copper, and is divided into a plurality of parts by a polishing process, which is a subsequent process, to become lead frames 5aa, 5ab, 5ac, 5ba, 5bb, and 5bc. The lead frame 5a is configured by bending a flat plate having a branch structure branched in a branch shape in the same direction at a plurality of locations, where the bent portion is a lead that is an attachment portion of the lead frame 5a to the heat sink 3a. The frame mounting portion 3aa and the lead frame 5a are provided at positions corresponding to the mounting portions on the upper surface of the semiconductor chip 4a.
[0020]
The lead frame 5a is attached to the heat sink 3a by electrically connecting a bent portion of the lead frame 5a provided corresponding to the lead frame attaching portion 3aa disposed on the side surface of the heat sink 3a. The connection method is such that the electrical resistance of the connection part is low, sufficient mechanical connection strength is maintained, and the connection part is not melted by heat in the subsequent semiconductor chip mounting process and resin sealing process. For example, welding can be used without any particular limitation.
[0021]
Here, it is assumed that the lead frame 5a is attached to the heat sink 3a while securing a space between the semiconductor chip 4a and the solder plate that are disposed between the lead frame 5a and the heat sink 3a. In addition, the shape and bending position of the lead frame 5a are appropriately determined in accordance with the electrode position of the semiconductor chip.
[0022]
Next, a modified example of the lead frame 5a will be described. 3 to 5 are perspective views showing configurations of lead frames 5c to 5h which are modifications of the lead frame 5a.
[0023]
The lead frame 5c shown in FIG. 3 (a) is an example in which the tip portions 5ca and 5cb which are contact points with the semiconductor chip 4a are further bent by 90 degrees. By bending the tip portions 5ca and 5cb in this way, the semiconductor chip 4a can be joined by a surface, and the joining force between the lead frame 5c and the semiconductor chip 4a can be improved.
[0024]
The lead frame 5d shown in FIG. 3B is an example in which the attachment end 5da of the lead frame 5d to the heat sink 3a is extended to the same position as the lower surface of the heat sink 3a. Further, the lead frame 5e shown in FIG. 4A is an example in which the attachment end 5ea of the lead frame 5e to the heat sink 3a is placed on the upper surface of the heat sink 3a. In these examples, since the attachment ends 5da and 5ea of the lead frames 5d and 5e are at the same position as one surface of the heat sink 3a, the lead frames 5d and 5e can be easily aligned in the vertical direction. The attachment work of 5e becomes easy.
[0025]
The lead frame 5f shown in FIG. 4B is an example in which U-shaped bent portions 5fa, 5fb, and 5fc are provided at positions that remain in the sealing resin 6 after a subsequent polishing step. By providing the U-shaped bent portions 5fa, 5fb, and 5fc as described above, it is possible to buffer the stress generated by the expansion and contraction of the lead frame 5f accompanying the temperature change or the force directly applied to the semiconductor chip from the outside.
[0026]
The lead frame 5g shown in FIG. 5A is provided with a U-shaped bent portion 5ga so that the lower portion thereof is in contact with the upper surface of the heat sink 3a, and further, the tip end portion to be attached to the upper surface of the semiconductor chip 4a. Is a U-shaped bent portion 5gb, 5gc. With this configuration, the bent portion 5ga plays a role of positioning when the lead frame 5g is attached to the heat sink 3a, and the bent portions 5gb and 5gc are connected to the semiconductor chip 4a on the surface. Therefore, the bonding strength of the lead frame 5g to the semiconductor chip 4a can be improved.
[0027]
A lead frame 5h shown in FIG. 5B is a configuration example in the case of connecting and connecting a plurality of semiconductor chips. The dotted lines shown in this figure indicate the positions of semiconductor chips such as transistors and diodes mounted on the heat sink 3a. In this example, connecting portions 5he and 5hf and tip portions 5ha, 5hb, 5hc and 5hd are provided at positions remaining in the resin when polishing is performed in a subsequent polishing step, and the tip portions 5ha and 5hb are connected by the connecting portion 5he. The tip portions 5hc and 5hd are connected by the connecting portion 5hf. By doing so, a plurality of semiconductor chips, for example, free-wheeling diodes connected in parallel with the main switching transistor can be connected by the connecting portions 5he and 5hf, so that the degree of freedom in forming a conductor pattern later is improved. Can be made.
[0028]
When the attachment of the lead frame 5a to the heat sink 3a is completed, the process proceeds to a semiconductor chip attachment process.
FIG. 6 is a perspective view showing a state of the heat sink 3a to which the semiconductor chip 4a is attached in the semiconductor chip attaching process.
[0029]
The semiconductor chip 4a has lead frame attachment portions 4aa and 4ab which are terminal portions to which the lead frame 5a is attached on the upper surface, and a terminal portion (not shown) electrically connected to the heat sink 3a on the lower surface. ing. The semiconductor chip 4a is attached by electrically connecting the terminals on the lower surface of the semiconductor chip 4a to the upper surface of the heat sink 3a, and electrically connecting the lead frame attaching portions 4aa and 4ab to the corresponding folded portions of the lead frame 5a. Is done. As a connection method, the electrical resistance of the connection part is low, sufficient mechanical connection strength is maintained, the semiconductor chip 4a is not destroyed by heating at the time of connection, and the reliability of the semiconductor chip 4a is not reduced by the residue. As long as the connecting portion is not melted by the heat of the sealing resin 6 in the resin sealing step, which is a subsequent step, it can be used without particular limitation such as soldering. FIG. 6 shows an example of connection by soldering, where the connection portion between the heat sink 3a and the semiconductor chip 4a is solder 11, and the connection portion between the lead frame 5a and the lead frame mounting portions 4aa and 4ab is solder 12a and 12b. Are respectively soldered. As a soldering method, for example, a solder plate or a solder paste is sandwiched between the connection portion between the heat sink 3a and the semiconductor chip 4a, and the connection portion between the lead frame 5a and the lead frame mounting portions 4aa and 4ab, and this is reduced with hydrogen. It is performed by reflowing in a reflow furnace such as a furnace. Here, by applying a load to the lead frame 5a during reflow, the connection between the lead frame 5a and the semiconductor chip 4a can be made more reliable.
[0030]
Since the semiconductor chip 4a is attached by the procedure as described above, it is not necessary to use a jig for positioning a lead frame or the like when attaching the semiconductor chip 4a, and the attachment work of the semiconductor chip 4a is simplified. In addition, it is possible to prevent contamination of impurities such as dust generated from the jig.
[0031]
In the above description of the lead frame attachment process and the semiconductor chip attachment process, only the attachment of the lead frame 5a and the semiconductor chip 4a to the heat sink 3a has been described, but the attachment of the lead frame and the semiconductor chip 4b to the heat sink 3b is also described. The same procedure as described above is performed.
[0032]
When the mounting of the semiconductor chip is completed, the process proceeds to a heat sink arrangement process.
FIG. 7 is a cross-sectional view showing a state in which the heat sinks 3a and 3b are arranged by the heat sink arrangement step.
[0033]
In the heat sink arrangement step, the heat sinks 3 a and 3 b are arranged at predetermined positions on the base film 13. Here, the base film 13 is a film used for positioning and arranging the heat sinks 3a and 3b, and the material thereof has a certain degree of flatness and is deformed by heat at the time of resin sealing described later. If it does not, it can be used without particular limitation.
[0034]
FIG. 8 is a plan view showing a configuration example of the base film 13.
As shown in FIG. 8, markings 13a and 13b indicating the arrangement positions of the heat sinks 3a and 3b are printed on the base film 13, and the heat sinks 3a and 3b are positioned along the markings 13a and 13b. It is arranged on the upper surface of the film 13. Here, FIG. 8A is an example in which each corner of the arrangement position of the heat sinks 3a and 3b is designated by the marking 13a, and FIG. 8B is one each of the arrangement positions of the heat sinks 3a and 3b. Is specified by the marking 13b.
[0035]
When the arrangement of the heat sinks 3a and 3b on the base film 13 is completed, the process proceeds to a resin sealing step.
FIG. 9 is a cross-sectional view showing a state where the resin is sealed by the resin sealing step.
[0036]
As shown in FIG. 9, in this step, the sealing resin 6 is filled up to a position higher than the lead frames 5a and 5b, and the sealing resin 6 includes the heat sinks 3a and 3b, the semiconductor chips 4a and 4b, and the lead frame 5a. 5b is sealed without a gap. For example, when a thermosetting resin is used as the sealing resin 6, the sealing is performed by transfer molding or the like in which the thermosetting resin is softened at a high temperature and a high pressure, and is sent to the sealing portion and then cured. Alternatively, a cylindrical frame may be placed on the base film 13, filled with a liquid epoxy resin or the like as the sealing resin 6, and cured. By doing in this way, even if it is a case where a large volume must be resin-sealed, it becomes possible to perform resin sealing easily.
[0037]
When the resin sealing process is completed, the process proceeds to the polishing process.
FIG. 10 is a cross-sectional view showing a state where the upper surface of the sealing resin 6 is polished by the polishing process.
[0038]
In the polishing step, the upper surface of the sealing resin 6 is polished by lapping or the like. The polishing is performed up to a position where the polishing surface 6a reaches the lead frame and the lead frame is separated into a plurality by this polishing. Thus, the integrated lead frame connected to the heat sinks 3a and 3b is connected to the lead frame 5aa connected to the heat sink 3a, the lead frames 5ab and 5ac connected to the upper surface of the semiconductor chip 4a, and the heat sink 3b. The lead frame 5ba is separated into lead frames 5bb and 5bc connected to the upper surface of the semiconductor chip 4b, and the separated cross sections of the lead frames 5aa, 5ab, 5ac, 5ba, 5bb, and 5bc are exposed on the surface of the polishing surface 6a. It will be. Further, the polishing here is limited to such an extent that the polishing surface 6a is sufficiently separated from the upper surfaces of the semiconductor chips 4a and 4b, and the withstand voltage of the upper surfaces of the semiconductor chips 4a and 4b can be secured.
[0039]
When polishing of the upper surface of the sealing resin 6 is completed, the process proceeds to a conductor pattern forming step.
FIG. 11 is a cross-sectional view showing a state in which the conductor pattern 7 is formed on the upper surface of the sealing resin 6 by the conductor pattern forming step.
[0040]
The conductor pattern 7 is formed on the upper surface of the sealing resin 6, that is, the polishing surface 6a of the sealing resin 6 polished by the polishing process, and the lead frames 5aa, 5ab, 5ac, 5ba exposed on the surface of the polishing surface 6a. 5bb and 5bc are electrically connected to the separated cross section.
[0041]
As a method for forming the conductor pattern 7, any method such as pattern printing, vapor deposition, and plating may be used as long as the pattern accuracy of the conductor pattern 7 can be achieved. When pattern formation is performed by plating, first, an electrode film is formed on the front surface of the polishing surface 6a by a plating process, and then the formed electrode film is selectively etched by an etching process to form a conductor pattern 7.
[0042]
In the present embodiment, the conductor pattern 7 is a single-layer wiring. However, the conductor pattern 7 may be a multilayer wiring in order to improve the degree of freedom of wiring. In order to form a multilayer wiring, a first-layer electrode film is first formed, and then the electrode film is selectively etched by an etching process to form a first-layer conductor pattern. Subsequently, an insulating layer is formed by, for example, coating the front surface of the conductor pattern with a resin. Next, a second-layer electrode film is formed on the upper surface of the insulating layer, and then the electrode is selectively etched by an etching process to form a second-layer conductor pattern. Then, the multilayer wiring is formed by sequentially repeating such steps thereafter. In addition, the connection of the conductor pattern of each layer is performed by the contact hole formed in the desired position.
[0043]
When the formation of the conductor pattern 7 is completed, the process proceeds to an electronic component mounting process and an external terminal connection process.
FIG. 12 is a cross-sectional view showing a state in which the electronic components 8a and 8b and the external terminals 9 are connected by the electronic component mounting process and the external terminal connection process.
[0044]
The electronic components 8 a and 8 b have electrodes on the bottom surfaces, and these electrodes are electrically connected to the top surface of the conductor pattern 7. The side surface of the external terminal 9 is electrically connected to the upper surface of the conductor pattern 7. As these connection methods, the electrical resistance of the connection portion is low, sufficient mechanical connection strength is maintained, the electronic components 8a, 8b, etc. are not destroyed by heating or the like at the time of connection, and the electronic components 8a, 8b are caused by the residue. As long as the connection portion is not melted by the heat of the outer sealing resin 10 in the subsequent outer resin sealing step, the reliability can be used without any particular limitation such as soldering.
[0045]
When the connection between the electronic components 8a and 8b and the external terminal 9 is completed, the process proceeds to the outer resin sealing step.
In the outer resin sealing step, a part of the external terminals 9, the conductor pattern 7, the electronic components 8a and 8b, and the sealing resin 6 are sealed with the outer sealing resin 10. The sealing method is performed by transfer molding, filling with a liquid epoxy resin, or the like, similar to the resin sealing performed in the resin sealing step described above.
[0046]
When the outer resin sealing step is completed, the base film 13 is then peeled off or dissolved using a solution to expose the heat sinks 3 a and 3 b on the lower surface of the semiconductor device 1. Thereafter, the insulating layer 13 is formed on the exposed portions of the heat sinks 3a and 3b, and the semiconductor device 1 shown in FIG. 1 is completed. Here, the insulating layer 13 is preferably formed to a thickness of about 0.2 mm to 0.5 mm, and more preferably about 0.3 mm.
Further, the base film 13 is peeled off after the above-described resin sealing step and after the conductor pattern forming step, and the resin sealing including the surface on which the base film 13 is disposed in the subsequent outer resin sealing step. It may be stopped.
Furthermore, it is good also as a structure which peels the base film 13 after completion | finish of an outer side resin sealing process, and attaches a heat radiator to the surface of the exposed heat sinks 3a and 3b. Thereby, the heat dissipation of the semiconductor chips 4a and 4b can be improved.
[0047]
Thus, in this embodiment, the lead frame is electrically connected to the heat sinks 3a and 3b, the semiconductor chips 4a and 4b are electrically connected to the upper surfaces of the heat sinks 3a and 3b, and the semiconductor chips 4a and 4b are arranged. While electrically connecting the lead frame to the upper surface, placing them on the upper surface of the base film 13 and sealing with the sealing resin 6, polishing the upper surface of the sealing resin 6, while separating the lead frame, The cross section is exposed on the polished surface, and a conductive pattern 7 electrically connected to the lead frames 5aa, 5ab, 5ac, 5ba, 5bb, 5bc exposed on the polished surface is formed on the polished surface, and the upper surface of the formed conductive pattern 7 Since the electronic components 8a and 8b are mounted on the outside and the outside is sealed with the outer sealing resin 10, the semiconductor chips 4a and 4b and the electronic components 8a and 8b are three-dimensionally formed. It becomes possible to arrange the to improve the degree of integration of the components, it is possible to realize the miniaturization of the semiconductor device at a low cost.
[0048]
In this embodiment, two sets of heat sinks and semiconductor chips are arranged in the semiconductor device 1, but only one set or three or more sets of heat sinks and semiconductor chips may be arranged. In this case, the number of lead frames and the like changes correspondingly.
[0049]
In this embodiment, the bottom surface of the semiconductor chip is electrically connected to the lead frame. However, the electrode on the top surface side of the semiconductor chip may be connected to the heat sink by wire bonding or the like.
[0050]
Furthermore, in this embodiment, the heat sink is electrically connected to the conductor pattern via the lead frame. However, at least a part of the heat sink may not be electrically connected to the conductor pattern.
[0051]
Alternatively, a single base film may be used, and a plurality of semiconductor devices may be formed on the upper surface according to the above-described procedure, and then separated for each semiconductor device by dicing.
[0052]
Next, a second embodiment of the present invention will be described.
This embodiment is an application example of the first embodiment, and is different from the first embodiment in that a cylindrical body is erected inside the sealing resin 6. In the following description, differences from the first embodiment will be mainly described, and description of points that are common to the first embodiment will be omitted.
[0053]
FIG. 13 is a cross-sectional view showing a state in which the semiconductor device 20 in this embodiment is resin-sealed by a resin sealing process.
As shown in FIG. 13, in this embodiment, the sealing resin 6 is filled in a state where the cylindrical body 21 is erected on the base film 13 during the resin sealing step. This cylindrical body functions as an attachment hole for attaching the completed semiconductor device 20 to a radiator or the like. As the material of this cylindrical body, any metal, resin, etc. can be used without any limitation as long as it is not deformed by heat during the resin sealing process, but a resin is used in consideration of the ease of polishing during the polishing process. But still preferred
Thus, in this embodiment, since the cylindrical body 21 is erected inside the sealing resin 6, it is possible to provide a mounting hole in an empty space in the semiconductor device 20, thereby reducing the size of the device. Is possible.
Next, a third embodiment of the present invention will be described.
This embodiment is also an application example of the first embodiment, and differs from the first embodiment in that a metal terminal is erected inside the sealing resin 6. In the following description, differences from the first embodiment will be mainly described, and description of points that are common to the first embodiment will be omitted.
14 to 16 are cross-sectional views showing the state of the semiconductor device 30 in each manufacturing process. 14A shows a resin sealing process, FIG. 14B shows a polishing process, FIG. 15A shows a conductor pattern forming process, and FIG. 15B shows an insulating layer. FIG. 16 shows a contact hole forming step for forming a contact hole.
[0054]
First, in the resin sealing step, as shown in FIG. 14A, the IC 31 mounted on the base film 13, the passive component 32 such as a resistor and a chip capacitor, and the like were also erected on the base film 13. The metal terminals 33 and 34 are resin-sealed by the sealing resin 6 together with the heat sink 3a and the like.
Next, as shown in FIG. 14B, the upper surface of the sealing resin 6 is polished in the polishing step. The polishing here is performed until the polished surface reaches the lead frame 5a and the lead frame 5a is separated into a plurality of parts by this polishing. By this polishing step, the lead frame 5a is separated into lead frames 5aa and 5ab, and a part of the separated lead frames 5aa and 5ab and metal terminals 19a and 19b are exposed on the surface of the polishing surface.
When the polishing of the upper surface of the sealing resin 6 is completed, the process proceeds to a conductor pattern forming step shown in FIG. The conductor pattern 7 is formed on the polished surface of the sealing resin 6 polished by the polishing process of the sealing resin 6, and the exposed portions of the lead frames 5aa and 5ab and the metal terminals 19a and 19b on the polished surface are formed. The conductive pattern 7 is electrically connected.
When the formation of the conductor pattern 7 is completed, the process proceeds to an insulating layer forming step. In the insulating layer forming step, first, the base film 13 is peeled off, and the insulating layer 2 as shown in FIG.
[0055]
When the formation of the insulating layer 2 is completed, the process proceeds to a contact hole forming process. In this step, as shown in FIG. 16, holes are made at positions where the metal terminals 33 and 34, the IC 31 and the passive component 32 of the insulating layer 2 are arranged, thereby forming contact holes 35a to 35f. Conductor films such as copper are formed on the inner walls of the contact holes 35a to 35f by plating or the like, and the metal terminals 33 and 34, the IC 31 and the passive component 32 of the insulating layer 2 are formed on the inner walls of the contact holes 35a to 35f. The conductor is connected to the outside via the conductive film.
Thus, in this embodiment, the metal terminals 33 and 34 are provided inside the sealing resin 6, and the metal terminals 33 and 34, the IC 31 and the passive component 32 are conductively connected to the outside through the contact holes 35a to 35f. Circuit connection on the insulating layer 2a side becomes possible. Further, since the metal terminals 19a and 19b provided inside the sealing resin 6 are exposed on both the polished surface side and the insulating layer 2 side of the sealing resin, circuit connection on both surfaces is possible. As a result, the degree of freedom in designing the circuit arrangement and circuit configuration is improved.
[0056]
In this embodiment, the conductor pattern 7 is configured as a single layer, but a multilayer conductor pattern 7 may be configured. In this case, after the conductor pattern forming step shown in FIG. 15A, the upper surface of the conductor pattern 7 is preferably an insulating layer (the same material as the sealing resin 6 and an epoxy resin similar to the sealing resin 6). And a metal film is formed on the insulating layer by plating or the like, and the metal film is patterned to form a second conductor pattern. The formed second conductor pattern may be connected to the first conductor pattern 7 through a contact hole, or an insulating layer and a conductor pattern may be further laminated. Thus, by forming a multilayer conductor pattern, the freedom degree of circuit pattern routing improves.
[0057]
Further, after the contact hole forming step of FIG. 16, a multilayer conductor pattern may be formed on the contact hole side. In this way, for example, the wiring pattern of the reference potential point is formed inside the sealing resin 6, the multilayer pattern of the control circuit is formed on the lower surface side of the sealing resin 6, and the main chip of the semiconductor chip is formed on the upper surface side. It is also possible to form a multilayer pattern of circuits and separate the control circuit and the main circuit.
[0058]
Next, a fourth embodiment of the present invention will be described.
The present embodiment is an actual circuit configuration example using the present invention.
FIG. 17 is a circuit configuration diagram of an inverter device formed using the configuration of the present invention.
[0059]
In the circuit configuration of FIG. 17, the IGBTs 41a to 41f are respectively connected in parallel to the freewheeling diodes 42a to 42f in the opposite direction (collector and cathode are connected), and the IGBT 41a and IGBT 41b, the IGBT 41c and IGBT 41d, and the IGBT 41e and IGBT 41f are respectively They are connected in series. The collector terminals of the IGBTs 41a, 41c and 41e are connected to one input terminal P, the emitter terminals of the IGBTs 21b, 21d and 21f are connected to the other input terminal N, respectively, and the connection point between the IGBT 41a and the IGBT 41b is the output terminal U. Thus, the connection point between the IGBT 21c and the IGBT 21d is the output terminal V, and the connection point between the IGBT 21e and the IGBT 21f is the output terminal W.
[0060]
FIG. 18 is a plan view showing a single unit 43a in which the IGBT 41a and the freewheeling diode 42a shown in FIG. 17 are arranged according to the configuration of the present invention.
[0061]
In the single unit 43a, an IGBT 41a and a freewheeling diode 42a are mounted on a heat sink (not shown) as indicated by a dotted line. Since the collector of the IGBT 41a and the cathode of the freewheeling diode 42a are common, they are electrically connected on a heat sink (not shown), and a collector terminal, a gate terminal, an emitter terminal and an anode derived by a lead frame. The terminals are exposed on the surface of the single unit 43a by polishing in the polishing process.
[0062]
FIG. 19 shows a semiconductor device 40 in which the circuit configuration shown in FIG. 17 is realized by using the single unit 43a and the single units 43b to 43f configured similarly by the combination of the IGBTs 41b to 41f and the freewheeling diodes 42b to 42f. It is the top view which showed.
[0063]
In FIG. 19, the wiring pattern 44 that connects the individual units 43a to 43f is shown in a simplified manner, and the gate terminal that is the control terminal and the collector and emitter terminals that are the input / output terminals are arranged separately. However, the pattern may be arbitrarily designed without being restricted by this configuration.
[0064]
20 is a plan view showing a semiconductor device 50 in which the unit units 43a to 43f are arranged at positions different from the semiconductor device 40 and the circuit configuration shown in FIG. 17 is realized.
[0065]
In the configuration of the semiconductor device 50, since the control terminals and the input / output terminals are not distributed, the arrangement of the wiring patterns 54 is easy.
FIG. 21 is a plan view showing a configuration of a semiconductor device 60 on which a single unit with a sense terminal and its control IC are mounted.
[0066]
In the single units 63a to 63f constituting the semiconductor device 60, a wiring pattern 64 for connecting the control ICs 61a to 61d in a circuit manner is patterned. Also, attachment holes 62 a and 62 b for attaching the semiconductor device 60 are provided at both ends of the semiconductor device 60.
[0067]
FIG. 22 shows a circuit configuration of the semiconductor device 60.
As shown in FIG. 22, each of the single units 63a to 63f includes an IGBT having a current sensing emitter terminal and a freewheeling diode, and is connected to the control ICs 61a to 61d. In this example, since the ground potential on the emitter side of each IGBT included in the single unit 63b, 63d, 63f on the lower arm side is common, there is one control IC 61d on the lower arm side. As with the upper arm side, it may be divided individually.
[0068]
The sense resistors Ra to Rf are connected to the current sense emitter terminal, and the main emitter terminal, current sense emitter terminal, and gate terminal of the IGBT are connected to the control ICs 61a to 61d. Two power supply terminals (high potential and low potential) and a signal terminal are further connected to the control ICs 61a to 61d. Although the inverter circuit operation is omitted, in such an inverter circuit, the parasitic capacitance formed between the respective wiring patterns must be taken into consideration.
[0069]
FIG. 23 is a plan view showing a state in which an inverter circuit is configured using a single unit.
In FIG. 23, the display of the single unit for one phase is omitted from the configuration of the three-phase inverter configured by six single units, and only the single units 73a to 73d for two phases are shown. Here, P is a high potential side terminal for DC input, N is a ground side terminal for DC input, and U, V, and W are output terminals of the inverter.
[0070]
In addition to the gate terminal (G) and sense terminal (Se) of each IGBT, the control terminal 71 is connected to a power supply terminal (Vcc, 0 V) and input terminal of a control IC (not shown). As shown in this figure, when the main terminal (P, U, V, W, N) is provided on one side and the control terminal 71 is provided on the other side, there is always a portion where wiring intersects in the circuit arrangement. . The parasitic capacitance of the crossed wiring portions may affect the signal and cause a malfunction. That is, in the three-phase inverter, the emitter potential of the upper IGBT changes at different timings according to the switching operation of the upper IGBT and the lower IGBT, and the potential of the wiring pattern connected to the emitter of the upper IGBT is It will change constantly. Therefore, for example, at the intersection of the wiring connected to the terminal V and the wiring connected to the gate terminal (G) and the sense terminal (Se) of the single unit 26c, the parasitic capacitance caused by the fluctuation of the potential of the terminal V There is a possibility that noise is added to the wiring connected to the gate terminal (G) and the sense terminal (Se).
[0071]
Therefore, when a multi-layer wiring is used as shown in the conceptual diagram of FIG. 24, the ground potential wiring pattern is a shield pattern, and the main circuit (collector-emitter) pattern and the control circuit pattern (gate / emitter) are sandwiched between the shield patterns. Sense). In FIG. 24, the wiring pattern 82 connected to the lower IGBT 81a is a shield pattern. Here, the IGBT 81b is an upper IGBT. Further, heat sinks 82a and 82b are disposed under the IGBTs 81a and 81b.
[0072]
This shield pattern is provided in the circuit shown in FIG. That is, shield patterns 65a, 65b, and 65c are individually provided for the upper single units 61a, 61b, and 61c. The potentials of the shield patterns 65a, 65b, and 65c are the same as those of the 0V terminal that is the reference potential of the control ICs 61a, 61b, and 61c. This prevents the signal applied to the gate of the IGBT from being affected by noise. Similarly, a shield pattern 65d is provided for the lower unit 63b, 63d, 63f. The shield pattern 65d has the same potential as that of the terminal of 0V that is the reference potential (ground potential) of the control IC 61d. By separating the power-related wiring pattern and the input signal wiring pattern with these shield patterns interposed therebetween, the value of the noise current flowing through the different wiring patterns through the parasitic capacitance between the wiring patterns can be reduced. As a result, the malfunction of the individual drive circuit can be prevented, the risk of an accident such as an arm short circuit can be eliminated, and the reliability is improved.
[0073]
FIG. 25 is a cross-sectional view showing a semiconductor device 90 in which a multilayer wiring is formed on the upper surface side of the sealing resin 6.
In the semiconductor device 90, the insulating layer 2b and the second conductor pattern 7b are formed on the conductor pattern 7a formed on the upper surface of the sealing resin 6, and the insulating layer 2c and the third conductor pattern 7c are further formed thereon. Is formed. An IC 91a, a passive component 91b, and an external terminal 9 are connected to the conductor pattern 7c. The conductor patterns 7a and 7b and the conductor patterns 7b and 7c have portions facing each other across the insulating layers 2b and 2c, respectively, and the portions facing each other have a configuration equivalent to a capacitor. .
[0074]
【The invention's effect】
As described above, in the semiconductor device of the present invention, the heat sink is disposed, the semiconductor chip is electrically connected to the upper surface of the heat sink, the lead frame is electrically connected to the heat sink and the semiconductor chip, and they are sealed. Since the conductor pattern sealed with a stop resin and electrically connected to the lead frame is formed on the top surface of the sealing resin, it is possible to arrange semiconductor chips and electronic components in three dimensions, and to integrate components The semiconductor device can be downsized at a low cost by improving the degree.
[0075]
In the semiconductor device manufacturing method of the present invention, the lead frame is electrically connected to the heat sink, the semiconductor chip is electrically connected to the upper surface of the heat sink, and the lead frame is electrically connected to the semiconductor chip. These are placed on the top surface of the base film, sealed with a sealing resin, and the top surface of the sealing resin is polished to expose a part of the surface to the polishing surface, and the lead frame exposed on the polishing surface is electrically Since the conductor pattern connected to is formed on the top surface of the sealing resin, it is possible to three-dimensionally arrange semiconductor chips and electronic components, improve the integration of components, and achieve downsizing at a low cost It becomes possible to manufacture the semiconductor device.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a configuration of a semiconductor device.
FIG. 2 is a perspective view showing a state of a heat sink to which a lead frame is attached by a lead frame attaching step.
FIG. 3 is a perspective view showing a configuration of a lead frame.
FIG. 4 is a perspective view showing a configuration of a lead frame.
FIG. 5 is a perspective view showing a configuration of a lead frame.
FIG. 6 is a perspective view showing a state of a heat sink to which a semiconductor chip is attached by a semiconductor chip attachment process.
FIG. 7 is a cross-sectional view showing a state in which a heat sink is arranged by a heat sink arrangement step.
FIG. 8 is a plan view showing a configuration example of a base film.
FIG. 9 is a cross-sectional view showing a state where resin sealing is performed by a resin sealing step.
FIG. 10 is a cross-sectional view showing a state in which the upper surface of the sealing resin is polished by a polishing process.
FIG. 11 is a cross-sectional view showing a state in which a conductor pattern is formed on the upper surface of the sealing resin by a conductor pattern forming step.
FIG. 12 is a cross-sectional view showing a state in which an electronic component and an external terminal are connected by an electronic component mounting step and an external terminal connection step.
FIG. 13 is a cross-sectional view showing a state where a semiconductor device is resin-sealed by a resin sealing process.
FIG. 14 is a cross-sectional view showing a state of a semiconductor device in each manufacturing process.
FIG. 15 is a cross-sectional view showing a state of a semiconductor device in each manufacturing process.
FIG. 16 is a cross-sectional view showing a state of a semiconductor device in each manufacturing process.
FIG. 17 is a circuit configuration diagram of an inverter device formed using the configuration of the present invention.
FIG. 18 is a plan view showing a single unit formed using the configuration of the present invention.
19 is a plan view showing a semiconductor device using the single unit and realizing the circuit configuration shown in FIG.
20 is a plan view showing a semiconductor device using a single unit and realizing the circuit configuration shown in FIG.
FIG. 21 is a plan view showing a configuration of a semiconductor device on which a single unit with a sense terminal and its control IC are mounted.
FIG. 22 is a circuit configuration diagram of a semiconductor device.
FIG. 23 is a plan view showing a state in which an inverter circuit is configured using a single unit.
FIG. 24 is a conceptual diagram showing a state of multilayer wiring in an inverter circuit.
FIG. 25 is a cross-sectional view showing a semiconductor device in which a multilayer wiring is formed on the upper surface side of the sealing resin.
[Explanation of symbols]
1, 20, 30, 40, 50, 60, 90 Semiconductor device
2, 2a-2c Insulating layer
3a, 3b heat sink
4a, 4b Semiconductor chip
5a, 5aa-5ac, 5ba-5bc Lead frame
6 Sealing resin
7, 7a-7c Conductor pattern
8a, 8b Electronic components
9 External terminal
10 Outer sealing resin
13 Base film
21 cylinder
33, 34 Metal terminal

Claims (20)

半導体チップが樹脂で封止される半導体装置において、
導電性を有するヒートシンクと、
前記ヒートシンクの上面に配置され、前記ヒートシンクの上面に電気的に接続される半導体チップと、
導電性を有し、前記半導体チップの上面の電極及び前記ヒートシンクに電気的にそれぞれ接続されるリードフレームと、
前記ヒートシンク、前記半導体チップ及びリードフレームを封止する封止樹脂と、
前記封止樹脂の上面を所定量研磨して形成された研磨面に構成され、前記リードフレームの露出端と電気的に接続される導体パターンと、
を有することを特徴とする半導体装置。In a semiconductor device in which a semiconductor chip is sealed with resin,
A conductive heat sink;
A semiconductor chip disposed on the upper surface of the heat sink and electrically connected to the upper surface of the heat sink;
A lead frame having electrical conductivity and electrically connected to the electrode on the upper surface of the semiconductor chip and the heat sink;
Sealing resin for sealing the heat sink, the semiconductor chip and the lead frame;
Constructed on a polished surface formed by polishing a predetermined amount of the upper surface of the sealing resin, a conductor pattern electrically connected to the exposed end of the lead frame;
A semiconductor device comprising: アルミナまたは窒化アルミを含有するエポキシ樹脂からなる絶縁層が、前記ヒートシンクの下面に構成されることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein an insulating layer made of an epoxy resin containing alumina or aluminum nitride is formed on the lower surface of the heat sink. 前記絶縁層の厚さは、０．２ｍｍ〜０．５ｍｍであることを特徴とする請求項２記載の半導体装置。The semiconductor device according to claim 2, wherein the insulating layer has a thickness of 0.2 mm to 0.5 mm. 前記半導体チップは、前記ヒートシンクの上面に複数配置され、
複数配置された前記半導体チップの上面の電極は、前記リードフレームによって電気的に連結されることを特徴とする請求項１記載の半導体装置。A plurality of the semiconductor chips are arranged on the upper surface of the heat sink,
2. The semiconductor device according to claim 1, wherein a plurality of electrodes on the upper surface of the semiconductor chip are electrically connected by the lead frame. 前記導体パターンは、回路の一部を形成する配線パターンであることを特徴とする請求項１記載の半導体装置。The semiconductor device according to claim 1, wherein the conductor pattern is a wiring pattern that forms a part of a circuit. 前記配線パターンの上面に配置され、前記配線パターンと電気的に接続される電子部品とを有することを特徴とする請求項５記載の半導体装置。6. The semiconductor device according to claim 5, further comprising an electronic component disposed on an upper surface of the wiring pattern and electrically connected to the wiring pattern. 前記半導体チップはパワートランジスタであり、前記電子部品は前記パワートランジスタの制御用ＩＣであることを特徴とする請求項６記載の半導体装置。7. The semiconductor device according to claim 6, wherein the semiconductor chip is a power transistor, and the electronic component is a control IC for the power transistor. 前記配線パターンの上面に配置され、前記配線パターンと電気的に接続される外部端子と、
前記外部端子の一部、前記封止樹脂、前記配線パターン及び前記電子部品を封止する外側封止樹脂とを有することを特徴とする請求項６記載の半導体装置。An external terminal disposed on the upper surface of the wiring pattern and electrically connected to the wiring pattern;
The semiconductor device according to claim 6, further comprising an outer sealing resin for sealing a part of the external terminals, the sealing resin, the wiring pattern, and the electronic component. 全体としてインバータを構成することを特徴とする請求項８記載の半導体装置。9. The semiconductor device according to claim 8, comprising an inverter as a whole. 前記配線パターンと電気的に接続される外部端子の一部と、前記封止樹脂と、前記配線パターンとを封止する外側封止樹脂とを有することを特徴とする請求項５記載の半導体装置。The semiconductor device according to claim 5, further comprising a part of an external terminal electrically connected to the wiring pattern, the sealing resin, and an outer sealing resin that seals the wiring pattern. . 前記封止樹脂内に筒体が立設されていることを特徴とする請求項１０記載の半導体装置。The semiconductor device according to claim 10, wherein a cylindrical body is erected in the sealing resin. 前記外側封止樹脂内に金属端子が立設されていることを特徴とする請求項１０記載の半導体装置。The semiconductor device according to claim 10, wherein a metal terminal is erected in the outer sealing resin. 前記配線パターンは、絶縁層を介して多層に形成されることを特徴とする請求項９記載の半導体装置。The semiconductor device according to claim 9, wherein the wiring pattern is formed in multiple layers with an insulating layer interposed therebetween. 多層の前記配線パターンは、基準電位点の前記配線パターンを間に挟んだ主回路の前記配線パターン及び制御回路の前記配線パターンであることを特徴とする請求項１３記載の半導体装置。14. The semiconductor device according to claim 13, wherein the multilayer wiring pattern is the wiring pattern of the main circuit and the wiring pattern of the control circuit sandwiching the wiring pattern of the reference potential point therebetween. 半導体チップが樹脂で封止された半導体装置を製造する半導体装置の製造方法において、
ヒートシンクにリードフレームを電気的に接続させて取り付けるリードフレーム取り付け工程と、
前記ヒートシンク及び前記リードフレームに半導体チップを電気的に接続させて取り付ける半導体チップ取り付け工程と、
前記リードフレーム及び前記半導体チップが取り付けられた前記ヒートシンクをベースフィルムの上面に配置するヒートシンク配置工程と、
前記リードフレーム、前記半導体チップ及び前記ヒートシンクを封止樹脂で封止する樹脂封止工程と、
前記封止樹脂の上面を研磨し、前記リードフレームを分割し、前記リードフレームの一部を前記封止樹脂の表面に露出させる研磨工程と、
前記封止樹脂の表面に露出した前記リードフレームと電気的に接続する導体パターンを前記封止樹脂の上面に形成する導体パターン形成工程と、
を有することを特徴とする半導体装置の製造方法。In a semiconductor device manufacturing method for manufacturing a semiconductor device in which a semiconductor chip is sealed with a resin,
A lead frame mounting process in which the lead frame is electrically connected to the heat sink;
A semiconductor chip mounting step for electrically connecting a semiconductor chip to the heat sink and the lead frame; and
A heat sink arrangement step of arranging the heat sink to which the lead frame and the semiconductor chip are attached on an upper surface of a base film;
A resin sealing step of sealing the lead frame, the semiconductor chip and the heat sink with a sealing resin;
Polishing the upper surface of the sealing resin, dividing the lead frame, and exposing a part of the lead frame to the surface of the sealing resin;
A conductor pattern forming step of forming a conductor pattern electrically connected to the lead frame exposed on the surface of the sealing resin on the upper surface of the sealing resin;
A method for manufacturing a semiconductor device, comprising: 前記導体パターンは回路の一部を形成する配線パターンであり、前記配線パターンの上面に電子部品を実装する電子部品実装工程をさらに有することを特徴とする請求項１５記載の半導体装置の製造方法。16. The method of manufacturing a semiconductor device according to claim 15, further comprising an electronic component mounting step of mounting an electronic component on an upper surface of the wiring pattern, wherein the conductor pattern is a wiring pattern that forms part of a circuit. 前記配線パターンの上面に外部端子を電気的に接続する外部端子接続工程と、
前記外部端子の一部、前記封止樹脂、前記配線パターン及び前記電子部品を封止する外側樹脂封止工程と、
をさらに有することを特徴とする請求項１６記載の半導体装置の製造方法。An external terminal connection step of electrically connecting external terminals to the upper surface of the wiring pattern;
An outer resin sealing step for sealing a part of the external terminals, the sealing resin, the wiring pattern, and the electronic component;
The method of manufacturing a semiconductor device according to claim 16, further comprising: リードフレーム取り付け工程において取り付けられる前記リードフレームは、前記ヒートシンク及び前記半導体チップのリードフレーム取り付け部に対応させて折り返された折り返し部を有する一体物であることを特徴とする請求項１５記載の半導体装置の製造方法。16. The semiconductor device according to claim 15, wherein the lead frame attached in the lead frame attaching step is an integrated body having a folded portion that is folded back in correspondence with the heat sink and the lead frame attaching portion of the semiconductor chip. Manufacturing method. 前記ベースフィルムは、前記樹脂封止工程以降の工程で除去され、前記ベースフィルムの除去後、前記ヒートシンクは、外部に露出させることを特徴とする請求項１５記載の半導体装置の製造方法。16. The method of manufacturing a semiconductor device according to claim 15, wherein the base film is removed in a process after the resin sealing process, and the heat sink is exposed to the outside after the base film is removed. 前記ベースフィルムの除去で露出されたヒートシンクの露出面には、絶縁層が形成されることを特徴とする請求項１９記載の半導体装置の製造方法。20. The method of manufacturing a semiconductor device according to claim 19, wherein an insulating layer is formed on an exposed surface of the heat sink exposed by removing the base film.
JP2000067122A 2000-03-07 2000-03-07 Semiconductor device and manufacturing method thereof Expired - Fee Related JP3553849B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000067122A JP3553849B2 (en) 2000-03-07 2000-03-07 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000067122A JP3553849B2 (en) 2000-03-07 2000-03-07 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2001250890A JP2001250890A (en) 2001-09-14
JP3553849B2 true JP3553849B2 (en) 2004-08-11

Family

ID=18586363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000067122A Expired - Fee Related JP3553849B2 (en) 2000-03-07 2000-03-07 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP3553849B2 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3891559B2 (en) * 2002-07-01 2007-03-14 株式会社デンソー Multiphase inverter module
JP4531500B2 (en) * 2004-01-06 2010-08-25 三菱電機株式会社 Semiconductor device and semiconductor device module
JP4583122B2 (en) 2004-09-28 2010-11-17 三菱電機株式会社 Semiconductor device and manufacturing method thereof
JP4589170B2 (en) * 2005-04-28 2010-12-01 新光電気工業株式会社 Semiconductor device and manufacturing method thereof
JP5118402B2 (en) * 2007-07-06 2013-01-16 オンセミコンダクター・トレーディング・リミテッド Switching power supply
JP5747737B2 (en) 2011-08-26 2015-07-15 三菱電機株式会社 Semiconductor device and manufacturing method thereof
CN104126225B (en) 2012-02-14 2017-04-12 三菱电机株式会社 Semiconductor device
DE112012005457B4 (en) 2012-02-14 2018-07-12 Mitsubishi Electric Corporation Semiconductor device with electrically isolated communication devices for driving
JP5754398B2 (en) 2012-03-09 2015-07-29 三菱電機株式会社 Semiconductor device
JP2014157927A (en) * 2013-02-15 2014-08-28 Denso Corp Semiconductor device and manufacturing method of the same
EP3057211B1 (en) * 2013-10-09 2018-08-29 Hitachi Automotive Systems, Ltd. Driver substrate and power conversion device
JP7325384B2 (en) 2020-07-22 2023-08-14 三菱電機株式会社 Semiconductor device manufacturing method

Also Published As

Publication number Publication date
JP2001250890A (en) 2001-09-14

Similar Documents

Publication Publication Date Title
US9496205B2 (en) Power semiconductor package
KR101505552B1 (en) Complex semiconductor package and method of fabricating the same
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
JP3773268B2 (en) Microelectronic components with sandwich structure
US7872337B2 (en) Semiconductor device having a flexible board for connection to a semiconductor chip mounted on an insulating substrate
US8203848B2 (en) Circuit device and method of manufacturing the same
JP3553849B2 (en) Semiconductor device and manufacturing method thereof
JP7088132B2 (en) Semiconductor devices and electronic devices
KR100606295B1 (en) Circuit module
JP2988243B2 (en) Power hybrid integrated circuit device
JPH05121644A (en) Electronic circuit device
JP2801810B2 (en) Resin-sealed semiconductor device
JP4062191B2 (en) Semiconductor device and manufacturing method thereof
JPH09186288A (en) Semiconductor device
JP2620611B2 (en) Substrate for mounting electronic components
KR101008534B1 (en) Power semiconductor mudule package and method for fabricating the same
JP2004335970A (en) Composite electronic component
KR102481099B1 (en) Method for complex semiconductor package
JP3048707B2 (en) Hybrid integrated circuit
JP2004165525A (en) Semiconductor device and its manufacture
JP2008300390A (en) Semiconductor device
JPS61284951A (en) Semiconductor device
JP2879503B2 (en) Surface mount type electronic circuit device
JPH0451488Y2 (en)
CN117913064A (en) Full bridge packaging power module

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20031225

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040205

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040427

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040430

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090514

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees