KR102481099B1 - Method for complex semiconductor package - Google Patents

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Abstract

본 발명은, 전기적 패턴이 형성된 한 개 이상의 제1기판(110), 제1기판(110) 상에 탑재되고, 제1기판(110)과 전기적 신호선(121)에 의해 연결되는 한 개 이상의 제1반도체부품(120), 제1기판(110)의 상단 일측에 적층 형성되고, 전기기적 패턴이 형성된 한 개 이상의 제2기판(130), 제2기판(130) 상에 탑재되고, 제2기판(130)과 전기적 신호선(141)에 의해 연결되는 한 개 이상의 제2반도체부품(140), 제1기판(110) 또는 제2기판(130)과 전기적으로 연결되는 한 개 이상의 리드터미널(150), 및 제1반도체부품(120)과 제2반도체부품(140)과 리드터미널(150)의 일부를 감싸는 패키지 하우징(160)을 포함하여, 제1기판(110)과 제2기판(30)의 적층구조를 통해 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현하는, 복합 반도체 패키지를 개시한다.In the present invention, one or more first substrates 110 on which electrical patterns are formed, one or more first substrates mounted on the first substrate 110 and connected to the first substrate 110 by electrical signal lines 121 The semiconductor component 120 is stacked on one side of the upper end of the first substrate 110, and one or more second substrates 130 having an electrical pattern formed thereon are mounted on the second substrate 130, and the second substrate ( 130) and one or more second semiconductor parts 140 connected by electrical signal lines 141, one or more lead terminals 150 electrically connected to the first substrate 110 or the second substrate 130, and a package housing 160 surrounding a portion of the first semiconductor component 120, the second semiconductor component 140, and the lead terminal 150, wherein the first substrate 110 and the second substrate 30 are laminated. Disclosed is a composite semiconductor package that implements miniaturization and multifunctionality of the package by integrating a plurality of semiconductor chips through a structure.

Figure 112020095224233-pat00003
Figure 112020095224233-pat00003

Description

복합 반도체 패키지 제조방법{METHOD FOR COMPLEX SEMICONDUCTOR PACKAGE}Complex semiconductor package manufacturing method {METHOD FOR COMPLEX SEMICONDUCTOR PACKAGE}

본 발명은 제1기판과 제2기판의 적층구조를 통해 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있는, 복합 반도체 패키지 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a composite semiconductor package capable of realizing miniaturization and multifunctionality of a package by integrating a plurality of semiconductor chips through a stacked structure of a first substrate and a second substrate.

일반적으로, 반도체 패키지는, 하나 이상의 반도체칩들을 리드프레임 또는 인쇄회로기판 상에 탑재하고 밀봉수지로 밀봉시켜 제조한 후에, 마더보드 또는 인쇄회로기판 상에 장착하여 사용한다.In general, a semiconductor package is manufactured by mounting one or more semiconductor chips on a lead frame or a printed circuit board and sealing them with a sealing resin, and then mounting them on a motherboard or a printed circuit board for use.

한편, 전자기기의 고속화, 대용량화 및 고집적화로 인해, 전자기기에 적용되는 전력소자들의 소형화, 경량화 및 다기능화가 요구되고 있다.Meanwhile, due to high-speed, high-capacity, and high integration of electronic devices, power devices applied to electronic devices are required to be miniaturized, lightweight, and multifunctional.

이에 따라, 하나의 반도체칩에 복수의 전력용 반도체칩과 제어용 반도체칩이 집적된 파워 모듈 패키지가 제시되었다. Accordingly, a power module package in which a plurality of power semiconductor chips and control semiconductor chips are integrated in one semiconductor chip has been proposed.

이와 관련된 선행기술로서, 한국 등록특허공보 제10-1505552호가 개시되어 있는데, 종래의 복합 반도체 패키지는, 제1패키지(100`)와 제1패키지(100`) 내에 내장된 제2패키지(200`)를 구비하고, 제2패키지(200`)는 제1패키지(100`)와 서로 다른 용량을 갖는 패키지를 구비하고, 제2패키지(200`)는 제1패키지(100`)와 서로 다른 기능을 갖는 패키지를 구비하는 복합 반도체 패키지를 제공한다.As a prior art related to this, Korean Patent Registration No. 10-1505552 is disclosed, and a conventional composite semiconductor package includes a first package 100' and a second package 200' embedded in the first package 100'. ), the second package 200' includes a package having a capacity different from that of the first package 100', and the second package 200' has a function different from that of the first package 100'. Provided is a composite semiconductor package having a package having a.

하지만, 패키지의 상호 연결시에 와이어를 통해서만 전기적으로 연결하는 경우, 패키지를 소형화하는데 한계가 있으며, 전기적 안정성을 확보하는데 제한이 있고, 반도체칩의 발열을 냉각하는 구조적 한계로 인해 구조적 안정성과 열적 안정성이 충분히 확보되지 못하는 문제점이 있다.However, when interconnecting packages are electrically connected only through wires, there are limitations in miniaturizing the package, securing electrical stability, and structural stability and thermal stability due to structural limitations in cooling the heat generated from the semiconductor chip. There is a problem that this is not sufficiently secured.

한국 등록특허공보 제10-1505552호 (복합 반도체 패키지 및 그 제조방법, 2015.03.24)Korean Patent Registration No. 10-1505552 (Composite Semiconductor Package and Manufacturing Method, 2015.03.24) 한국 등록특허공보 제10-1008534호 (전력용 반도체모듈패키지 및 그 제조방법, 2011.01.14)Korean Patent Registration No. 10-1008534 (Power Semiconductor Module Package and Manufacturing Method, 2011.01.14) 한국 등록특허공보 제10-1231792호 (반도체 패키지, 2013.02.08)Korean Patent Registration No. 10-1231792 (Semiconductor Package, 2013.02.08)

본 발명의 사상이 이루고자 하는 기술적 과제는, 제1기판과 제2기판의 적층구조를 통해 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있는, 복합 반도체 패키지 제조방법을 제공하는 데 있다.A technical problem to be achieved by the spirit of the present invention is to provide a method for manufacturing a composite semiconductor package, which can realize miniaturization and multifunctionalization of the package by integrating a plurality of semiconductor chips through a stacked structure of a first substrate and a second substrate. there is.

전술한 목적을 달성하고자, 본 발명은, 전기적 패턴이 형성된 한 개 이상의 제1기판; 상기 제1기판 상에 탑재되고, 상기 제1기판과 전기적 신호선에 의해 연결되는 한 개 이상의 제1반도체부품; 상기 제1기판의 상단 일측에 적층 형성되고, 전기적 패턴이 형성된 한 개 이상의 제2기판; 상기 제2기판 상에 탑재되고, 상기 제2기판과 전기적 신호선에 의해 연결되는 한 개 이상의 제2반도체부품; 상기 제1기판 또는 상기 제2기판과 전기적으로 연결되는 한 개 이상의 리드터미널; 및 상기 제1반도체부품과 상기 제2반도체부품과 상기 리드터미널의 일부를 감싸는 패키지 하우징;을 포함하는, 복합 반도체 패키지를 제공한다.In order to achieve the above object, the present invention, one or more first substrates on which electrical patterns are formed; one or more first semiconductor components mounted on the first substrate and connected to the first substrate by electrical signal lines; one or more second substrates stacked on one side of an upper end of the first substrate and having electrical patterns formed thereon; one or more second semiconductor components mounted on the second substrate and connected to the second substrate by electrical signal lines; one or more lead terminals electrically connected to the first substrate or the second substrate; and a package housing enclosing portions of the first semiconductor component, the second semiconductor component, and the lead terminal.

또한, 한 개 이상의 상기 제1기판은, 1층 이상의 금속층과, 절연층과, 1층 이상의 금속층의 적층 구조로 이루어질 수 있다.In addition, one or more of the first substrates may have a stacked structure of one or more metal layers, an insulating layer, and one or more metal layers.

또한, 상기 절연층은, Al2O3, AlN 또는 Si3N4일 수 있다.In addition, the insulating layer may be Al 2 O 3 , AlN or Si 3 N 4 .

또한, 한 개 이상의 상기 제2기판은, 한 개 이상의 절연층을 포함할 수 있다.In addition, one or more of the second substrates may include one or more insulating layers.

또한, 한 개 이상의 상기 제2기판은, 한 개 이상의 상기 제1기판과 도통되는 비아홀이 한 개 이상 형성된 PCB일 수 있다.In addition, the at least one second substrate may be a PCB having at least one via hole connected to the at least one first substrate.

또한, 한 개 이상의 상기 제2기판은, 전도성 접착제에 의해 한 개 이상의 상기 제1기판의 금속층에 접합될 수 있다.In addition, one or more of the second substrates may be bonded to one or more metal layers of the first substrate by a conductive adhesive.

또한, 상기 전도성 접착제는 솔더 소재이거나, Ag 또는 Cu가 함유된 신터 소재일 수 있다.In addition, the conductive adhesive may be a solder material or a sinter material containing Ag or Cu.

또한, 한 개 이상의 상기 제1반도체부품은 파워 반도체칩으로, IGBT, MOSFET 및 다이오드 중 어느 하나이거나, 한 개 이상의 IGBT와 한 개 이상의 다이오드, 또는 한 개 이상의 MOSFET과 한 개 이상의 다이오드일 수 있다.In addition, the at least one first semiconductor component is a power semiconductor chip, and may be any one of IGBTs, MOSFETs and diodes, one or more IGBTs and one or more diodes, or one or more MOSFETs and one or more diodes.

또한, 한 개 이상의 상기 제1반도체부품은 MLCC일 수 있다.Also, one or more of the first semiconductor components may be MLCCs.

또한, 한 개 이상의 상기 제2반도체부품은 반도체칩이고, 상기 반도체칩 상면에 한 개 이상의 상기 제2기판과 전기적으로 연결하는 3개 이상의 금속패드가 형성될 수 있다.In addition, one or more of the second semiconductor components may be semiconductor chips, and three or more metal pads electrically connected to one or more of the second substrates may be formed on an upper surface of the semiconductor chip.

또한, 한 개 이상의 상기 제2반도체부품은, 한 개 이상의 상기 제2기판의 상면, 하면 또는 상하면에 탑재될 수 있다.In addition, one or more of the second semiconductor components may be mounted on an upper surface, a lower surface, or an upper surface of the one or more second substrates.

또한, 한 개 이상의 상기 제2반도체부품은, 한 개 이상의 상기 제1반도체부품을 제어하는 게이트 드라이버 IC일 수 있다.Also, one or more of the second semiconductor components may be gate driver ICs that control one or more of the first semiconductor components.

또한, 한 개 이상의 상기 제2반도체부품의 상면과 한 개 이상의 상기 제2기판의 전기적 패턴은 2개 이상의 상기 전기적 신호선에 의해 연결될 수 있다.Also, top surfaces of the one or more second semiconductor components and one or more electrical patterns of the second substrate may be connected by two or more electrical signal lines.

또한, 상기 전기적 신호선은 Au, Al 또는 Cu 소재를 포함할 수 있다.In addition, the electrical signal line may include Au, Al or Cu material.

또한, 한 개 이상의 상기 리드터미널은, 한 개 이상의 상기 제1기판과, 또는 한 개 이상의 상기 제1기판 및 한 개 이상의 상기 제2기판과 전도성 접착제에 의해 전기적으로 연결되거나, 또는 초음파웰딩에 의해 전기적으로 연결될 수 있다.In addition, one or more of the lead terminals are electrically connected to one or more of the first substrates, or to one or more of the first substrates and to one or more of the second substrates by conductive adhesive, or by ultrasonic welding. can be electrically connected.

또한, 한 개 이상의 상기 제1반도체부품과 한 개 이상의 상기 제1기판을 연결하는 상기 전기적 신호선은, Au, Cu 또는 Al 소재가 함유된 금속일 수 있다.In addition, the electrical signal lines connecting one or more of the first semiconductor components and one or more of the first substrates may be metal containing Au, Cu, or Al material.

또한, 한 개 이상의 상기 제1반도체부품의 상면과 한 개 이상의 상기 제1기판의 전기적 패턴은 한 개 이상의 상기 전기적 신호선에 의해 연결될 수 있다.In addition, one or more top surfaces of the first semiconductor component and one or more electrical patterns of the first substrate may be connected by one or more electrical signal lines.

또한, 상기 패키지 하우징은 EMC 소재를 사용한 트랜스퍼 몰딩 방식에 의해 형성될 수 있다.In addition, the package housing may be formed by a transfer molding method using an EMC material.

또한, 한 개 이상의 상기 제1반도체부품과 한 개 이상의 상기 제2기판은, 100℃ 내지 350℃ 사이의 동일 온도로 동시에 솔더링 또는 신터링에 의해 한 개 이상의 상기 제1기판 상에 탑재할 수 있다.In addition, one or more of the first semiconductor components and one or more of the second substrates may be simultaneously mounted on the one or more of the first substrates by soldering or sintering at the same temperature between 100° C. and 350° C. .

또한, 한 개 이상의 상기 제1반도체부품과 한 개 이상의 상기 제2기판을 상기 제1기판 상에 탑재 시, 한 개 이상의 상기 제2반도체부품은 한 개 이상의 상기 제2기판에 미리 탑재되어 있을 수 있다.In addition, when one or more of the first semiconductor components and one or more of the second substrates are mounted on the first substrate, one or more of the second semiconductor components may be previously mounted on one or more of the second substrates. there is.

또한, 한 개 이상의 상기 제1기판 상에 한 개 이상의 상기 제2기판을 탑재 시, 한 개 이상의 상기 제1반도체부품은 한 개 이상의 상기 제1기판에 미리 탑재되어 있을 수 있다.Also, when the one or more second substrates are mounted on the one or more first substrates, the one or more first semiconductor components may be previously mounted on the one or more first substrates.

또한, 한 개 이상의 상기 제1기판의 하면은 상기 패키지 하우징의 표면으로 일부 또는 전부 노출될 수 있다.In addition, at least one lower surface of the first substrate may be partially or entirely exposed to the surface of the package housing.

또한, 한 개 이상의 상기 제1기판의 하면은 금속소재의 히트 슬러그 상면에 접합될 수 있다.In addition, at least one lower surface of the first substrate may be bonded to an upper surface of a metal heat slug.

본 발명에 의하면, 제1기판과 제2기판의 적층구조를 통해 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있으며, 반도체 패키지를 모듈화하여 반도체 패키지로부터 발생하는 노이즈를 저감시킬 수 있고, 제조공정을 단순화시켜 반도체부품의 탑재시에 이중으로 고온이 인가되어 손상되거나 변형될 가능성을 제거하여 구조적인 안정성을 확보할 수 있는 효과가 있다.According to the present invention, a plurality of semiconductor chips can be integrated through a stacked structure of a first substrate and a second substrate to realize miniaturization and multifunctionality of the package, and noise generated from the semiconductor package can be reduced by modularizing the semiconductor package. In addition, by simplifying the manufacturing process, there is an effect of securing structural stability by eliminating the possibility of being damaged or deformed by applying a double high temperature at the time of mounting the semiconductor component.

도 1은 종래기술에 의한 복합 반도체 패키지를 예시한 것이다.
도 2는 본 발명의 실시예에 의한 복합 반도체 패키지의 사시도를 도시한 것이다.
도 3은 도 2의 복합 반도체 패키지의 적층구조를 각각 도시한 것이다.
도 4 및 도 5는 도 2의 복합 반도체 패키지의 분해사시도를 각각 도시한 것이다.
도 6은 도 2의 복합 반도체 패키지의 단면구조를 도시한 것이다.
도 7 및 도 8은 도 2의 복합 반도체 패키지의 제조공정을 순차적으로 각각 도시한 것이다.1 illustrates a composite semiconductor package according to the prior art.
2 is a perspective view of a composite semiconductor package according to an embodiment of the present invention.
FIG. 3 illustrates a stacked structure of the composite semiconductor package of FIG. 2 .
4 and 5 are exploded perspective views of the composite semiconductor package of FIG. 2 , respectively.
FIG. 6 illustrates a cross-sectional structure of the composite semiconductor package of FIG. 2 .
7 and 8 sequentially illustrate manufacturing processes of the composite semiconductor package of FIG. 2 .

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. This invention may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명의 실시예에 의한 복합 반도체 패키지는, 전기적 패턴이 형성된 한 개 이상의 제1기판(110), 제1기판(110) 상에 탑재되고, 제1기판(110)과 전기적 신호선(121)에 의해 연결되는 한 개 이상의 제1반도체부품(120), 제1기판(110)의 상단 일측에 적층 형성되고, 전기적 패턴이 형성된 한 개 이상의 제2기판(130), 제2기판(130) 상에 탑재되고, 제2기판(130)과 전기적 신호선(141)에 의해 연결되는 한 개 이상의 제2반도체부품(140), 제1기판(110) 또는 제2기판(130)과 전기적으로 연결되는 한 개 이상의 리드터미널(150), 및 제1반도체부품(120)과 제2반도체부품(140)과 리드터미널(150)의 일부를 감싸는 패키지 하우징(160)을 포함하여, 제1기판(110)과 제2기판(130)의 적층구조를 통해 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현하는 것을 요지로 한다.The composite semiconductor package according to an embodiment of the present invention is mounted on one or more first substrates 110 on which electrical patterns are formed and the first substrate 110, and is connected to the first substrate 110 and the electrical signal line 121. One or more first semiconductor parts 120 connected by a laminated layer on one side of the top of the first substrate 110 and one or more second substrates 130 having electrical patterns formed thereon, on the second substrate 130 Mounted, one or more second semiconductor parts 140 connected to the second substrate 130 and electrical signal lines 141, and one electrically connected to the first substrate 110 or the second substrate 130 Including the above lead terminal 150, the first semiconductor component 120, the second semiconductor component 140, and the package housing 160 surrounding a part of the lead terminal 150, the first substrate 110 and the It is an object of the present invention to integrate a plurality of semiconductor chips through a stacked structure of two substrates 130 to realize miniaturization and multifunctionality of a package.

이하, 도 2 내지 도 8을 참조하여, 전술한 구성의 복합 반도체 패키지를 구체적으로 상술하면 다음과 같다.Hereinafter, referring to FIGS. 2 to 8 , the composite semiconductor package having the above configuration will be described in detail.

우선, 제1기판(110)은 전기적 패턴이 형성되어 한 개 이상으로 구성되고, 제1기판(110)의 상단에는 제1반도체부품(120)이 탑재된다.First, the first substrate 110 is formed with one or more electrical patterns, and the first semiconductor component 120 is mounted on the top of the first substrate 110 .

여기서, 제1기판(110)은, 1층 이상의 금속층과, 절연층과, 1층 이상의 금속층의 적층 구조로 이루어질 수 있으며, 일 실시예에 따르면, 도 3 내지 도 5에 도시된 바와 같이, 한 개 이상의 제1기판(110)은 하단의 금속층(111)과 중간의 절연층(112)과 상단의 금속층(113)의 적층 구조로 이루어질 수 있다.Here, the first substrate 110 may be formed of a stacked structure of one or more metal layers, an insulating layer, and one or more metal layers. According to one embodiment, as shown in FIGS. 3 to 5, one One or more first substrates 110 may have a stacked structure of a lower metal layer 111 , an intermediate insulating layer 112 , and an upper metal layer 113 .

또한, 도 5를 참고하면, 상단의 금속층(113)은, 제1반도체부품(120)이 탑재되는 금속패드(113a)와, 제2기판(130)과 전기적으로 연결되는 금속패드(113b)와, 리드터미널(150)과 전기적으로 연결되는 금속패드(113c)로 각각 패턴화되어 형성된다.In addition, referring to FIG. 5 , the upper metal layer 113 includes a metal pad 113a on which the first semiconductor component 120 is mounted, and a metal pad 113b electrically connected to the second substrate 130. , each of which is patterned and formed as a metal pad 113c electrically connected to the lead terminal 150.

또한, 절연층(112)은 Al2O3(세라믹), AlN 또는 Si3N4로 구성될 수 있다.In addition, the insulating layer 112 may be made of Al 2 O 3 (ceramic), AlN, or Si 3 N 4 .

다음, 제1반도체부품(120)은 한 개 이상으로 구성되어, 제1기판(110) 상에 탑재되고, 제1기판(110)과 전기적 신호선(121)(도 3 및 도 6 참조)에 의해 전기적으로 연결된다.Next, the first semiconductor component 120 is composed of one or more, mounted on the first substrate 110, and connected by the first substrate 110 and the electrical signal line 121 (see FIGS. 3 and 6). electrically connected

여기서, 제1반도체부품(120)은 IGBT, MOSFET 또는 다이오드인 파워 반도체칩일 수 있다.Here, the first semiconductor component 120 may be a power semiconductor chip such as an IGBT, MOSFET, or diode.

또는, 제1반도체부품(120)은 한 개 이상의 IGBT와 한 개 이상의 다이오드의 조합이거나, 한 개 이상의 MOSFET과 한 개 이상의 다이오드의 조합일 수 있다.Alternatively, the first semiconductor component 120 may be a combination of one or more IGBTs and one or more diodes, or a combination of one or more MOSFETs and one or more diodes.

또는, 제1반도체부품(120)은 반도체에 전류를 일정하게 공급하는 MLCC(Multi Layer Ceramic Capacitor)일 수도 있다.Alternatively, the first semiconductor component 120 may be a Multi Layer Ceramic Capacitor (MLCC) that constantly supplies current to the semiconductor.

또한, 제1반도체부품(120)은 Au, Cu 또는 Al 소재가 포함된 금속으로 이루어진 전기적 신호선(121)에 의해 제1기판(110)과 전기적으로 연결될 수 있다.In addition, the first semiconductor component 120 may be electrically connected to the first substrate 110 through an electrical signal line 121 made of a metal containing Au, Cu, or Al.

또한, 한 개 이상의 제1반도체부품(120)의 상면과, 제1기판(110)의 상면 금속 패턴인 금속패드(113b) 및 금속패드(113c)는 한 개 이상의 전기적 신호선(121)에 의해 전기적으로 연결될 수 있다.In addition, the top surface of the one or more first semiconductor components 120 and the metal pad 113b and metal pad 113c, which are metal patterns on the top surface of the first substrate 110, are electrically connected by one or more electrical signal lines 121. can be connected to

다음, 제2기판(130)은 제1기판(110)의 상단 일측에 수직방향으로 적층 형성되고, 전기적 패턴이 형성되어 한 개 이상으로 구성되고, 제2기판(130)의 상단에는 제2반도체부품(140)이 탑재된다.Next, the second substrate 130 is vertically stacked on one side of the top of the first substrate 110, and an electrical pattern is formed to form one or more, and a second semiconductor is formed on the top of the second substrate 130. Component 140 is mounted.

예컨대, 도 3 내지 도 5에 도시된 바와 같이, 제2기판(130)은 제1기판(110)의 상단 일측, 즉 제1반도체부품(120)이 탑재되지 않은 제1기판(110) 상단 영역에 수직방향으로 적층 형성되어 구조적 안정성을 높이고, 공간활용성을 높여 반도체부품의 집적도를 향상시키고 소형화를 구현할 수 있다.For example, as shown in FIGS. 3 to 5 , the second substrate 130 is one side of the upper end of the first substrate 110, that is, the upper region of the first substrate 110 where the first semiconductor component 120 is not mounted. It is laminated in the vertical direction to increase structural stability and improve space utilization, thereby improving the degree of integration of semiconductor components and realizing miniaturization.

도 5를 참고하면, 제2기판(130)은 한 개 이상의 절연층(131)을 포함할 수 있고, 절연층(131)의 하단에는 제1기판(110)의 금속패드(113b)와 전기적으로 연결되는 금속패드(132)가 형성되고, 절연층(131)의 상단에는 금속층(133)이 형성된다.Referring to FIG. 5 , the second substrate 130 may include one or more insulating layers 131, and a lower end of the insulating layer 131 is electrically connected to the metal pad 113b of the first substrate 110. A connected metal pad 132 is formed, and a metal layer 133 is formed on top of the insulating layer 131 .

한편, 금속층(133)은 제2반도체부품(140)이 탑재되는 금속패드(133a)와, 리드터미널(150)과 전기적으로 연결되는 금속패드(113c)와 전기적으로 연결되는 금속패드(133b)와, 금속패드(113b)와 전기적으로 연결되는 금속패드(133c)로 각각 패턴화되어 형성될 수 있다.Meanwhile, the metal layer 133 includes a metal pad 133a on which the second semiconductor component 140 is mounted, a metal pad 113c electrically connected to the lead terminal 150, and a metal pad 133b electrically connected to the metal pad 133b. , each of which may be patterned and formed as a metal pad 133c electrically connected to the metal pad 113b.

여기서, 한 개 이상의 제2기판(130)은 제1기판(110)과 도통되는 비아홀(via hole)(131a)이 한 개 이상 형성된 PCB일 수 있는데, 즉, 도 3 및 도 6에 도시된 바와 같이, 제2기판(130)의 절연층(131)을 관통하여 형성된 비아홀(131a)을 통해서, 제2반도체부품(140)이 탑재되는 금속층(133)과 금속패드(132)가 상하 전기적으로 연결되어, 제2반도체부품(140)으로 전압을 인가하고, 제2반도체부품(140)으로부터 제1반도체부품(120)으로 전기적 신호를 인가할 수 있다.Here, the one or more second substrates 130 may be a PCB having one or more via holes 131a that are conductive to the first substrate 110, that is, as shown in FIGS. 3 and 6 Similarly, the metal layer 133 on which the second semiconductor component 140 is mounted and the metal pad 132 are electrically connected vertically through the via hole 131a formed through the insulating layer 131 of the second substrate 130. Thus, a voltage may be applied to the second semiconductor component 140 and an electrical signal may be applied from the second semiconductor component 140 to the first semiconductor component 120 .

또한, 한 개 이상의 제2기판(130)의 금속패드(132)는 전도성 접착제에 의해 한 개 이상의 제1기판(110)의 금속층인 금속패드(113b)와 금속패드(113c)에 각각 접합될 수 있고, 전도성 접착제는 솔더 소재이거나, Ag 또는 Cu가 함유된 신터 소재일 수 있다.In addition, the one or more metal pads 132 of the second substrate 130 may be bonded to the metal pads 113b and 113c, which are metal layers of the one or more first substrates 110, respectively, by a conductive adhesive. The conductive adhesive may be a solder material or a sinter material containing Ag or Cu.

다음, 제2반도체부품(140)은 한 개 이상으로 구성되어, 제2기판(130) 상에 탑재되고, 제2기판(130)과 전기적 신호선(141)(도 3 및 도 6 참조)에 의해 전기적으로 연결된다.Next, the second semiconductor component 140 is composed of one or more, mounted on the second substrate 130, and connected by the second substrate 130 and the electrical signal line 141 (see FIGS. 3 and 6). electrically connected

여기서, 제2반도체부품(140)은 반도체칩, 예컨대 제1반도체부품(120)을 제어하는 게이트 드라이버 IC일 수 있고, 도 5에 도시된 바와 같이, 반도체칩 상면에는 제2기판(130)과 전기적 신호선(141)을 통해 전기적으로 연결하는 3개 이상의 금속패드(142)가 형성될 수 있다.Here, the second semiconductor component 140 may be a semiconductor chip, for example, a gate driver IC that controls the first semiconductor component 120, and as shown in FIG. Three or more metal pads 142 electrically connected through the electrical signal line 141 may be formed.

또한, 제2반도체부품(140)은 제2기판(130)의 상면에 탑재되는 것으로 예시하였으나, 이에 한정되지 않고 제2기판(130)의 하면 또는 상하면에 탑재될 수도 있다.In addition, the second semiconductor component 140 is illustrated as being mounted on the upper surface of the second substrate 130, but is not limited thereto and may be mounted on the lower or upper surface of the second substrate 130.

또한, 제2반도체부품(140)의 상면의 금속패드(142)와 제2기판(130)의 금속패턴인 금속패드(133a)와 금속패드(133c)와 2개 이상의 전기적 신호선(141)에 의해 각각 연결될 수 있고, 전기적 신호선은 Au, Al 또는 Cu 소재를 포함할 수 있다.In addition, by the metal pad 142 on the upper surface of the second semiconductor component 140, the metal pad 133a and metal pad 133c, which are metal patterns of the second substrate 130, and two or more electrical signal lines 141 Each may be connected, and the electrical signal line may include Au, Al, or Cu material.

한편, 한 개 이상의 제1반도체부품(120)과 한 개 이상의 제2기판(130)은 100℃ 내지 350℃ 사이의 동일 온도로 동시에 솔더링 또는 신터링에 의해 제1기판(110) 상에 제1반도체부품(120)과 제2기판(130)을 탑재하여서, 개별적인 탑재로 인해 제1반도체부품(120)에 이중으로 고온이 인가되어 손상되거나 변형될 가능성을 제거하고, 제1기판(110) 상의 제1반도체부품(120)과 제2기판(130)의 동시 탑재로 구조적인 안정성을 확보할 수도 있다.Meanwhile, one or more first semiconductor components 120 and one or more second substrates 130 are simultaneously soldered or sintered at the same temperature between 100° C. and 350° C. By mounting the semiconductor component 120 and the second substrate 130, the possibility of being damaged or deformed by applying a high temperature to the first semiconductor component 120 due to the individual mounting is eliminated, and on the first substrate 110 Structural stability may be secured by simultaneously mounting the first semiconductor component 120 and the second substrate 130 .

또한, 이와 같이, 한 개 이상의 제1반도체부품(120)과 한 개 이상의 제2기판(130)의 제1기판(110) 상의 탑재시에, 제2반도체부품(140)은 제2기판(130)에 미리 탑재되어 있어서, 제1기판(110)에 제2기판(130)을 탑재한 후, 추후 별도로 제2반도체부품(140)의 탑재 공정을 수행할 필요가 없어, 제조공정을 단순화시킬 수 있고, 제2반도체부품(140)에 이중으로 고온이 인가되어 손상되거나 변형될 가능성을 제거할 수 있다.In addition, in this way, when one or more first semiconductor components 120 and one or more second substrates 130 are mounted on the first substrate 110, the second semiconductor components 140 are attached to the second substrate 130. ), so that after mounting the second substrate 130 on the first substrate 110, there is no need to perform a separate mounting process of the second semiconductor component 140 later, which can simplify the manufacturing process. In addition, the possibility of being damaged or deformed by applying a high temperature to the second semiconductor component 140 can be eliminated.

또한, 제1기판(110) 상의 제2기판(130)의 탑재시에, 한 개 이상의 제1반도체부품(120)은 제1기판(110)에 미리 탑재되어 있을 수도 있다.Also, when the second substrate 130 is mounted on the first substrate 110 , one or more first semiconductor components 120 may be previously mounted on the first substrate 110 .

다음, 리드터미널(150)은 제1기판(110) 또는 제2기판(130)과 각각 전기적으로 연결되도록 한 개 이상으로 구성되고, 제1기판(110) 또는 제2기판(130)과 물리적으로 접촉되어 전기적으로 연결되는 인너리드(151)와, 인너리드(151)로부터 연장되어 패키지 하우징(160) 외부로 노출되는 아우터리드(152)로 구성될 수 있다.Next, one or more lead terminals 150 are configured to be electrically connected to the first substrate 110 or the second substrate 130, respectively, and to be physically connected to the first substrate 110 or the second substrate 130. It may be composed of an inner lead 151 contacted and electrically connected, and an outer lead 152 extending from the inner lead 151 and exposed to the outside of the package housing 160 .

여기서, 한 개 이상의 리드터미널(150)은 제1기판(110)의 금속패드(113c), 또는 제1기판(110)의 금속패드(113c)와 제2기판(130)과, 솔더링 또는 신터링을 통해 전도성 접착제에 의해 전기적으로 연결되거나, 별도의 전도성 접착제를 사용하지 않고 초음파웰딩에 의해 전기적으로 연결될 수 있다.Here, the one or more lead terminals 150 are soldered or sintered between the metal pad 113c of the first substrate 110, or the metal pad 113c of the first substrate 110 and the second substrate 130. Through, it may be electrically connected by a conductive adhesive or electrically connected by ultrasonic welding without using a separate conductive adhesive.

다음, 패키지 하우징(160)은 제1반도체부품(120)과 제2반도체부품(140) 전부를 덮도록 감싸고, 리드터미널(150)의 일부를 덮도록 감싸서, 제1반도체부품(120)과 제2반도체부품(140)을 별도의 마더보드 또는 PCB 상에 탑재하는 기존의 경우에 비해, 제1반도체부품(120)과 제2반도체부품(140)이 각각 탑재되는 제1기판(110)과 제2기판(130)을 밀봉하여 모듈화하여서 반도체 패키지로부터 발생되는 노이즈를 저감시킬 수 있다.Next, the package housing 160 is wrapped so as to cover all of the first semiconductor component 120 and the second semiconductor component 140 and covers a portion of the lead terminal 150 so as to cover the first semiconductor component 120 and the second semiconductor component 140 . Compared to the conventional case of mounting the second semiconductor component 140 on a separate motherboard or PCB, the first substrate 110 and the second semiconductor component 120 and the second semiconductor component 140 are respectively mounted. Noise generated from the semiconductor package may be reduced by sealing and modularizing the second substrate 130 .

여기서, 패키지 하우징(160)을 고내열성 및 고신뢰성의 EMC(Epoxy Molding Compound) 소재를 사용한 트랜스퍼 몰딩(transfer molding) 방식에 의해 형성하여서 반도체 패키지를 양산할 수 있다.Here, a semiconductor package may be mass-produced by forming the package housing 160 by a transfer molding method using an epoxy molding compound (EMC) material having high heat resistance and high reliability.

한편, 도 2의 (b) 및 도 3에 도시된 바와 같이, 한 개 이상의 제1기판(110)의 하면은 패키지 하우징(160)의 표면으로 일부 또는 전부 노출될 수 있고, 한 개 이상의 제1기판(110)의 하면은 금속소재의 히트 슬러그(heat slug)(미도시) 상면에 접합되어서, 반도체 패키지의 구동시 제1반도체부품(120)과 제2반도체부품(140)으로부터 발생하는 발열을 냉각할 수 있다.Meanwhile, as shown in FIG. 2(b) and FIG. 3 , the lower surface of one or more first substrates 110 may be partially or entirely exposed to the surface of the package housing 160, and one or more first substrates 110 may be partially or entirely exposed. The lower surface of the substrate 110 is bonded to the upper surface of a heat slug (not shown) made of a metal material, so that heat generated from the first semiconductor component 120 and the second semiconductor component 140 when the semiconductor package is driven is reduced. can be cooled

도 7 및 도 8은 도 2의 복합 반도체 패키지의 제조공정을 순차적으로 각각 도시한 것으로서, 이를 참조하여 복합 반도체 패키지의 제조공정의 제조공정을 간략히 상술하면 다음과 같다.7 and 8 sequentially show a manufacturing process of the composite semiconductor package of FIG. 2 , and with reference to this, the manufacturing process of the composite semiconductor package manufacturing process will be briefly described as follows.

우선, 도 7의 (a)를 참고하면, 전기적 패턴이 형성된 한 개 이상의 제1기판(110)을 준비한다.First, referring to (a) of FIG. 7 , one or more first substrates 110 on which electrical patterns are formed are prepared.

여기서, 제1기판(110)은, 1층 이상의 금속층과, 절연층과, 1층 이상의 금속층의 적층 구조로 이루어질 수 있으며, 일 실시예에 따르면, 한 개 이상의 제1기판(110)은 하단의 금속층(111)과 중간의 절연층(112)과 상단의 금속층(113)의 적층 구조로 이루어질 수 있다.Here, the first substrate 110 may be formed of a stacked structure of one or more metal layers, an insulating layer, and one or more metal layers. It may be made of a laminated structure of the metal layer 111, the middle insulating layer 112, and the top metal layer 113.

다음, 도 7의 (b)를 참고하면, 제1기판(110) 상에 한 개 이상의 제1반도체부품(120)을 탑재한다.Next, referring to (b) of FIG. 7 , one or more first semiconductor components 120 are mounted on the first substrate 110 .

다음, 도 7의 (c)를 참고하면, 제1기판(110)의 상단 일측에 전기적 패턴이 형성된 제2기판(130)을 수직방향으로 적층 형성한다.Next, referring to (c) of FIG. 7 , a second substrate 130 having an electrical pattern formed on one side of an upper end of the first substrate 110 is vertically stacked.

여기서, 한 개 이상의 제2기판(130)은 제1기판(110)과 도통되는 비아홀이 한 개 이상 형성된 PCB일 수 있고, 제2기판(130)의 절연층(131)을 관통하여 형성된 비아홀을 통해서, 제2반도체부품(140)이 탑재되는 금속층(133)과 금속패드(132)가 상하 전기적으로 연결되어, 제2반도체부품(140)으로 전압을 인가하고, 제2반도체부품(140)으로부터 제1반도체부품(120)으로 전기적 신호를 인가할 수 있다.Here, the one or more second substrates 130 may be a PCB in which one or more via holes conducting with the first substrate 110 are formed, and the via holes formed through the insulating layer 131 of the second substrate 130 Through this, the metal layer 133 on which the second semiconductor component 140 is mounted and the metal pad 132 are electrically connected vertically, and voltage is applied to the second semiconductor component 140, and the second semiconductor component 140 An electrical signal may be applied to the first semiconductor component 120 .

또한, 한 개 이상의 제2기판(130)의 금속패드(132)는 전도성 접착제에 의해 한 개 이상의 제1기판(110)의 금속층인 금속패드(113b)와 금속패드(113c)에 각각 접합될 수 있고, 전도성 접착제는 솔더 소재이거나, Ag 또는 Cu가 함유된 신터 소재일 수 있다.In addition, the one or more metal pads 132 of the second substrate 130 may be bonded to the metal pads 113b and 113c, which are metal layers of the one or more first substrates 110, respectively, by a conductive adhesive. The conductive adhesive may be a solder material or a sinter material containing Ag or Cu.

다음, 도 8의 (a)를 참고하면, 한 개 이상의 제2반도체부품(140)을 제2기판(130) 상에 탑재하되, 한 개 이상의 제1반도체부품(120)과 한 개 이상의 제2기판(130)은 100℃ 내지 350℃ 사이의 동일 온도로 동시에 솔더링 또는 신터링에 의해 제1기판(110) 상에 제1반도체부품(120)과 제2기판(130)을 탑재하여서, 개별적인 탑재로 인해 제1반도체부품(120)에 이중으로 고온이 인가되어 손상되거나 변형될 가능성을 제거하고, 제1기판(110) 상의 제1반도체부품(120)과 제2기판(130)의 동시 탑재로 구조적인 안정성을 확보할 수도 있다.Next, referring to (a) of FIG. 8 , one or more second semiconductor components 140 are mounted on the second substrate 130, but one or more first semiconductor components 120 and one or more second semiconductor components 120 are mounted. The substrate 130 is individually mounted by mounting the first semiconductor component 120 and the second substrate 130 on the first substrate 110 by soldering or sintering at the same temperature between 100°C and 350°C. Due to this, a high temperature is applied to the first semiconductor component 120 in a double manner to eliminate the possibility of being damaged or deformed, and by simultaneously mounting the first semiconductor component 120 and the second substrate 130 on the first substrate 110 Structural stability can also be secured.

또한, 이와 같이, 한 개 이상의 제1반도체부품(120)과 한 개 이상의 제2기판(130)의 제1기판(110) 상의 탑재시에, 제2반도체부품(140)은 제2기판(130)에 미리 탑재되어 있어서, 제1기판(110)에 제2기판(130)을 탑재한 후, 추후 별도로 제2반도체부품(140)의 탑재 공정을 수행할 필요가 없어, 제조공정을 단순화시킬 수 있고, 제2반도체부품(140)에 이중으로 고온이 인가되어 손상되거나 변형될 가능성을 제거할 수 있다.In addition, in this way, when one or more first semiconductor components 120 and one or more second substrates 130 are mounted on the first substrate 110, the second semiconductor components 140 are attached to the second substrate 130. ), so that after mounting the second substrate 130 on the first substrate 110, there is no need to perform a separate mounting process of the second semiconductor component 140 later, which can simplify the manufacturing process. In addition, the possibility of being damaged or deformed by applying a high temperature to the second semiconductor component 140 can be eliminated.

또한, 제1기판(110) 상의 제2기판(130)의 탑재시에, 한 개 이상의 제1반도체부품(120)은 제1기판(110)에 미리 탑재되어 있을 수도 있다.Also, when the second substrate 130 is mounted on the first substrate 110 , one or more first semiconductor components 120 may be previously mounted on the first substrate 110 .

다음, 도 8의 (b)를 참고하면, 제1기판(110) 또는 제2기판(130)과 각각 전기적으로 연결되도록 한 개 이상의 리드터미널(150)을 형성한다.Next, referring to (b) of FIG. 8, one or more lead terminals 150 are formed to be electrically connected to the first substrate 110 or the second substrate 130, respectively.

여기서, 한 개 이상의 리드터미널(150)은 제1기판(110), 또는 제1기판(110) 및 제2기판(130)과 솔더링 또는 신터링을 통해 전도성 접착제에 의해 전기적으로 연결되거나, 별도의 전도성 접착제를 사용하지 않고 초음파웰딩에 의해 전기적으로 연결될 수 있다.Here, the one or more lead terminals 150 are electrically connected to the first substrate 110, or the first substrate 110 and the second substrate 130 by soldering or sintering by a conductive adhesive, or a separate It can be electrically connected by ultrasonic welding without using a conductive adhesive.

다음, 도 8의 (c)를 참고하면, 제1반도체부품(120)과 제2반도체부품(140) 전부를 덮도록 감싸고, 리드터미널(150)의 일부를 덮도록 감싸는 패키지 하우징(160)을 EMC 소재를 사용한 트랜스퍼 몰딩 방식에 의해 형성한다.Next, referring to (c) of FIG. 8 , the package housing 160 covering all of the first semiconductor component 120 and the second semiconductor component 140 and covering a portion of the lead terminal 150 is It is formed by transfer molding method using EMC material.

다음, 패키지 하우징(160)의 표면으로 일부 또는 전부 노출된 한 개 이상의 제1기판(110)의 하면에 금속소재의 히트 슬러그 상면에 접합하여, 반도체 패키지의 구동시 제1반도체부품(120)과 제2반도체부품(140)으로부터 발생하는 발열을 냉각하도록 할 수 있다.Next, the lower surface of one or more first substrates 110 partially or entirely exposed to the surface of the package housing 160 is bonded to the upper surface of a heat slug made of a metal material, so that when the semiconductor package is driven, the first semiconductor component 120 and Heat generated from the second semiconductor component 140 may be cooled.

따라서, 전술한 바와 같은 복합 반도체 패키지의 구성에 의해서, 제1기판과 제2기판의 적층구조를 통해 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있으며, 반도체 패키지를 모듈화하여 반도체 패키지로부터 발생하는 노이즈를 저감시킬 수 있고, 제조공정을 단순화시켜 반도체부품의 탑재시에 이중으로 고온이 인가되어 손상되거나 변형될 가능성을 제거하여 구조적인 안정성을 확보할 수 있다.Therefore, by the configuration of the composite semiconductor package as described above, a plurality of semiconductor chips can be integrated through the stacked structure of the first substrate and the second substrate to realize miniaturization and multifunctionality of the package, and the semiconductor package can be modularized to provide semiconductor Noise generated from the package can be reduced, and structural stability can be secured by simplifying the manufacturing process and eliminating the possibility of being damaged or deformed due to the double application of high temperature at the time of mounting the semiconductor component.

이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.In the above, the present invention has been described with reference to the embodiments shown in the drawings. However, the present invention is not limited thereto, and various modifications or other embodiments belonging to the scope equivalent to the present invention can be made by those skilled in the art. Therefore, the true scope of protection of the present invention will be defined by the following claims.

110 : 제1기판 111 : 금속층
112 : 절연층 113 : 금속층
120 : 제1반도체부품 121 : 전기적 신호선
130 : 제2기판 131 : 절연층
132 : 금속패드 133 : 금속층
140 : 제2반도체부품 141 : 전기적 신호선
142 : 금속패드 150 : 리드터미널
151 : 인너리드 152 : 아우터리드
160 : 패키지 하우징110: first substrate 111: metal layer
112: insulating layer 113: metal layer
120: first semiconductor component 121: electrical signal line
130: second substrate 131: insulating layer
132: metal pad 133: metal layer
140: second semiconductor component 141: electrical signal line
142: metal pad 150: lead terminal
151: inner lead 152: outer lead
160: package housing

Claims (25)

전기적 패턴이 형성된 한 개 이상의 제1기판을 준비하는 단계(S1);
상기 제1기판 상에, 상기 제1기판과 전기적 신호선에 의해 연결되는 한 개 이상의 제1반도체부품을 올리는 단계(S2);
상기 제1기판의 상단 일측에 적층 형성되는, 전기적 패턴이 형성된 한 개 이상의 제2기판을 준비하는 단계(S3);
상기 제2기판 상에, 상기 제2기판과 전기적 신호선에 의해 연결되는 한 개 이상의 제2반도체부품을 탑재하는 단계(S4);
상기 한 개 이상의 제1반도체부품과, 상기 한 개 이상의 제2반도체부품이 탑재된 상기 한 개 이상의 제2기판을 100℃ 내지 350℃ 사이의 동일 온도로 동시에 솔더링 또는 신터링하여 상기 한 개 이상의 상기 제1기판 상에 탑재하는 단계(S5); 및
상기 제1반도체부품과 상기 제2반도체부품을 감싸는 패키지 하우징을 형성하는 단계(S6);를 포함하는, 복합 반도체 패키지 제조방법.preparing one or more first substrates on which electrical patterns are formed (S1);
placing one or more first semiconductor components connected to the first substrate by electrical signal lines on the first substrate (S2);
preparing one or more second substrates on which electrical patterns are formed and stacked on one side of an upper end of the first substrate (S3);
mounting one or more second semiconductor components connected to the second substrate by electrical signal lines on the second substrate (S4);
The one or more first semiconductor components and the one or more second substrates on which the one or more second semiconductor components are mounted are simultaneously soldered or sintered at the same temperature between 100° C. and 350° C. Mounting on the first substrate (S5); and
Forming a package housing enclosing the first semiconductor component and the second semiconductor component (S6); 제 1 항에 있어서,
한 개 이상의 상기 제1기판은, 1층 이상의 금속층과, 절연층과, 1층 이상의 금속층의 적층 구조로 이루어지는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
At least one of the first substrates, characterized in that consisting of a laminated structure of one or more metal layers, an insulating layer, and one or more metal layers, a composite semiconductor package manufacturing method. 제 2 항에 있어서,
상기 절연층은, Al2O3, AlN 또는 Si3N4인 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 2,
The insulating layer is Al 2 O 3 , AlN or Si 3 N 4 Characterized in that, the composite semiconductor package manufacturing method. 제 1 항에 있어서,
한 개 이상의 상기 제2기판은, 한 개 이상의 절연층을 포함하는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
The method of manufacturing a composite semiconductor package, characterized in that the at least one second substrate includes at least one insulating layer. 제 1 항에 있어서,
한 개 이상의 상기 제2기판은, 한 개 이상의 상기 제1기판과 도통되는 비아홀이 한 개 이상 형성된 PCB인 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
The method of manufacturing a composite semiconductor package, characterized in that the at least one second substrate is a PCB having at least one via hole connected to the at least one first substrate. 제 2 항에 있어서,
한 개 이상의 상기 제2기판은, 전도성 접착제에 의해 한 개 이상의 상기 제1기판의 금속층에 접합되는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 2,
One or more of the second substrates are bonded to the metal layer of the one or more of the first substrates by a conductive adhesive. 제 6 항에 있어서,
상기 전도성 접착제는 솔더 소재이거나, Ag 또는 Cu가 함유된 신터 소재인 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 6,
The conductive adhesive is a solder material or a sinter material containing Ag or Cu, a composite semiconductor package manufacturing method. 제 1 항에 있어서,
한 개 이상의 상기 제1반도체부품은 파워 반도체칩으로, IGBT, MOSFET 및 다이오드 중 어느 하나이거나, 한 개 이상의 IGBT와 한 개 이상의 다이오드, 또는 한 개 이상의 MOSFET과 한 개 이상의 다이오드인 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
Characterized in that the at least one first semiconductor component is a power semiconductor chip and is any one of an IGBT, a MOSFET and a diode, at least one IGBT and at least one diode, or at least one MOSFET and at least one diode, A method for manufacturing a composite semiconductor package. 제 1 항에 있어서,
한 개 이상의 상기 제1반도체부품은 MLCC인 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
A method for manufacturing a composite semiconductor package, characterized in that at least one of the first semiconductor components is an MLCC. 제 1 항에 있어서,
한 개 이상의 상기 제2반도체부품은 반도체칩이고,
상기 반도체칩 상면에 한 개 이상의 상기 제2기판과 전기적으로 연결하는 3개 이상의 금속패드가 형성되는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
At least one of the second semiconductor components is a semiconductor chip;
Characterized in that, three or more metal pads electrically connected to one or more of the second substrate are formed on the upper surface of the semiconductor chip. 제 1 항에 있어서,
한 개 이상의 상기 제2반도체부품은, 한 개 이상의 상기 제2기판의 상면, 하면 또는 상하면에 탑재되는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
The method of manufacturing a composite semiconductor package, characterized in that one or more of the second semiconductor components are mounted on an upper surface, a lower surface, or an upper surface of the one or more second substrates. 제 1 항에 있어서,
한 개 이상의 상기 제2반도체부품은, 한 개 이상의 상기 제1반도체부품을 제어하는 게이트 드라이버 IC인 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
The method of manufacturing a composite semiconductor package, characterized in that the at least one second semiconductor component is a gate driver IC that controls the at least one first semiconductor component. 제 1 항에 있어서,
한 개 이상의 상기 제2반도체부품의 상면과 한 개 이상의 상기 제2기판의 전기적 패턴은 2개 이상의 상기 전기적 신호선에 의해 연결되는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
The upper surface of the at least one second semiconductor component and the at least one electrical pattern of the second substrate are connected by at least two electrical signal lines. 제 13 항에 있어서,
상기 전기적 신호선은 Au, Al 또는 Cu 소재를 포함하는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 13,
The electrical signal line is characterized in that it comprises Au, Al or Cu material, composite semiconductor package manufacturing method. 삭제delete 제 1 항에 있어서,
한 개 이상의 상기 제1반도체부품과 한 개 이상의 상기 제1기판을 연결하는 상기 전기적 신호선은, Au, Cu 또는 Al 소재가 함유된 금속인 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
The method of manufacturing a composite semiconductor package, characterized in that the electrical signal line connecting one or more of the first semiconductor components and one or more of the first substrate is a metal containing Au, Cu or Al material. 제 1 항에 있어서,
한 개 이상의 상기 제1반도체부품의 상면과 한 개 이상의 상기 제1기판의 전기적 패턴은 한 개 이상의 상기 전기적 신호선에 의해 연결되는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
A method of manufacturing a composite semiconductor package, characterized in that the top surface of one or more of the first semiconductor components and the one or more electrical patterns of the first substrate are connected by one or more of the electrical signal lines. 제 1 항에 있어서,
상기 패키지 하우징은 EMC 소재를 사용한 트랜스퍼 몰딩 방식에 의해 형성되는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
Characterized in that the package housing is formed by a transfer molding method using an EMC material, a composite semiconductor package manufacturing method. 제 1 항에 있어서,
상기 단계(S2)는, 상기 제1기판과 전기적으로 연결되는 한 개 이상의 리드터미널을 형성하는 단계를 더 포함하는, 복합 반도체 패키지 제조방법.According to claim 1,
The step (S2) further comprises forming one or more lead terminals electrically connected to the first substrate. 제 1 항에 있어서,
상기 단계(S5)는, 상기 제1기판 또는 상기 제2기판과 전기적으로 연결되는 한 개 이상의 리드터미널을 형성하는 단계를 더 포함하는, 복합 반도체 패키지 제조방법.According to claim 1,
The step (S5) further comprises forming one or more lead terminals electrically connected to the first substrate or the second substrate. 제 1 항에 있어서,
상기 단계(S5) 이후, 상기 제1기판 또는 상기 제2기판과 전기적으로 연결되는 한 개 이상의 리드터미널을 형성하는 단계를 더 포함하는, 복합 반도체 패키지 제조방법.According to claim 1,
After the step (S5), further comprising forming one or more lead terminals electrically connected to the first substrate or the second substrate. 제 1 항에 있어서,
한 개 이상의 상기 제1기판의 하면은 상기 패키지 하우징의 표면으로 일부 또는 전부 노출되는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
The lower surface of the one or more first substrates is partially or entirely exposed to the surface of the package housing. 제 1 항에 있어서,
한 개 이상의 상기 제1기판의 하면을 금속소재의 히트 슬러그 상면에 접합시키는 단계를 더 포함하는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to claim 1,
The method of manufacturing a composite semiconductor package, characterized in that it further comprises the step of bonding the lower surface of the at least one first substrate to the upper surface of the heat slug made of a metal material. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
상기 전기적으로 연결되는 한 개 이상의 리드터미널은, 전도성 접착제에 의해 전기적으로 연결되거나, 또는 초음파웰딩에 의해 전기적으로 연결되는 것을 특징으로 하는, 복합 반도체 패키지 제조방법.According to any one of claims 19 to 21,
The one or more electrically connected lead terminals are electrically connected by a conductive adhesive or electrically connected by ultrasonic welding, a composite semiconductor package manufacturing method. 삭제delete
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