JP3553212B2 - パルス巾変調器及びパルス巾変調型スイッチング電源 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、電子機器に使用するスイッチング電源のうちのパルス巾変調器およびこれを有するスイッチング電源、特に低電力のスイッチング電源に関する。
【０００２】
【従来の技術】
従来、この種のパルス巾変調器は発振器からのランプ波形と直流電圧を比較する電圧比較器から構成されており、該電圧比較器のオフセット電圧すなわちランプのスタート電圧の不安定を補うためアナログ的調整手段が必要であった。
【０００３】
【発明が解決しようとする課題】
既に説明したように、上記のパルス巾変調器はランプ波形を発生する発振器を必要とするが、該発振器は電子機器のシステムの発振器との同期をとるのが容易ではない。そのため、パルス巾（デューティー比）の制御が困難であった。
【０００４】
また、上記発振器によるノイズのためにシステム全体のＳ／Ｎ比が悪かった。さらに、上記アナログ的調整手段は回路が複雑となり、上記電圧比較器はスイッチング動作時でない安定時でも電力を消費する構成なので消費電流を少なくすることが困難であった。
【０００５】
また比較器の初段の差動増幅器はトランジスタとの特性の整合をとるために、ＩＣの設計においては特別の配慮が必要であった。
本発明は上記課題を解消してパルス巾の細かい制御をし、低動作電圧、低消費電流、低雑音の、しかも小型のスイッチング電源を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明が上記目的を達成するために採用した手段は、発振器からのクロック信号の電位に応じてコンデンサの電荷を放電する第一の回路と、クロック信号の反転電位に応じてコンデンサに充電を開始する第二の回路と、入力電圧レベルに応じてコンデンサの充電電流を可変する第三の回路と、コンデンサに接続され、該コンデンサの電位があるしきい値を越えると出力が反転する第四の回路と、第四の回路の出力と、クロック信号を入力とする論理ゲートからなることを特徴とする。また、上記構成から成るパルス巾変調器を有し、出力電圧を分圧する抵抗分圧器の電圧と、基準電圧源の電圧を比較し増幅する演算増幅器と、パルス巾変調器の出力を得て、電圧変換、整流、平滑化するスイッチング電源回路素子からなることを特徴とする。
【０００７】
【作用】
上記の構成であるので、本発明のパルス巾変調器及びパルス巾変調型スイッチング電源は、簡単な回路構成で、スイッチング動作時のパルスの、立ち上がり、立ち下がりの短時間とコンデンサの充電時間にのみ電力を消費するだけなので消費電力を少なくできる。また、コンデンサを内蔵できるので、小型の電源が実現できる。
【０００８】
【実施例】
本発明の実施例を図に基づいて説明する。
図１は本発明のパルス巾変調器のブロック図である。発振器１１は第一の回路１２及び第二の回路１３に接続されており、該第二の回路１３は、パルス巾変調器のＤＣ入力（ＰＷＭ ＩＮ）を入力とする第三の回路１４に接続されている。第一の回路１２と第四の回路１６の間にはコンデンサ１５が並列に接続されている。第四の回路１６の出力は論理ゲート１７に接続され、さらに該論理ゲート１７の入力は発振器１１とも接続されている。論理ゲート１７の出力がパルス巾変調器の出力（ＰＷＭ ＯＵＴ）となる。
【０００９】
発振器１１は上述のようにパルス巾変調器の内部に置く場合（以下内部発振器という）と，全体を構成する電子機器の発振器（以下外部発振器という）の信号を使う場合がある。従来のパルス巾変調器ではランプと矩形波の二つが必要なうえにさらにランプ電圧を調整しなければならないので，その対策の一つとして内部発振器を外部のトリガー信号（システムクロック）でランプ波形を発生し同期をとっていたが，同期できる周波数範囲が狭い欠点があった。
【００１０】
図１０は内部発振器と外部発振器を切り換える実施例のブロック図で，切り換えスイッチ１０１が切り換え信号１０２によって切り換えられ外部発振器１０３か内部発振器１０４かを選択するし，パルス巾変調器１０５にクロック信号を送ることができる。
【００１１】
図１１は内部発振器と外部発振器を切り換える他の実施例のブロック図で，外部発振器１１３と内部発振器１１４をインバータ１１１を介して接続すれば，外部発振器１１３の出力が内部発振器１１４の出力を強制的に打ち負かしてパルス巾変調器１１５に外部発振器１１３からのクロック信号を送る。一方，外部発振器１１３の信号を止めれば，内部発振器１１４からの信号をクロック信号としてパルス巾変調器に送ることができる。
【００１２】
図２は図１のブロック図に実際の回路を当てはめた本発明のパルス巾変調器の回路図である。第一の回路１２にはＰ型トランジスタ２１、第二の回路１３にはＮＭＯＳトランジスタ２２をそれぞれ当てはめ図２のように相補型ＭＯＳトランジスタとして接続されている。該相補型ＭＯＳトランジスタの出力とＶＤＤとの間にはコンデンサ２４が接続されている。第三の回路１４にはＮＭＯＳトランジスタ２３を当てはめ、第四の回路１６にはＰＭＯＳトランジスタ２５と抵抗２６が当てはめられている。論理ゲート１７にはインバータ２７とＮＯＲ回路２８が当てはめられている。
【００１３】
つぎに、本発明のパルス巾変調器の動作を図３のタイムチャート及び図２の回路図を参照して説明する。発振器からの出力ＯＳＣ ＣＬＫがＬｏｗのとき、ＰＭＯＳトランジスタ２１はコンデンサ２４を低インピーダンスで短絡させ、その電荷を放電させるので、コンデンサ２４の電圧▲１▼はＶＤＤとなる。この状態からＣＬＫがＨｉｇｈになった瞬間トランジスタ２１はオフ、トランジスタ２２がオンとなり、ＮＭＯＳトランジスタ２３のゲート電圧がしきい値電圧を越えたとき、該トランジスタのドレイン電流はＮＭＯＳトランジスタ２２を通ってコンデンサ２４に充電を開始する。コンデンサ２４が充電されその電圧がＰＭＯＳトランジスタ２５のしきい値電圧を越えたときトランジスタ２５はオンになりその出力▲２▼はＨｉｇｈになる。また、上記ＣＬＫがＨｉｇｈになると、インバータ２７の出力▲３▼はＬｏｗになり、この▲３▼と▲２▼を入力としてＮＯＲ回路２８の出力▲４▼がパルス巾変調器の出力（ＰＷＭ ＯＵＴ）となる。
【００１４】
ＮＭＯＳトランジスタ２３のドレイン電流ＩＤ は、そのゲート・ソース間電圧ＶＧＳとトランジスタのサイズＷ／Ｌで以下の式で与えられる。
ここで、ＶＤＳはドレインソース電圧、ＶＴ はしきい値電圧、ＫＰ は製造プロセスによって与えられる定数、Ｗ／Ｌはトランジスタのゲートの巾／長さである。パルス巾を変えるにはＰＷＭ ＩＮの電圧レベルを変えることによってトランジスタ２３のドレイン電流が変化し、コンデンサ２４に流れる充電電流が変化する。即ち、ＰＷＭ ＩＮの電圧レベルが増加するとコンデンサ２４の充電時間が短くなりＰＷＭ ＯＵＴのパルス巾が短くなる。また、ＰＷＭ ＩＮの電圧レベルが減少すると、パルス巾は長くなり、トランジスタ２３のしきい値以下まで減少すると、パルス巾はＣＬＫのＨｉｇｈ時間と同じになる。
【００１５】
コンデンサ２４の充電時間ｔは以下のようになる。
ｔ＝（Ｃ）（ＶＴＰ）／ＩＤ
ここで、Ｃはコンデンサの容量、ＶＴＰはＰＭＯＳトランジスタ２５のしきい値電圧である。
【００１６】
このような構成にすることにより、短時間に於けるトランジスタ２５のゲート電圧ードレイン電流特性は安定であるから、トランジスタ２５のしきい値電圧を基準電圧と見なすことができ、パルス巾を制御できる。
実際に実現できたパルス巾は Ｃ＝２．５ｐＦ， ＶＴＰ＝０．５Ｖ のとき
ＩＤ ＝２５０μＡ にすると 最小充電時間ｔは５ｎＳｅｃ
ＩＤ ＝Ｏ．２５μＡ にすると 最大充電時間ｔは５μＳｅｃ
となる。このことは、最小充電時間と最大充電時間の比は、図３のＣＬＫのようにデューティ比が５０％の場合、１：１０００となり、デューティ比を９０％にすれば、１：１８００となる。即ち、１８００種類のパルス巾を安定して制御できる。
【００１７】
つぎに、上記パルス巾変調器を有するパルス巾変調型スイッチング電源について説明する。図４は本発明のスイッチング電源のブロック図である。抵抗分圧器４２と基準電圧源４１が演算増幅器４３の入力側に接続され、該演算増幅器４３の出力と発振器４４がパルス巾変調器４５の入力側に接続されている。該パルス巾変調器４５の出力はトランジスタ４６のゲートに接続され、スイッチング電源の入力端子とトランジスタ４６のドレインの間にコイル４７が接続されている。トランジスタ４６のドレインにはダイオード４８に接続され、該ダイオード４８の他端は抵抗分圧器４２に接続され、さらに一端をＶＳＳに接続されたコンデンサ４９の他端に接続されこれが出力端子となっている。
【００１８】
つぎに、本発明のスイッチング電源の動作について説明する。演算増幅器４３は出力電圧を分圧する抵抗分圧器４２の出力電圧と、基準電圧源４１の電圧を比較し増幅する。演算増幅器４３の出力とクロック信号を発生する発振器４４の出力を入力とする前述のパルス巾変調器４５で入力に応じたパルス巾を作る。該パルス巾変調器４５の出力をトランジスタ４６が増幅しダイオード４８で整流しコンデンサ４９で平滑化する。このような構成により安定した定電圧を低消費電流で得ることができる。実際の使用例として、従来のスイッチング電源の消費電流が１．５ ｍＡ〜４．５ ｍＡであるのに対し、本発明では１０μＡ〜２０μＡが実現できた。
【００１９】
本発明のスイッチング電源の他の実施例を図５について説明する。図５は図４の実施例に電圧比較器５３を加えたものであり、その動作は、演算増幅器４３の出力電圧が上昇したとき電圧比較器５３が反転出力を出力して発振器５４の発振を停止させる。このような構成により、軽負荷時には発振器５４及びこれに係わる回路の消費電流が削減されるのでスイッチング電源の変換効率の改善となる。本実施例は前述のパルス巾変調器が低消費電力を実現できたので、さらに有効となる。実際の使用例として本発明では２μＡ〜４μＡの消費電流が実現できた。
【００２０】
また、このような構成のうちコイル４７やコンデンサ４９のような外付け部品以外の集積化された回路をテストするときに、正確なテスト用電源電圧を抵抗分圧器４２に印加することによって発振器５４の発振停止を観測して抵抗分圧器４２の分圧精度または基準電圧源４１の値を間接的に測定できる。
【００２１】
つぎに、本発明のスイッチング電源の他の実施例を図６について説明する。図６は図４の実施例に抵抗６１、コンデンサ６２を加え演算増幅器４３と共に積分器６３を構成している。
つぎに、本発明のスイッチング電源の他の実施例を図７について説明する。図７は図６の実施例に電圧比較器５３を加えたものである。このように構成することにより、積分器６３の安定した出力を得て電圧比較器５３が発振器５４の発振を停止し、軽負荷時の消費電流を削減することができる。
【００２２】
さらに、本発明のスイッチング電源の他の実施例を図８について説明する。図８は図７の実施例にスイッチ８５を抵抗６１に平行に接続したものであり、このスイッチ８５の開閉を行うための入力端子は電圧比較器５３の出力と接続されている。このように構成することにより、スイッチング電源の負荷変動が発生した場合、その応答特性を改良するためにスイッチ８５で積分器６３の積分定数を小さくすることにより過渡応答時間を短くし、電源出力がほぼ平衡してから元の積分定数に戻すことができる。
【００２３】
なお、図２の実施例で説明したパルス巾変調器のコンデンサ２４の電圧基準をＶＤＤとしたが、図９に示すようにコンデンサ９４の電圧基準をＶＳＳとすることも可能である。この場合パルス巾変調器の入力部はＰＭＯＳトランジスタ９３で構成することになり、その論理出力は図３と逆になる。また、上記説明した回路は全てバイポーラトランジスタ回路に置き換えられることは言うまでもない。
【００２４】
また，図４乃至図８では昇圧型のスイッチング電源を例として説明したが，本発明は図１２のように降圧型，図１３のように反転型のスイッチング電源にも有効であることは言うまでもない。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、パルス巾の可変範囲が最小パルス巾の１８００倍まで安定に設定でき、通常のＣＭＯＳロジック設計方法で設計した回路でも、動作電圧において１Ｖ以下で動作し、消費電流において数マイクロアンペア以下となり低消費電力化が実現できる。また、回路が集積化された場合、内部発振器と電子機器のシステム発振器が容易に切り換えられるので、電子機器のシステム発振器と完全な同期がとれ、低雑音で小型のスイッチング電源の実現が可能になる。
【図面の簡単な説明】
【図１】本発明のパルス巾変調器のブロック図である。
【図２】本発明のパルス巾変調器の回路図である。
【図３】図２の回路のタイムチャートである。
【図４】本発明のパルス巾変調型スイッチング電源のブロック図である。
【図５】本発明のパルス巾変調型スイッチング電源の他の実施例のブロック図である。
【図６】本発明のパルス巾変調型スイッチング電源の他の実施例のブロック図である。
【図７】本発明のパルス巾変調型スイッチング電源の他の実施例のブロック図である。
【図８】本発明のパルス巾変調型スイッチング電源の他の実施例のブロック図である。
【図９】本発明のパルス巾変調器の他の実施例の回路図である。
【図１０】本発明のパルス巾変調器の発振器を切り換える実施例のブロック図である。
【図１１】本発明のパルス巾変調器の発振器切り換えの他の実施例のブロック図である。
【図１２】本発明のパルス巾変調型スイッチング電源の降圧型のブロック図である。
【図１３】本発明のパルス巾変調型スイッチング電源の反転型のブロック図である。
【符号の説明】
１１、４４、５４ 発振器
８５ スイッチ
１２ 第一の回路
１３ 第二の回路
１４ 第三の回路
１５ コンデンサ
１６ 第四の回路
１７ 論理ゲート
４１ 基準電圧源
４２ 抵抗分圧器
４３ 演算増幅器
４５、１０５、１１５ パルス巾変調器
４６ トランジスタ
４７ コイル
４８ ダイオード
４９ コンデンサ
５３ 電圧比較器
６１ 抵抗
６２ コンデンサ
６３ 積分器
１０３，１１３ 外部発振器
１０４，１１４ 内部発振器
【産業上の利用分野】
この発明は、電子機器に使用するスイッチング電源のうちのパルス巾変調器およびこれを有するスイッチング電源、特に低電力のスイッチング電源に関する。
【０００２】
【従来の技術】
従来、この種のパルス巾変調器は発振器からのランプ波形と直流電圧を比較する電圧比較器から構成されており、該電圧比較器のオフセット電圧すなわちランプのスタート電圧の不安定を補うためアナログ的調整手段が必要であった。
【０００３】
【発明が解決しようとする課題】
既に説明したように、上記のパルス巾変調器はランプ波形を発生する発振器を必要とするが、該発振器は電子機器のシステムの発振器との同期をとるのが容易ではない。そのため、パルス巾（デューティー比）の制御が困難であった。
【０００４】
また、上記発振器によるノイズのためにシステム全体のＳ／Ｎ比が悪かった。さらに、上記アナログ的調整手段は回路が複雑となり、上記電圧比較器はスイッチング動作時でない安定時でも電力を消費する構成なので消費電流を少なくすることが困難であった。
【０００５】
また比較器の初段の差動増幅器はトランジスタとの特性の整合をとるために、ＩＣの設計においては特別の配慮が必要であった。
本発明は上記課題を解消してパルス巾の細かい制御をし、低動作電圧、低消費電流、低雑音の、しかも小型のスイッチング電源を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明が上記目的を達成するために採用した手段は、発振器からのクロック信号の電位に応じてコンデンサの電荷を放電する第一の回路と、クロック信号の反転電位に応じてコンデンサに充電を開始する第二の回路と、入力電圧レベルに応じてコンデンサの充電電流を可変する第三の回路と、コンデンサに接続され、該コンデンサの電位があるしきい値を越えると出力が反転する第四の回路と、第四の回路の出力と、クロック信号を入力とする論理ゲートからなることを特徴とする。また、上記構成から成るパルス巾変調器を有し、出力電圧を分圧する抵抗分圧器の電圧と、基準電圧源の電圧を比較し増幅する演算増幅器と、パルス巾変調器の出力を得て、電圧変換、整流、平滑化するスイッチング電源回路素子からなることを特徴とする。
【０００７】
【作用】
上記の構成であるので、本発明のパルス巾変調器及びパルス巾変調型スイッチング電源は、簡単な回路構成で、スイッチング動作時のパルスの、立ち上がり、立ち下がりの短時間とコンデンサの充電時間にのみ電力を消費するだけなので消費電力を少なくできる。また、コンデンサを内蔵できるので、小型の電源が実現できる。
【０００８】
【実施例】
本発明の実施例を図に基づいて説明する。
図１は本発明のパルス巾変調器のブロック図である。発振器１１は第一の回路１２及び第二の回路１３に接続されており、該第二の回路１３は、パルス巾変調器のＤＣ入力（ＰＷＭ ＩＮ）を入力とする第三の回路１４に接続されている。第一の回路１２と第四の回路１６の間にはコンデンサ１５が並列に接続されている。第四の回路１６の出力は論理ゲート１７に接続され、さらに該論理ゲート１７の入力は発振器１１とも接続されている。論理ゲート１７の出力がパルス巾変調器の出力（ＰＷＭ ＯＵＴ）となる。
【０００９】
発振器１１は上述のようにパルス巾変調器の内部に置く場合（以下内部発振器という）と，全体を構成する電子機器の発振器（以下外部発振器という）の信号を使う場合がある。従来のパルス巾変調器ではランプと矩形波の二つが必要なうえにさらにランプ電圧を調整しなければならないので，その対策の一つとして内部発振器を外部のトリガー信号（システムクロック）でランプ波形を発生し同期をとっていたが，同期できる周波数範囲が狭い欠点があった。
【００１０】
図１０は内部発振器と外部発振器を切り換える実施例のブロック図で，切り換えスイッチ１０１が切り換え信号１０２によって切り換えられ外部発振器１０３か内部発振器１０４かを選択するし，パルス巾変調器１０５にクロック信号を送ることができる。
【００１１】
図１１は内部発振器と外部発振器を切り換える他の実施例のブロック図で，外部発振器１１３と内部発振器１１４をインバータ１１１を介して接続すれば，外部発振器１１３の出力が内部発振器１１４の出力を強制的に打ち負かしてパルス巾変調器１１５に外部発振器１１３からのクロック信号を送る。一方，外部発振器１１３の信号を止めれば，内部発振器１１４からの信号をクロック信号としてパルス巾変調器に送ることができる。
【００１２】
図２は図１のブロック図に実際の回路を当てはめた本発明のパルス巾変調器の回路図である。第一の回路１２にはＰ型トランジスタ２１、第二の回路１３にはＮＭＯＳトランジスタ２２をそれぞれ当てはめ図２のように相補型ＭＯＳトランジスタとして接続されている。該相補型ＭＯＳトランジスタの出力とＶＤＤとの間にはコンデンサ２４が接続されている。第三の回路１４にはＮＭＯＳトランジスタ２３を当てはめ、第四の回路１６にはＰＭＯＳトランジスタ２５と抵抗２６が当てはめられている。論理ゲート１７にはインバータ２７とＮＯＲ回路２８が当てはめられている。
【００１３】
つぎに、本発明のパルス巾変調器の動作を図３のタイムチャート及び図２の回路図を参照して説明する。発振器からの出力ＯＳＣ ＣＬＫがＬｏｗのとき、ＰＭＯＳトランジスタ２１はコンデンサ２４を低インピーダンスで短絡させ、その電荷を放電させるので、コンデンサ２４の電圧▲１▼はＶＤＤとなる。この状態からＣＬＫがＨｉｇｈになった瞬間トランジスタ２１はオフ、トランジスタ２２がオンとなり、ＮＭＯＳトランジスタ２３のゲート電圧がしきい値電圧を越えたとき、該トランジスタのドレイン電流はＮＭＯＳトランジスタ２２を通ってコンデンサ２４に充電を開始する。コンデンサ２４が充電されその電圧がＰＭＯＳトランジスタ２５のしきい値電圧を越えたときトランジスタ２５はオンになりその出力▲２▼はＨｉｇｈになる。また、上記ＣＬＫがＨｉｇｈになると、インバータ２７の出力▲３▼はＬｏｗになり、この▲３▼と▲２▼を入力としてＮＯＲ回路２８の出力▲４▼がパルス巾変調器の出力（ＰＷＭ ＯＵＴ）となる。
【００１４】
ＮＭＯＳトランジスタ２３のドレイン電流ＩＤ は、そのゲート・ソース間電圧ＶＧＳとトランジスタのサイズＷ／Ｌで以下の式で与えられる。
【００１５】
コンデンサ２４の充電時間ｔは以下のようになる。
ｔ＝（Ｃ）（ＶＴＰ）／ＩＤ
ここで、Ｃはコンデンサの容量、ＶＴＰはＰＭＯＳトランジスタ２５のしきい値電圧である。
【００１６】
このような構成にすることにより、短時間に於けるトランジスタ２５のゲート電圧ードレイン電流特性は安定であるから、トランジスタ２５のしきい値電圧を基準電圧と見なすことができ、パルス巾を制御できる。
実際に実現できたパルス巾は Ｃ＝２．５ｐＦ， ＶＴＰ＝０．５Ｖ のとき
ＩＤ ＝２５０μＡ にすると 最小充電時間ｔは５ｎＳｅｃ
ＩＤ ＝Ｏ．２５μＡ にすると 最大充電時間ｔは５μＳｅｃ
となる。このことは、最小充電時間と最大充電時間の比は、図３のＣＬＫのようにデューティ比が５０％の場合、１：１０００となり、デューティ比を９０％にすれば、１：１８００となる。即ち、１８００種類のパルス巾を安定して制御できる。
【００１７】
つぎに、上記パルス巾変調器を有するパルス巾変調型スイッチング電源について説明する。図４は本発明のスイッチング電源のブロック図である。抵抗分圧器４２と基準電圧源４１が演算増幅器４３の入力側に接続され、該演算増幅器４３の出力と発振器４４がパルス巾変調器４５の入力側に接続されている。該パルス巾変調器４５の出力はトランジスタ４６のゲートに接続され、スイッチング電源の入力端子とトランジスタ４６のドレインの間にコイル４７が接続されている。トランジスタ４６のドレインにはダイオード４８に接続され、該ダイオード４８の他端は抵抗分圧器４２に接続され、さらに一端をＶＳＳに接続されたコンデンサ４９の他端に接続されこれが出力端子となっている。
【００１８】
つぎに、本発明のスイッチング電源の動作について説明する。演算増幅器４３は出力電圧を分圧する抵抗分圧器４２の出力電圧と、基準電圧源４１の電圧を比較し増幅する。演算増幅器４３の出力とクロック信号を発生する発振器４４の出力を入力とする前述のパルス巾変調器４５で入力に応じたパルス巾を作る。該パルス巾変調器４５の出力をトランジスタ４６が増幅しダイオード４８で整流しコンデンサ４９で平滑化する。このような構成により安定した定電圧を低消費電流で得ることができる。実際の使用例として、従来のスイッチング電源の消費電流が１．５ ｍＡ〜４．５ ｍＡであるのに対し、本発明では１０μＡ〜２０μＡが実現できた。
【００１９】
本発明のスイッチング電源の他の実施例を図５について説明する。図５は図４の実施例に電圧比較器５３を加えたものであり、その動作は、演算増幅器４３の出力電圧が上昇したとき電圧比較器５３が反転出力を出力して発振器５４の発振を停止させる。このような構成により、軽負荷時には発振器５４及びこれに係わる回路の消費電流が削減されるのでスイッチング電源の変換効率の改善となる。本実施例は前述のパルス巾変調器が低消費電力を実現できたので、さらに有効となる。実際の使用例として本発明では２μＡ〜４μＡの消費電流が実現できた。
【００２０】
また、このような構成のうちコイル４７やコンデンサ４９のような外付け部品以外の集積化された回路をテストするときに、正確なテスト用電源電圧を抵抗分圧器４２に印加することによって発振器５４の発振停止を観測して抵抗分圧器４２の分圧精度または基準電圧源４１の値を間接的に測定できる。
【００２１】
つぎに、本発明のスイッチング電源の他の実施例を図６について説明する。図６は図４の実施例に抵抗６１、コンデンサ６２を加え演算増幅器４３と共に積分器６３を構成している。
つぎに、本発明のスイッチング電源の他の実施例を図７について説明する。図７は図６の実施例に電圧比較器５３を加えたものである。このように構成することにより、積分器６３の安定した出力を得て電圧比較器５３が発振器５４の発振を停止し、軽負荷時の消費電流を削減することができる。
【００２２】
さらに、本発明のスイッチング電源の他の実施例を図８について説明する。図８は図７の実施例にスイッチ８５を抵抗６１に平行に接続したものであり、このスイッチ８５の開閉を行うための入力端子は電圧比較器５３の出力と接続されている。このように構成することにより、スイッチング電源の負荷変動が発生した場合、その応答特性を改良するためにスイッチ８５で積分器６３の積分定数を小さくすることにより過渡応答時間を短くし、電源出力がほぼ平衡してから元の積分定数に戻すことができる。
【００２３】
なお、図２の実施例で説明したパルス巾変調器のコンデンサ２４の電圧基準をＶＤＤとしたが、図９に示すようにコンデンサ９４の電圧基準をＶＳＳとすることも可能である。この場合パルス巾変調器の入力部はＰＭＯＳトランジスタ９３で構成することになり、その論理出力は図３と逆になる。また、上記説明した回路は全てバイポーラトランジスタ回路に置き換えられることは言うまでもない。
【００２４】
また，図４乃至図８では昇圧型のスイッチング電源を例として説明したが，本発明は図１２のように降圧型，図１３のように反転型のスイッチング電源にも有効であることは言うまでもない。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、パルス巾の可変範囲が最小パルス巾の１８００倍まで安定に設定でき、通常のＣＭＯＳロジック設計方法で設計した回路でも、動作電圧において１Ｖ以下で動作し、消費電流において数マイクロアンペア以下となり低消費電力化が実現できる。また、回路が集積化された場合、内部発振器と電子機器のシステム発振器が容易に切り換えられるので、電子機器のシステム発振器と完全な同期がとれ、低雑音で小型のスイッチング電源の実現が可能になる。
【図面の簡単な説明】
【図１】本発明のパルス巾変調器のブロック図である。
【図２】本発明のパルス巾変調器の回路図である。
【図３】図２の回路のタイムチャートである。
【図４】本発明のパルス巾変調型スイッチング電源のブロック図である。
【図５】本発明のパルス巾変調型スイッチング電源の他の実施例のブロック図である。
【図６】本発明のパルス巾変調型スイッチング電源の他の実施例のブロック図である。
【図７】本発明のパルス巾変調型スイッチング電源の他の実施例のブロック図である。
【図８】本発明のパルス巾変調型スイッチング電源の他の実施例のブロック図である。
【図９】本発明のパルス巾変調器の他の実施例の回路図である。
【図１０】本発明のパルス巾変調器の発振器を切り換える実施例のブロック図である。
【図１１】本発明のパルス巾変調器の発振器切り換えの他の実施例のブロック図である。
【図１２】本発明のパルス巾変調型スイッチング電源の降圧型のブロック図である。
【図１３】本発明のパルス巾変調型スイッチング電源の反転型のブロック図である。
【符号の説明】
１１、４４、５４ 発振器
８５ スイッチ
１２ 第一の回路
１３ 第二の回路
１４ 第三の回路
１５ コンデンサ
１６ 第四の回路
１７ 論理ゲート
４１ 基準電圧源
４２ 抵抗分圧器
４３ 演算増幅器
４５、１０５、１１５ パルス巾変調器
４６ トランジスタ
４７ コイル
４８ ダイオード
４９ コンデンサ
５３ 電圧比較器
６１ 抵抗
６２ コンデンサ
６３ 積分器
１０３，１１３ 外部発振器
１０４，１１４ 内部発振器
Claims (2)
- 発振回路からの信号をゲートの入力とし、第１の電源はソースに接続された第１導電型の第１のＭＯＳトランジスタと、
前記発振回路からの信号をゲートの入力とし、ドレインが前記第１のＭＯＳトランジスタのドレインと接続された第２導電型の第２のＭＯＳトランジスタと、
パルス巾変調器の ＤＣ 入力としての電圧レベル可変の電圧をゲートの入力とし、ドレインが前記第２のＭＯＳトランジスタのソースに接続され、ソースが第２の電源に接続された第２導電型の第３のＭＯＳトランジスタと、
一端が前記第１の電源に接続され、他端が前記第１及び第２のトランジスタの前記ドレインに接続されたコンデンサと、
前記コンデンサの電圧と、基準電圧とを比較する比較回路とから構成され、
前記比較回路の出力と前記発振回路のからの信号の反転信号との、反転論理和を出力とし、前記パルス巾変調器の ＤＣ 入力によって、前記コンデンサの充電又は放電する電流値を制御することを特徴とするパルス巾変調器。 - 請求項１のパルス巾変調器を有し、更に
出力電圧を分圧する抵抗分圧器と、
前記分圧器の出力電圧と前記基準電圧を比較・増幅し、前記パルス巾変調器に入力する演算増幅器と、
前記パルス巾変調器の出力を得て、電圧変換、整流、平滑化するスイッチング素子よりなる請求項 １ 記載のパルス巾変調器を用いたスイッチング電源。
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