JP3544298B2 - 二値化回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えばDVD−RAMなどの光ディスクから読み出されたアナログ信号を二値化する際に、スライスレベル上限値およびスライスレベル下限値(閾値レベル)を1個のD/A変換器のみでスライス用の比較器に設定することを可能とした二値化回路に関するものである。
【0002】
【従来の技術】
以下、従来の二値化回路について図4を参照しながら説明する。
図4は従来の二値化回路の構成を示す回路図である。図4において、1はアナログ信号とスライスレベル上限値とを比較する比較器、2はアナログ信号とスライスレベル下限値とを比較する比較器、3は比較器1の出力がセット入力端子Sに加えられるとともに第2の比較器2の出力がリセット入力端子Rに加えられ、出力端子Qよりアナログ信号をスライスレベル上限値およびスライスレベル下限値でスライスした二値化信号を出力するRSフリップフロップ、4はスライスレベル上限値を設定し、比較器1に対してスライスレベル上限値として与えるD/A変換器、5はスライスレベル下限値を設定し、比較器2に対してスライスレベル下限値として与えるD/A変換器、14はアナログ信号入力端子、15は二値化信号出力端子である。
【0003】
この二値化回路では、アナログ信号入力端子14が比較器1の非反転入力端子と比較器2の反転入力端子とに接続されている。また、D/A変換器4の出力端子が比較器1の反転入力端子に接続され、D/A変換器5の出力端子が比較器2の非反転入力端子に接続されている。また、比較器1の出力端子がRSフリップフロップ3のセット入力端子Sに接続され、比較器2の出力端子がRSフリップフロップ3のリセット入力端子Rに接続され、RSフリップフロップ3の出力端子Qが二値化信号出力端子15に接続されている。
【0004】
以上のように構成された二値化回路について、以下、その動作を説明する。まず、D/A変換器4にスライスレベル上限値に相当するデジタル値を入力することにより、D/A変換器4が出力電圧をスライスレベル上限値に設定し、このスライスレベル上限値を比較器1の反転入力端子に与える。また、D/A変換器5にスライスレベル下限値に相当するデジタル値を入力することにより、D/A変換器5が出力電圧をスライスレベル下限値に設定し、このスライスレベル上限値を比較器2の非反転入力端子に与える。なおその際、比較器1の反転入力端子に与えるスライスレベル上限値が、比較器2の非反転入力端子に与えるスライスレベル下限値より大きくなるように設定する。
【0005】
このように、スライスレベル上限値およびスライスレベル下限値を設定した状態において、アナログ信号入力端子14に入力されるアナログ信号の電圧が、スライスレベル下限値つまりD/A変換器5の出力電圧より低いときには、比較器2の出力がハイレベルとなる。このとき、スライスレベル上限値つまりD/A変換器4の出力電圧の方が、アナログ信号の電圧より高いので、比較器1の出力はローレベルとなる。結局、RSフリップフロップ3のセット入力端子Sには比較器1の出力つまりローレベルが加えられ、またリセット入力端子Rには比較器2の出力つまりハイレベルが加えられるので、RSフリップフロップ3の出力端子Qから出力されて二値化信号出力端子15へ送られる二値化信号はローレベルとなる。
【0006】
一方、アナログ信号入力端子14に入力されるアナログ信号の電圧が、スライスレベル上限値つまりD/A変換器4の出力電圧より高いときには、比較器1の出力がハイレベルとなる。このとき、スライスレベル下限値つまりD/A変換器5の出力電圧の方が、アナログ信号の電圧より低いので、比較器2の出力はローレベルとなる。結局、RSフリップフロップ3のセット入力端子Sには比較器1の出力つまりハイレベルが加えられ、またリセット入力端子Rには比較器2の出力つまりローレベルが加えられるので、RSフリップフロップ3の出力端子Qから出力されて二値化信号出力端子15へ送られる二値化信号はハイレベルとなる。
【0007】
なお、アナログ信号の二値化を行う際、D/A変換器4の出力電圧を変化させることにより、スライスレベル上限値の設定変更が可能であり、D/A変換器5の出力電圧を変化させることによりスライスレベル下限値の設定変更が可能である。
【0008】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、スライスレベル上限値およびスライスレベル下限値を設定するには、2個のD/A変換器4,5が必要であり、高価になるという問題があった。
本発明は上記従来の問題点を解決するもので、1個のD/A変換器のみでスライスレベル上限値およびスライスレベル下限値を設定してスライス用の比較器へ与えることができ、安価な二値化回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
この目的を達成するために、本発明の二値化回路は、D/A変換器を1個に削減し、このD/A変換器でスライスレベル上限値およびスライスレベル下限値を時分割で設定し、D/A変換器でスライスレベル上限値が設定された時にD/A変換器の出力を第1のサンプルホールド回路で取り込んで保持し、D/A変換器でスライスレベル下限値が設定された時にD/A変換器の出力を第2のサンプルホールド回路で取り込んで保持し、第1のサンプルホールド回路の出力電圧を第1の比較器へスライスレベル上限値として与えるとともに、第2のサンプルホールド回路の出力電圧を第2の比較器へスライスレベル下限値として与え、第1および第2の比較器でアナログ信号とそれぞれ比較するように構成したものである。
【0010】
この構成によって、1個のD/A変換器を用いるだけでスライスレベル上限値およびスライスレベル下限値を設定してスライス用の第1および第2の比較器へ与えることができ、安価な二値化回路を得ることができる。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図1は本発明の第1の実施の形態における二値化回路の構成を示す回路図である。図1において、1はアナログ信号と上側スライスレベルとを比較する比較器、2はアナログ信号と下側スライスレベルとを比較する比較器、3は比較器1の出力がセット入力端子Sに加えられるとともに第2の比較器2の出力がリセット入力端子Rに加えられ、出力端子Qよりアナログ信号をスライスレベル上限値およびスライスレベル下限値でスライスした二値化信号を出力するRSフリップフロップ、16はスライスレベル上限値およびスライスレベル下限値を時分割で設定するD/A変換器、6はD/A変換器16でスライスレベル上限値が設定された時にD/A変換器16の出力電圧を取り込んで保持し、比較器1に対してスライスレベル上限値として与えるサンプルホールド回路、7はD/A変換器16でスライスレベル下限値が設定された時にD/A変換器16の出力電圧を取り込んで保持し、比較器2に対してスライスレベル下限値として与えるサンプルホールド回路、14はアナログ信号入力端子、15は二値化信号出力端子である。
【0012】
この二値化回路では、アナログ信号入力端子14が比較器1の非反転入力端子と比較器2の反転入力端子とに接続されている。また、D/A変換器16の出力端子がサンプルホールド回路6,7の入力端子にそれぞれ接続され、サンプルホールド回路6の出力端子が比較器1の反転入力端子に接続され、サンプルホールド回路7の出力端子が比較器2の非反転入力端子に接続されている。また、比較器1の出力端子がRSフリップフロップ3のセット入力端子Sに接続され、比較器2の出力端子がRSフリップフロップ3のリセット入力端子Rに接続され、RSフリップフロップ3の出力端子Qが二値化信号出力端子15に接続されている。
【0013】
以上のように構成された二値化回路について、以下、その動作を説明する。まず、D/A変換器16にスライスレベル上限値に相当するデジタル値を入力することにより、D/A変換器16が出力電圧をスライスレベル上限値に設定する。この時に、D/A変換器16の出力電圧をサンプルホールド回路6が取り込んで保持することにより、比較器1の反転入力端子にスライスレベル上限値を与える。つぎに、D/A変換器16にスライスレベル下限値に相当するデジタル値を入力することにより、D/A変換器16が出力電圧をスライスレベル下限値に設定する。この時に、D/A変換器16の出力電圧をサンプルホールド回路7が取り込んで保持することにより、比較器2の非反転入力端子にスライスレベル下限値を与える。なお、サンプルホールド回路6とサンプルホールド回路7は、同時に値を取り込まないようにする以外には、値の取り込みの順番は特に問わない。また、比較器1の反転入力端子の電圧つまりスライスレベル上限値が比較器2の非反転入力端子の電圧値つまりスライスレベル下限値より高くなるように設定する。
【0014】
このように、スライスレベル上限値およびスライスレベル下限値を設定した状態において、アナログ信号入力端子14に入力されるアナログ信号の電圧が、スライスレベル下限値つまりサンプルホールド回路7の出力電圧より低いときには、比較器2の出力がハイレベルとなる。このとき、スライスレベル上限値つまりサンプルホールド回路6の出力電圧の方が、アナログ信号の電圧より高いので、比較器1の出力はローレベルとなる。結局、RSフリップフロップ3のセット入力端子Sには比較器1の出力つまりローレベルが加えられ、またリセット入力端子Rには比較器2の出力つまりハイレベルが加えられるので、RSフリップフロップ3の出力端子Qから出力されて二値化信号出力端子15へ送られる二値化信号はローレベルとなる。
【0015】
一方、アナログ信号入力端子14に入力されるアナログ信号の電圧が、スライスレベル上限値つまりサンプルホールド回路6の出力電圧より高いときには、比較器1の出力がハイレベルとなる。このとき、スライスレベル下限値つまりサンプルホールド回路7の出力電圧の方が、アナログ信号の電圧より低いので、比較器2の出力はローレベルとなる。結局、RSフリップフロップ3のセット入力端子Sには比較器1の出力つまりハイレベルが加えられ、またリセット入力端子Rには比較器2の出力つまりローレベルが加えられるので、RSフリップフロップ3の出力端子Qから出力されて二値化信号出力端子15へ送られる二値化信号はハイレベルとなる。
【0016】
なお、アナログ信号の二値化を行う際、D/A変換器16の出力電圧を変化させることにより、スライスレベル上限値およびスライスレベル下限値の変更が可能である。具体的に説明すると、スライスレベル上限値の変更を行う場合は、D/A変換器16の出力電圧の設定後、サンプルホールド回路6を動作させることでD/A変換器16の出力を取り込んで保持し、比較器1の反転入力端子にスライスレベル上限値を与えるようにする。また、スライスレベル下限値の変更を行う場合には、D/A変換器16の出力電圧の設定後、サンプルホールド回路7を動作させることでD/A変換器16の出力を取り込み保持し、比較器2の非反転入力端子にスライスレベル下限値を与えるようにする。
【0017】
以上のように、この実施の形態によれば、サンプルホールド回路6,7を設けたことによりスライスレベル上限値およびスライスレベル下限値を1個のD/A変換器16で設定してスライス用の比較器1,2へ与えることが可能になる。その結果、安価な二値化回路を得ることができる。
以下、本発明の第2の実施の形態について図面を参照しながら説明する。
【0018】
図2は本発明の第2の実施の形態における二値化回路の構成を示す回路図で、図1におけるサンプルホールド回路6,7を具体化した二値化回路の例を示すものであり、それ以外の構成は図1と同じである。図2において、8はアナログ信号を断続可能なスイッチ、9は電圧保持用の容量で、以上の構成で図1のサンプルホールド回路6を構成している。10はアナログ信号を断続可能なスイッチ、11は電圧保持用の容量であり、以上の構成で図1のサンプルホールド回路7を構成している。
【0019】
この二値化回路では、D/A変換器16の出力端子がスイッチ8を介して容量9の一端と比較器1の反転入力端子とに接続され、容量9の他端がグランドGNDに接続されている。また、D/A変換器16の出力端子がスイッチ10を介して容量11の一端と比較器2の非反転入力端子とに接続され、容量11の他端がグランドGNDに接続されている。
【0020】
以上のように構成された二値化回路について、以下、その動作を説明する。
スライスレベル上限値の設定は以下のようにして行われる。すなわち、D/A変換器16で出力電圧をスライスレベル上限値に設定した後、スイッチ8を閉じることにより、D/A変換器16の出力電圧によって容量9がD/A変換器16の出力電圧まで充電される。そして、D/A変換器16の出力電圧による容量9の充電後、スイッチ8を開くことによりスライスレベル上限値が保持される。
【0021】
また、スライスレベル下限値の設定は以下のようにして行われる。すなわち、D/A変換器16で出力電圧をスライスレベル下限値に設定した後、スイッチ10を閉じることにより、D/A変換器16の出力電圧によって容量11がD/A変換器16の出力電圧まで充電される。そして、D/A変換器16の出力電圧による容量11の充電後、スイッチ10を開くことによりスライスレベル下限値が保持される。
【0022】
スライスレベル上限値およびスライスレベル下限値を設定した後の動作は、第1の実施の形態と同じであるので、説明を省略する。
ただし、この構成の場合、サンプルホールド容量(容量9,11)の値と、比較器1,2の非反転入力端子および反転入力端子間の寄生容量の値とを適切にとらないと、ホールド時に容量の再配分が生じるため、スライスレベル上限値およびスライスレベル下限値が変化して、その精度が保てないおそれがある。
【0023】
以下、この点について説明する。アナログ信号の電圧値をV1H、スライスレベル上限値(ホールド時)をV2H、スライスレベル上限値の初期値(サンプル時)をV20H、比較器1の非反転入力端子と反転入力端子との間の寄生容量値をC1H、容量9の容量値をC2Hとすると、スライスレベル上限値V2Hは、
V2H=(C1H*V1H+C2H*V20H)/(C1H+C2H)
となる。つまり、スライスレベル上限値は、サンプル時からホールド時へ移行するときにV1HからV2Hへ変化することになる。
【0024】
また、アナログ信号値の電圧値をV1L、スライスレベル下限値(ホールド時)をV2L、スライスレベル下限値の初期値(サンプル時)をV20L、比較器2の非反転入力端子と反転入力端子との間の寄生容量値をC1L、容量11の容量値をC2Lとすると、スライスレベル下限値V2Lは、
V2L=(C1L*V1L+C2L*V20L)/(C1L+C2L)
となる。つまり、スライスレベル下限値は、サンプル時からホールド時へ移行するときにV1LからV2Lへ変化することになる。
【0025】
ここで、容量9の容量値C2Hを、比較器1の非反転入力端子と反転入力端子との間の寄生容量値C1Hよりも十分大きくとることにより、サンプル時からホールド時へ移行するときの電圧変化を少なくでき、スライスレベル上限値を精度よく保持することができる。また、容量11の容量値C2Lを、比較器1の非反転入力端子と反転入力端子との間の寄生容量値C1Lよりも十分大きくとることにより、サンプル時からホールド時へ移行するときの電圧変化を少なくでき、スライスレベル上限値を精度よく保持することができる。
【0026】
以下、本発明の第3の実施の形態について図面を参照しながら説明する。
図3は本発明の第3の実施の形態における二値化回路の構成を示す回路図である。この二値化回路は、図2の構成において、サンプルホールド回路6と比較器1の反転入力端子との間にオペアンプからなるバッファ12を挿入し、サンプルホールド回路7と比較器2の非反転入力端子との間にオペアンプからなるバッファ13を挿入したもので、その他の構成は図2と同じである。
【0027】
具体的に説明すると、バッファ12の入力端子は容量9のVH端子(非グランド側端子)につながれており、バッファ12の出力端子は比較器1の反転入力端子に接続されている。バッファ13の入力端子は容量11のVL端子(非グランド側端子)につながれており、バッファ13の出力端子は比較器2の非反転入力端子に接続されている。
【0028】
以上のように構成された二値化回路について、以下、その動作を説明する。容量9のVH端子の電圧が、バッファ12を通じて同じ値の電圧として比較器1の反転入力端子へ与えられる。また、容量11のVL端子の電圧が、バッファ13を通じて同じ値の電圧として比較器2の非反転入力端子へ与えられる。その他は、第2の実施の形態と同じ動作をする。
【0029】
この構成をとることにより、比較器1の反転入力端子に容量9の電圧を直接与えるのではなくバッファ12を介して電圧を与え、比較器2の非反転入力端子に容量11の電圧を直接与えるのではなく、バッファ13を介して電圧を与えることができるため、第2の実施の形態のような容量の再配分による電圧変化が生じない。このため、スライスレベル上限値およびスライスレベル下限値を高精度に設定することが可能となる。
【0030】
以上のように、この実施の形態によれば、サンプルホールド回路6と比較器1の反転入力端子との間にオペアンプからなるバッファ12を挿入し、サンプルホールド回路7と比較器2の非反転入力端子との間にオペアンプからなるバッファ13を挿入したことにより、スライスレベル上限値およびスライスレベル下限値の高精度化の実現が可能となる。
【0031】
なお、第3の実施の形態においては、オペアンプからなるバッファ12,13を用いて説明したが、その代わりにオペアンプからなる増幅回路を用いてもよい。
【0032】
【発明の効果】
本発明の二値化回路によれば、D/A変換器でスライスレベル上限値およびスライスレベル下限値を時分割で設定し、それらの値を第1および第2のサンプルホールド回路で取り込んで保持するようにしたので、1個のD/A変換器を設けるだけでスライスレベル上限値およびスライスレベル下限値を設定してスライス用の第1および第2の比較器へ与えることができ、安価に製造できる。。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における二値化回路の構成を示す回路図である。
【図2】本発明の第2の実施の形態における二値化回路の構成を示す回路図である。
【図3】本発明の第3の実施の形態における二値化回路の構成を示す回路図である。
【図4】従来の二値化回路の構成を示す回路図である。
【符号の説明】
1 比較器
2 比較器
3 フリップフロップ
4 D/A変換器
5 D/A変換器
6 サンプルホールド回路
7 サンプルホールド回路
8 スイッチ
9 容量
10 スイッチ
11 容量
12 バッファ
13 バッファ
14 アナログ信号入力端子
15 二値化信号出力端子
16 D/A変換器
Claims (3)
- アナログ信号とスライスレベル上限値とを比較する第1の比較器と、前記アナログ信号とスライスレベル下限値とを比較する第2の比較器と、前記スライスレベル上限値および前記スライスレベル下限値を時分割で設定するD/A変換器と、前記D/A変換器で前記スライスレベル上限値が設定された時に前記D/A変換器の出力電圧を取り込んで保持し、前記第1の比較器に対して前記スライスレベル上限値として与える第1のサンプルホールド回路と、前記D/A変換器で前記スライスレベル下限値が設定された時に前記D/A変換器の出力を取り込んで保持し、前記第2の比較器に対して前記スライスレベル下限値として与える第2のサンプルホールド回路と、前記第1の比較器の出力が一方の入力端子に加えられるとともに前記第2の比較器の出力が他方の入力端子に加えられ出力端子より前記アナログ信号をスライスレベル上限値およびスライスレベル下限値でスライスした二値化信号を出力するフリップフロップとを備えた二値化回路。
- 第1のサンプルホールド回路が前記D/A変換器の出力端子と前記第1の比較器との間に接続された第1のスイッチと、前記第1のスイッチの前記第1の比較器側の端子とグランドとの間に接続された第1の容量とからなり、第2のサンプルホールド回路が前記D/A変換器の出力端子と前記第2の比較器との間に接続された第2のスイッチと、前記第2のスイッチの前記第2の比較器側の端子とグランドとの間に接続された第2の容量とからなる請求項1記載の二値化回路。
- 第1のスイッチと第1の容量の接続点と第1の比較器との間に第1のオペアンプを挿入し、第2のスイッチと第2の容量の接続点と第2の比較器との間に第2のオペアンプを挿入した請求項2記載の二値化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11361598A JP3544298B2 (ja) | 1998-04-23 | 1998-04-23 | 二値化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11361598A JP3544298B2 (ja) | 1998-04-23 | 1998-04-23 | 二値化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11308081A JPH11308081A (ja) | 1999-11-05 |
JP3544298B2 true JP3544298B2 (ja) | 2004-07-21 |
Family
ID=14616712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11361598A Expired - Fee Related JP3544298B2 (ja) | 1998-04-23 | 1998-04-23 | 二値化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3544298B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5049244B2 (ja) * | 2008-10-20 | 2012-10-17 | アンリツ株式会社 | フェージングシミュレータおよび無線通信機器試験システム |
-
1998
- 1998-04-23 JP JP11361598A patent/JP3544298B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH11308081A (ja) | 1999-11-05 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110416 Year of fee payment: 7 |
|
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