JP3536777B2 - 非同期系間データ転送回路及び非同期系間データ転送方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、非同期系間データ転
送回路及び非同期系間データ転送方法に係り、詳しく
は、非同期で動作するデータバス等間での正常なデータ
の転送を保証しつつ、データを効率良く転送させ得る非
同期系間データ転送回路及び非同期系間データ転送方法
に関する。

【０００２】

【従来の技術】コンピュータシステムの中には、それを
構成する回路間でデータを転送するのに複数のバスを備
えて構成されるものがある。そして、この形式のコンピ
ュータシステムにおいて、バス間でデータ転送を行うの
にバス間にバスブリッジ回路を設けてシステムを構成し
たものがある。例えば、中央処理装置と周辺装置とを接
続する周辺バスと、周辺装置の内部に設けられたローカ
ルバスとの間にバスブリッジ回路を設けて両バス間でデ
ータを転送する。

【０００３】このバスブリッジ回路を設ける理由は、周
辺バスとローカルバスとのバス仕様がそれぞれ異なり、
そのバス仕様の差違、例えば、各バスで用いられるクロ
ックの周波数の差違を吸収するためである。このような
技術的問題は、動作周波数が異なるレジスタ等間のデー
タ転送においても、生ずる。

【０００４】例えば、図１１に示すような送受信回路の
動作周波数、すなわち、クロック周波数が送信側と受信
側とで異なる場合の送信側回路部分のレジスタと受信側
回路部分のレジスタとの間でデータを転送する場合の非
同期系間データ転送回路１００は、送信側回路部分１０
２には、送信側レジスタ１０１と、送信側レジスタ有効
フラグ回路（フリップフロップ回路（ＦＦ））１０５
と、フリップフロップ回路１０７〜１１３と、アンド回
路１１５とが設けられ、受信側回路部分１０４には、受
信側レジスタ１０３と、フリップフロップ回路１１７〜
１２１と、アンド回路１２３と、受信側出力データ有効
フラグ回路（フリップフロップ回路）１２５とが設けら
れて構成される。

【０００５】送信側入力データは、データ送信要求信号
が送信側レジスタ１０１に入力されたときの送信側クロ
ックに応答して送信側レジスタ１０１にセットされる。
このセットと同時に、データ送信要求信号及び送信側ク
ロックに応答する送信側レジスタ有効フラグ回路１０５
がセットされ、送信側レジスタ有効フラグ１０６が送信
側レジスタ有効フラグ回路１０５から送出される。この
送信側レジスタ有効フラグ１０６は、また、データ送信
抑止信号としてデータ送出源へ供給される。データ送出
源は、送信側レジスタ有効フラグ１０６の送出が停止さ
れるまで、次のデータの送出が抑止される。

【０００６】送出された送信側レジスタ有効フラグ１０
６は、該送信側レジスタ有効フラグ１０６の送出後の順
次の受信側クロックに応答してフリップフロップ回路１
１７〜１２１が、順次セットされる。フリップフロップ
回路１１９，１２１の出力信号がアンド回路１２３に供
給される。アンド回路１２３から受信側レジスタセット
信号１２４が出力され、受信側レジスタ１０３に供給さ
れる。この供給後に受信側レジスタ１０３に印加される
受信側クロックに応答して送信側レジスタ１０１の出力
に現れているデータ１０１Ａが受信側レジスタ１０３に
セットされる。

【０００７】このデータが受信側レジスタ１０３にセッ
トされてしまうまでの時間を生成するのに、フリップフ
ロップ回路１０７〜１１３及びアンド回路１１５が設け
られており、送信側入力データの受信側レジスタ１０３
へのセット完了時に、アンド回路１１５から送信側レジ
スタリセット信号が出力されて送信側レジスタ有効フラ
グ回路１０５がリセットされる。送信側レジスタ有効フ
ラグ回路１０５から送信側レジスタ有効フラグが送出さ
れなくなると、データ送出源は、送信側レジスタ有効フ
ラグによりそれまで抑止されていたデータの送出が解除
されて次のデータの送出が開始される。

【０００８】上述した送信側入力データの受信側レジス
タ１０３へのセットと同時に、受信側レジスタセツト信
号１２４及び受信側クロックに応答する受信側出力デー
タ有効フラグ回路１２５はセットされ、受信側出力デー
タ有効フラグが受信側出力データ有効フラグ回路１２５
から送出される。送出された受信側出力データ有効フラ
グは、受信側レジスタ１０３にセットされたデータを受
信する受信処理部に供給される。そして、受信処理完了
後に、受信側出力データ有効フラグ回路１２５は、図示
しないデータ受信完了信号発生回路から転送されて来る
データ受信完了信号によってリセットされ、受信処理部
は次の受信データの受信待機に入る。

【０００９】このような非同期系間データ転送回路とし
て、図１２に示す回路が知られている。図１１に示す非
同期系間データ転送回路１００は、送信側レジスタリセ
ット信号を生成する信号源を送信側回路部分１０２に置
いた回路であるのに対して、図１２に示す非同期系間デ
ータ転送回路２００は、送信側レジスタリセット信号を
生成する信号源を受信側回路部分２０４に置いたハンド
シェイク方式の非同期系間データ転送回路であり、その
他の構成、動作は、図１１に示す非同期系間データ転送
回路１００とほぼ同じである。すなわち、送信側レジス
タリセット信号を生成するのに、受信側回路部分２０４
のフリップフロップ２１７の出力信号をフリップフロッ
プ２０７で受け取り、その信号を順次の送信側クロック
でフリップフロップ回路２０７〜２１１にセットさせ、
そして、アンド回路２１３でフリップフロップ２０９，
２１１の出力信号を受けて送信側レジスタリセット信号
を生成するようにした点に、図１１に示す非同期系間デ
ータ転送回路１００との大きな差違がある。

【００１０】

【発明が解決しようとする課題】上述した非同期系間デ
ータ転送回路１００では、フリップフロップ回路１０７
〜１１３及びアンド回路１１５により、また、非同期系
間データ転送回路２００では、フリップフロップ回路２
０７〜２１１及びアンド回路２１３により、送信側レジ
スタ１０１、２０１のデータが一定時間以上保持し続け
るように制御される。この送信側レジスタ１０１、２０
１における一定時間以上のデータの保持は、送信側レジ
スタ１０１，２０１から受信側レジスタ１０３，２０３
へのデータの転送において、受信側レジスタ１０３，２
０３のセットアップ時間及びホールド時間を満足し得な
いタイミングで送信側レジスタ１０１，２０３のデータ
が変化してしまうと、受信側レジスタ１０３，２０３に
セットされるデータの内容を保証し得なくなるので、送
信側レジスタ１０１，２０１から受信側レジスタ１０
３，２０３へのデータの転送を正しくを行わせるために
為される回路動作である。

【００１１】この回路動作によってデータが一定時間保
持し続けられる保持時間は、受信側レジスタの動作クロ
ックの周波数、受信側レジスタのセットアップ時間及び
ホールド時間、クロックスキュー等により予め決められ
る時間である。

【００１２】ところで、データの送信側のクロック周波
数とそのデータの受信側のクロック周波数とが、固定さ
れていない場合、例えば、送信側において、データを送
出して来るデータ送出源のクロック周波数がシステムの
動作開始時等に変更される場合において、図１１に示す
非同期系間データ転送回路１００に係る技法を、そのま
ま、適用しようとすると、その送信側及び受信側のいず
れか一方又は双方のクロック周波数の変更乃至変化があ
る場合に、そのクロック周波数範囲内で、クロック周波
数がいかなる値を取ろうとも、上述した保持時間を確保
する必要性が生ずるが、これを担保しようとすると、或
るクロック周波数においては保持時間は適正であって
も、他のクロック周波数では送信側レジスタでデータを
保持する時間が必要以上に長くなってしまい、結果とし
て、データ転送性能を低下させてしまうという不都合が
生ずる。

【００１３】また、データの送信側のクロック周波数と
そのデータの受信側のクロック周波数とが、固定されて
いない場合において、図１２に示す非同期系間データ転
送回路２００に係る技法を、そのまま、適用しようとす
ると、任意のクロック周波数比で動作するレジスタ間で
のデータ転送を図１１に示す非同期系間データ転送回路
に比べより確実に行うことが可能になるが、図１１に示
す非同期系間データ転送回路１００に比して、送信側レ
ジスタリセット信号の生成に要する時間が前述のデータ
の確実な転送の担保分だけ長くなるので、データ転送に
掛かる時間がそれだけ長くなり、結果として、データ転
送性能を低下させてしまうという不都合が生ずる。

【００１４】本発明は、斯かる技術的課題に鑑みてなさ
れたもので、データ送信装置のクロック周波数とデータ
受信装置のクロック周波数とが固定されない非同期系間
において正常なデータ転送を常に保証しつつ、データ転
送効率を向上させ得る非同期系間データ転送回路及び非
同期系間データ転送方法を提供することをその目的とす
る。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、非同期系間データ転送回路
に係り、第１のタイミングで送信動作するデータ送信装
置と該第１のタイミングと異なる第２のタイミングで受
信動作するデータ受信装置との間に介挿され、上記デー
タ送信装置から上記データ受信装置へデータを転送単位
ごとに転送する非同期系間データ転送回路であって、上
記データ送信装置から入力されたデータを上記第１のタ
イミングで一時保持する第１のデータ保持回路と、上記
第１のデータ保持回路におけるデータの保持に応じてデ
ータ保持有効信号を出力するとともに、該データ保持有
効信号を上記データ送信装置へ供給して次のデータの転
送を抑止し、リセット信号が供給されたとき上記データ
保持有効信号の出力を停止する第１の回路と、上記デー
タ保持有効信号を所定回数の上記第２のタイミング分だ
け遅延した信号によって、上記第１のデータ保持回路に
保持されているデータを受信し保持して上記データ受信
装置へ出力する第２のデータ保持回路と、上記第１の回
路からのデータ保持有効信号を所定回数の上記第１のタ
イミングの発生ごと、又はそれぞれ所定の回数の上記第
２のタイミングと上記第１のタイミングとの発生ごとに
順次遅延して保持し、該各データ保持有効信号の保持に
対応して複数のリセット信号候補を発生するとともに、
上記第１のタイミングと第２のタイミングとの周波数比
に基づく選択用情報に応じて上記複数のリセット信号候
補から択一的に選択して上記リセット信号として上記第
１の回路へ供給するリセット信号発生回路とを備え、上
記リセット信号の供給により、上記第１の回路からの上
記データ保持有効信号の出力が停止したとき、上記デー
タ送信装置に対するデータ転送の抑止を解除して、次の
データを上記データ送信装置から上記第１のデータ保持
回路へ転送させることを特徴としている。

【００１６】また、請求項２記載の発明は、請求項１記
載の非同期系間データ転送回路に係り、上記リセット信
号発生回路が、上記第１の回路からのデータ保持有効信
号を所定回数の上記第１のタイミングの発生ごと、又は
それぞれ所定の回数の上記第２のタイミングと上記第１
のタイミングとの発生ごとに順次遅延して保持し、該各
データ保持有効信号の保持に対応して複数のリセット信
号候補を発生するリセット信号候補発生回路と、上記第
１のタイミングと第２のタイミングとの周波数比に対応
する選択用情報に応じて上記複数のリセット信号候補か
ら択一的に選択して上記リセット信号として上記第１の
回路へ供給する選択回路とからなることを特徴としてい
る。

【００１７】また、請求項３記載の発明は、請求項１記
載の非同期系間データ転送回路に係り、上記リセット信
号発生回路が、上記第１の回路からのデータ保持有効信
号を所定回数の上記第１のタイミングの発生ごと、又は
それぞれ所定の回数の上記第２のタイミングと上記第１
のタイミングとの発生ごとに順次遅延して保持し、該各
データ保持有効信号の保持に対応して複数のリセット信
号候補を発生するリセット信号候補発生回路と、上記第
１のタイミングと第２のタイミングとの周波数比に対応
する選択用情報に応じて上記複数のリセット信号候補の
いずれかを上記リセット信号として上記第１の回路へ出
力可能にする、上記複数のリセット信号候補に対応して
設けられたゲート回路とからなることを特徴としてい
る。

【００１８】また、請求項４記載の発明は、請求項１乃
至３のいずれか一に記載の非同期系間データ転送回路に
係り、上記選択用情報が、上記第１のタイミングと第２
のタイミングとの周波数の比を検出して、該検出された
比に対応して出力された信号であることを特徴としてい
る。

【００１９】また、請求項５記載の発明は、請求項１乃
至４のいずれか一に記載の非同期系間データ転送回路に
係り、上記非同期系間データ転送回路が、固定の論理回
路で構成されていることを特徴としている。

【００２０】また、請求項６記載の発明は、請求項１乃
至４のいずれか一に記載の非同期系間データ転送回路に
係り、上記非同期系間データ転送回路が、構成データを
格納する構成データ格納手段と、該構成データ格納手段
から読み出された構成データ対応の論理を設定可能な回
路とで構成されていることを特徴としている。

【００２１】また、請求項７記載の発明は、非同期系間
データ転送方法に係り、第１のタイミングで送信動作す
るデータ送信装置から、上記第１のタイミングと異なる
第２のタイミングで受信動作するデータ受信装置へデー
タを転送単位ごとに転送する際に、上記データ送信装置
から入力されたデータを上記第１のタイミングで第１の
データ保持回路に一時保持し、上記第１のデータ保持回
路におけるデータの保持に応じて第１の回路からデータ
保持有効信号を出力するとともに、該データ保持有効信
号を上記データ送信装置へ供給して次のデータの転送を
抑止し、上記データ保持有効信号を所定回数の上記第２
のタイミング分だけ遅延した信号に応じて、上記第１の
データ保持回路に保持されているデータを第２のデータ
保持回路に受信し保持して上記データ受信装置へ出力
し、リセット信号発生回路において、上記第１の回路か
らのデータ保持有効信号を所定回数の上記第１のタイミ
ングの発生ごと、又はそれぞれ所定の回数の上記第２の
タイミングと上記第１のタイミングとの発生ごとに順次
遅延して保持し、該各データ保持有効信号の保持に対応
して複数のリセット信号候補を発生するとともに、上記
第１のタイミングと第２のタイミングとの周波数比に基
づく選択用情報に応じて上記複数のリセット信号候補か
ら択一的に選択してリセット信号として上記第１の回路
へ供給し、上記リセット信号の供給により、上記第１の
回路からの上記データ保持有効信号の出力が停止したこ
とによって、上記データ送信装置に対するデータ転送の
抑止を解除して、次のデータを上記データ送信装置から
上記第１のデータ保持回路へ転送させることを特徴とし
ている。

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である非同期系間データ
転送回路の構成図、図２は、同非同期系間データ転送回
路を有して構成されるコンピュータシステムのＰＣＩバ
スブリッジ回路の概略構成図、図３は、送受信のクロッ
ク周波数比が予め決められた値である場合の同非同期系
間データ転送回路の動作タイミングチャート、図４は、
図３に示す動作タイミングチャートにおける送信側クロ
ックの周波数を２分の１にした場合の同非同期系間デー
タ転送回路の動作タイミングチャート、また、図５は、
図４の動作タイミングにおいて、図４とは異なる送信側
レジスタリセット信号の選択を示す動作タイミングチャ
ートである。

【００３４】この実施例の非同期系間データ転送回路１
０は、送信側のクロック周波数と受信側のクロック周波
数とが固定されない場合であって、両クロック周波数比
が５つある場合のバスブリッジ回路において、正常なデ
ータ転送を常に保証しつつ、データ転送効率を向上させ
ることのできる回路に係り、この回路の送信側回路部分
１２は、送信側レジスタ１４と、送信側レジスタ有効フ
ラグ回路（フリップフロップ回路（ＦＦ））１６と、フ
リップフロップ回路１８〜２４と、アンド回路２６〜３
２と、フリップフロップ回路３４〜３８と、アンド回路
４０と、セレクタ４２とで構成され、その受信側回路部
分５２は、受信側レジスタ５４と、フリップフロップ回
路５６〜６０と、アンド回路６２と、受信側出力データ
有効フラグ回路（フリップフロップ回路（ＦＦ））６４
とで構成されている。

【００３５】送信側回路部分１２のフリップフロップ回
路１８は、送信側レジスタ有効フラグ回路１６の出力に
接続され、フリップフロップ回路１８〜２４は、この順
に直列接続され、送信側レジスタ有効フラグを順次の送
信側クロックに応答して順次セットする。送信側クロッ
クは、ＰＣＩバス７２（図２）からＰＣＩバスインタフ
ェース部７８を経てデータ転送部８２に転送されて来て
非同期系間データ転送回路１０に供給される。

【００３６】また、受信側回路部分５２のフリップフロ
ップ回路５６は、送信側レジスタ有効フラグ回路１６の
出力に接続され、フリップフロップ回路５６〜６０は、
この順に直列接続され、送信側レジスタ有効フラグ回路
１６から出力される送信側レジスタ有効フラグを順次の
受信側クロックに応答して順次セットする。受信側クロ
ックは、ローカルバス７４（図２）からローカルバスイ
ンタフェース部８４を経てデータ転送部８２に転送され
て来て非同期系間データ転送回路１０に供給される。

【００３７】アンド回路２６は、送信側レジスタ有効フ
ラグ回路１６から出力された送信側レジスタ有効フラグ
とフリップフロップ回路１８の出力信号とをその入力に
受信してその出力信号を第１の送信側レジスタリセット
信号２７としてセレクタ４２に供給する。アンド回路２
８は、フリップフロップ回路１８の出力信号とフリップ
フロップ回路２０の出力信号とをその入力に受信してそ
の出力信号を第２の送信側レジスタリセット信号２９と
してセレクタ４２に供給する。アンド回路３０は、フリ
ップフロップ回路２０の出力信号とフリップフロップ回
路２２の出力信号とをその入力に受信してその出力信号
を第３の送信側ジスタリセット信号３１としてセレクタ
４２に供給する。アンド回路３２は、フリップフロップ
回路２２の出力信号とフリップフロップ回路２４の出力
信号とをその入力に受信してその出力信号を第４の送信
側レジスタリセット信号３３としてセレクタ４２に供給
する。

【００３８】フリップフロップ回路３４は、フリップフ
ロップ５６の出力に接続され、フリップフロップ回路３
４〜３８は、この順に直列接続され、受信側回路部分５
２のフリップフロップ回路５８の出力信号を順次の送信
側クロックに応答して順次セットする。アンド回路４０
は、フリップフロップ回路３６の出力信号とフリップフ
ロップ回路３８の出力信号とをその入力に受信してその
出力信号を第５の送信側レジスタリセット信号４１とし
てセレクタ４２に供給する。

【００３９】セレクタ４２は、クロック比検出回路６６
から出力されるセレクト信号をその選択入力に受け取
る。クロック比検出回路６６は、送信側のクロック周波
数と受信側のクロック周波数との比に応じて５つのセレ
クト信号のうちの、送信側のクロック周波数と受信側の
クロック周波数との比に応じて決まるいずれか１つのセ
レクト信号を出力する。したがって、セレクタ４２は、
供給されるセレクト信号に応じてアンド回路２６〜アン
ド回路４０の各々から出力される送信側レジスタリセッ
ト信号のうちのいずれかを選択して選択した送信側レジ
スタリセット信号を送信側レジスタ有効フラグ回路１６
に供給する。

【００４０】アンド回路６２は、フリップフロップ回路
５８の出力信号とフリップフロップ回路６０の出力信号
とをその入力に受信してその出力信号、すなわち、受信
側レジスタセット信号６３を受信側レジスタ５４及び受
信側出力データ有効フラグ回路６４のセット入力に供給
する。受信側出力データ有効フラグ回路６４は、そのセ
ット入力に受信側レジスタセット信号を受け取った後の
受信側クロックに応答してセットされて受信側出力デー
タ有効フラグをその出力に送出し、図示しないデータ受
信完了信号発生回路から出力されるデータ受信完了信号
をそのリセット入力に受け取った後の受信側クロックに
応答してリセットされる。

【００４１】図１に示す非同期系間データ転送回路１０
を用いるコンピュータシステムについて、図２を参照し
て説明する。図２は、コンピュータシステム内のＰＣＩ
バス７２（「従来の技術」の項で説明した周辺バス相
当。以下、中央処理装置がＰＣＩバス７２に接続される
ことも含めてＰＣＩバス等ともいう。）とローカルバス
７４（以下、周辺装置がローカルバス７４接続されるこ
とも含めてローカルバス等ともいう。）との間でのデー
タ、アドレス、制御信号等の転送を制御するＰＣＩバス
ブリッジ回路７６を示し、このＰＣＩバスブリッジ回路
７６内に非同期系間データ転送回路１０が設けられる。

【００４２】図２のＰＣＩバスブリッジ回路７６は、Ｐ
ＣＩバス７２（「従来の技術」の項で述べた周辺バスに
相当）に接続されるＰＣＩバスインタフェース部７８
と、ＰＣＩバスインタフェース部７８に接続されるＰＣ
Ｉレジスタ８０と、ＰＣＩバスインタフェース部７８に
接続されるデータ転送部８２と、データ転送部８２に接
続されるローカルバスインタフェース部８４と、ローカ
ルバスインタフェース部８４に接続されるローカルバス
レジスタ８６とから構成される。

【００４３】ＰＣＩバスインタフェース部７６は、ＰＣ
Ｉバス７２とＰＣＩバスブリッジ回路７６との間のイン
タフェースを取る回路であり、ＰＣＩバス７２との間の
バストランザクション発行制御、バストランザクション
受信制御、データ送出制御、データ受信制御等を実行す
る。ＰＣＩレジスタ８０は、ＰＣＩバス７２への読み出
し及びＰＣＩバス７２からの書き込みが可能なレジスタ
群であり、ＰＣＩバスデバイスとしての設定情報等を格
納する。

【００４４】ローカルバスインタフェース部８４は、ロ
ーカルバス７４への読み出し及びローカルバス７４から
の書き込みが可能なレジスタ群であり、ローカルバスデ
バイスとしての設定情報等を格納する。

【００４５】データ転送部８２は、ＰＣＩバスインタフ
ェース部７８とローカルバスインタフェース部８４との
間で相互にデータ転送を行うための回路であり、その内
部に図１に示す非同期系間データ転送回路１０が設けら
れる。この非同期系間データ転送回路１０に、バスクロ
ック比検出回路６６が接続されている。バスクロック比
検出回路６６は、ＰＣＩバス７２を動作させるクロック
の周波数とローカルバス７４を動作させるクロックの周
波数との比を検出し、検出されたクロック周波数比に応
じたセレクト信号を非同期転送回路１０のセレクタ４２
（図１）へ供給する回路である。

【００４６】次に、図１乃至図５を参照して、この実施
例の動作を説明する。図２のＰＣＩバス７２からローカ
ルバス７４へのデータ転送が行われるとき、従来と同様
にして、ＰＣＩバスインタフェース部７８からデータ転
送部８２に上記データ転送についての制御が掛かり、デ
ータ転送部８２内の図示しないデータ送出要求信号出力
部から出力されたデータ送信要求信号Ｒが、図１の非同
期系間データ転送回路１０の送信側レジスタ１４のデー
タセット入力及び送信側レジスタ有効フラグ回路１６の
フラグセット入力に入力される（図３の（ｃ））と共
に、送信側入力データＤが送信側レジスタ１４のデータ
入力に入力される。これらの入力時の送信側クロックＣ
ＬＫＡ（図３の（ｂ））が送信側レジスタ１４のクロッ
ク入力に入力されると、その立ち上がりに応答して送信
側入力データＤが送信側レジスタ１４にセットされる
（図３の（ｄ））。なお、図３の（ａ）は、図３の動作
タイミングチャート全体の時間軸上の目盛りを示す。

【００４７】この送信側入力データＤの送信側レジスタ
１４へのセットと同時に、送信側レジスタ有効フラグ回
路１６がセットされてその出力から送信側レジスタ有効
フラグが送出される（図３の（ｅ））。この送信側レジ
スタ有効フラグは、また、データ送信抑止信号Ｉとし
て、非同期系間データ転送回路１０からデータ転送部８
２の対応回路部分、ＰＣＩバスインタフェース部７８、
ＰＣＩバス７２を経てデータ送出源（図示せず）へ供給
される。この供給により、送信側レジスタ有効フラグが
リセットされるまで、次のデータのデータ送出源からの
送出は抑止される。

【００４８】その送信側レジスタ有効フラグは、送信側
回路部分１２のフリップフロップ回路１８及び受信側回
路部分５２のフリップフロップ回路５６のセット入力に
供給される。フリップフロップ回路１８のセット入力に
供給された送信側レジスタ有効フラグは、順次の送信側
クロックＣＬＫＡの立ち上がりによってフリップフロッ
プ回路１８〜２４に順次セットされる（図３の（ｆ）〜
（ｉ））。また、フリップフロップ５６のセット入力に
供給された送信側レジスタ有効フラグは、順次の受信側
クロックＣＬＫＢ（図３の（ｗ））の立ち上がりによっ
てフリップフロップ回路５６〜６０に順次セットされる
（図３の（ｎ）〜（ｐ））。フリップフロップ回路５８
の出力信号は、順次の送信側クロックの立ち上がりによ
ってフリップフロップ回路３４〜３８に順次にセットさ
れる（図３の（ｒ）〜（ｔ））。

【００４９】このようにして各フリップフロップ回路が
セットされて行くとき、先ず、送信側レジスタ有効フラ
グ回路１６から出力された送信側レジスタ有効フラグと
フリップフロップ回路１８の出力信号とが供給されるア
ンド回路２６が、第１の送信側レジスタリセット信号２
７を出力してこの信号をセレクタ４２に供給し、この供
給後の順次の送信側クロックＣＬＫＡ毎に、フリップフ
ロップ回路１８の出力信号とフリップフロップ回路２０
の出力信号とが供給されるアンド回路２８が第２の送信
側レジスタリセット信号２９を、フリップフロップ回路
２０の出力信号とフリップフロップ回路２２の出力信号
とが供給されるアンド回路３０が第３の送信側レジスタ
リセット信号３１を、そしてフリップフロップ回路２２
の出力信号とフリップフロップ回路２４の出力信号とが
供給されるアンド回路３２が第４の送信側レジスタリセ
ット信号３３を順次セレクタ４２に供給する（図３の
（ｊ）〜（ｍ））。

【００５０】また、受信側回路部分５２においては、フ
リップフロップ回路５６が、送信側レジスタ有効フラグ
回路１６から送信側レジスタ有効フラグが出力された直
後の受信側クロックの立ち上がりに応答してセットされ
（図３の（ｎ）、このセットに続く順次の受信側クロッ
クＣＬＫＢの立ち上がりに応答してフリップフロップ回
路５８，６０がセットされる（図３の（ｏ），
（ｐ））。

【００５１】フリップフロップ回路５８のセット出力信
号は、このセット直後に続く順次の送信側クロックＣＬ
ＫＡの立ち上がりに応答してフリップフロップ回路３
４，３６，３８がセットされ（図３の（ｒ）〜
（ｔ））、フリップフロップ回路３６の出力信号とフリ
ップフロップ回路３８の出力信号とが供給されるアンド
回路４０が第５のジスタリセット信号４１をセレクタ４
２に供給する（図３の（ｕ））。

【００５２】フリップフロップ回路５８の出力信号とフ
リップフロップ回路６０の出力信号とが供給されるアン
ド回路６２は、受信側レジスタセット信号６３を受信側
レジスタ５４のセット入力に供給し（図３の（ｑ））、
この供給後に供給される受信側クロックＣＬＫＢの立ち
上がりに応答した受信側レジスタ５４は、送信側レジス
タ１４から出力されているデータをセットする同時に
（図３の（ｖ））、受信側出力データ有効フラグ回路６
４がセットされ、受信側出力データ有効フラグが受信側
出力データ有効フラグ回路６４から出力される。そし
て、受信側出力データ有効フラグの供給を受けたデータ
転送部８２（図２）内の図示しないデータ受信処理部
が、受信側レジスタ５４の受信処理を完了したとき、デ
ータ受信完了信号発生回路が、データ受信完了信号を受
信側出力データ有効フラグ回路６４に対して送出する。

【００５３】このような送信側回路部分１２及び受信側
回路部分５２の動作中に、バスクロック比検出回路６６
は、ＰＣＩバス２７の送信側クロックＣＬＫＡの周波数
とローカルバス７４の受信側クロックＣＬＫＢの周波数
との比を検出しその検出信号をセレクタ信号としてて非
同期系間データ転送回路１０のセレクタ４２に供給す
る。セレクタ信号は、この実施例では、第１の送信側レ
ジスタリセット信号２７〜第５の送信側レジスタリセッ
ト信号４１のうちのいずれかの信号を選択する信号とな
る。

【００５４】この第１の送信側レジスタリセット信号２
７〜第５の送信側レジスタリセット信号４１のうちのい
ずれの信号を選択するかの基準は、送信側レジスタ１４
から受信側レジスタ５４へのデータ転送が正常に行われ
るのに十分な時間の間送信側レジスタ１４に当該データ
の保持を継続し、かつ、当該データを受信側レジスタ５
４に正常にセットし得る時間的許容範囲内の、最も早い
時刻に送信側レジスタ有効フラグ回路１６をリセットし
得るような送信側レジスタリセット信号を選択する如き
ものである。

【００５５】送信側レジスタ１４から受信側レジスタ５
２への正常なデータ転送を行うのに、送信側レジスタ１
４にデータをセットしてからこのデータを有効なデータ
として保持しつづけなければならない時間の長さを定め
る代表的な基準は、送信側クロック及び受信側クロック
の周波数比、送信側回路部分１２及び受信側回路部分５
２の回路の構成素子の特性等によって決まる。

【００５６】例えば、図３に示すように、送信側レジス
タ１４にデータをセットしてから受信側クロックを２サ
イクル以上を保持し続けなければならないとする場合に
は、上記代表的な基準に従って、送信側レジスタ有効フ
ラグ回路１６にセットされた送信側レジスタ有効フラグ
を保持し続け得る送信側レジスタリセット信号として、
第１の送信側レジスタリセット信号〜第５の送信側レジ
スタリセット信号のうちの、最も早い時刻に有効となる
第４の送信側レジスタリセット信号が選択される。

【００５７】この実施例においては、前述のように、バ
スクロック比検出回路６６から出力されるセレクト信号
は、アンド回路３２から出力されている第４の送信側レ
ジスタリセット信号３３を選択するセレクト信号である
から、この第４の送信側レジスタリセット信号３３がセ
レクタ４０で選択されて送信側レジスタ有効フラグ回路
１６に供給されてこれをリセットする（図３の（ｍ），
（ｅ））。このリセットにより、送信側レジスタ有効フ
ラグ回路１６からのデータ送信抑止信号Ｉの送出は停止
され（図３の（ｅ））、データ送出源からのデータ抑止
は停止されて次のデータ送出が開始される。

【００５８】送信側レジスタ有効フラグ回路１６のリセ
ットは、送信側レジスタ１４から受信側レジスタ５４へ
のデータ転送を正常に行うのに必要な時間の間、当該デ
ータを送信側レジスタ１４に保持する時間のうちの、最
も早い時刻に行われ、それまでデータ転送の抑止が掛か
っていたデータ送出源は、その抑止が解除されてデータ
の転送を開始し得るから、送信側レジスタ１４から受信
側レジスタ５４への正常なデータ転送を保証しつつ、デ
ータを最も高い転送効率で正常に送信側レジスタ１４か
ら受信側レジスタ５４へ転送することができる。

【００５９】次に、上述したデータ転送と異なる、送信
側レジスタ１４から受信側レジスタ５４へのデータ転送
の例を図４に示すタイミングチャートを参照して説明す
る。そのデータ転送の例は、この実施例の非同期系間デ
ータ転送回路１０の回路構成を同一とし、送信側クロッ
クの周波数が図３に示すデータ転送の例における送信側
クロックの周波数に対して２分の１とした場合のデータ
転送の例である。

【００６０】図４に示すタイミングチャートは、非同期
系間データ転送回路１０の回路構成は同一であるから、
図４の（ｂ）〜（ｍ）は、タイミングチャート上の波形
の時間軸上の発生時刻及びその持続時間が異なることを
除いて、図３の（ｂ）〜（ｍ）と同じである。また、図
４の（ａ）、（ｎ）〜（ｑ）、（ｖ）、（ｗ）は、図３
の（ａ）、（ｎ）〜（ｑ）、（ｖ）、（ｗ）と同一であ
る。

【００６１】図４に示すデータ転送の例においても、図
３に示すデータ転送の例と同様に、クロック周波数比検
出回路６６から出力されるセレクト信号が、アンド回路
３２から出力される第４の送信側レジスタリセット信号
３３を選択するセレクト信号が出力されるものとする
と、図４の（ｍ′）に示すような送信側レジスタリセッ
ト信号がセレクタ４２に供給されて送信側レジスタ有効
フラグ回路１６がリセットされる（図４の（ｅ））。

【００６２】このリセット、すなわち、データ送出源か
らの送信側データの送出抑止の解除は、図３及び図４の
時間軸上の目盛りを参照すれば即座に読み取れるよう
に、図４に示すデータ転送の例においては時間軸（図４
の（ａ））上の１２の目盛りと１３の目盛りとの間の時
刻であり、図３に示すデータ転送の例においては時間軸
（図３の（ａ））上の６の目盛りと７の目盛りとの間の
時刻である。つまり、図４に示すデータ転送の例におい
ては、データ送出源に対する送信側データ送出の抑止か
らその解除までの時間が、図３に示すデータ転送の例に
比して長くなり、データ転送効率が低下してしまう。

【００６３】また、図４に示すデータ転送の例におい
て、クロック周波数比検出回路６６から出力されるセレ
クト信号が、図５の（ｋ′）に示すように、アンド回路
２８から出力される第２の送信側レジスタリセット信号
２９を選択するセレクト信号であるものとすると、図５
の（ｋ′）に示す送信側レジスタリセット信号がセレク
タ４２に供給されて送信側レジスタ有効フラグ回路１６
がリセットされる（図５の（ｅ））。なお、図５の
（ａ）〜（ｍ）、（ｎ）〜（ｑ）、（ｖ）、（ｗ）は、
図４の（ａ）〜（ｍ）、（ｎ）〜（ｑ）、（ｖ）、
（ｗ）と同一である。

【００６４】このように、図３に示すデータ転送におけ
る送信側クロックの周波数、例えば６６ＭＨｚが、２分
の１、すなわち、３３ＭＨｚに変更された場合のデータ
転送を示す図４において、図３に示すデータ転送でのセ
レクト信号としてアンド回路３２から出力される第４の
送信側レジスタリセット信号３３を選択するセレクト信
号ではなく、アンド回路２８から出力される第２の送信
側レジスタリセット信号２９を選択するセレクト信号を
セレクタ４２に供給するようにすれば、この第２の送信
側レジスタリセット信号２９によって、送信側レジスタ
有効フラグ回路１６はリセットされる（図５の
（ｅ））。

【００６５】データ送出源からの送信側データの送出抑
止の解除は、図５の時間軸（図５の（ａ））上の目盛り
を参照すれば即座に読み取れるように、時間軸上の８の
目盛りと９の目盛りとの間の時刻となる。つまり、図５
に示すデータ転送の例においては、データ送出源に対す
る送信側データ送出の抑止からその解除までの時間が、
図４に示すデータ転送に比して短くなり、データ転送効
率が、図３に示すようにデータ転送よりは劣るが、図４
に示すデータ転送よりも向上する。

【００６６】このように、この実施例によれば、送信側
クロックの周波数を変更した場合であっても、送信側レ
ジスタリセット信号を周波数変更前のものと同一のもの
を選択することは無くなる。これにより、送信側レジス
タ有効フラグ回路１６のリセットは、送信側レジスタ１
４から受信側レジスタ５４へのデータ転送を正常に行う
のに必要な時間の間、当該データを送信側レジスタ１４
に保持する時間のうちの、より早い時刻に行われ、デー
タ送出源に対する送信側データ送出の抑止からその解除
までの時間が、周波数変更前後を問わず、送信側レジス
タリセット信号を同一とする場合に比して短くなるし、
また、その解除時にそれまでデータ転送の抑止が掛かっ
ていたデータ送出源は、データの転送を開始し得ること
となるから、送信側レジスタ１４から受信側レジスタ５
４への正常なデータ転送を保証しつつ、データを最適の
転送効率で正常に送信側レジスタ１４から受信側レジス
タ５４へ転送することができる。

【００６７】◇第２実施例 図６は、この発明の第２実施例である非同期系間データ
転送回路の構成図である。この実施例の構成が、上述の
第１実施例のそれと大きく異なる点は、セレクト信号を
ＰＣＩバス７２から供給するようにした点である。すな
わち、ＰＣＩバス７２（図２）には、公知のコントロー
ラ（図示せず）が接続されており、このコントローラか
らＰＣＩバス７２を介してセレクト信号を非同期系間デ
ータ転送回路１０Ａのセレクタ４２Ａ（図示せず）に供
給する。セレクタ４２Ａは、後述する点を除き、図１の
セレクタ４２と同じである。

【００６８】上記コントローラは、ＰＣＩバス７２から
ローカルバス７４（図２）へデータ転送しようとする場
合の動作クロック、すなわち、送信側クロックの周波数
が変更される場合、すなわち、ＰＣＩバス７２の規格が
旧規格から新規格へ変更される、例えば、送信側クロッ
クが６６ＭＨｚから３３ＭＨｚへ変更される場合に、そ
のことを示す規格変更信号をＰＣＩバス７２に送出す
る。この規格変更信号を非同期系間データ転送回路１０
Ａのセレクタ４２Ａのセレクト信号とする。したがっ
て、この実施例においては、セレクタ４２Ａに入力され
る送信側レジスタリセット信号は、２つとされる。例え
ば、図３の第４の送信側レジスタリセット信号３３と図
５の送信側レジスタリセット信号２９である。この実施
例のその他の構成要素は、第１実施例と同様なので、そ
れらの構成要素には、第１実施例の構成要素と同一の符
号を付してその説明を省略する。

【００６９】次に、図３、図５及び図６を参照して、こ
の実施例の動作について説明する。ＰＣＩバス７２の規
格が、図３に示すタイミングチャートに示す旧規格か
ら、図５に示すタイミングチャートに示す新規格へ変更
された場合に、上述のコントローラからＰＣＩバス７２
を介して非同期系間データ転送回路１０Ａのセレクタ４
２Ａに上述の規格変更信号が転送されて来る。この規格
変更信号を非同期系間データ転送回路１０Ａが受信する
と、非同期系間データ転送回路１０Ａは、上述した図３
に示すタイミングチャートのデータ転送の例から上述し
た図５に示すタイミングチャートのデータ転送の例のよ
うに動作する。

【００７０】このように、この実施例の構成によれば、
ＰＣＩバス７２の規格に変更があった場合には、規格変
更後の第２の送信側レジスタリセット信号２９（図４の
（ｋ），（ｋ´））を選択することとなり、規格変更前
の第４の送信側レジスタリセット信号３３（図３の
（ｍ））に相当する第４の送信側レジスタリセット信号
３３（図５の（ｍ））を選択することはなくなるから、
第１実施例において説明したように、データ送出源から
の送信側データ送出の抑止からその解除までの時間が、
規格変更後に第４の送信側レジスタリセット信号３３
（図５の（ｍ））を選択する場合に比して短くなる。結
果として、非同期系間データ転送回路１０Ａは、送信側
レジスタ１４から受信側レジスタ５４への正常なデータ
転送が常に保証されると同時に、データ転送効率は、動
作クロックの変更後に第４の送信側レジスタリセット信
号３３を選択してしまう場合のデータ転送効率ではな
く、変更した動作クロックに最適のデータ転送効率でデ
ータを転送することができる。

【００７１】◇第３実施例 図７は、この発明の第３実施例である非同期系間データ
転送回路の構成図である。この実施例の構成が、上述の
第１実施例のそれと大きく異なる点は、非同期系間デー
タ転送回路を構成する回路の論理を、構成データによっ
て設定することのできる使用時論理設定可能な論理回路
（フィールド・プログラマブル・ゲート・アレイ；ＦＰ
ＧＡ（Field Programable Gate Array）） と構成デー
タＲＯＭとで構成するようにした点である。

【００７２】すなわち、バスブリッジ回路７６Ｂは、そ
の全体がＦＰＧＡと構成データＲＯＭとで構成される。
バスブリッジ回路７６Ｂ中の、図２のＰＣＩバスインタ
フェース部７８と、ＰＣＩレジスタ８０と、ローカルバ
スインタフェース部８４と、ローカルバスレジスタ８６
とは、通常、クロックの周波数の変更前後を問わず、同
一の論理で動作するが、必要に応じてクロックの周波数
の変更で論理構成が変更される場合もある。これと同様
のことが、図２中のデータ転送部８２についても言える
が、データ転送部８２中の非同期系間データ転送回路
は、この実施例においては、図３に示すデータ転送と図
５に示すデータ転送とを行い得るように構成データによ
ってその中の論理回路を設定可能に構成されたＦＰＧＡ
９０と、ＦＰＧＡ９０内の論理回路を２つの設定状態に
設定し得る２つの構成データを各別に登録する構成デー
タＲＯＭ９２，９４と、セレクト信号により構成データ
ＲＯＭ９２，９４のいずれか一方を選択するセレクタ４
２Ｂとで構成される。

【００７３】構成データＲＯＭ９２は、図３に示すタイ
ミングチャートのデータ転送の論理をＦＰＧＡ９０に設
定し得る構成データを登録し、構成データＲＯＭ９４
は、図５に示すタイミングチャートのデータ転送の論理
をＦＰＧＡ９０に設定し得る構成データを登録する。そ
して、クロック比検出回路６６Ｂは、図３に示すタイミ
ングチャートのデータ転送における第４の送信側レジス
タリセット信号３３及び図５に示すタイミングチャート
のデータ転送における第２の送信側レジスタリセット信
号２９のうちのいずれか一方を選択するセレクト信号を
出力する。このように構成される非同期系間データ転送
回路を図７では参照番号１０Ｂで参照する。

【００７４】そして、このように構成れる非同期系間デ
ータ転送回路１０Ｂにおいて、構成データＲＯＭ９２か
ら読み出された構成データによってＦＰＧＡ９０に設定
される論理回路の送信側回路部分においては、送信側ク
ロックに応答して送信側レジスタ有効フラグが発生され
ること、この送信側レジスタ有効フラグの発生後の順次
の送信側クロックに応答して第４の送信側レジスタリセ
ット信号３３を発生する回路が動作することは、図１の
非同期系間データ転送回路１０と同様であり、また、そ
の受信側回路部分においては、送信側レジスタ有効フラ
グの発生後の順次の受信側クロックに応答して受信側レ
ジスタセット信号６３が発生されることは、図１の非同
期系間データ転送回路１０と同様である。

【００７５】また、構成データＲＯＭ９４から構成デー
タが読み出された場合には、ＦＰＧＡ９０に設定される
論理回路の送信側回路部分の動作のうち、送信側レジス
タ有効フラグの発生後の順次の送信側クロックに応答し
て第４の送信側レジスタリセット信号３３が発生される
ことに代えて、第２の送信側レジスタリセット信号２９
を発生する回路が動作することを除き、構成データＲＯ
Ｍ９２から構成データが読み出されたときと、同様の動
作をする。なお、ＰＦＧＡと構成データＲＯＭを用いて
非同期系間データ転送回路を構成することは、公知であ
る。この実施例のその他の構成要素は、第１実施例と同
様なので、それらの構成要素には、第１実施例の構成要
素と同一の符号を付してその説明を省略する。

【００７６】次に、図３、図５及び図７を参照して、こ
の実施例の動作を説明する。ＰＣＩバス７２の動作クロ
ック（送信側クロックＣＪＫＡ）が図３の（ｂ）であ
り、ローカルバス７４の動作クロック（受信側クロック
ＣＬＫＢ）が図３の（ｗ）であるデータ転送において
は、システムの電源立ち上げ時に、構成データＲＯＭ９
２が読み出される同時に、構成データＲＯＭ９２から読
み出される構成データを選択するセレクト信号がクロッ
ク比検出回路６６Ｂから出力され、ＰＦＧＡ９０の論理
は、図３に示すデータ転送を行い得る論理に設定され
る。したがって、データ送出源（図示せず）からＰＣＩ
バス７２を経て転送されて来るデータは、上述した論理
に設定されたＰＦＧＡ９０を経てローカルバス７４に転
送される。

【００７７】このデータ転送からＰＣＩバス７２の動作
クロック（送信側クロックＣＬＫＡ）を図５の（ｂ）と
し、ローカルバス７４の動作クロック（受信側クロック
ＣＬＫＢ）は図３の（ｗ）そのままとするデータ転送へ
変更されると、構成データＲＯＭ９４の読み出しが行わ
れると同時に、クロック比検出回路６６Ｂは、その変更
後のセレクト信号、すなわち、構成データＲＯＭ９４か
ら読み出された構成データを選択するセレクト信号を出
力する。このセレクト信号を非同期系間データ転送回路
１０Ｂが受け取ると、非同期系間データ転送回路１０Ｂ
は、上述した図３に示すタイミングチャートのデータ転
送から上述した図５に示すタイミングチャートのデータ
転送に切り換えられる。

【００７８】このように、この実施例によれば、ＰＣＩ
バス７２の動作クロックに変更があった場合には、動作
クロックの変更後の第２の送信側レジスタリセット信号
２９（図５の（ｋ），（ｋ´））を選択することとな
り、動作クロックの変更前の第４の送信側レジスタリセ
ット信号３３（図３の（ｍ））に相当する第４の送信側
レジスタリセット信号３３（図５の（ｍ））を選択する
ことはなくなるから、第１実施例において説明したよう
に、データ送出源からの送信側データ送出の抑止からそ
の解除までの時間が、動作クロックの変更後に第４の送
信側レジスタリセット信号３３を選択する場合に比して
短くなる。結果として、非同期系間データ転送回路１０
Ｂは、送信側レジスタ１４から受信側レジスタ５４への
正常なデータ転送が常に保証されると同時に、データ転
送効率は、動作クロックの変更後に第４の送信側レジス
タリセット信号３３を選択してしまう場合のデータ転送
効率ではなく、変更した動作クロックに最適のデータ転
送効率でデータを転送することができる。

【００７９】◇第４実施例 図８は、この発明の第４実施例である非同期系間データ
転送回路の構成図である。この実施例の構成が、上述の
第１実施例のそれと大きく異なる点は、セレクト信号の
発生を手動で行うようにした点である。すなわち、デー
タ送出源から出力されたデータをＰＣＩバス７２からロ
ーカルバス７４に転送するのに先立って、コンピュータ
システムを構成する基板上に、図１に示す各セレクト信
号と同等の各セレクト信号を出力する切り換えスイッチ
６６Ｃを設ける。この切り換えスイッチ６６Ｃから出力
されたセレクト信号をバスブリッジ回路７６Ｃ内の、図
１のセレクタ４２と同様のセレクタ４２Ｃ（図示せず）
に供給する。

【００８０】したがって、この実施例においても、第２
実施例と同様に、セレクタ４２Ｃに入力される送信側レ
ジスタリセット信号は、２つとされる。例えば、図３の
第４の送信側レジスタリセット信号３３と図５の第２の
送信側レジスタリセット信号２９である。この実施例の
その他の構成要素は、第１実施例と同様なので、それら
の構成要素には、第１実施例の構成要素と同一の符号を
付してその説明を省略する。

【００８１】次に、図３、図５及び図８を参照して、こ
の実施例の動作を説明する。ＰＣＩバス７２の動作クロ
ック（送信側クロックＣＬＫＡ）が図３の（ｂ）であ
り、ローカルバス７４の動作クロック（受信側クロック
ＣＬＫＢ）が図３の（ｗ）であるデータ転送の例から、
ＰＣＩバス７２の動作クロック（送信側クロック）を図
５の（ｂ）とし、ローカルバス７４の動作クロック（受
信側クロック）は図３の（ｗ）そのままとするデータ転
送の例へ変更される場合に、この変更後、データ転送を
行うのに先立って、切り換え回路６６Ｃは、その変更前
のセレクト信号から変更後のセレクト信号への切り換え
が行われる。すなわち、切り換え回路６６Ｃは、図５の
（ｍ）に示す第４の送信側レジスタリセット信号３３
（図３の（ｍ）に示す第４の送信側レジスタリセット信
号３３相当）を選択するセレクト信号の送出を停止して
図５の（ｋ）に示す第２の送信側レジスタリセット信号
２９を選択するセレクト信号を送出する。

【００８２】このセレクト信号を非同期系間データ転送
回路１０Ｃが受け取ると、非同期系間データ転送回路１
０Ｃは、上述した図３に示すタイミングチャートのデー
タ転送から上述した図５に示すタイミングチャートのデ
ータ転送のように動作する。

【００８３】このように、この実施例の構成によれば、
ＰＣＩバス７２の動作クロックに変更があった場合に
は、動作クロックの変更後の第２の送信側レジスタリセ
ット信号２９（図５の（ｋ），（ｋ´））を選択するこ
ととなり、動作クロックの変更前の第４の送信側レジス
タリセット信号３３（図３の（ｍ））に相当する第４の
送信側レジスタリセット信号３３（図５の（ｍ））を選
択することはなくなるから、第１実施例において説明し
たように、データ送出源からの送信側データ送出の抑止
からその解除までの時間が、動作クロックの変更後に第
４の送信側レジスタリセット信号３３を選択する場合に
比して短くなる。結果として、非同期系間データ転送回
路１０Ｃは、送信側レジスタ１４から受信側レジスタ５
４への正常なデータの転送が常に保証されると同時に、
データ転送効率は、動作クロックの変更後に第４の送信
側レジスタリセット信号３３を選択してしまう場合のデ
ータ転送効率ではなく、変更した動作クロックに最適の
データ転送効率でデータを転送することができる。

【００８４】◇第５実施例 図９は、この発明の第５実施例である非同期系間データ
転送回路の構成図である。この実施例の構成が、上述の
第１実施例のそれと大きく異なる点は、セレクト信号を
バスの動作モードから発生するようにした点である。す
なわち、データ送出源から出力されたデータをＰＣＩバ
ス７２からローカルバス７４に転送するのに先立って、
コンピュータシステムを構成するコントローラ（図示せ
ず）からＰＣＩバス７２を経てバスブリッジ回路７６Ｄ
の設定レジスタ６６Ｄに動作モードがＰＣＩバス７２の
２つの動作モードのうちのいずれの動作モードで動作す
るかを設定し、設定された動作モード対応のセレクト信
号が設定レジスタ６６Ｄから出力され、そのセレクト信
号が非同期系間データ転送回路１０Ｄ内の、図１のセレ
クタ４２に対応するセレクタ４２Ｄ（図示せず）に供給
される。

【００８５】したがって、この実施例においては、第２
実施例と同様に、セレクタ４２Ｄに入力される送信側レ
ジスタリセット信号は、２つとされる。例えば、図３の
第４の送信側レジスタリセット信号３３と図５の第２の
送信側レジスタリセット信号２９である。この実施例の
その他の構成は、第１実施例と同様なので、それらの構
成要素には、第１実施例の構成要素と同一の符号を用い
る。

【００８６】次に、図３、図５及び図９を参照して、こ
の実施例の動作を説明する。ＰＣＩバス７２の動作クロ
ック（送信側クロックＣＬＫＡ）が図３の（ｂ）であ
り、ローカルバス７４の動作クロック（受信側クロック
ＣＬＫＢ）が図３の（ｗ）であるデータ転送の例から、
ＰＣＩバス７２の動作クロック（送信側クロック）を図
５の（ａ）とし、ローカルバス７４の動作クロック（受
信側クロック）は図３の（ｗ）そのままとするデータ転
送の例へ変更される場合に、この変更後にデータ転送を
行うのに先立って、コントローラは、その変更前の動作
モードに代えて、変更後の動作モードをＰＣＩバス７
２、ＰＣＩバスインタフェース部７８を経てデータ転送
部８２内の設定レジスタ６６Ｄに設定する。

【００８７】この設定により、設定レジスタ６６Ｄは、
図３の（ｍ）に示す第４の送信側レジスタリセット信号
３３を選択するセレクト信号の送出を停止して図５の
（ｋ），（ｋ´）に示す第２の送信側レジスタリセット
信号２９を選択するセレクト信号を送出する。このセレ
クト信号を非同期系間データ転送回路１０Ｄが受け取る
と、非同期系間データ転送回路１０Ｄは、上述した図３
に示すタイミングチャートのデータ転送の例から上述し
た図５に示すタイミングチャートのデータ転送の例のよ
うに動作する。

【００８８】このように、この実施例の構成によれば、
ＰＣＩバス７２の動作クロックに変更があった場合に
は、動作クロックの変更後の第２の送信側レジスタリセ
ット信号２９（図５の（ｋ），（ｋ´））を選択するこ
ととなり、動作クロックの変更前の４の送信側レジスタ
リセット信号３３（図３の（ｍ））に相当する第４の送
信側レジスタリセット信号３３（図５の（ｍ））を選択
することはなくなるから、第１実施例において説明した
ように、データ送出源からの送信側データ送出の抑止か
らその解除までの時間が、動作クロックの変更後に第４
の送信側レジスタリセット信号３３を選択する場合に比
して短くなる。結果として、非同期系間データ転送回路
１０Ｄは、送信側レジスタ１４から受信側レジスタ５４
への正常なデータの転送が常に保証されると同時に、デ
ータ転送効率は、動作クロックの変更後に第４の送信側
レジスタリセット信号３３を選択してしまう場合のデー
タ転送効率ではなく、変更した動作クロックに最適のデ
ータ転送効率でデータを転送することができる。

【００８９】◇第６実施例 図１０は、この発明の第６実施例である非同期系間デー
タ転送回路の構成図である。この実施例の構成が、上述
の第１実施例のそれと大きく異なる点は、リセット信号
の発生自体を送信側のクロック周波数の変更に応じて制
御するようにした点である。但し、この実施例において
は、受信側のクロック周波数を変更せずに、送信側のク
ロック周波数を第１の周波数、例えば６６ＭＨzから周
波数が２分の１となる第２の周波数、例えば３３ＭＨz
へ変更する実施例であるとする。

【００９０】すなわち、第１実施例におけるフリップフ
ロップ回路１８の出力とアンド回路２８の非反転入力と
の間にアンド回路１９を、フリップフロップ回路２２の
出力とアンド回路３２の非反転入力との間にアンド回路
２３を介設し、アンド回路１９の他方の入力にクロック
比検出回路６６Ｅの第1の出力を接続する。アンド回路
２３の他方の入力にクロック比検出回路６６Ｅの第２の
出力を接続する。

【００９１】クロック比検出回路６６Ｅは、送信側のク
ロック周波数と受信側のクロック周波数との比を検出
し、検出した比に対応して許可信号又は禁止信号のいず
れか一方を検出した比に対応した第１及び第２の出力に
発生する。すなわち、クロック周波数変更前においては
許可信号が第２の出力に発生され、第１の出力には禁止
信号が発生され、また、クロック周波数変更後において
は許可信号が第１の出力に発生され、第２の出力には禁
止信号が発生される。

【００９２】そして、アンド回路２８の出力とアンド回
路３０の出力とは、オア回路４２Ｅに接続されている。
オア回路４２Ｅの出力は、送信側レジスタ有効フラグ回
路１６に接続されている。この実施例のその他の構成
は、第１実施例と同様なので、それらの構成要素には、
第１実施例の構成要素と同一の符号を用いてその説明を
省略する。したがって、この実施例における非同期系間
データ転送回路は、参照番号１０Ｅで参照する。

【００９３】次に、図３、図５及び図１０を参照して、
この実施例の動作を説明する。ＰＣＩバス７２の動作ク
ロック（送信側クロックＣＬＫＡ）が図３の（ｂ）であ
り、ローカルバス７４の動作クロック（受信側クロック
ＣＬＫＢ）が図３の（ｗ）であるデータ転送において
は、システムの電源が立ち上げア時に、クロック比検出
回路６６Ｅは、送信側クロックＣＬＫＡと受信側クロッ
クＣＬＫＢとの比を検出してその第２の出力に許可信号
を発生し、第１の出力に禁止信号を発生する。

【００９４】このような許可信号及び禁止信号が発生さ
れている状態において、フリップフロップ回路１８がセ
ットされても、アンド回路１９から信号が出力されない
が、フリップフロップ回路２２がセットされると、アン
ド回路２３からは信号が出力される。そのため、アンド
回路２８から第２の送信側レジスタリセット信号２９が
出力されないが、アンド回路32からは第４の送信側レジ
スタリセット信号３３が出力される。

【００９５】したがって、非同期系間データ転送回路１
０Ｅは、上述した図３に示すタイミングチャートのデー
タ転送の例のように動作する。

【００９６】図３に示すタイミングチャートのデータ転
送の例から、ＰＣＩバス７２の動作クロック（送信側ク
ロック）を図５の（ａ）とし、ローカルバス７４の動作
クロック（受信側クロック）は図３の（ｗ）そのままと
するデータ転送の例へ変更される場合には、クロック比
検出回路６６Ｅは、送信側クロックＣＬＫＡと受信側ク
ロックＣＬＫＢとの比を検出してその第１の出力に許可
信号を発生し、第２の出力に禁止信号を発生する。

【００９７】このような許可信号及び禁止信号が発生さ
れている状態において、フリップフロップ回路１８がセ
ットされると、アンド回路１９から信号が発生される
が、フリップフロップ回路２２がセットされても、アン
ド回路２３からは信号が発生されない。そのため、アン
ド回路２８から送信側レジスタリセット信号２９が出力
されるが、アンド回路３２からは送信側レジスタリセッ
ト信号３３は出力されない。

【００９８】したがって、非同期系間データ転送回路１
０Ｅは、上述した図５に示すタイミングチャートのデー
タ転送の例のように動作する。

【００９９】このように、この実施例の構成によれば、
ＰＣＩバス７２の動作クロックに変更があった場合に
は、動作クロックの変更後の第２の送信側レジスタリセ
ット信号２９（図５の（ｋ），（ｋ´））が送信側レジ
スタ有効フラグ回路１６に供給されることとなり、動作
クロックの変更前の第４の送信側レジスタリセット信号
３３（図３の（ｍ））に相当する第４の送信側レジスタ
リセット信号３３（図５の（ｍ））が送信側レジスタ有
効フラグ回路１６に供給されることはなくなるから、第
１実施例において説明したように、データ送出源からの
送信側データ送出の抑止からその解除までの時間が、動
作クロックの変更後に第４の送信側レジスタリセット信
号３３が送信側レジスタ有効フラグ回路１６に供給され
る場合に比して短くなる。結果として、非同期系間デー
タ転送回路１０Ｅは、送信側レジスタ１４から受信側レ
ジスタ５４への正常なデータの転送が常に保証されると
同時に、データ転送効率は、動作クロックの変更後に第
４の送信側レジスタリセット信号３３を送信側レジスタ
有効フラグ回路１６に供給してしまう場合のデータ転送
効率ではなく、変更した動作クロックに最適のデータ転
送効率でデータを転送することができる。

【０１００】以上、この発明の実施例を図面を参照して
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもそれらはこの発明
に含まれる。例えば、いずれの実施例に示す発明思想を
ローカルバス７４からＰＣＩバス７２へのデータ転送に
用いるように構成することができる。また、バスの形式
は、上述したいずれの形態においても、他のバスの形式
であってもよい。

【０１０１】これらいずれの実施の形式においても、ク
ロックは、バスを介して供給される他の形式のクロック
相当の信号、又はバスブリッジ回路若しくは非同期系間
データ転送回路内に設けられる同等の信号で代替しても
よい。また、送信側入力データは、転送単位としては、
ビット並列でも、ビット直列でもよい。また、バスを用
いない非同期系間データ転送において、本願の発明思想
を実施することも可能である。また、上述したいずれの
実施の形式においても、データの送受信を無線形式で行
うようにしてもよい。

【０１０２】

【発明の効果】以上説明したようにこの発明によれば、
送信側の動作クロックに変更があった場合に、その変更
前のリセット信号を選択するのではなく、変更後の動作
クロックに対応したリセット信号を選択するから、デー
タ送出源からの送信側データ送出の抑止からその解除ま
での時間が、動作クロックの変更前のリセット信号に相
当するリセット信号を選択する場合に比して短くなる。
したがって、非同期系間データ転送回路は、送信側から
受信側への正常なデータの転送が常に保証されると同時
に、データ転送効率は、動作クロックの変更前のリセッ
ト信号に相当するリセット信号を選択してしまう場合の
データ転送効率ではなく、変更した動作クロックに最適
のデータ転送効率でデータを転送することができる。

【図面の簡単な説明】

【図１】この発明の第１実施例である非同期系間データ
転送回路の構成図である。

【図２】同非同期系間データ転送回路を有して構成され
るコンピュータシステムのバスブリッジ回路の概略構成
図である。

【図３】送受信のクロック周波数比が予め決められた値
である場合の同非同期系間データ転送回路の動作タイミ
ングチャートである。

【図４】図３に示す動作タイミングチャートにおける送
信側クロックの周波数を２分の１にした場合の同非同期
系間データ転送回路の動作タイミングチャートである。

【図５】図４の動作タイミングにおいて、図４とは異な
る送信側レジスタリセット信号の選択を示す動作タイミ
ングチャートである。

【図６】この発明の第２実施例である非同期系間データ
転送回路の構成図である。

【図７】この発明の第３実施例である非同期系間データ
転送回路の構成図である。

【図８】この発明の第４実施例である非同期系間データ
転送回路の構成図である。

【図９】この発明の第５実施例である非同期系間データ
転送回路の構成図である。

【図１０】この発明の第５実施例である非同期系間デー
タ転送回路の構成図である。

【図１１】従来の１つの形式の非同期系間データ転送回
路の構成図である。

【図１２】従来の他の形式の非同期系間データ転送回路
の構成図である。

【符号の説明】

１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ 非同期系
間データ転送回路 １４ 送信側レジスタ（データ保持回路） １６ 送信側レジスタ有効フラグ回路（第１の回
路） １８〜２２，３４〜３８，５６，５８ フリップフ
ロップ回路（リセツト信号発生回路の一部） １９，２３，２６〜３２，４０，４２Ａ アンド回
路（リセツト信号発生回路の残部） ４２，４２Ｂ セレクタ（選択回路） ６６，６６Ｂ クロック比検出回路（選択信号出力
回路） ６６Ｃ 切り換えスイッチ（選択信号出力回路） ６６Ｄ 設定レジスタ（選択信号出力回路） ７２ ＰＣＩバス等（データ送信装置） ７４ ローカルバス等（データ受信装置）

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/20 - 13/378 G06F 13/38 - 13/42

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 第１のタイミングで送信動作するデータ
   送信装置と該第１のタイミングと異なる第２のタイミン
   グで受信動作するデータ受信装置との間に介挿され、前
   記データ送信装置から前記データ受信装置へデータを転
   送単位ごとに転送する非同期系間データ転送回路であっ
   て、 前記データ送信装置から入力されたデータを前記第１の
   タイミングで一時保持する第１のデータ保持回路と、 前記第１のデータ保持回路におけるデータの保持に応じ
   てデータ保持有効信号を出力するとともに、該データ保
   持有効信号を前記データ送信装置へ供給して次のデータ
   の転送を抑止し、リセット信号が供給されたとき前記デ
   ータ保持有効信号の出力を停止する第１の回路と、 前記データ保持有効信号を所定回数の前記第２のタイミ
   ング分だけ遅延した信号によって、前記第１のデータ保
   持回路に保持されているデータを受信し保持して前記デ
   ータ受信装置へ出力する第２のデータ保持回路と、 前記第１の回路からのデータ保持有効信号を所定回数の
   前記第１のタイミングの発生ごと、又はそれぞれ所定の
   回数の前記第２のタイミングと前記第１のタイミングと
   の発生ごとに順次遅延して保持し、該各データ保持有効
   信号の保持に対応して複数のリセット信号候補を発生す
   るとともに、前記第１のタイミングと第２のタイミング
   との周波数比に基づく選択用情報に応じて前記複数のリ
   セット信号候補から択一的に選択して前記リセット信号
   として前記第１の回路へ供給するリセット信号発生回路
   とを備え、 前記リセット信号の供給により、前記第１の回路からの
   前記データ保持有効信号の出力が停止したとき、前記デ
   ータ送信装置に対するデータ転送の抑止を解除して、次
   のデータを前記データ送信装置から前記第１のデータ保
   持回路へ転送させることを特徴とする非同期系間データ
   転送回路。
2. 【請求項２】 前記リセット信号発生回路が、前記第１
   の回路からのデータ保持有効信号を所定回数の前記第１
   のタイミングの発生ごと、又はそれぞれ所定の回数の前
   記第２のタイミングと前記第１のタイミングとの発生ご
   とに順次遅延して保持し、該各データ保持有効信号の保
   持に対応して複数のリセット信号候補を発生するリセッ
   ト信号候補発生回路と、前記第１のタイミングと第２の
   タイミングとの周波数比に対応する選択用情報に応じて
   前記複数のリセット信号候補から択一的に選択して前記
   リセット信号として前記第１の回路へ供給する選択回路
   とからなることを特徴とする請求項１記載の非同期系間
   データ転送回路。
3. 【請求項３】 前記リセット信号発生回路が、前記第１
   の回路からのデータ保持有効信号を所定回数の前記第１
   のタイミングの発生ごと、又はそれぞれ所定の回数の前
   記第２のタイミングと前記第１のタイミングとの発生ご
   とに順次遅延して保持し、該各データ保持有効信号の保
   持に対応して複数のリセット信号候補を発生するリセッ
   ト信号候補発生回路と、前記第１のタイミングと第２の
   タイミングとの周波数比に対応する選択用情報に応じて
   前記複数のリセット信号候補のいずれかを前記リセット
   信号として前記第１の回路へ出力可能にする、前記複数
   のリセット信号候補に対応して設けられたゲート回路と
   からなることを特徴とする請求項１記載の非同期系間デ
   ータ転送回路。
4. 【請求項４】 前記選択用情報が、前記第１のタイミン
   グと第２のタイミングとの周波数の比を検出して、該検
   出された比に対応して出力された信号であることを特徴
   とする請求項１乃至３のいずれか一に記載の非同期系間
   データ転送回路。
5. 【請求項５】 前記非同期系間データ転送回路が、固定
   の論理回路で構成されていることを特徴とする請求項１
   乃至４のいずれか一に記載の非同期系間データ転送回
   路。
6. 【請求項６】 前記非同期系間データ転送回路が、構成
   データを格納する構成データ格納手段と、該構成データ
   格納手段から読み出された構成データ対応の論理を設定
   可能な回路とで構成されていることを特徴とする請求項
   １乃至４のいずれか一に記載の非同期系間データ転送回
   路。
7. 【請求項７】 第１のタイミングで送信動作するデータ
   送信装置から、前記第１のタイミングと異なる第２のタ
   イミングで受信動作するデータ受信装置へデータを転送
   単位ごとに転送する際に、 前記データ送信装置から入力されたデータを前記第１の
   タイミングで第１のデータ保持回路に一時保持し、 前記第１のデータ保持回路におけるデータの保持に応じ
   て第１の回路からデータ保持有効信号を出力するととも
   に、該データ保持有効信号を前記データ送信装置へ供給
   して次のデータの転送を抑止し、 前記データ保持有効信号を所定回数の前記第２のタイミ
   ング分だけ遅延した信号に応じて、前記第１のデータ保
   持回路に保持されているデータを第２のデータ保持回路
   に受信し保持して前記データ受信装置へ出力し、 リセット信号発生回路において、前記第１の回路からの
   データ保持有効信号を所定回数の前記第１のタイミング
   の発生ごと、又はそれぞれ所定の回数の前記第２のタイ
   ミングと前記第１のタイミングとの発生ごとに順次遅延
   して保持し、該各データ保持有効信号の保持に対応して
   複数のリセット信号候補を発生するとともに、前記第１
   のタイミングと第２のタイミングとの周波数比に基づく
   選択用情報に応じて前記複数のリセット信号候補から択
   一的に選択してリセット信号として前記第１の回路へ供
   給し、 前記リセット信号の供給により、前記第１の回路からの
   前記データ保持有効信号の出力が停止したことによっ
   て、前記データ送信装置に対するデータ転送の抑止を解
   除して、次のデータを前記データ送信装置から前記第１
   のデータ保持回路へ転送させることを特徴とする非同期
   系間データ転送方法。