JP3522051B2 - Ｎビットパラレル信号セル転送方法とその装置 - Google Patents
Ｎビットパラレル信号セル転送方法とその装置Info
- Publication number
- JP3522051B2 JP3522051B2 JP17465096A JP17465096A JP3522051B2 JP 3522051 B2 JP3522051 B2 JP 3522051B2 JP 17465096 A JP17465096 A JP 17465096A JP 17465096 A JP17465096 A JP 17465096A JP 3522051 B2 JP3522051 B2 JP 3522051B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- signal
- sar
- atm
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、非同期転送モー
ド、Asynchronous Transfer Mode: 以下ＡＴＭという、
の通信方式におけるパラレル信号をセルに組立、分解し
て転送するパラレル信号セル転送方式に関し、特に８ビ
ット以外のＮビットパラレルの固定ビットレート（Cons
tant Bit Rate ：ＣＢＲ）信号を、ＩＴＵ（旧ＣＣＩＴ
Ｔ）勧告に基づいてＡＴＭアダプテーション・レイヤ
（ATM Adaptation Layer：ＡＡＬ）のタイプ１のＡＴＭ
セルに組立、分解して転送するパラレル信号セル転送方
式に関する。
ド、Asynchronous Transfer Mode: 以下ＡＴＭという、
の通信方式におけるパラレル信号をセルに組立、分解し
て転送するパラレル信号セル転送方式に関し、特に８ビ
ット以外のＮビットパラレルの固定ビットレート（Cons
tant Bit Rate ：ＣＢＲ）信号を、ＩＴＵ（旧ＣＣＩＴ
Ｔ）勧告に基づいてＡＴＭアダプテーション・レイヤ
（ATM Adaptation Layer：ＡＡＬ）のタイプ１のＡＴＭ
セルに組立、分解して転送するパラレル信号セル転送方
式に関する。
【０００２】
【従来の技術】上述のＩＴＵ勧告に基づくプロトコルタ
イプのＡＡＬタイプ１は、従来の音声通信や専用線サー
ビスなどのＣＢＲ信号のサービスを想定したアダプテー
ション・レイヤ・プロトコルで、そのフォーマットは、
図２に示すように、５オクテットのＡＴＭセルヘッダ３
と、１ビットのＣＳＩ（Convergence Sublayer Indicat
or）６ならびにＡＴＭセルのシーケンスカウンタ（Sequ
ence Counter）であるＳＣ，誤り制御用の（Cycric Red
andancy Check ）ＣＲＣおよび（Parity）Ｐを含む１オ
クテットのＳＡＲ−ＰＤＵ（Segmentation And Reassem
bly −Protocol Data Unit）ヘッダ４と、４７オクテッ
トのＳＡＲ−ＰＤＵペイロード５とからなる合計５３オ
クテットで構成される。
イプのＡＡＬタイプ１は、従来の音声通信や専用線サー
ビスなどのＣＢＲ信号のサービスを想定したアダプテー
ション・レイヤ・プロトコルで、そのフォーマットは、
図２に示すように、５オクテットのＡＴＭセルヘッダ３
と、１ビットのＣＳＩ（Convergence Sublayer Indicat
or）６ならびにＡＴＭセルのシーケンスカウンタ（Sequ
ence Counter）であるＳＣ，誤り制御用の（Cycric Red
andancy Check ）ＣＲＣおよび（Parity）Ｐを含む１オ
クテットのＳＡＲ−ＰＤＵ（Segmentation And Reassem
bly −Protocol Data Unit）ヘッダ４と、４７オクテッ
トのＳＡＲ−ＰＤＵペイロード５とからなる合計５３オ
クテットで構成される。
【０００３】従来、ＡＡＬタイプ１のＣＢＲ信号のセル
転送方式は、上述の理由で、８ビットのバイト構造のデ
ータ転送を対象としていた。従って、バイト構造でない
８ビット以外のＮビットパラレル信号をＡＡＬタイプ１
のＡＴＭセルとして転送する場合は、バイト構造のデー
タとなるように、送信側でＮビットパラレル信号に余剰
ビットを付加してＡＴＭセルを構成して転送していた。
また、信号中にフレーム情報を含む場合には、フレーム
先頭をペイロード先頭に合わせるための余剰ビットに追
加して、フレーム先頭の入っているセルを示すための余
剰ビットが付加されていた。
転送方式は、上述の理由で、８ビットのバイト構造のデ
ータ転送を対象としていた。従って、バイト構造でない
８ビット以外のＮビットパラレル信号をＡＡＬタイプ１
のＡＴＭセルとして転送する場合は、バイト構造のデー
タとなるように、送信側でＮビットパラレル信号に余剰
ビットを付加してＡＴＭセルを構成して転送していた。
また、信号中にフレーム情報を含む場合には、フレーム
先頭をペイロード先頭に合わせるための余剰ビットに追
加して、フレーム先頭の入っているセルを示すための余
剰ビットが付加されていた。
【０００４】このＡＴＭセルを受信した受信側では、受
信したＡＴＭセルをバイト構造のデータとしたのち、付
加された余剰ビットを除去して元のＮビットパラレル信
号に復元していた。
信したＡＴＭセルをバイト構造のデータとしたのち、付
加された余剰ビットを除去して元のＮビットパラレル信
号に復元していた。
【０００５】例えば、１０ビットパラレルのデータ信号
をセル化して転送する場合は、１０ビットのデータに６
ビットの余剰ビットを付加して１６ビット、すなわち、
２バイトのデータに変換し、さらに、４７バイトのＳＡ
Ｒ−ＰＤＵペイロードの最終バイトに１バイト分の余剰
ビットを配置するなどの手段を用いて転送し、受信側で
はこれらの余剰ビットを除去して１０ビットパラレルの
データ信号を復元していた。
をセル化して転送する場合は、１０ビットのデータに６
ビットの余剰ビットを付加して１６ビット、すなわち、
２バイトのデータに変換し、さらに、４７バイトのＳＡ
Ｒ−ＰＤＵペイロードの最終バイトに１バイト分の余剰
ビットを配置するなどの手段を用いて転送し、受信側で
はこれらの余剰ビットを除去して１０ビットパラレルの
データ信号を復元していた。
【０００６】
【発明が解決しようとする課題】上述のように従来のＡ
ＡＬタイプ１のＣＢＲセル転送方式は、ＡＴＭセル化す
る信号に余剰ビットを二重に付加するので、データ信号
のセルアセンブリ／リアセンブリ回路の構成が複雑にな
り、しかも、例えば前述の１０ビットパラレル信号のセ
ル転送では、転送ビットに対して余剰ビットの割合が１
４６／３７６、すなわち、約３９％となり、転送効率が
悪くなるという欠点があった。
ＡＬタイプ１のＣＢＲセル転送方式は、ＡＴＭセル化す
る信号に余剰ビットを二重に付加するので、データ信号
のセルアセンブリ／リアセンブリ回路の構成が複雑にな
り、しかも、例えば前述の１０ビットパラレル信号のセ
ル転送では、転送ビットに対して余剰ビットの割合が１
４６／３７６、すなわち、約３９％となり、転送効率が
悪くなるという欠点があった。
【０００７】本発明の目的は、上述の欠点を解消し、８
ビット以外のＮビットパラレルＣＢＲ信号のセル転送に
おいて、セルアセンブリ回路およびセルリアセンブリ回
路の構成を簡易にし、しかも、転送効率を高めるＮビッ
トパラレル信号セル転送方式を提供することにある。
ビット以外のＮビットパラレルＣＢＲ信号のセル転送に
おいて、セルアセンブリ回路およびセルリアセンブリ回
路の構成を簡易にし、しかも、転送効率を高めるＮビッ
トパラレル信号セル転送方式を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＮビットパラレ
ル信号セル転送方法は、上記目的を達成するために、入
力されたＮビットパラレルのＣＢＲ信号をＡＡＬタイプ
１のセルフォーマットに従ってＡＴＭセルヘッダ、ＳＡ
Ｒ−ＰＤＵヘッダおよびＳＡＲ−ＰＤＵペイロードから
なるＡＴＭセルにセルアセンブリし、ＳＡＲ−ＰＤＵペ
イロードの先頭が入力信号のＮビットの境界と一致する
ＡＴＭセルを検出し、ＳＡＲ−ＰＤＵペイロードの先頭
と入力信号のＮビットの境界との一致の検出されたこと
を示す情報を該当のＡＴＭセルによって転送し、転送さ
れたＡＴＭセルをＮビットパラレルのＣＢＲ信号にセル
リアセンブリして出力する。
ル信号セル転送方法は、上記目的を達成するために、入
力されたＮビットパラレルのＣＢＲ信号をＡＡＬタイプ
１のセルフォーマットに従ってＡＴＭセルヘッダ、ＳＡ
Ｒ−ＰＤＵヘッダおよびＳＡＲ−ＰＤＵペイロードから
なるＡＴＭセルにセルアセンブリし、ＳＡＲ−ＰＤＵペ
イロードの先頭が入力信号のＮビットの境界と一致する
ＡＴＭセルを検出し、ＳＡＲ−ＰＤＵペイロードの先頭
と入力信号のＮビットの境界との一致の検出されたこと
を示す情報を該当のＡＴＭセルによって転送し、転送さ
れたＡＴＭセルをＮビットパラレルのＣＢＲ信号にセル
リアセンブリして出力する。
【０００９】また、この方法でＡＡＬタイプ１セルフォ
ーマットに従ってセルアセンブリするとき、バイト構造
とするための余剰ビットを付加することなくセルアセン
ブリし、Ｎビット信号の境界情報を転送するのにＣＳＩ
ビットを用いることが望ましい。
ーマットに従ってセルアセンブリするとき、バイト構造
とするための余剰ビットを付加することなくセルアセン
ブリし、Ｎビット信号の境界情報を転送するのにＣＳＩ
ビットを用いることが望ましい。
【００１０】さらに、入力されるＮビットパラレル信号
中にフレーム情報を含むときは、ＡＴＭセルにフレーム
を納めるための余剰ビットを付加せずにＡＡＬタイプ１
のセルフォーマットに従ってセルアセンブリすることが
望ましい。
中にフレーム情報を含むときは、ＡＴＭセルにフレーム
を納めるための余剰ビットを付加せずにＡＡＬタイプ１
のセルフォーマットに従ってセルアセンブリすることが
望ましい。
【００１１】本発明のＮビットパラレル信号セル転送装
置は、入力されたＮビットパラレル信号をＡＡＬタイプ
１のセルフォーマットに従って、ＡＴＭセルヘッダ、Ｓ
ＡＲ−ＰＤＵヘッダおよびＳＡＲ−ＰＤＵペイロードか
らなるＡＴＭセルにセルアセンブリするセルアセンブリ
手段と、セルアセンブリされたＳＡＲ−ＰＤＵペイロー
ドの先頭が入力信号のＮビットの境界と一致するＡＴＭ
セルを検出して信号境界情報を生成する信号境界情報生
成手段と、生成された信号境界情報を該当のＡＴＭセル
により転送する信号境界情報転送手段と、転送されたＡ
ＴＭセルをＮビットパラレル信号にリアセンブリして出
力するリアセンブリ手段とを有する。
置は、入力されたＮビットパラレル信号をＡＡＬタイプ
１のセルフォーマットに従って、ＡＴＭセルヘッダ、Ｓ
ＡＲ−ＰＤＵヘッダおよびＳＡＲ−ＰＤＵペイロードか
らなるＡＴＭセルにセルアセンブリするセルアセンブリ
手段と、セルアセンブリされたＳＡＲ−ＰＤＵペイロー
ドの先頭が入力信号のＮビットの境界と一致するＡＴＭ
セルを検出して信号境界情報を生成する信号境界情報生
成手段と、生成された信号境界情報を該当のＡＴＭセル
により転送する信号境界情報転送手段と、転送されたＡ
ＴＭセルをＮビットパラレル信号にリアセンブリして出
力するリアセンブリ手段とを有する。
【００１２】また、上述のＮビットパラレル信号セル転
送装置は、望ましくは、セルアセンブリ回路とセルリア
センブリ回路、すなわち、ＮビットパラレルのＣＢＲ信
号を８ビットパラレルに変換し、ＳＡＰ−ＰＤＵペイロ
ードを作成するデータパラレル変換部と、入力されたＮ
ビットパラレル信号の境界がＳＡＲ−ＰＤＵペイロード
先頭と一致するセルを検出してそのことを示すパルスを
生成するＭセルカウンタと、Ｎビット境界とＳＡＲ−Ｐ
ＤＵペイロード先頭との一致したセルを示すパルスを受
信したときは、ＳＡＲ−ＰＤＵヘッダのＣＳＩビットを
「１」とし、パルスを受信しないときは、ＳＡＲ−ＰＤ
ＵヘッダのＣＳＩビットを「０」として、ＳＡＲ−ＰＤ
Ｕヘッダを生成するＳＡＲ−ＰＤＵヘッダ生成部と、送
出するＡＴＭセルのセルヘッダを生成するＡＴＭセルヘ
ッダ生成部と、生成されたＳＡＲ−ＰＤＵヘッダ、ＡＴ
ＭセルヘッダおよびＳＡＲ−ＰＤＵペイロードを多重化
してＡＴＭセルを生成する多重部とを含むセルアセンブ
リ回路と、入力されたＡＴＭセルを、ＳＡＲ−ＰＤＵペ
イロードとＳＡＲ−ＰＤＵヘッダとに分離する分離部
と、信号のＮビット境界とＳＡＲ−ＰＤＵペイロード先
頭の一致したセルを示すパルスを生成するＭカウンタ
と、この一致を示すパルスと分離されたＳＡＲ−ＰＤＵ
ヘッダのＣＳＩビットとにより、Ｎビットパラレル信号
のフレーム同期を行う同期検出部と、ＳＡＲ−ＰＤＵペ
イロードのデータをＮビットのパラレル信号に変換する
パラレル変換部とを含むセルリアセンブリ回路とを有す
る。
送装置は、望ましくは、セルアセンブリ回路とセルリア
センブリ回路、すなわち、ＮビットパラレルのＣＢＲ信
号を８ビットパラレルに変換し、ＳＡＰ−ＰＤＵペイロ
ードを作成するデータパラレル変換部と、入力されたＮ
ビットパラレル信号の境界がＳＡＲ−ＰＤＵペイロード
先頭と一致するセルを検出してそのことを示すパルスを
生成するＭセルカウンタと、Ｎビット境界とＳＡＲ−Ｐ
ＤＵペイロード先頭との一致したセルを示すパルスを受
信したときは、ＳＡＲ−ＰＤＵヘッダのＣＳＩビットを
「１」とし、パルスを受信しないときは、ＳＡＲ−ＰＤ
ＵヘッダのＣＳＩビットを「０」として、ＳＡＲ−ＰＤ
Ｕヘッダを生成するＳＡＲ−ＰＤＵヘッダ生成部と、送
出するＡＴＭセルのセルヘッダを生成するＡＴＭセルヘ
ッダ生成部と、生成されたＳＡＲ−ＰＤＵヘッダ、ＡＴ
ＭセルヘッダおよびＳＡＲ−ＰＤＵペイロードを多重化
してＡＴＭセルを生成する多重部とを含むセルアセンブ
リ回路と、入力されたＡＴＭセルを、ＳＡＲ−ＰＤＵペ
イロードとＳＡＲ−ＰＤＵヘッダとに分離する分離部
と、信号のＮビット境界とＳＡＲ−ＰＤＵペイロード先
頭の一致したセルを示すパルスを生成するＭカウンタ
と、この一致を示すパルスと分離されたＳＡＲ−ＰＤＵ
ヘッダのＣＳＩビットとにより、Ｎビットパラレル信号
のフレーム同期を行う同期検出部と、ＳＡＲ−ＰＤＵペ
イロードのデータをＮビットのパラレル信号に変換する
パラレル変換部とを含むセルリアセンブリ回路とを有す
る。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１は本発明のパラレル信号セル転送方式
の１実施例のセルアセンブリ／リアセンブリの概要を示
す図、図２はＡＡＬタイプ１セルフォーマットを示す
図、図３はセルアセンブリ部の構成例を示すブロック
図、図４はセルリアセンブリ部の構成例を示すブロック
図である。
の１実施例のセルアセンブリ／リアセンブリの概要を示
す図、図２はＡＡＬタイプ１セルフォーマットを示す
図、図３はセルアセンブリ部の構成例を示すブロック
図、図４はセルリアセンブリ部の構成例を示すブロック
図である。
【００１５】図１において、転送するＮビットパラレル
信号１をＡＴＭセル２にアセンブルする時は、矢印Ａで
示すように、Ｎビットパラレル信号１に余剰ビットを追
加することなく８ビット幅に分解して、ＳＡＲ−ＰＤＵ
ペイロード５に格納する。このとき、ペイロードの先頭
がＮビットパラレル信号１のＮビット境界と一致するセ
ルの場合には、ＣＳＩビット６に”１”を、一致しない
セルの場合には、ＣＳＩビット６に”０”をそれぞれ挿
入する。ＳＡＲ−ＰＤＵペイロード５の先頭がＮビット
パラレル信号１のＮビット境界と一致するセルは、ＳＡ
Ｒ−ＰＤＵペイロード５が４７×８ビットであるため、
最初のセルおよび最初のセルから（Ｎと８との最小公倍
数）／８＝Ｍセル毎に表れる。
信号１をＡＴＭセル２にアセンブルする時は、矢印Ａで
示すように、Ｎビットパラレル信号１に余剰ビットを追
加することなく８ビット幅に分解して、ＳＡＲ−ＰＤＵ
ペイロード５に格納する。このとき、ペイロードの先頭
がＮビットパラレル信号１のＮビット境界と一致するセ
ルの場合には、ＣＳＩビット６に”１”を、一致しない
セルの場合には、ＣＳＩビット６に”０”をそれぞれ挿
入する。ＳＡＲ−ＰＤＵペイロード５の先頭がＮビット
パラレル信号１のＮビット境界と一致するセルは、ＳＡ
Ｒ−ＰＤＵペイロード５が４７×８ビットであるため、
最初のセルおよび最初のセルから（Ｎと８との最小公倍
数）／８＝Ｍセル毎に表れる。
【００１６】ＡＴＭセル２をＮビットパラレル信号１に
リアセンブルする時は、矢印Ｂで示すように、ＳＡＲ−
ＰＤＵヘッダ４のＣＳＩビット６からパラレル信号１の
Ｎビット境界を検出して、そのＮビット境界によりＳＡ
Ｒ−ＰＤＵペイロード５をＮビット幅のパラレル信号１
に組み立てる。
リアセンブルする時は、矢印Ｂで示すように、ＳＡＲ−
ＰＤＵヘッダ４のＣＳＩビット６からパラレル信号１の
Ｎビット境界を検出して、そのＮビット境界によりＳＡ
Ｒ−ＰＤＵペイロード５をＮビット幅のパラレル信号１
に組み立てる。
【００１７】図３に示す本発明の１実施例のセルアセン
ブリ部３０は、データパラレル変換部３１、Ｍセルカウ
ンタ３２、ＳＡＲ−ＰＤＵヘッダ生成部３３、ＡＴＭヘ
ッダ生成部３４および多重部３５を有する。
ブリ部３０は、データパラレル変換部３１、Ｍセルカウ
ンタ３２、ＳＡＲ−ＰＤＵヘッダ生成部３３、ＡＴＭヘ
ッダ生成部３４および多重部３５を有する。
【００１８】データパラレル変換部３１は、ＮビットＣ
ＢＲパラレル信号１を８ビットパラレル信号に変換して
ＳＡＲ−ＰＤＵペイロード５を生成する。Ｍセルカウン
タ３２は、ＳＡＲ−ＰＤＵペイロード５の先頭とＮビッ
トＣＢＲパラレル信号１の境界とが一致するセル、すな
わち、最初のセルからセル数をカウントして、Ｍ番目の
セル（ただしＭは（Ｎと８の最小公倍数）／８に等し
い）毎に境界情報をＳＡＲ−ＰＤＵヘッダ生成部３３に
送出する。ＳＡＲ−ＰＤＵヘッダ生成部３３は、最初か
らＭ番目ごとの各セル、すなわち、Ｎビット境界がペイ
ロードの先頭と一致するセル、の場合には、ＳＡＲ−Ｐ
ＤＵペイロード５のＣＳＩビット６に「１」を、Ｎビッ
ト境界がペイロードの先頭と一致しないＭ番目ごと以外
のセルの場合には、ＣＳＩビット６に「０」を、それぞ
れ挿入してＳＡＲ−ＰＤＵヘッダ４を生成する。多重部
３５は、ＳＡＲ−ＰＤＵヘッダ４およびＳＡＲ−ＰＤＵ
ペイロード５のデータと、ＡＴＭヘッダ生成部３４によ
り生成されたＡＴＭヘッダ３のデータとによりＡＴＭセ
ル２を生成する。
ＢＲパラレル信号１を８ビットパラレル信号に変換して
ＳＡＲ−ＰＤＵペイロード５を生成する。Ｍセルカウン
タ３２は、ＳＡＲ−ＰＤＵペイロード５の先頭とＮビッ
トＣＢＲパラレル信号１の境界とが一致するセル、すな
わち、最初のセルからセル数をカウントして、Ｍ番目の
セル（ただしＭは（Ｎと８の最小公倍数）／８に等し
い）毎に境界情報をＳＡＲ−ＰＤＵヘッダ生成部３３に
送出する。ＳＡＲ−ＰＤＵヘッダ生成部３３は、最初か
らＭ番目ごとの各セル、すなわち、Ｎビット境界がペイ
ロードの先頭と一致するセル、の場合には、ＳＡＲ−Ｐ
ＤＵペイロード５のＣＳＩビット６に「１」を、Ｎビッ
ト境界がペイロードの先頭と一致しないＭ番目ごと以外
のセルの場合には、ＣＳＩビット６に「０」を、それぞ
れ挿入してＳＡＲ−ＰＤＵヘッダ４を生成する。多重部
３５は、ＳＡＲ−ＰＤＵヘッダ４およびＳＡＲ−ＰＤＵ
ペイロード５のデータと、ＡＴＭヘッダ生成部３４によ
り生成されたＡＴＭヘッダ３のデータとによりＡＴＭセ
ル２を生成する。
【００１９】本発明の１実施例のセルリアセンブリ部４
０は、図４に示すように、分離部４１、Ｍセルカウンタ
４２、ＣＳＩビット検出部４３およびデータパラレル変
換部４４を有する。
０は、図４に示すように、分離部４１、Ｍセルカウンタ
４２、ＣＳＩビット検出部４３およびデータパラレル変
換部４４を有する。
【００２０】分離部４１は、受信したＡＴＭセル２をＳ
ＡＲ−ＰＤＵペイロード５とＳＡＲ−ＰＤＵヘッダ４と
に分離する。ＣＳＩビット検出部４３は、ＳＡＲ−ＰＤ
Ｕヘッダ４のＣＳＩビット６により、パラレル信号のＮ
ビット境界を検出する。Ｍセルカウンタ４２は、受信し
たＡＴＭセル２をカウントして、最初のセルおよびＭ番
目ごとのセルを信号のＮビット境界とＳＡＲ−ＰＤＵペ
イロードの先頭との一致したセルとして検出する。デー
タパラレル変換部４４は、Ｍセルカウンタ４２とＣＳＩ
ビット検出部４３の出力するＮビット境界情報により、
フレーム同期を行い、分離部４１が分離して出力したＳ
ＡＲ−ＰＤＵペイロードデータをＮビットのパラレルＣ
ＢＲ信号にリアセンブルする。
ＡＲ−ＰＤＵペイロード５とＳＡＲ−ＰＤＵヘッダ４と
に分離する。ＣＳＩビット検出部４３は、ＳＡＲ−ＰＤ
Ｕヘッダ４のＣＳＩビット６により、パラレル信号のＮ
ビット境界を検出する。Ｍセルカウンタ４２は、受信し
たＡＴＭセル２をカウントして、最初のセルおよびＭ番
目ごとのセルを信号のＮビット境界とＳＡＲ−ＰＤＵペ
イロードの先頭との一致したセルとして検出する。デー
タパラレル変換部４４は、Ｍセルカウンタ４２とＣＳＩ
ビット検出部４３の出力するＮビット境界情報により、
フレーム同期を行い、分離部４１が分離して出力したＳ
ＡＲ−ＰＤＵペイロードデータをＮビットのパラレルＣ
ＢＲ信号にリアセンブルする。
【００２１】すなわち、本実施例のパラレル信号セル転
送方式は、セルアセンブリ部３０において、入力された
８ビット以外のＮビットのパラレル信号に余剰ビットを
付加することなく、そのまま８ビット幅に分解してＳＡ
Ｒ−ＰＤＵペイロードとしてセルアセンブリし、ペイロ
ードの先頭とＮビットパラレル信号１の境界との一致情
報をＣＳＩビットを「１」として転送し、セルリアセン
ブリ部４０において、ＣＳＩビットが「１」のセルとパ
ラレル信号のＮビット境界との情報により、フレーム同
期を行なってセルリアセンブリしてＮビットパラレルＣ
ＢＲ信号が復元できるので、Ｎが８以外の場合に、バイ
ト構成とするための余剰ビットの付加、削除の必要がな
くなる。また、信号中にフレーム情報を含む場合には、
フレーム先頭の入っているセルを示すための情報付加も
不要になるので、回路構成をさらに簡易化するととも
に、データ転送の効率を一層高めることができる。
送方式は、セルアセンブリ部３０において、入力された
８ビット以外のＮビットのパラレル信号に余剰ビットを
付加することなく、そのまま８ビット幅に分解してＳＡ
Ｒ−ＰＤＵペイロードとしてセルアセンブリし、ペイロ
ードの先頭とＮビットパラレル信号１の境界との一致情
報をＣＳＩビットを「１」として転送し、セルリアセン
ブリ部４０において、ＣＳＩビットが「１」のセルとパ
ラレル信号のＮビット境界との情報により、フレーム同
期を行なってセルリアセンブリしてＮビットパラレルＣ
ＢＲ信号が復元できるので、Ｎが８以外の場合に、バイ
ト構成とするための余剰ビットの付加、削除の必要がな
くなる。また、信号中にフレーム情報を含む場合には、
フレーム先頭の入っているセルを示すための情報付加も
不要になるので、回路構成をさらに簡易化するととも
に、データ転送の効率を一層高めることができる。
【００２２】
【発明の効果】以上説明したように本発明は、入力した
ＮビットパラレルＣＢＲ信号をＡＡＬタイプ１のセルフ
ォーマットに従ってセルアセンブリし、入力信号のＮビ
ット境界情報をＣＳＩビットに挿入して転送することに
より、入力信号の構造がバイト構造でない場合の余剰ビ
ット付加の手順を不要にして、セルアセンブリ／リアセ
ンブリ回路の構成を簡易化できる効果がある。
ＮビットパラレルＣＢＲ信号をＡＡＬタイプ１のセルフ
ォーマットに従ってセルアセンブリし、入力信号のＮビ
ット境界情報をＣＳＩビットに挿入して転送することに
より、入力信号の構造がバイト構造でない場合の余剰ビ
ット付加の手順を不要にして、セルアセンブリ／リアセ
ンブリ回路の構成を簡易化できる効果がある。
【００２３】また、バイト構成とするため、およびフレ
ーム情報のための余剰ビット付加の手順が不要なので、
ＳＡＲ−ＰＤＵペイロードには入力信号のデータのみを
配置すればよく、データの転送効率を向上することがで
きる効果がある。
ーム情報のための余剰ビット付加の手順が不要なので、
ＳＡＲ−ＰＤＵペイロードには入力信号のデータのみを
配置すればよく、データの転送効率を向上することがで
きる効果がある。
【図１】本発明の１実施例のセルアセンブリ／リアセン
ブリの概要を示す図である。
ブリの概要を示す図である。
【図２】図１の実施例のＡＡＬタイプ１のセルフォーマ
ットを示す図である。
ットを示す図である。
【図３】本発明のセルアセンブリ部の構成例を示すブロ
ック図である。
ック図である。
【図４】本発明のセルリアセンブリ部の構成例を示すブ
ロック図である。
ロック図である。
１ ＮビットパラレルＣＢＲ信号
２ ＡＴＭセル
３ ＡＴＭセルヘッダ
４ ＳＡＲ−ＰＤＵヘッダ
５ ＳＡＲ−ＰＤＵペイロード
６ ＣＳＩビット
３０ セルアセンブリ部
３１ データパラレル変換部
３２ Ｍセルカウンタ
３３ ＳＡＲ−ＰＤＵヘッダ生成部
３４ ＡＴＭヘッダ生成部
３５ 多重部
４０ セルリアセンブリ部
４１ 分離部
４２ Ｍセルカウンタ
４３ ＣＳＩビット検出部
４４ データパラレル変換部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−22334（ＪＰ，Ａ)
特開 平９−247167（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/28
H04Q 3/00
Claims (5)
- 【請求項１】 入力されたＮビットパラレルのＣＢＲ信
号をＡＴＭセル化して転送するＡＴＭ通信方式のＮビッ
トパラレル信号セル転送方法において、 前記入力されたＮビットパラレルのＣＢＲ信号をＡＡＬ
タイプ１のセルフォーマットに従ってＡＴＭセルヘッ
ダ、ＳＡＲ−ＰＤＵヘッダおよびＳＡＲ−ＰＤＵペイロ
ードからなるＡＴＭセルにセルアセンブリし、 前記ＳＡＲ−ＰＤＵペイロードの先頭が前記入力信号の
Ｎビットの境界と一致するＡＴＭセルを検出し、 前記境界一致の検出されたことを示す情報を該当のＡＴ
Ｍセルに付加して転送し、 転送されたＡＴＭセルをＮビットパラレルのＣＢＲ信号
にセルリアセンブリして出力することを特徴とするＮビ
ットパラレル信号セル転送方法。 - 【請求項２】 入力されたＮビットパラレルのＣＢＲ信
号をセルアセンブリするとき、バイト構造とするための
余剰ビットを付加せずにＡＡＬタイプ１のセルフォーマ
ットに従ってセルアセンブリし、 境界一致の検出されたＡＴＭセルの情報を該当のＡＴＭ
セルのＳＡＲ−ＰＤＵヘッダ中のＣＳＩビットにより転
送する請求項１に記載のＮビットパラレル信号セル転送
方法。 - 【請求項３】 ＮビットパラレルのＣＢＲ信号中にフレ
ーム情報を含むとき、ＡＴＭセルにフレームを納めるた
めの余剰ビットを付加せずにＡＡＬタイプ１のセルフォ
ーマットに従ってセルアセンブリする請求項２に記載の
Ｎビットパラレル信号セル転送方法。 - 【請求項４】 入力されたＮビットパラレルのＣＢＲ信
号をＡＴＭセルにセルアセンブリしてＡＴＭ通信方式に
より転送し、前記転送されたＡＴＭセルをＮビットパラ
レルのＣＢＲ信号にセルリアセンブリして出力するＮビ
ットパラレル信号セル転送装置において、 前記入力されたＮビットパラレルのＣＢＲ信号をＡＡＬ
タイプ１のセルフォーマットに従ってＡＴＭセルヘッ
ダ、ＳＡＲ−ＰＤＵヘッダおよびＳＡＲ−ＰＤＵペイロ
ードからなるＡＴＭセルにセルアセンブリするセルアセ
ンブリ手段と、前記セルアセンブリされたＳＡＲ−ＰＤ
Ｕペイロードの先頭が前記入力信号のＮビットの境界と
一致するＡＴＭセルを検出して信号境界情報を生成する
信号境界情報生成手段と、前記生成された信号境界情報
を該当のＡＴＭセルにより転送する信号境界情報転送手
段とを含むセルアセンブリ部と、 前記転送されたＡＴＭセルをＮビットパラレル信号にリ
アセンブリして出力するリアセンブリ手段を含むセルリ
アセンブリ部とを有することを特徴とするＮビットパラ
レル信号セル転送装置。 - 【請求項５】 ＮビットパラレルのＣＢＲ信号を８ビッ
トパラレルに変換し、ＳＡＰ−ＰＤＵペイロードを作成
するデータパラレル変換部と、 入力されたＮビットパラレルＣＢＲ信号の境界がＳＡＲ
−ＰＤＵペイロード先頭と一致するセルを検出して前記
検出したセルを示すパルスを生成するＭセルカウンタ
と、 前記Ｎビット境界とＳＡＲ−ＰＤＵペイロード先頭との
一致したセルを示すパルスを受信したときは、ＳＡＲ−
ＰＤＵヘッダのＣＳＩビットを「１」とし、前記パルス
を受信しないときは、ＳＡＲ−ＰＤＵヘッダのＣＳＩビ
ットを「０」として、ＳＡＲ−ＰＤＵヘッダを生成する
ＳＡＲ−ＰＤＵヘッダ生成部と、 送出するＡＴＭセルのセルヘッダを生成するＡＴＭセル
ヘッダ生成部と、 前記生成されたＳＡＲ−ＰＤＵヘッダ、ＡＴＭセルヘッ
ダおよびＳＡＲ−ＰＤＵペイロードを多重化してＡＴＭ
セルを生成する多重部とを含むセルアセンブリ部と、 入力されたＡＴＭセルを、ＳＡＲ−ＰＤＵペイロードと
ＳＡＲ−ＰＤＵヘッダとに分離する分離部と、 信号のＮビット境界とＳＡＲ−ＰＤＵペイロード先頭の
一致したセルを示すパルスを生成するＭカウンタと、 前記一致を示すパルスと分離されたＳＡＲ−ＰＤＵヘッ
ダのＣＳＩビットとにより、Ｎビットパラレル信号のフ
レーム同期を行う同期検出部と、 ＳＡＲ−ＰＤＵペイロードのデータをＮビットパラレル
ＣＢＲ信号に変換するパラレル変換部とを含むセルリア
センブリ部とを有する請求項４に記載のＮビットパラレ
ル信号セル転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17465096A JP3522051B2 (ja) | 1996-07-04 | 1996-07-04 | Ｎビットパラレル信号セル転送方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17465096A JP3522051B2 (ja) | 1996-07-04 | 1996-07-04 | Ｎビットパラレル信号セル転送方法とその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1023026A JPH1023026A (ja) | 1998-01-23 |
| JP3522051B2 true JP3522051B2 (ja) | 2004-04-26 |
Family
ID=15982309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17465096A Expired - Fee Related JP3522051B2 (ja) | 1996-07-04 | 1996-07-04 | Ｎビットパラレル信号セル転送方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3522051B2 (ja) |
-
1996
- 1996-07-04 JP JP17465096A patent/JP3522051B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1023026A (ja) | 1998-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6317433B1 (en) | Method and system for optimizing transmission link bandwidth occupation in high speed digital networks | |
| US5703880A (en) | Data communication method for communicating data having different frame formats and format conversion unit used for such a data communication method | |
| JP3916743B2 (ja) | Ａｔｍセル境界識別装置及び方法 | |
| US6108336A (en) | AAL-5 SSCS for AAL-1 and AAL-2 in ATM networks | |
| AU723092B2 (en) | Minicell sequence number count | |
| JP3630460B2 (ja) | データ長補正システム | |
| US6034954A (en) | Multiplexing apparatus for transit of signals between service provided by low-speed transmission path and ATM service provided by high-speed transmission path | |
| JP2000041051A (ja) | Ａａｌ受信回路と無線基地局および移動通信システムならびにａｔｍセルのａａｌ処理方法 | |
| JPH11220469A (ja) | 通信方法、送信方法、送信装置及び受信装置 | |
| WO2005015821A1 (fr) | Appareil de reconnaissance d'une sequence de controle de trame dans une configuration d'integration d'une procedure de mise en trame generique, et procede s'y rapportant | |
| JP3522051B2 (ja) | Ｎビットパラレル信号セル転送方法とその装置 | |
| KR100314219B1 (ko) | 에이에이엘5 타입 에이티엠 셀 역다중화 및 에이에이엘2타입 에이티엠 셀변환 장치 | |
| US6970467B1 (en) | Transfer scheme for speech and voice band signals and ISDN digital signals using reduced transmission bandwidth over ATM | |
| US7126950B2 (en) | Method and system for transmission and reception of asynchronously multiplexed signals | |
| JP3270966B2 (ja) | エラー補正回路 | |
| US6198746B1 (en) | Data transmission system in which cell retransmission can be avoided | |
| KR100967951B1 (ko) | 비동기 전송모드를 이용하는 ｃｄｍａ 시스템에서의 음성통화를 위한 ａａｌ0 구조 | |
| US6487215B1 (en) | ATM communications system and ATM testing method | |
| US6836482B1 (en) | Method of transmission and transmission system | |
| JP3356696B2 (ja) | 時分割多重伝送システム及びそれに用いるチャネル識別方式 | |
| EP0979566A2 (en) | Data suppression and regeneration | |
| JP2773689B2 (ja) | Ａｔｍアダプテーションレイヤにおけるデータ変換方式 | |
| KR0153919B1 (ko) | 에이.티.엠망 정합 엠펙 운송 스트림 복원 장치 | |
| JPH06164629A (ja) | データ転送方式 | |
| JP2790077B2 (ja) | 電子交換機のセル組立／分解装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031126 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040128 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040203 |
|
| LAPS | Cancellation because of no payment of annual fees |