JP3521510B2 - Dcーdcコンバータ回路 - Google Patents
Dcーdcコンバータ回路Info
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- JP3521510B2 JP3521510B2 JP30387894A JP30387894A JP3521510B2 JP 3521510 B2 JP3521510 B2 JP 3521510B2 JP 30387894 A JP30387894 A JP 30387894A JP 30387894 A JP30387894 A JP 30387894A JP 3521510 B2 JP3521510 B2 JP 3521510B2
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Description
【0001】
【産業上の利用分野】本発明は、DCーDCコンバータ
回路に関する。
回路に関する。
【0002】
【従来の技術】トランスと、トランジスタの一次電流を
開閉するスイッチング素子と、トランスの二次電流を整
流する整流素子と、整流素子の出力電流により充電され
て高電圧を出力する出力コンデンサと、スイッチング素
子を周期的に開閉するトリガ回路(スイッチング回路)
とを備える従来のDCーDCコンバータ回路において、
出力コンデンサの端子電圧が上昇するにつれて1回当た
りの充電時間が低下していくのでトランスに三次巻線を
設けてその誘導電圧に基づいて充電終了時点を検出し、
それに基づいて充電終了すなわちスイッチング素子の導
通を行って充電必要時間の短縮、出力電流アップを実現
している。
開閉するスイッチング素子と、トランスの二次電流を整
流する整流素子と、整流素子の出力電流により充電され
て高電圧を出力する出力コンデンサと、スイッチング素
子を周期的に開閉するトリガ回路(スイッチング回路)
とを備える従来のDCーDCコンバータ回路において、
出力コンデンサの端子電圧が上昇するにつれて1回当た
りの充電時間が低下していくのでトランスに三次巻線を
設けてその誘導電圧に基づいて充電終了時点を検出し、
それに基づいて充電終了すなわちスイッチング素子の導
通を行って充電必要時間の短縮、出力電流アップを実現
している。
【0003】
【発明が解決しようとする課題】しかしながら、上記し
た充電時間短縮方式は、トランス構造が複雑となり、回
路のIC化及び装置体格の低減の障害となっていた。本
発明は上記問題に鑑みなされたものであり、充電時間の
短縮を実現できるにもかかわらず、回路構成が簡単で体
格重量の低減が可能なDCーDCコンバータ回路を提供
することを、その目的としている。
た充電時間短縮方式は、トランス構造が複雑となり、回
路のIC化及び装置体格の低減の障害となっていた。本
発明は上記問題に鑑みなされたものであり、充電時間の
短縮を実現できるにもかかわらず、回路構成が簡単で体
格重量の低減が可能なDCーDCコンバータ回路を提供
することを、その目的としている。
【0004】
【課題を解決するための手段】本発明の第1の構成は、
一次電流のオフにより二次電流を出力するトランスと、
前記トランジスタの一次電流を開閉するスイッチング素
子と、前記トランスの二次電流を整流する整流素子と、
前記整流素子の出力電流により充電されて高電圧を出力
する出力コンデンサと、前記スイッチング素子を周期的
に開閉するトリガ回路と、前記トランスの二次電流が所
定レベルまで低下した時点に関連する制御信号を形成す
るとともに、前記制御信号に基づいて前記スイッチング
素子の導通を前記トリガ回路に指令する導通制御回路を
備えるDC−DCコンバータ回路において、前記導通制
御回路は、前記トリガ回路による前記スイッチング素子
の遮断に関連する遮断信号に基づいて内蔵の制御コンデ
ンサを放電させるとともに前記トリガ回路による前記ス
イッチング素子の導通に関連する導通信号に基づいて前
記制御コンデンサを充電させるコンデンサ充放電回路
と、前記両コンデンサの端子電圧を比較して、出力コン
デンサの端子電圧が制御コンデンサの端子電圧を上回る
場合に前記スイッチング素子の導通を前記トリガ回路に
指令する比較回路とを有することを特徴とするDCーD
Cコンバータ回路である。
一次電流のオフにより二次電流を出力するトランスと、
前記トランジスタの一次電流を開閉するスイッチング素
子と、前記トランスの二次電流を整流する整流素子と、
前記整流素子の出力電流により充電されて高電圧を出力
する出力コンデンサと、前記スイッチング素子を周期的
に開閉するトリガ回路と、前記トランスの二次電流が所
定レベルまで低下した時点に関連する制御信号を形成す
るとともに、前記制御信号に基づいて前記スイッチング
素子の導通を前記トリガ回路に指令する導通制御回路を
備えるDC−DCコンバータ回路において、前記導通制
御回路は、前記トリガ回路による前記スイッチング素子
の遮断に関連する遮断信号に基づいて内蔵の制御コンデ
ンサを放電させるとともに前記トリガ回路による前記ス
イッチング素子の導通に関連する導通信号に基づいて前
記制御コンデンサを充電させるコンデンサ充放電回路
と、前記両コンデンサの端子電圧を比較して、出力コン
デンサの端子電圧が制御コンデンサの端子電圧を上回る
場合に前記スイッチング素子の導通を前記トリガ回路に
指令する比較回路とを有することを特徴とするDCーD
Cコンバータ回路である。
【0005】
【0006】本発明の第2の構成は、上記第1の構成に
おいて更に、前記トリガ回路が、前記出力コンデンサの
一次電流が所定レベルに達した場合に前記スイッチング
素子を遮断するものであることを特徴としている。
おいて更に、前記トリガ回路が、前記出力コンデンサの
一次電流が所定レベルに達した場合に前記スイッチング
素子を遮断するものであることを特徴としている。
【0007】なお、本明細書でいうトランスは単一コイ
ルのインダクタでもよい。この場合、本明細書でいう一
次電流はスイッチング素子に流れる電流を言い、二次電
流は整流素子を流れる電流を言う。
ルのインダクタでもよい。この場合、本明細書でいう一
次電流はスイッチング素子に流れる電流を言い、二次電
流は整流素子を流れる電流を言う。
【0008】
【作用及び発明の効果】本発明の第1の構成では、トリ
ガ回路によりトランスの一次電流開閉用のスイッチング
素子が遮断されると、制御コンデンサが放電され、トリ
ガ回路によりスイッチング素子が導通させられると制御
コンデンサが充電される。ここで、トランスは整流素子
を通じて出力コンデンサを充電する。制御コンデンサの
端子電圧の波形はトランスの二次電流の波形と近似する
ので、制御コンデンサの端子電圧と出力コンデンサの端
子電圧とを比較し、出力コンデンサの分圧が制御コンデ
ンサの端子電圧以上となれば、スイッチング素子がオン
され、トランスに一次電流が流される。
ガ回路によりトランスの一次電流開閉用のスイッチング
素子が遮断されると、制御コンデンサが放電され、トリ
ガ回路によりスイッチング素子が導通させられると制御
コンデンサが充電される。ここで、トランスは整流素子
を通じて出力コンデンサを充電する。制御コンデンサの
端子電圧の波形はトランスの二次電流の波形と近似する
ので、制御コンデンサの端子電圧と出力コンデンサの端
子電圧とを比較し、出力コンデンサの分圧が制御コンデ
ンサの端子電圧以上となれば、スイッチング素子がオン
され、トランスに一次電流が流される。
【0009】このようにすれば、出力コンデンサの端子
電圧が高くなれば、上記両電圧の交差が速くなり、その
結果、トランスによる出力コンデンサの充電終了が早く
なる。したがって、トランスに三次巻線を装備しなくて
も出力コンデンサの端子電圧の変動に応じてその充電時
間を調節することができ、回路装置の小型軽量化、回路
構成の簡単化を実現することができる。
電圧が高くなれば、上記両電圧の交差が速くなり、その
結果、トランスによる出力コンデンサの充電終了が早く
なる。したがって、トランスに三次巻線を装備しなくて
も出力コンデンサの端子電圧の変動に応じてその充電時
間を調節することができ、回路装置の小型軽量化、回路
構成の簡単化を実現することができる。
【0010】
【0011】本発明の第2の構成では、上記第1の構成
において更に、出力コンデンサの一次電流が所定レベル
に達した場合にスイッチング素子を遮断して出力コンデ
ンサへの充電を開始する。
において更に、出力コンデンサの一次電流が所定レベル
に達した場合にスイッチング素子を遮断して出力コンデ
ンサへの充電を開始する。
【0012】
(実施例1)以下、本発明のDCーDCコンバータ回路
の一実施例を図1を参照して説明する。このDCーDC
コンバータ回路は、トランス1と、トランジスタ(スイ
ッチング素子)2と、ダイオード(整流素子)3と、出
力コンデンサ4と、トリガ回路5と、導通制御回路6と
からなる。
の一実施例を図1を参照して説明する。このDCーDC
コンバータ回路は、トランス1と、トランジスタ(スイ
ッチング素子)2と、ダイオード(整流素子)3と、出
力コンデンサ4と、トリガ回路5と、導通制御回路6と
からなる。
【0013】トランス1は一次コイル11及び二次コイ
ル12を有し、バッテリ8の高電位端は一次コイル1
1、トランジスタ2のチャンネル及び一次電流検出用の
抵抗50を通じて接地されている。二次コイル12の一
端は接地され、他端はダイオード3を通じて出力コンデ
ンサ4の高位端に接続されている。トリガ回路5は、抵
抗50〜52、コンパレータ53、54、オア回路5
5、ナンド回路56、アンド回路57、RSフリップフ
ロップ(FF)58及びナンド回路59からなる。
ル12を有し、バッテリ8の高電位端は一次コイル1
1、トランジスタ2のチャンネル及び一次電流検出用の
抵抗50を通じて接地されている。二次コイル12の一
端は接地され、他端はダイオード3を通じて出力コンデ
ンサ4の高位端に接続されている。トリガ回路5は、抵
抗50〜52、コンパレータ53、54、オア回路5
5、ナンド回路56、アンド回路57、RSフリップフ
ロップ(FF)58及びナンド回路59からなる。
【0014】導通制御回路6は、抵抗60〜69、制御
コンデンサ7、コンデンサ70、コンパレータ71、エ
ミッタ接地のnpnバイポーラトランジスタ72〜7
4、エミッタが高位電源端に接続されたpnpバイポー
ラトランジスタ75、ダイオード76からなる。コンパ
レータ71は本発明でいう比較回路を構成し、コンデン
サ70、コンパレータ71、抵抗60〜62を除く導通
制御回路6は、本発明でいうコンデンサ充放電回路を構
成している。
コンデンサ7、コンデンサ70、コンパレータ71、エ
ミッタ接地のnpnバイポーラトランジスタ72〜7
4、エミッタが高位電源端に接続されたpnpバイポー
ラトランジスタ75、ダイオード76からなる。コンパ
レータ71は本発明でいう比較回路を構成し、コンデン
サ70、コンパレータ71、抵抗60〜62を除く導通
制御回路6は、本発明でいうコンデンサ充放電回路を構
成している。
【0015】以下、このDCーDCコンバータ回路の回
路の詳細及び作動を以下、詳細に説明する。トリガ回路
5がトランジスタ2のゲートに正の高電圧を印加する
と、トランジスタ2が導通してトランス1に一次電流が
流れ、トランス1に電磁エネルギが蓄積される。その
後、トリガ回路5がトランジスタ2のゲート電圧をロー
レベルとすると、トランジスタ2が遮断してトランス1
の二次コイル12に電圧が誘導され、二次コイル12か
らダイオード3を通じて出力コンデンサ4に二次電流が
流れる。トランス1の一次、二次電流波形を図2に示
す。
路の詳細及び作動を以下、詳細に説明する。トリガ回路
5がトランジスタ2のゲートに正の高電圧を印加する
と、トランジスタ2が導通してトランス1に一次電流が
流れ、トランス1に電磁エネルギが蓄積される。その
後、トリガ回路5がトランジスタ2のゲート電圧をロー
レベルとすると、トランジスタ2が遮断してトランス1
の二次コイル12に電圧が誘導され、二次コイル12か
らダイオード3を通じて出力コンデンサ4に二次電流が
流れる。トランス1の一次、二次電流波形を図2に示
す。
【0016】トランス1の一次電流に相当する抵抗50
の電圧降下Viはコンパレータ53で参照電圧Vref
1と比較され、コンパレータ53は端子電圧Viが参照
電圧Vref1より増大する時、リセット信号をオア回
路55を通じてFF58のリセット端子Rに送り、それ
をリセットする。出力コンデンサ4の端子電圧V1は抵
抗51、52からなる分圧回路で分圧された後、コンパ
レータ54で参照電圧Vref2と比較され、コンパレ
ータ54は端子電圧V1の分圧が参照電圧Vref2よ
り増大する時、リセット信号をオア回路55を通じてF
F58のリセット端子Rに送り、それをリセットする。
の電圧降下Viはコンパレータ53で参照電圧Vref
1と比較され、コンパレータ53は端子電圧Viが参照
電圧Vref1より増大する時、リセット信号をオア回
路55を通じてFF58のリセット端子Rに送り、それ
をリセットする。出力コンデンサ4の端子電圧V1は抵
抗51、52からなる分圧回路で分圧された後、コンパ
レータ54で参照電圧Vref2と比較され、コンパレ
ータ54は端子電圧V1の分圧が参照電圧Vref2よ
り増大する時、リセット信号をオア回路55を通じてF
F58のリセット端子Rに送り、それをリセットする。
【0017】抵抗60〜62はアナログ加算回路を構成
しており、このアナログ加算回路は、出力コンデンサ4
の端子電圧V1とバッテリ8の端子電圧とをそれらの抵
抗比で加算、分圧して出力電圧V2としてコンパレータ
71に入力する。コンデンサ70は信号電圧V2中の高
周波数成分をバイパスするバイパスコンデンサである。
しており、このアナログ加算回路は、出力コンデンサ4
の端子電圧V1とバッテリ8の端子電圧とをそれらの抵
抗比で加算、分圧して出力電圧V2としてコンパレータ
71に入力する。コンデンサ70は信号電圧V2中の高
周波数成分をバイパスするバイパスコンデンサである。
【0018】コンパレータ71は制御コンデンサ7の端
子電圧Vcと出力コンデンサ分圧V2とを比較し、出力
コンデンサ分圧V2が端子電圧Vc以上となればセット
信号はアンド回路57を通じてFF58のセット端子に
入力される。オア回路55から出た上記リセット信号は
ノット回路56で反転されてアンド回路57に入力され
る。これにより、FF58は、一次電流及び出力コンデ
ンサ4の端子電圧Vが所定値未満であり、かつ制御コン
デンサ7の端子電圧Vcが出力コンデンサ分圧V2より
低くなった場合に、ノット回路59を通じてトランジス
タ2を導通させ、トランス1に一次電流を流す。
子電圧Vcと出力コンデンサ分圧V2とを比較し、出力
コンデンサ分圧V2が端子電圧Vc以上となればセット
信号はアンド回路57を通じてFF58のセット端子に
入力される。オア回路55から出た上記リセット信号は
ノット回路56で反転されてアンド回路57に入力され
る。これにより、FF58は、一次電流及び出力コンデ
ンサ4の端子電圧Vが所定値未満であり、かつ制御コン
デンサ7の端子電圧Vcが出力コンデンサ分圧V2より
低くなった場合に、ノット回路59を通じてトランジス
タ2を導通させ、トランス1に一次電流を流す。
【0019】いま、出力コンデンサ4の端子電圧Vcが
まだ充電を要する状態において、FF58がセットとな
るとトランジスタ2がオンし、一次電流が徐々に増大す
る。また、FF58がセットされると、トランジスタ7
2、74、75がオンし、トランジスタ73がオフし、
制御コンデンサ7が充電されてその端子電圧Vcが徐々
に増大する。
まだ充電を要する状態において、FF58がセットとな
るとトランジスタ2がオンし、一次電流が徐々に増大す
る。また、FF58がセットされると、トランジスタ7
2、74、75がオンし、トランジスタ73がオフし、
制御コンデンサ7が充電されてその端子電圧Vcが徐々
に増大する。
【0020】一次電流が所定値を超えると、コンパレー
タ53がハイとなってFF58がリセットされ、トラン
ジスタ2がオフされ、コンパレータ53はローを出力
し、二次電流が出力コンデンサ4に流れ込み、出力コン
デンサ4の端子電圧V1が上昇する。また、FF58が
リセットされると、トランジスタ72、74、75がオ
フし、トランジスタ73がオンし、制御コンデンサ7の
放電が開始され、その端子電圧Vcが徐々に低下する。
タ53がハイとなってFF58がリセットされ、トラン
ジスタ2がオフされ、コンパレータ53はローを出力
し、二次電流が出力コンデンサ4に流れ込み、出力コン
デンサ4の端子電圧V1が上昇する。また、FF58が
リセットされると、トランジスタ72、74、75がオ
フし、トランジスタ73がオンし、制御コンデンサ7の
放電が開始され、その端子電圧Vcが徐々に低下する。
【0021】端子電圧Vcが出力コンデンサ分圧V2よ
り低下すると、コンパレータ71がハイとなり、FF5
8が再びセットされる。このようなサイクルを繰り返し
て出力コンデンサ4の端子電圧V1が所定最大値を超え
ると、コンパレータ54が作動してFF58がリセット
され、トランジスタ2がその間、遮断される。ここで重
要なことは、FF58のセットタイミング(コンパレー
タ71がハイとなるタイミング)すなわち二次電流の遮
断、一次電流の通電開始のタイミングが、制御コンデン
サ7の端子電圧Vcが放電により出力コンデンサ分圧V
2を下回る時点に設定されている点にある。このように
すれば、出力コンデンサ4の端子電圧V1が低い場合に
はその高い場合より、トランジスタ2のオフ時間が延長
されることになる。実質のトランス1の二次電流が流れ
る時間は、出力コンデンサ4の端子電圧V1が高い場合
は短く、低い場合は長くなるので、二次電流による出力
コンデンサ4の充電がほぼ終了した後も無駄にトランジ
スタ2を遮断したまま時間を浪費することがなく、速や
かにトランジスタ2をオンして次のトランス1の一次電
流導通(電磁エネルギをトランス1に蓄積する)モード
に移行することができる。すなわち、出力コンデンサ4
の端子電圧V1が増大すればそれに応じてトランジスタ
2の導通時点を早め、出力コンデンサ4の充電時間を短
縮することができるので、従来のように三次コイルの装
備によりトランスを大型大重量とすることなく、出力コ
ンデンサ4の充電時間の間の短縮を実現できる。
り低下すると、コンパレータ71がハイとなり、FF5
8が再びセットされる。このようなサイクルを繰り返し
て出力コンデンサ4の端子電圧V1が所定最大値を超え
ると、コンパレータ54が作動してFF58がリセット
され、トランジスタ2がその間、遮断される。ここで重
要なことは、FF58のセットタイミング(コンパレー
タ71がハイとなるタイミング)すなわち二次電流の遮
断、一次電流の通電開始のタイミングが、制御コンデン
サ7の端子電圧Vcが放電により出力コンデンサ分圧V
2を下回る時点に設定されている点にある。このように
すれば、出力コンデンサ4の端子電圧V1が低い場合に
はその高い場合より、トランジスタ2のオフ時間が延長
されることになる。実質のトランス1の二次電流が流れ
る時間は、出力コンデンサ4の端子電圧V1が高い場合
は短く、低い場合は長くなるので、二次電流による出力
コンデンサ4の充電がほぼ終了した後も無駄にトランジ
スタ2を遮断したまま時間を浪費することがなく、速や
かにトランジスタ2をオンして次のトランス1の一次電
流導通(電磁エネルギをトランス1に蓄積する)モード
に移行することができる。すなわち、出力コンデンサ4
の端子電圧V1が増大すればそれに応じてトランジスタ
2の導通時点を早め、出力コンデンサ4の充電時間を短
縮することができるので、従来のように三次コイルの装
備によりトランスを大型大重量とすることなく、出力コ
ンデンサ4の充電時間の間の短縮を実現できる。
【0022】図2に図1の回路の各部の電流又は電圧波
形を示す。 (実施例2)図3は図1において、トランス1をインダ
クタ10に置換し、ダイオード3のアノードをトランジ
スタ50の一端に接続したものであり、その他の構成は
同じである。このようにしても、実施例1と同様の作用
効果を奏することができる。
形を示す。 (実施例2)図3は図1において、トランス1をインダ
クタ10に置換し、ダイオード3のアノードをトランジ
スタ50の一端に接続したものであり、その他の構成は
同じである。このようにしても、実施例1と同様の作用
効果を奏することができる。
【0023】図4に各部電流波形を示す。
(実施例3)本発明の他の実施例を図5を参照して説明
する。この実施例は、実施例1(図1)の導通制御回路
6を、導通制御回路6aに置換したものである。
する。この実施例は、実施例1(図1)の導通制御回路
6を、導通制御回路6aに置換したものである。
【0024】この導通制御回路6aにおいて、コンデン
サ70、コンパレータ71、抵抗60〜62からなるア
ナログ加算回路の動作は実施例1と同じであり、図1の
コンデンサ充放電回路が、抵抗80〜82からなるアナ
ログ加算回路とコンデンサ70aに置換されている。コ
ンデンサ70aの機能はコンデンサ70と同じである。
この回路の動作を説明する。
サ70、コンパレータ71、抵抗60〜62からなるア
ナログ加算回路の動作は実施例1と同じであり、図1の
コンデンサ充放電回路が、抵抗80〜82からなるアナ
ログ加算回路とコンデンサ70aに置換されている。コ
ンデンサ70aの機能はコンデンサ70と同じである。
この回路の動作を説明する。
【0025】ダイオード3は通常のシリコンダイオード
であって、流れる電流が0の時の電圧降下は約0.65
V、大電流通電時に約0.75Vであって、電流変化に
応じて約100mV程度の電圧変化が得られる。したが
って、ダイオード(本発明でいう電流検出素子)3の電
圧降下が充分小さくなった時点で、トランジスタ2をオ
ンし、トランス1に一次電流を流せば、確実に実施例1
と同様の効果を奏することが理解される。
であって、流れる電流が0の時の電圧降下は約0.65
V、大電流通電時に約0.75Vであって、電流変化に
応じて約100mV程度の電圧変化が得られる。したが
って、ダイオード(本発明でいう電流検出素子)3の電
圧降下が充分小さくなった時点で、トランジスタ2をオ
ンし、トランス1に一次電流を流せば、確実に実施例1
と同様の効果を奏することが理解される。
【0026】動作を具体的に説明すると、ダイオード3
のアノード電圧はアナログ加算回路をなす抵抗80〜8
2で分圧されてコンパレータ71の+端子に入力され、
ダイオード3のカソード電圧はアナログ加算回路をなす
抵抗60〜62で分圧されてコンパレータ71の−端子
に入力される。ここで、抵抗60〜62、80〜82の
抵抗比を適切に設定することにより、ダイオード3のア
ノード電圧Vaがそのカソード電圧Vcより0.66V
以下となれば、コンパレータ71はハイを出力し、FF
58をセットし、トランジスタ2をオンするものとす
る。上記抵抗比の設定自体は単なる設計上の問題であ
り、説明を省略する。
のアノード電圧はアナログ加算回路をなす抵抗80〜8
2で分圧されてコンパレータ71の+端子に入力され、
ダイオード3のカソード電圧はアナログ加算回路をなす
抵抗60〜62で分圧されてコンパレータ71の−端子
に入力される。ここで、抵抗60〜62、80〜82の
抵抗比を適切に設定することにより、ダイオード3のア
ノード電圧Vaがそのカソード電圧Vcより0.66V
以下となれば、コンパレータ71はハイを出力し、FF
58をセットし、トランジスタ2をオンするものとす
る。上記抵抗比の設定自体は単なる設計上の問題であ
り、説明を省略する。
【0027】このようにすれば、三次巻線を有する大型
大重量のトランスを用いることなく、高能率のDCーD
Cコンバータ回路を実現することができる。
大重量のトランスを用いることなく、高能率のDCーD
Cコンバータ回路を実現することができる。
【図1】本発明のDCーDCコンバータ回路の第1実施
例を示す回路図である。
例を示す回路図である。
【図2】図1の各部電流又は電圧波形を示すタイミング
チャートである。
チャートである。
【図3】本発明のDCーDCコンバータ回路の第2実施
例を示す回路図である。
例を示す回路図である。
【図4】図3の各部電流又は電圧波形を示すタイミング
チャートである。
チャートである。
【図5】本発明のDCーDCコンバータ回路の第3実施
例を示す回路図である。
例を示す回路図である。
1はトランス、2はトランジスタ(スイッチング素
子)、3はダイオード(整流素子、電流検出素子)、4
は出力コンデンサ、5はトリガ回路、6、6aは導通制
御回路、7は制御コンデンサ、71はコンパレータ(比
較回路)。
子)、3はダイオード(整流素子、電流検出素子)、4
は出力コンデンサ、5はトリガ回路、6、6aは導通制
御回路、7は制御コンデンサ、71はコンパレータ(比
較回路)。
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フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H02M 3/28
H02M 3/155
Claims (2)
- 【請求項1】一次電流のオフにより二次電流を出力する
トランスと、前記トランスの一次電流を開閉するスイッ
チング素子と、前記トランスの二次電流を整流する整流
素子と、前記整流素子の出力電流により充電されて高電
圧を出力する出力コンデンサと、前記スイッチング素子
を周期的に開閉するトリガ回路と、前記トランスの二次
電流が所定レベルまで低下した時点に関連する制御信号
を形成するとともに、前記制御信号に基づいて前記スイ
ッチング素子の導通を前記トリガ回路に指令する導通制
御回路を備えるDCーDCコンバータ回路において、 前記導通制御回路は、前記トリガ回路による前記スイッ
チング素子の遮断に関連する遮断信号に基づいて内蔵の
制御コンデンサを放電させるとともに前記トリガ回路に
よる前記スイッチング素子の導通に関連する導通信号に
基づいて前記制御コンデンサを充電させるコンデンサ充
放電回路と、 前記両コンデンサの端子電圧を比較して、出力コンデン
サの端子電圧が制御コンデンサの端子電圧を上回る場合
に前記スイッチング素子の導通を前記トリガ回路に指令
する比較回路と、 を有することを特徴とするDCーDCコンバータ回路。 - 【請求項2】前記トリガ回路は、前記出力コンデンサの
一次電流が所定レベルに達した場合に前記スイッチング
素子を遮断するものである請求項1記載のDCーDCコ
ンバータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30387894A JP3521510B2 (ja) | 1994-12-07 | 1994-12-07 | Dcーdcコンバータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30387894A JP3521510B2 (ja) | 1994-12-07 | 1994-12-07 | Dcーdcコンバータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08163868A JPH08163868A (ja) | 1996-06-21 |
JP3521510B2 true JP3521510B2 (ja) | 2004-04-19 |
Family
ID=17926367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30387894A Expired - Fee Related JP3521510B2 (ja) | 1994-12-07 | 1994-12-07 | Dcーdcコンバータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3521510B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6417649B1 (en) * | 2000-07-20 | 2002-07-09 | Koninklijke Philips Electronics N.V. | System and method for charging a capacitor using a constant frequency current waveform |
-
1994
- 1994-12-07 JP JP30387894A patent/JP3521510B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08163868A (ja) | 1996-06-21 |
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