JP3510750B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特にパワー部と制御部とが同一半導体基板上に形成され
たパワー半導体装置に関する。

【０００２】

【従来の技術】図４は、従来の一般的な制御部とパワー
部とを有したパワーＭＯＳＦＥＴの断面図である。Ｎ+
型半導体基板１には、その表面にＮ-型のエピタキシャ
ル層２を有しており、上記したパワー部のドレイン領域
の一部を構成する。パワー部のドレイン領域２には多数
の規則的に配列されたＰ型のボディ領域５を備えてお
り、そのボディ領域５内には、リング状のＮ+型のソー
ス領域４が形成されている。チャネル領域３となるボデ
ィー領域５上には絶縁層を介して、多結晶シリコンから
なるゲート電極７が形成され、さらに、ゲート絶縁膜を
介してアルミニウム等の金属が蒸着されソース領域４を
共通接続するソース電極８が形成される。

【０００３】一方、制御部となるＮ-型のエピタキシャ
ル層２はＰ型の拡散層で電気的に分離され、その分離領
域ＰＷ内にはＭＯＳトランジスタ等の複数の素子が形成
され、上記パワー部を制御する所定の制御回路が形成さ
れる。この制御部には、パワー部に形成されたパワーＭ
ＯＳＦＥＴが主に異常時に発生する過電流、過電圧保護
のための保護回路が内蔵されており、異常時にパワーＭ
ＯＳＦＥＴが破壊するのを抑制している。

【０００４】上記制御部に形成される過電流保護回路
は、例えば、図５に示すように、パワーＭＯＳＦＥＴに
流れる異常電流を検出する電流検出抵抗Ｒと、定電流源
Ｍ１、Ｍ２と、定電流源Ｍ１、Ｍ２によって形成された
基準電圧Vrefと検出抵抗Ｒによって検出された検出電圧
とを比較する比較器９と、比較器９から出力される出力
信号で制御されパワーＭＯＳＦＥＴをＯＮ／ＯＦＦする
ＭＯＳＦＥＴとから構成され、過電流がパワーＭＯＳＦ
ＥＴに流れた時には、比較器から所定の出力信号が出力
されＭＯＳＦＥＴをＯＮさせパワーＭＯＳＦＥＴのゲー
トに供給される所定の信号を遮断しパワーＭＯＳＦＥＴ
をＯＦＦさせ過電流によるパワーＭＯＳＦＥＴの破壊を
阻止する。上記した同様の技術は、例えば、特開平７−
２３１０９０号公報に記載されている。

【０００５】

【発明が解決しようとする課題】上記過電流保護回路
は、図４に示した制御部に形成される。定電流源として
ＮｃｈデプリションＭＯＳＦＥＴ、そのデプリションＭ
ＯＳＦＥＴに直列にＮｃｈデプリションＭＯＳＦＥＴの
ドレイン、ゲートが短絡するように接続形成され、所定
の基準電圧Vrefを形成し制御部内に形成された比較器に
供給している。

【０００６】定電流源をＮｃｈデプリションＭＯＳＦＥ
Ｔで形成した場合、以下のような不具合がある。制御部
のＰウェル領域にＮｃｈデプリションＭＯＳＦＥＴを形
成する場合、ＮｃｈＭＯＳＦＥＴのチャネルとなる領域
には、ゲート電極を形成する前にＮ型の不純物（Ａｓ、
Ｐ等）が注入・拡散される。しかし、その後、パワー部
に形成されるパワーＭＯＳＦＥＴの製造工程では、Ｐ又
はＮ型チャネル領域（Ｐ又はＮ型ボディ領域）及びＰ又
はＮ型高濃度領域を拡散形成するための高温の熱処理工
程があるために、先に拡散してあるＮｃｈデプリション
ＭＯＳＦＥＴのチャネル領域となるＮ型不純物拡散領域
がさらに拡散されるＰウェル領域が浅い場合には、Ｎ型
不純物拡散領域がＰウェル領域を突き抜ける恐れがあ
り、Ｐウェル領域の深さを十分深く形成していた。

【０００７】ＮｃｈデプリションＭＯＳＦＥＴのチャネ
ル領域の不純物拡散濃度は、これらの高温熱処理工程に
よる温度影響を考慮して設計し、所定の特性を得るよう
にしているが、実際には、ＮｃｈデプリションＭＯＳＦ
ＥＴのチャネル領域の拡散濃度にはバラツキが生じ、そ
のバラツキは、図６に示すように、Ｎｃｈデプレション
ＭＯＳＦＥＴのＩ−Ｖ特性のバラツキを生じさせる原因
の大きな要素となっていた。上記の問題は、パワーＭＯ
ＳＦＥＴのＯＮ抵抗の低減化及びアバランシェ耐量の向
上化を行うために、チャネル領域とそのチャネル領域内
に形成される高濃度領域とをほぼ同一面にする場合に
は、拡散工程による高温熱処理時間が長時間となり、Ｎ
ｃｈデプレションＭＯＳＦＥＴのＩ−Ｖ特性のバラツキ
が顕著に現れやすくなる。

【０００８】上記した図５の過電流保護回路の定電流源
のＮｃｈデプレションＭＯＳＦＥＴＭ１、Ｍ２が、図６
に示したような特性バラツキがある場合には、図７に示
すように、ＮｃｈデプレションＭＯＳＦＥＴ Ｍ１、Ｍ
２とで形成される基準電圧Vrefは、Ｎｃｈデプリション
ＭＯＳＦＥＴ Ｍ２のゲート、ドレインがＭＯＳＦＥＴ
Ｍ１と短絡接続されるためにＭＯＳＦＥＴ Ｍ１のバラ
ツキに依存してバラツキを生じることになる。

【０００９】例えば、過電流検出値を２A、基準電圧Vre
fを１．５Ｖとして設計した場合、Ｎｃｈデプリション
ＭＯＳＦＥＴ Ｍ１の電流バラツキにより、Ｍ１、Ｍ２
によって形成される基準電圧Vrefが、図７に示すような
バラツキが生じた場合には、設計過電流検出値の±１０
％以内の範囲の基準電圧Vrefを良品としたとき、この範
囲以外でバラツキが生じた半導体装置は設計外として不
良品扱いされ歩留率を大きく低下させる要因となってい
た。

【００１０】上述したＮｃｈデプレションＭＯＳＦＥＴ
の特性バラツキは、制御回路機能付パワーＭＯＳＦＥＴ
を形成した場合、単一のウエハー当たりで良品となる領
域と不良品となる領域に区別され、定電流源であるＮｃ
ｈデプレションＭＯＳＦＥＴの特性バラツキが歩留率に
大きく影響し、安定供給することが困難であった。本発
明は、上記した事情に鑑みて成されたものであり、定電
流源として用いるＮｃｈデプレションＭＯＳＦＥＴの特
性バラツキにより、許容範囲以上に基準電圧Vrefがばら
ついたとしても不良品として取り扱うことなく再生し、
歩留率を著しく向上させることを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記課題を解
決するために、以下の構成を採用した。即ち、本発明の
半導体装置は、同一半導体基板上に多数のパワーＭＯＳ
ＦＥＴからなるパワー部と、前記パワー部を制御する制
御回路からなる制御部とが形成され、前記制御回路は、
少なくとも所定の基準電圧を発生させる基準電圧発生回
路と、前記パワーＭＯＳＦＥＴに流れる過電流を検出す
る検出手段と、前記基準電圧と前記検出手段によって発
生した所定の検出電圧とを比較し前記パワーＭＯＳＦＥ
Ｔを制御するための出力信号を供給する比較部とが形成
された半導体装置であって、前記基準電圧発生回路はデ
プリション型ＭＯＳからなる定電流源にチャネル長がそ
れぞれ異なる複数の基準電圧調整用デプリション型ＭＯ
ＳＦＥＴを並列接続配置し、前記基準電圧調整用デプリ
ション型ＭＯＳＦＥＴの近傍に前記調整用デプリション
型ＭＯＳＦＥＴの一端に接続され前記基準電圧を測定す
る測定パッドを配置したことを特徴としている。

【００１２】また、前記パワー部に形成される前記多数
のパワーＭＯＳＦＥＴは、チャネル不純物領域と、前記
チャネル不純物領域内に形成され、前記チャネル不純物
領域よりも高濃度で前記チャネル不純物領域の底面と略
同一面まで拡散された高濃度不純物領域とが形成される
ことを特徴としている。上述したように、基準電圧発生
回路を構成する定電流源のデプリション型ＭＯＳＦＥＴ
にチャネル長がそれぞれ異なる複数の基準電圧調整用デ
プリション型ＭＯＳＦＥＴを並列接続し、且つ、基準電
圧調整用デプリション型ＭＯＳＦＥＴの近傍に前記調整
用デプリション型ＭＯＳＦＥＴの一端に接続され、基準
電圧を測定する測定パッドを配置することにより、高温
熱処理工程で定電流源であるデプリションＭＯＳＦＥＴ
の特性にバラツキが生じ、そのバラツキにより基準電圧
Vrefが許容範囲以上にバラツキが生じた時であっても、
並列接続された複数の上記基準電圧調整用デプリション
ＭＯＳＦＥＴに接続されたＭＯＳＦＥＴを選択的にＯＮ
／ＯＦＦさせて調整用デプリションＭＯＳＦＥＴのチャ
ネル長、即ち、抵抗値を調整することで許容範囲以上に
バラツキを生じた基準電圧Vrefを許容範囲内に調整する
ことができる。

【００１３】また、上記各調整用デプリションＭＯＳＦ
ＥＴには、基準電圧測定用の測定パッドが形成されてい
るために、過電流検出値が比較的小さい場合には、ウエ
ハー状態で、その各測定パッドに測定装置のプローブを
接触させ、定電流源デプレションＭＯＳＦＥＴ及び、チ
ャネル長が調整された調整用デプリションＭＯＳＦＥＴ
に微電流を流し、基準電圧を測定しながら基準電圧を設
定値に調整することができる。さらに、過電流検出値が
数十Ａとなる場合には、調整後、実際に過電流を流すこ
とができないが、上記測定パッドの電圧を測定すること
により、調整後の基準電圧を確認することができる。

【００１４】

【発明の実施の形態】以下に、本発明の半導体装置の実
施形態について図面を参照し説明する。図１は、本発明
の実施形態の制御回路機能付パワーＭＯＳＦＥＴの断面
図である。Ｎ+型半導体基板１１の一主面には、Ｎ-型の
エピタキシャル層１２が形成され、パワー部ＰのＭＯＳ
ＦＥＴのドレイン領域１３の一部を構成する。パワー部
Ｐのドレイン領域１３には、チャネルを形成するＰ型の
チャネル不純物領域１４が規則的に配列形成される。そ
のチャネル不純物領域１４内には、チャネル不純物領域
１４よりも濃度が高い高濃度不純物領域１５が形成され
る。チャネル不純物領域１４内に形成された高濃度不純
物領域１５の底面部は、チャネル不純物領域１４の底面
部と略同一面となるように形成されている。

【００１５】さらにチャネル不純物領域１４にはリング
状のＮ+型のソース領域１６が形成され、チャネル不純
物領域１４のチャネルとなる領域上に絶縁層１７を介し
てゲート電極１８が形成される。ソース領域１６とチャ
ネル不純物領域１４とは、アルミ蒸着膜からなる金属電
極であるソース電極１９に接続され、半導体基板１１の
裏面には金属電極であるドレイン電極２０が形成されて
いる。

【００１６】一方、パワー部Ｐに隣接する制御部Ｃの上
記エピタキシャル層１２内には、チャネル不純物領域１
４の不純物濃度より濃度の低いＰ型の不純物が拡散され
たウェル領域２１が形成される。このウェル領域２１内
に、パワー部Ｐを制御するための過電流保護回路が形成
される。本発明の特徴とするところは、制御部に形成す
る過電流保護回路にある。過電流保護回路は、図２に示
すように、少なくともＮｃｈデプリション型ＭＯＳ３１
からなる定電流源にチャネル長がそれぞれ異なり、並列
接続された複数の基準電圧調整用Ｎｃｈデプリション型
ＭＯＳＦＥＴ３２，３３．．．及びそのデプリションＭ
ＯＳＦＥＴ３２，３３．．．の各ソースに接続されたス
イッチ用ＮｃｈエンハンスメントＭＯＳＦＥＴ４０，４
１．．．とからなり調整可能な所定の基準電圧を発生さ
せる基準電圧発生回路３０と、基準電圧発生回路３０に
よって形成された形成される基準電圧を測定する測定パ
ッド５０と、パワーＭＯＳＦＥＴに流れる過電流を検出
する検出手段３７と、基準電圧と検出手段３７によって
発生した所定の検出電圧とを比較しパワーＭＯＳＦＥＴ
を制御するための出力信号を供給する比較部３８とをか
ら構成される。

【００１７】この基準電圧発生回路３０では、並列接続
された上記複数の調整用ＮｃｈデプレションＭＯＳＦＥ
Ｔ３２，３３．．．及びＭＯＳＦＥＴ４１，４１．．．
が配置形成されているために、定電流源Ｎｃｈデプレシ
ョンＭＯＳＦＥＴ３１のチャネル領域の拡散層のバラツ
キにより、定電流源デプレションＭＯＳＦＥＴ３１のＩ
DSがばらついた場合、そのＩDSのバラツキにより基準電
圧発生回路３０で形成される基準電圧Ｖrefも依存して
バラツキを生じるが、ＭＯＳＦＥＴ４０，４１．．．選
択的にＯＮ／ＯＦＦさせて、上記調整用Ｎｃｈデプレシ
ョンＭＯＳＦＥＴ３２，３３．．．のチャネル長を任意
に調整することでバラツキを生じた基準電圧Ｖrefを設
定値に補正する。

【００１８】さらに、調整用ＮｃｈデプレションＭＯＳ
ＦＥＴの共通接続されるドレイン３２Ｄ，３３Ｄ．．．
には、基準電圧を測定するための測定パッド５０が設け
られているために、その測定パッド５０を用いて基準電
圧を確認しながら上述した調整用ＮｃｈデプレションＭ
ＯＳＦＥＴ３２，３３．．．のチャネル長を調整するこ
とができる。

【００１９】以下に、特に、図面を用いないが、制御回
路付パワーＭＯＳＦＥＴの製造方法に基づき、本発明の
特徴をさらに説明する。Ｎ+型半導体基板１１にＮ-型エ
ピタキシャル層１２を成長させた基板を準備し、制御部
となる領域のエピタキシャル層１２にＰ-型の不純物で
あるボロン（Ｂ）を注入・拡散し制御部ＣとなるＰウェ
ル領域２１を形成する。

【００２０】ウェル領域２１の拡散濃度を後述するチャ
ネル不純物領域１４と高濃度不純物領域１５よりも低く
し、長期間の熱拡散工程を行いウェル領域２１を安定化
させ、以降に行われる熱拡散工程でウェル領域の拡散の
進行を抑制する。このウェル領域２１は十分に拡散しな
いと、以降の拡散工程でウェル領域２１の拡散が進行
し、エピタキシャル層１２の膜厚を厚くしなければ成ら
ず、共通基板上に形成されるパワーＭＯＳＦＥＴ領域の
エピタキシャル層の厚みも厚くなり、オン抵抗の低減化
の妨げとなるために、長時間で十分に拡散することが重
要である。さらに、ウェル領域２１の深さは、チャネル
不純物領域１４と高濃度不純物領域１５の底面部と略同
一面か、或いは若干浅く成るように形成する。

【００２１】具体的には、例えば、打ち込みエネルギー
７０ＫｅＶでドーズ量１×１０-13〜３．５×１０-13の
ボロンを注入し、約１１００℃〜１２００℃で約５００
分から８００分間の熱拡散を行いウェル領域を形成す
る。ウェル領域２１のドーズ量は、上記した具体例に限
定されるものではなく、エピタキシャル層の濃度、即
ち、設定する耐圧値により適宜に選択し、ウェル領域２
１に形成するＮチャネルＥＭＯＳのＶｔｈをコントロー
ルする。

【００２２】ウェル領域２１を形成した後、ウェル領域
２１内にＮｃｈデプリションＭＯＳＦＥＴのチャネルと
なる領域に砒素（Ａｓ）等のＮ型の不純物が注入・拡散
されＮｃｈデプリションＭＯＳＦＥＴのチャネル領域２
２が形成される。ＮｃｈデプリションＭＯＳＦＥＴのチ
ャネル領域２２形成後、絶縁層を介して選択的にゲート
電極１８，１８Ａを形成する。即ち、パワー部Ｐ領域に
は、パワーＭＯＳＦＥＴのゲート電極１８、制御部Ｃ領
域には、ＮチャネルＥＭＯＳ、ＮチャネルＤＭＯＳ等の
横型ＭＯＳのゲート電極１８Ａが形成される。このＮｃ
ｈデプリションＭＯＳＦＥＴは、過電流保護回路の定電
流源、基準電圧調整用の素子として用いられる。各Ｎｃ
ｈエンハンスメントＭＯＳＦＥＴ４０，４１．．．は、
基準電圧調整用デプリションＭＯＳＦＥＴのチャネル長
を選択的に調整するスイッチとしてのみ用いられるた
め、そのサイズは可能な限り小さく形成され且つ同一サ
イズとなるようにゲート電極が形成される。

【００２３】パワー部Ｐ領域には、ゲート電極１８をマ
スクとして、Ｐ型不純物であるボロン（Ｂ）を所定のド
ーズ量でエピタキシャル層１２表面に注入し、所定の温
度条件の第１の熱拡散処理を行いチャネル領域となる極
めて浅いチャネル不純物領域１４が形成される。具体的
には、例えば、打ち込みエネルギー７０ＫｅＶでドーズ
量３×１０-13〜５×１０-13のボロンを注入し、約１１
００℃〜１２００℃で約１００から２００分間の第１の
熱処理工程を行う。このチャネル不純物領域１４を形成
する同一工程で必要に応じてウェル領域２１内にＰ+型
の不純物を拡散する場合もある。

【００２４】チャネル不純物領域１４表面に高濃度不純
物領域１５となるチャネル不純物領域１４の濃度よりも
濃度の高いＰ型のボロン（Ｂ）が注入される。具体的に
は、例えば、チャネル不純物領域１４のボロン（Ｂ）の
ドーズ量が３×１０-13〜５×１０-13である場合、打ち
込みエネルギー８０ＫｅＶでドーズ量８×１０-14〜１
×１０-15のボロンを注入する。

【００２５】高濃度不純物領域１５となる高濃度の不純
物を注入した後、高濃度不純物の拡散する第２の熱拡散
処理を行う。この第２の拡散工程は、高濃度不純物領域
１５の底面部と上記した第１の拡散工程で拡散したチャ
ネル不純物領域１４の底面部とが略同一面になるように
行われる。一般的に不純物拡散は、不純物濃度、拡散温
度、拡散時間により、その不純物の拡散深さが決定され
る。チャネル不純物領域の不純物濃度と高濃度不純物領
域の不純物濃度とは、上記したように濃度差を有してい
ることから高濃度不純物領域の拡散の方がチャネル不純
物領域の拡散より高速である。

【００２６】従って、高濃度不純物領域１５に注入した
不純物の濃度と、チャネル不純物領域１４に注入した不
純物の濃度とを予め設定すれば第２の熱拡散工程の温
度、時間の設定を行うことで、高濃度不純物領域１５と
チャネル不純物領域１４とが同時に拡散し、拡散進行方
向の高濃度不純物領域１５の底面部とチャネル不純物領
域１４の底面部とを略同一面に形成することができる。

【００２７】この制御機能付パワーＭＯＳＦＥＴでは、
上記したように、チャネル不純物領域１４となる不純物
であるボロン（Ｂ）のドーズ量を３×１０-13〜５×１
０-13とし約１１００℃〜１２００℃で１００分〜２０
０分の第１の予備熱処理工程を行った後、高濃度不純物
領域１５となる不純物であるボロン（Ｂ）のドーズ量を
８×１０-14〜１×１０-15とし、約１１００℃〜１２０
０℃で約３０分〜９０分間の第２の熱処理工程を行うこ
とにより、上記したように、高濃度不純物領域１５の底
面部とチャネル不純物領域１４の底面部とを略同一面に
形成している。

【００２８】パワー部Ｐ領域及び制御部Ｃ領域のチャネ
ル不純物領域１４及びウェル領域２１にソース領域１
６、１６Ａ及びドレイン領域１６ＢとなるＮ+型の不純
物を注入拡散してソース領域が形成される。ソース領域
となるＮ型不純物はリン（Ｐ）、砒素（Ａｓ）等を使用
することができ、ここでは、打ち込みエネルギー１００
〜１５０ＫｅＶでドーズ量５×１０-15〜１×１０-16の
砒素（Ａｓ）を注入し、約９００℃〜１１００℃で約３
０分〜６０分の熱拡散処理を行いソース領域１６、１６
Ａを形成している。

【００２９】ソース領域１６、１６Ａ形成後、ゲート電
極１８，１８Ａの表面に常圧又は減圧ＣＶＤ法等によっ
てＳiＯ2等の絶縁層を堆積、ホトエッチングしゲート電
極１８，１８Ａ表面を絶縁層１７で被覆する。そして、
露出した表面にアルミ膜をスパッタリング又は蒸着によ
り、パワー部Ｐ領域に形成したソース領域１６を共通接
続するソース電極１９を形成し、制御部Ｃ領域に形成し
たＭＯＳのドレイン、ソース電極２２、２３を形成す
る。さらに、半導体基板１１の裏面にパワーＭＯＳＦＥ
Ｔのドレイン電極２０となる金属層を形成し、図１に示
す制御回路機能付パワーＭＯＳＦＥＴが完成する。

【００３０】本発明の特徴とするところは、上述したよ
うに、制御部に形成された過電流保護回路を構成する定
電流源となるＮｃｈデプリションＭＯＳＦＥＴ３１の出
力にチャネル長がそれぞれ異なる複数の第１、第
２、、、の調整用デプリションＭＯＳＦＥＴ３２、３
３．．．を並列接続し、その各デプリションＭＯＳＦＥ
Ｔ３２，３３．．．のソース３２Ｓ，３３Ｓ．．．に同
一サイズのＭＯＳＦＥＴ４０，４１．．．が接続された
基準電圧発生回路３０を制御部内に形成し、且つ、各調
整用デプリションＭＯＳＦＥＴのドレイン３２Ｄ，３３
Ｄ．．．を共通接続するアルミ配線Ａから延在された配
線の先端部分に測定パッド５０を形成することにある。

【００３１】この測定パッドは、上記したように、アル
ミ配線一部からなり、半導体基板１１の表面に露出する
ように形成され、基準電圧発生回路３０で形成された基
準電圧を設定値に調整する際に用いられる測定専用のパ
ッドである。それぞれの調整用デプリションＭＯＳＦＥ
Ｔのドレイン３２Ｄ、３３Ｄ．．．及びゲート３２Ｇ，
３３Ｇ．．．は、図３に示すように、アルミ配線Ａ等に
より、定電流源となるＮｃｈデプリションＭＯＳＦＥＴ
３１のソース３１Ｓに共通接続される。

【００３２】一方、各調整用ＮｃｈデプリションＭＯＳ
ＦＥＴの各ソース３２Ｓ，３３Ｓ．．．は、限りなく小
さく且つ同一サイズに形成されたＮｃｈエンハンスメン
トＭＯＳＦＥＴ４０，４１．．．を介して異なるアルミ
配線Ｂで共通接続されている。即ち、各Ｎｃｈエンハン
スメントＭＯＳＦＥＴ４０，４１．．．のドレイン４０
Ｄ，４１Ｄ．．．は、調整用デプリションＭＯＳＦＥＴ
のソース３２Ｓ，３３Ｓ．．．と共通に形成され、エン
ハンスメントＭＯＳＦＥＴ４０，４１．．．のソース４
０Ｓ，４１Ｓ．．．をアルミ配線Ｂで共通接続すること
で、異なる２本のアルミ配線Ａ，Ｂ間にＮｃｈエンハン
スメントＭＯＳＦＥＴ４０，４１．．．を介して複数の
調整用ＮｃｈデプリションＭＯＳＦＥＴ３２，３
３，．．．が並列接続配置されことになる。

【００３３】各調整用ＮｃｈデプリションＭＯＳＦＥＴ
３２，３３，．．．のチャネル長は、上記したように、
それぞれ異なるように形成し、各調整用Ｎｃｈデプリシ
ョンＭＯＳＦＥＴ３２，３３，．．．の抵抗値をそれぞ
れ異ならしめておくことで、定電流源Ｎｃｈデプリショ
ンＭＯＳＦＥＴ３１の電流特性にバラツキが生じ、その
バラツキにより基準電圧Vrefに大きなバラツキが生じた
としても、並列接続された各調整用Ｎｃｈデプリション
ＭＯＳＦＥＴ３２，３３，．．．の全体のチャネル長を
調整することで、基準電圧Vrefのバラツキを許容範囲内
に補正する。

【００３４】例えば、図３に示した、調整用デプリショ
ンＭＯＳＦＥＴ３２のチャネル長Ｌを５０μm、チャネ
ル幅Ｗを７μm、Ｒｓを５ＫΩとして設計したときの調
整用デプリションＭＯＳＦＥＴ３２の抵抗値は３５ＫΩ
となる。この調整用ＮｃｈデプリションＭＯＳＦＥＴ３
２を仮に、第１の調整用ＮｃｈデプリションＭＯＳＦＥ
Ｔとする。過電流検出値を２Ａとし、その過電流検出値
と比較される設計基準電圧を１．５Ｖとした場合、定電
流源ＮｃｈデプリションＭＯＳＦＥＴの定電流ＩDSの設
計値は４２．８μＡとなる。

【００３５】ここで、第１の調整用Ｎｃｈデプリション
ＭＯＳＦＥＴ３２のチャネル長は、上記条件で５０μm
であり、隣接配置形成される残りの第２、第３、第４、
及び第５の調整用ＮｃｈデプリションＭＯＳＦＥＴ３
３，３４．．．のチャネル長をそれぞれ１００μm、２
００μm、４００μm、８００μmという具合に倍々に長
くすると、第２、第３、第４及び第５の調整用Ｎｃｈデ
プリションＭＯＳＦＥＴ３３，３４．．．の抵抗値は、
それぞれ７０ＫΩ、１４０ＫΩ、２８０ＫΩ、５６０Ｋ
Ωとなる。即ち、定電流源ＮｃｈデプリションＭＯＳＦ
ＥＴ３１の出力に第１〜第５の調整用Ｎｃｈデプリショ
ンＭＯＳＦＥＴ３２，３３，．．．が接続されることに
なる。

【００３６】定電流源ＮｃｈデプリションＭＯＳＦＥＴ
３１の設計ＩDS値を上記した４２．８μＡとして形成し
た場合、「発明が解決しようとする課題」及び上述した
製造方法でも説明したように、定電流源Ｎｃｈデプリシ
ョンＭＯＳＦＥＴ３１のチャネル領域の不純物拡散層
は、パワーＭＯＳＦＥＴのチャネル領域、及び高濃度領
域を形成する前に、即ち、ＮｃｈデプリションＭＯＳＦ
ＥＴのゲート電極形成前に、先にされるために、パワー
ＭＯＳＦＥＴのチャネル拡散領域及び高濃度領域を形成
するための第１及び第２の拡散工程による高温熱処理工
程により、定電流源ＮｃｈデプリションＭＯＳＦＥＴ３
１のチャネル領域の拡散層のバラツキによりＩDSにもバ
ラツキが生じる（図６参照）。

【００３７】定電流源ＮｃｈデプリションＭＯＳＦＥＴ
３１のＩDSにバラツキが生じると設定基準電圧Ｖrefも
そのバラツキに依存してバラツキが生じ、許容範囲以上
に基準電圧Ｖrefがばらついたときは、不良品として取
り扱っていた。しかし、本発明では、仮に、定電流源Ｎ
ｃｈデプリションＭＯＳＦＥＴ３１のチャネル拡散層の
バラツキにより、ＩDSが設計値より大きくバラツキ、そ
のバラツキにより基準電圧Ｖrefが許容範囲以上にばら
ついたとしても、その基準電圧Ｖrefをほぼ設定値に修
正することができる。

【００３８】各調整用ＮｃｈデプリションＭＯＳＦＥＴ
のソース３２Ｓ、３３Ｓ．．．を共通接続するアルミ配
線Ｂと各ソース３２Ｓ，３３Ｓ．．．の出力間には、上
記したように、同一サイズに形成したエンハンスメント
ＭＯＳＦＥＴ４０，４１．．．からなるスイッチ手段が
接続形成されており、この各エンハンスメントＭＯＳＦ
ＥＴ４０，４１．．．は、基準電圧調整前はＯＮ状態と
なるように回路構成がなされ、各調整用デプリションＭ
ＯＳＦＥＴ３２，３３，．．．はアルミ配線Ｂにより導
通状態が保持されている。即ち、制御機能付パワーＭＯ
ＳＦＥＴの完成する前までは、各調整用Ｎｃｈデプリシ
ョンＭＯＳＦＥＴ３２，３３，．．．は並列接続され、
合成抵抗値を最小値にしている。ここで、上記完成と
は、各諸特性をチェックし、ウエハーから個別に分離し
た状態をいう。

【００３９】例えば、定電流源ＮｃｈＭＯＳＦＥＴ３１
の設計ＩDSを上記した４２．８μＡとし、半導体基板に
定電流源ＮｃｈデプリションＭＯＳＦＥＴ３１を形成し
た時、チャネル拡散のバラツキが無く、設定値の４２．
８μＡが実測で得られた場合には、第２〜第５の調整用
ＮｃｈデプリションＭＯＳＦＥＴ３３，３４．．．のソ
ース３３Ｓ，３４Ｓ．．に接続されたエンハンスメント
ＭＯＳＦＥＴ４１，４２．．．がＯＦＦとなるように、
専用パッドに所定の電力を供給し、ゲート４１Ｇ，４２
Ｇ．．．ＯＦＦ信号を入力する。エンハンスメントＭＯ
ＳＦＥＴ４０のみをＯＮすることで第１の調整用Ｎｃｈ
デプリションＭＯＳＦＥＴ３２のみが導通状態となり設
定基準電圧値である１．５Ｖを得ることができる。

【００４０】この際、本発明では、上述したように、各
調整用デプリションＭＯＳＦＥＴのドレイン３２Ｄ，３
３Ｄ．．．を共通接続するアルミ配線Ａから延在される
先端部分に測定パッド５０が設けられているために、ウ
エハー状態で、その各測定パッドに測定装置のプローブ
を接触させ、定電流源デプリションＭＯＳＦＥＴ３１及
び、各調整用デプリションＭＯＳＦＥＴ３２，３３．．
に設定過電流値と同じ電流を流し、測定パッド５０で基
準電圧を測定しながら、基準電圧発生回路で形成された
基準電圧を初期設定値に調整することができる。

【００４１】次に、定電流源ＮｃｈデプリションＭＯＳ
ＦＥＴ３１のチャネル拡散層にバラツキが生じ、実測Ｉ
DSが仮に６４．４μＡとなった場合は、第３〜第５の調
整用ＮｃｈデプリションＭＯＳＦＥＴ３４，３５．．．
のソース３４Ｓ，３５Ｓ．．．に接続されたエンハンス
メントＭＯＳＦＥＴ４２，４３．．．がＯＦＦとなるよ
うに、専用パッドに所定の電力を供給し、ゲート４２
Ｇ，４Ｇ．．．ＯＦＦ信号を入力する。エンハンスメン
トＭＯＳＦＥＴ４０、４１のみをＯＮすることで並列接
続された第１及び第２の調整用ＮｃｈデプリションＭＯ
ＳＦＥＴ３２、３３のみが導通状態となり設定基準電圧
値である１．５Ｖを得ることができる。

【００４２】この際、上述したように、測定パッド５０
に測定装置のプローブを接触させ、定電流源デプリショ
ンＭＯＳＦＥＴ３１及び、各調整用デプリションＭＯＳ
ＦＥＴ３２，３３．．に設定過電流値と同じ電流を流
し、測定パッド５０で基準電圧を測定しながら、基準電
圧発生回路３０で形成された基準電圧を初期設定値に調
整することができる。

【００４３】即ち、複数の各調整用Ｎｃｈデプリション
ＭＯＳＦＥＴ３２，３３，．．．を定電流源Ｎｃｈデプ
リションＭＯＳＦＥＴ３１の出力に並列接続配置するこ
と及び測定パッド５０を設けることにより、定電流源Ｎ
ｃｈデプリションＭＯＳＦＥＴ３１のチャネル拡散層の
バラツキによりＩDSがバラツキ、基準電圧Ｖrefが設定
値よりばらついたとしても、測定パッド５０を用いてチ
ャネル長の異なる各調整用デプリションＭＯＳＦＥＴ３
２，３３，．．．を選択しの全体のチャネル長を調整し
ながらバラツキの生じた基準電圧を初期設定値に補正す
ることができる。本実施形態では、第１〜第５の調整用
ＮｃｈデプリションＭＯＳＦＥＴ３２，３３，．．．を
用いているために３１段階の調整が可能である。

【００４４】上述したように、本発明によれば、調整用
ＮｃｈデプリションＭＯＳＦＥＴ３２，３３．．．が配
置される。基準電圧調整前は、各調整用Ｎｃｈデプリシ
ョンＭＯＳＦＥＴ３２，３３．．．は全て並列接続され
た状態であり、バラツキの大きさに応じて、各調整用Ｎ
ｃｈデプリションＭＯＳＦＥＴ３２，３３．．．必要に
応じて選択して、そのチャネル長を可変調整し、基準電
圧発生回路で形成される基準電圧を設計値に近似させる
ことができる。即ち、本発明では、基準電圧発生回路で
形成される基準電圧は、設計基準電圧値とすることがで
きるため、過電流保護回路で検出する過電流を的確に検
出することができる。例えば、過電流検出を１〜２．５
±０．５Ａに設定することが可能となる。

【００４５】本来、制御回路機能付パワーＭＯＳＦＥＴ
の過電流破壊は、５〜１０Ａ以上十分に保証されている
が、この制御回路付パワーＭＯＳＦＥＴと電気的接続さ
れる他の周辺回路素子に上記過電流が流れた場合には、
パワーＭＯＳＦＥＴは破壊せずに周辺回路素子が破壊さ
れる恐れがある。しかし、制御回路機能付パワーＭＯＳ
ＦＥＴの過電流検出値を１〜２．５Ａに設定すれば、過
電流による周辺回路素子の破壊を防止することができ
る。

【００４６】従って、小さい上記過電流検出値で確実に
検出するためには、基準電圧のバラツキが大きく影響す
るが、本発明では、上述したように、基準電圧にバラツ
キを生じたときでも、設計基準電圧値に補正することが
でき、過電流による周辺回路素子の破壊を防止すること
ができる。

【００４７】

【発明の効果】上述したように、本発明の半導体装置に
よれば、基準電圧発生回路を構成する定電流源のデプリ
ション型ＭＯＳＦＥＴにチャネル長がそれぞれ異なる複
数の基準電圧調整用デプリション型ＭＯＳＦＥＴを並列
接続し、且つ、基準電圧調整用デプリション型ＭＯＳＦ
ＥＴの近傍に前記調整用デプリション型ＭＯＳＦＥＴの
一端に接続され、基準電圧を測定する測定パッドを配置
することにより、高温熱処理工程で定電流源であるデプ
リションＭＯＳＦＥＴの特性にバラツキが生じ、そのバ
ラツキにより基準電圧Vrefが許容範囲以上にバラツキが
生じた時であっても、並列接続された複数の上記基準電
圧調整用デプリションＭＯＳＦＥＴに接続されたＭＯＳ
ＦＥＴを選択的にＯＮ／ＯＦＦさせて調整用デプリショ
ンＭＯＳＦＥＴのチャネル長、即ち、抵抗値を調整する
ことで許容範囲以上にバラツキを生じた基準電圧Vrefを
許容範囲内に調整することができる。従って、製造工程
により特性バラツキが生じ不良品扱いとなったものでも
良品として調整することが可能となり歩留まりを著しく
向上することができる。

【００４８】また、本発明によれば、基準電圧測定用の
測定パッドが形成されているために、基準電圧を測定し
ながらバラツキの生じた基準電圧を設定値に調整するこ
とができることにより、精度良く調整することができ
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の断面図。

【図２】本発明の過電流保護回路。

【図３】本発明の基準電圧発生回路のパターン図。

【図４】従来の半導体装置の断面図。

【図５】従来の過電流保護回路。

【図６】従来の定電流源ＮｃｈデプレションＭＯＳＦＥ
Ｔの特性図。

【図７】基準電圧のバラツキを示す特性図。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−152354（ＪＰ，Ａ) 特開 平７−169846（ＪＰ，Ａ) 特開 昭59−121730（ＪＰ，Ａ) 特開 平８−6653（ＪＰ，Ａ) 特開 昭64−48464（ＪＰ，Ａ) 特開 平７−14383（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 656

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】同一半導体基板上に多数のパワーＭＯＳＦ
   ＥＴからなるパワー部と、前記パワー部を制御する制御
   回路からなる制御部とが形成され、前記制御回路は、少
   なくとも所定の基準電圧を発生させる基準電圧発生回路
   と、前記パワーＭＯＳＦＥＴに流れる過電流を検出する
   検出手段と、前記基準電圧と前記検出手段によって発生
   した所定の検出電圧とを比較し前記パワーＭＯＳＦＥＴ
   を制御するための出力信号を供給する比較部とが形成さ
   れた半導体装置であって、前記基準電圧発生回路はデプ
   リション型ＭＯＳからなる定電流源にチャネル長がそれ
   ぞれ異なる複数の基準電圧調整用デプリション型ＭＯＳ
   ＦＥＴを並列接続配置し、前記基準電圧調整用デプリシ
   ョン型ＭＯＳＦＥＴの近傍に前記調整用デプリション型
   ＭＯＳＦＥＴの一端に接続され前記基準電圧を測定する
   測定パッドが配置されたことを特徴とする半導体装置。
2. 【請求項２】 前記パワー部に形成される前記多数のパ
   ワーＭＯＳＦＥＴは、チャネル不純物領域と、前記チャ
   ネル不純物領域内に形成され、前記チャネル不純物領域
   よりも高濃度で前記チャネル不純物領域の底面と略同一
   面まで拡散された高濃度不純物領域とが形成されること
   を特徴とする請求項１記載の半導体装置。