JP3500924B2 - 半導体センサの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ゲージ抵抗にて
ブリッジ回路が形成された半導体センサの製造方法に関
するものである。

【０００２】

【従来の技術】半導体圧力センサにおいて、基板にゲー
ジ抵抗が複数形成され、このゲージ抵抗をブリッジ接続
した場合のオフセット電圧をゼロにする技術が実開平４
−２５２５６号公報に開示されている。この技術は、ダ
ミーパターンを追加し、一列に配置することによりゲー
ジパターンの転写精度を上げてオフセット電圧をゼロに
することを狙ったものである。

【０００３】

【発明が解決しようとする課題】ところが、この技術は
１つのチップ内でのオフセット電圧をゼロにするための
ものであり、ゲージ抵抗（不純物拡散層）を形成するホ
トマスクからの影響をなくすことはできないという問題
がある。即ち、ホト工程や拡散工程から生じる抵抗値の
不均一を小さくできるものの、ゲージ抵抗をパターニン
グするゲージマスク（ゲージ抵抗をパターニングするた
めのホトマスク）の線幅バラツキによる影響を無くすこ
とはできない。

【０００４】そこで、この発明の目的は、パターニング
するゲージマスクの線幅バラツキによる影響を受けるこ
となくオフセット電圧をゼロに近づけることができる半
導体センサの製造方法を提供することにある。

【０００５】

【課題を解決するための手段】請求項１に記載の発明に
よれば、複数のチップ形成領域を有するウェハ状態で、
各チップ形成領域に、帯状の幅狭部と該幅狭部の両端に
接続されて該幅狭部より幅広であってかつ長方形状をな
す幅広部とを有するゲージ抵抗を形成し、前記各チップ
形成領域に形成されたゲージ抵抗の前記幅広部にコンタ
クトホールを形成し、ゲージ抵抗の抵抗値またはブリッ
ジ回路の出力値の少なくともいずれかを測定し、この測
定結果に基づいてウェハ状態でのコンタクトホールの位
置を長方形状をなす幅広部内で移動させることにより各
チップ形成領域におけるブリッジ回路のオフセット電圧
を調整する。

【０００６】このように、半導体加速度センサや半導体
圧力センサ等の半導体センサのウェハ工程内において、
オフセット電圧のウェハ面内の同一位置における再現性
がよいことに着目して、ゲージ抵抗のコンタクト位置ま
たはコンタクトホール形状を調整することによりゲージ
抵抗値を微小に調整してオフセット電圧をゼロに近づけ
ることができる。

【０００７】 ここで、図９において実線にて示すよう
に、オフセット電圧のウェハ面内のバラツキが十分小さ
いが面内の平均値がゼロに対しΔＶだけズレている場合
には、請求項２に記載の発明のように、オフセット電圧
を調整する工程において、各チップ形成領域におけるゲ
ージ抵抗のコンタクトホールの位置を、一律に調整する
と、実用上好ましいものとなる。

【０００８】 また、図１２において実線にて示すよう
に、オフセット電圧のウェハ面内のバラツキが大きい場
合には、請求項３に記載の発明のように、オフセット電
圧を調整する工程において、各チップ形成領域における
ゲージ抵抗のコンタクトホールの位置を、各チップ形成
領域ごとに調整すると、実用上好ましいものとなる。

【０００９】

【発明の実施の形態】

（第１の実施の形態）以下、この発明を具体化した実施
の形態を図面に従って説明する。

【００１０】本実施形態においては、半導体加速度セン
サに具体化している。図１には半導体加速度センサの平
面図を示し、図２には図１のII−II断面図を示す。図
１，２に示すように、Ｎ型単結晶シリコン基板（チッ
プ）１には貫通孔２，３，４，５が形成され、この貫通
孔２〜５により四角枠部６と中央部の重り部７と４つの
梁部８，９，１０，１１が区画形成されている。四角枠
部６および重り部７は厚肉であり、梁部８〜１１は薄肉
である。そして、四角枠部６の内方において重り部７が
梁部８〜１１により連結支持されている。

【００１１】また、基板１における歪みが生じる部位で
ある各梁部８，９，１０，１１にはゲージ抵抗１２，１
３，１４，１５が形成されている。ゲージ抵抗１２，１
３，１４，１５の設置部分の詳細を図３（ａ），（ｂ）
に示す。図３（ａ）はゲージ抵抗１２，１３，１４，１
５の設置部分の平面図であり、図３（ｂ）は（ａ）のＡ
−Ａ断面図である。

【００１２】図３（ａ），（ｂ）において、Ｎ型単結晶
シリコン基板１の上にはシリコン酸化膜１６が形成され
ている。また、Ｎ型単結晶シリコン基板１の表層部に
は、ゲージ抵抗１２，１３，１４，１５であるＰ⁺ 型不
純物拡散層が形成されている。ゲージ抵抗（Ｐ⁺ 型不純
物拡散層）１２，１３，１４，１５は、幅の狭い帯状の
幅狭部１８と、幅の広い長方形状をなす幅広部１９，２
０からなる。つまり、帯状の幅狭部１８が折り曲げられ
た形状で配置されるとともに、幅狭部１８の一端には幅
広部１９が、また、他端には幅広部２０が形成されてい
る。

【００１３】さらに、ゲージ抵抗（Ｐ⁺ 型不純物拡散
層）１２，１３，１４，１５の幅広部１９内においてコ
ンタクト用Ｐ⁺ 型不純物拡散層２１が形成されるととも
に、幅広部２０内においてコンタクト用Ｐ⁺ 型不純物拡
散層２２が形成されている。また、コンタクト用Ｐ⁺ 型
不純物拡散層２１，２２の上のシリコン酸化膜１６には
コンタクトホール２３，２４が形成されている。シリコ
ン酸化膜１６の上にはアルミ電極２５，２６が形成さ
れ、アルミ電極２５，２６はコンタクトホール２３，２
４を通してゲージ抵抗（Ｐ⁺ 型不純物拡散層）１２，１
３，１４，１５の幅広部１９，２０およびコンタクト用
Ｐ⁺ 型不純物拡散層２１，２２と電気的に接続されてい
る。

【００１４】なお、ゲージ抵抗（Ｐ⁺ 型不純物拡散層）
１２，１３，１４，１５はその不純物濃度が１０¹⁹／cm
³ であり、深さは１μｍである。また、コンタクト用Ｐ
⁺ 型不純物拡散層２１，２２はその不純物濃度が１０²⁰
／cm³ であり、深さは３μｍである。コンタクト用Ｐ⁺
型不純物拡散層２１，２２はゲージ抵抗（Ｐ⁺ 型不純物
拡散層）１２，１３，１４，１５よりも深く形成されて
おり、コンタクト部での熱処理時のアロイスパイクによ
りアルミ電極２５，２６が基板１とショートするのが防
止される。

【００１５】そして、アルミ電極２５とアルミ電極２６
との間において、ゲージ抵抗（Ｐ⁺型不純物拡散層）１
２，１３，１４，１５がピエゾ抵抗素子として作用し、
図１の各梁部８，９，１０，１１に加わる歪みに応じて
ゲージ抵抗（Ｐ⁺ 型不純物拡散層）１２，１３，１４，
１５の抵抗値が変化する。つまり、重り部７に加わる加
速度Ｇの大きさに応じてゲージ抵抗（Ｐ⁺ 型不純物拡散
層）１２，１３，１４，１５の抵抗値が変化する。ここ
で、ゲージ抵抗１２の抵抗値をＲ１とし、ゲージ抵抗１
３の抵抗値をＲ２とし、ゲージ抵抗１４の抵抗値をＲ３
とし、ゲージ抵抗１５の抵抗値をＲ４とする。

【００１６】また、図４に示すように、ゲージ抵抗１
２，１３，１４，１５にてホイートストーンブリッジ回
路が形成されている。つまり、ゲージ抵抗１２（抵抗値
Ｒ１）とゲージ抵抗１４（抵抗値Ｒ３）との間の接続点
ａと、ゲージ抵抗１３（抵抗値Ｒ２）とゲージ抵抗１５
（抵抗値Ｒ４）との間の接続点ｂとの間には電源（印加
電圧）Ｖccが接続されている。また、ゲージ抵抗１２
（抵抗値Ｒ１）とゲージ抵抗１３（抵抗値Ｒ２）との間
の接続点ｃと、ゲージ抵抗１４（抵抗値Ｒ３）とゲージ
抵抗１５（抵抗値Ｒ４）との間の接続点ｄとの間がブリ
ッジ回路の出力（中点間電位の出力）となり、加速度が
加わっていないときの出力電圧がオフセット電圧Ｖoff
となる。

【００１７】また、図２に示すように、Ｎ型単結晶シリ
コン基板（チップ）１は台座２７の上に接合される。以
下、オフセット電圧Ｖoff について言及する。

【００１８】オフセット電圧Ｖoff は、ゲージ抵抗値Ｒ
１，Ｒ２，Ｒ３，Ｒ４の均一性によって決定される。４
つのゲージ抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４が全く同一で
あれば、オフセット電圧Ｖoff はゼロとなる。

【００１９】ここで、オフセット電圧Ｖoff は次式で表
される。

【００２０】

【数１】 ただし、Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 はゲージ抵抗値、Ｖcc
は印加電圧を示す。この（１）式から、４つのゲージ抵
抗値Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 が不均一であると、オフセ
ット電圧Ｖoff がゼロでなくなることが分かる。

【００２１】一般的に、半導体加工工程で形成される抵
抗のペア性は数％である。例えば、Ｒ1 ＝Ｒ3 ＝Ｒ4 ＝
８．５ｋΩ、Ｒ2 ＝８．５ｋΩ×１０１％＝８．５８５
ｋΩ、Ｖcc＝３Ｖとすると、上記（１）式より、Ｖoff
＝７．５ｍＶとなる。

【００２２】通常センサに要求されるオフセット電圧Ｖ
off は、０±５ｍＶ以下程度であり、一般的な半導体加
工では、この範囲内に収めることが難しく、全数検査の
上、規格外品を選別除去する工程が必要となっている。
つまり、図５のウェハ状態においてｎ個のチップ形成領
域が形成される場合に、全数ｎ個のうちからオフセット
電圧Ｖoff が０±５ｍＶから外れたチップを選別して除
去する必要がある。

【００２３】加速度センサ等の力学量センサではセンサ
特性の温度特性を補償する目的で、図６，７に示すよう
に、感度の温度係数θ１と抵抗の温度係数θ２との絶対
値が等しくなるように、ゲージ抵抗（Ｐ⁺ 型不純物拡散
層）１２，１３，１４，１５の不純物濃度は、図８に示
すように、感度特性Ｌ１の符号が逆の感度特性Ｌ２にお
ける自己感度補償領域Ｃ１またはＣ２を用いる。この場
合には、定電流（Ｉcc）駆動することになり、上記
（１）式は、次式に書き改められる。

【００２４】

【数２】 ただし、Ｒgageはフルブリッジの抵抗値を表し、

【００２５】

【数３】 である。この（２）式を変形すると、

【００２６】

【数４】 となる。ここで、（３）式を温度Ｔで偏微分すると、

【００２７】

【数５】 となる。ただし、

【００２８】

【数６】 である。この（４）式から、Ｒ1 ＝Ｒ2 ＝Ｒ3 ＝Ｒ4 で
あれば、 Ｖoff ＝０ かつ

【００２９】

【数７】 となることが分かる。すなわち、力学量（加速度）を加
えない時の出力値は、オフセット電圧Ｖoffがゼロの時
には、温度特性をもたないが、オフセット電圧Ｖoff が
ゼロでなければオフセット電圧Ｖoff に比例して温度特
性をもつことが分かる。このことからも、センサの特性
を良好なものにするためには、オフセット電圧Ｖoff を
ゼロに近づけることが必要であることが分かる。

【００３０】そこで、オフセット電圧Ｖoff のウェハ間
の再現性はよく、オフセット電圧値は、ウェハ間、処理
バッチ間を問わずウェハ面内の同一位置のチップでは、
その再現がよいことが本発明者らの調査により分かって
いる。従って、ゲージ抵抗値Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 が
ゲージマスクに再現性よく形成されていると考えられ
る。

【００３１】このため製造工程において、ウェハ面内の
全チップ形成領域のコンタクト位置を一様に（全チップ
に対し）調整して各ゲージ抵抗値Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ
4 を微小に調整したコンタクトマスクを作製し、これを
用いてコンタクト位置を調整することにより、オフセッ
ト電圧Ｖoff の平均値をゼロに近づける。

【００３２】つまり、ウェハ状態で、各チップ形成領域
にゲージ抵抗１２，１３，１４，１５を形成して、ゲー
ジ抵抗１２，１３，１４，１５の抵抗値またはブリッジ
回路の出力値の少なくともいずれかを測定する。その結
果、図９に実線にて示すように、オフセット電圧Ｖoff
のウェハ面内のバラツキは十分小さいが、面内の平均値
がゼロに対してズレΔＶを生じている場合には、各チッ
プ形成領域におけるゲージ抵抗１２，１３，１４，１５
のコンタクト位置を、一律に調整して、各チップ形成領
域におけるブリッジ回路のオフセット電圧を調整する。
これにより、図９に破線にて示すようにブリッジ回路の
オフセット電圧の中心をゼロに近づけることができる。

【００３３】図３（ｃ）にコンタクト位置の調整の例
を、８．５５ｋΩのゲージ抵抗値を８．５ｋΩに調整す
る場合で示す。即ち、抵抗値を０．０５ｋΩ（＝ΔＲ）
だけ小さくする場合で示す。

【００３４】製造工程において、ウェハ状態のＮ型単結
晶シリコン基板１にゲージ抵抗（Ｐ ⁺ 型不純物拡散層）
１２，１３，１４，１５およびコンタクト用Ｐ⁺ 型不純
物拡散層２０，２１を形成する。さらに、Ｎ型単結晶シ
リコン基板１の上のシリコン酸化膜１６に窓開けエッチ
ングを行いコンタクトホール２３，２４を形成する。そ
して、コンタクト部にアルミ電極２５，２６を形成す
る。このとき、仮に、ゲージ抵抗値Ｒ1 ，Ｒ2 ，Ｒ3 ，
Ｒ4 のうちのいずれかが８．５ｋΩ＋ΔＲとなり、他の
ゲージ抵抗値８．５ｋΩに比べて、ΔＲΩ大きかったと
する。

【００３５】そこで、コンタクトマスクを修正してコン
タクト位置を調整する。つまり、図３（ｂ）における左
側のコンタクトホール２３を図３（ｃ）のように右側に
ΔＬ／２だけ移動させるとともに、図３（ｂ）における
右側のコンタクトホール２４を図３（ｃ）のように左側
にΔＬ／２だけ移動させる。このように両端のコンタク
トの間隔（コンタクトホール２３，２４の間隔）をΔＬ
だけ狭くして抵抗値を８．５ｋΩにする。

【００３６】具体的には、位置調整量ΔＬは次の式によ
り算出される。

【００３７】

【数８】 ここで、Ｗ１は、シリコン酸化膜１６に形成されたコン
タクトホール２３，２４の幅であり（図３（ａ）参
照）、ρ_S は、ゲージ抵抗（Ｐ⁺ 型不純物拡散層）１
２，１３，１４，１５のシート抵抗である。

【００３８】

【００３９】

【００４０】このように本実施の形態は、下記の特徴を
有する。 （イ）複数のチップ形成領域を有するウェハ状態で、各
チップ形成領域にゲージ抵抗（Ｐ⁺ 型不純物拡散層）１
２，１３，１４，１５を形成し、ゲージ抵抗の抵抗値ま
たはブリッジ回路の出力値の少なくともいずれかを測定
し、この測定結果に基づいてウェハ状態での各チップ形
成領域におけるゲージ抵抗１２，１３，１４，１５のコ
ンタクト位置またはコンタクトホール形状を調整して各
チップ形成領域におけるブリッジ回路のオフセット電圧
を調整する。

【００４１】このように、半導体加速度センサのウェハ
工程内において、オフセット電圧のウェハ面内の同一位
置における再現性がよいことに着目して、ゲージ抵抗の
コンタクト位置またはコンタクトホール形状を調整する
ことによりゲージ抵抗値を微小に調整してオフセット電
圧をゼロに近づけることができる。（ロ）図９において
実線にて示すように、オフセット電圧のウェハ面内のバ
ラツキが十分小さいが面内の平均値がゼロに対しΔＶだ
けズレている場合には、オフセット電圧を調整する工程
において、各チップ形成領域におけるゲージ抵抗のコン
タクト位置またはコンタクトホール形状を、一律に調整
すると、各チップ一律にΔＶだけシフトさせることがで
き、実用上好ましいものとなる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００４２】第１の実施の形態は、図９において実線に
て示すように、オフセット電圧Ｖoff のウェハ面内のバ
ラツキは十分小さいが、面内の平均値がゼロに対してズ
レΔＶを生じており、ΔＶをゼロにする場合に有効であ
るが、図１２において実線にて示すように、オフセット
電圧Ｖoff のバラツキそのものが大きい場合には下記の
ようにする。

【００４３】まず、ウェハ状態で各チップ形成領域にゲ
ージ抵抗１２，１３，１４，１５を形成する。そして、
調整前のセンサにおけるウェハ面内の個々のチップのゲ
ージ抵抗値Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 またはブリッジ回路
の出力値の少なくともいずれかを測定する。

【００４４】 引き続き、この調整前のゲージ抵抗値Ｒ
1 ，Ｒ2 ，Ｒ3 ，Ｒ4 またはブリッジ回路の出力値の少
なくともいずれかを基に各チップでのゲージ抵抗値Ｒ1
，Ｒ2 ，Ｒ3 ，Ｒ4 の調整分を算出し、これに見合う
コンタクト位置調整またはコンタクトホール形状調整を
行うためのコンタクトマスクを作製する。このコンタク
トマスクを用いて図３にて説明したようにコンタクト位
置またはコンタクトホール形状を調整する。

【００４５】このようにゲージ抵抗値とオフセット電圧
の少なくとも一方の測定を全チップにわたり行い、マス
ク直しを行うことによりオフセット電圧Ｖoff の平均値
をゼロに近づけることができる。即ち、個々のチップの
オフセット電圧Ｖoff をゼロに近づけることができ、そ
の結果、図１２に破線で示すように、オフセット電圧Ｖ
off のバラツキを小さくできる。

【００４６】図１３，１４には、このようにして調整を
行ったことによる効果を示す。図１３は、位置調整無し
のコンタクトマスクを用いた場合におけるオフセット電
圧Ｖoff の分布を示し、図１４は、図１３に示す結果に
基づき、各チップごとに調整を行ったコンタクトマスク
を用いた場合におけるオフセット電圧Ｖoff の分布を示
す。つまり、図１３，１４は、それぞれウェハ１０枚分
のチップ（４０５４個）のオフセット電圧値Ｖoff をヒ
ストグラム化したものである。

【００４７】 この図１３と図１４を比較すると、図１
４の方がオフセット電圧Ｖoff ＝０付近に多く集まって
いることが分かる。図１０，図１５〜図１９には、代表
的なウェハ面内の特定の位置のチップのオフセット電圧
値Ｖoff を示す。図１０，図１５〜図１９において、破
線にてコンタクト位置の調整を行わなかった場合を示
し、実線にてコンタクト位置の調整を行った場合を示
す。

【００４８】 これらの図から、ウェハ毎にバラツキは
あるものの、コンタクト位置の調整によって、その中心
値が０ｍＶ付近に移動していることが分かる。なお、図
１０，図１５〜図１９においては、図５のウェハのｎ値
（ウェハ内のチップ総数）は「４０７」としている。

【００４９】このようにして、コンタクト位置を変える
ことによって、ゲージ抵抗値（厳密にはＰ⁺ 型不純物拡
散層１２，１３，１４，１５による抵抗とコンタクト用
Ｐ⁺型不純物拡散層２１，２２による抵抗とで構成され
る抵抗値）を増減させて、オフセット電圧値をゼロに合
わせることができる。

【００５０】ここまでの説明においてはチップごとにコ
ンタクト位置等の調整を行い抵抗値のバラツキを防止し
たが、図３（ａ）のゲージ線幅Ｗ２の調整により抵抗値
のバラツキを防止することができないか検討する。

【００５１】 図１０，図１５〜図１９からも分かるよ
うに、ゲージマスクは面内同一のパターンを作製してい
るつもりであるが、チップ毎に出来映えが異なる。この
ため、オフセット電圧Ｖoff がプラス側に外れるチップ
もあれば、マイナス側に外れるチップも存在する。

【００５２】以下、定量的に検討する。ゲージ線幅Ｗ２
＝３μｍ、ゲージ長さＬ＝１２７５μｍ、ゲージシート
抵抗ρ_S ＝２００Ω／□とするときに、図４に示すフル
ブリッジ回路の抵抗値Ｒ2 のみの線幅Ｗ２が他のゲージ
抵抗と異なっており、オフセット電圧Ｖoff が５ｍＶ発
生したとする。印加電圧（駆動電圧）Ｖccは３Ｖであ
り、Ｒ1 ，Ｒ3 ，Ｒ4 の各抵抗値は、設計通りできてい
ると仮定して、

【００５３】

【数９】 よりＲ1 ＝Ｒ3 ＝Ｒ4 ＝８．５ｋΩとなる。

【００５４】また、

【００５５】

【数１０】 より、Ｒ2 ＝８．５５７ｋΩが得られる。この値から、
Ｒ2 の線幅Ｗ２を算出すると、２．９８μｍとなる。

【００５６】０．０２μｍの線幅差は、現在の検査方法
では誤差に埋もれてしまい、検出できない。このように
して、ゲージ線幅Ｗ２の調整により抵抗値のバラツキを
防止することができない。

【００５７】また、上の仮定では、１本だけの線幅を変
化させて見積もったが、実際には４本ともが僅かずつ異
なっているはずであり、マスク上の全チップが同一にで
きているわけではない。したがって、マスク上の全チッ
プが同一にできるわけではない。

【００５８】これに対し、本実施形態のようにオフセッ
ト電圧をチップ毎に調整を行う場合、抵抗値Ｒ2 を設計
値の８．５ｋΩに調整するためには、ΔＲ＝−５７Ω、
コンタクト部の拡散層のシート抵抗ρ_S ＝１０Ω／□、
コンタクト幅Ｗ１＝３０μｍとすると、位置調整量ΔＬ
は（５）式より、−１７μｍと算出される。

【００５９】このように本実施の形態は、下記の特徴を
有する。 （イ）図１２において実線にて示すように、オフセット
電圧のウェハ面内のバラツキが大きい場合には、オフセ
ット電圧を調整する工程において、各チップ形成領域に
おけるゲージ抵抗のコンタクト位置またはコンタクトホ
ール形状を、各チップ形成領域ごとに調整すると、図１
２の破線で示すようにバラツキを小さくすることがで
き、実用上好ましいものとなる。

【００６０】 これまでの説明においては、加速度セン
サに適用した場合について述べてきたが、図１１に示す
ように、圧力センサに具体化してもよい。つまり、単結
晶シリコン基板４０の中央に薄肉のダイヤフラム４１が
形成され、ダイヤフラム４１にゲージ抵抗４２，４３，
４４，４５を配置した場合に適用してもよい。

【００６１】また、これまでの説明においてはフルブリ
ッジ接続した場合について述べたが、ハーフブリッジ接
続した場合に適用してもよい。

【図面の簡単な説明】

【図１】 半導体加速度センサの平面図。

【図２】 図１のII−II断面図。

【図３】 ゲージ抵抗の設置部分の詳細説明図。

【図４】 回路構成図。

【図５】 ウェハの平面図。

【図６】 温度に関する感度特性図。

【図７】 温度に関する抵抗特性図。

【図８】 濃度に関する感度および抵抗特性図。

【図９】 オフセット電圧値Ｖoff の分布図。

【図１０】 オフセット電圧値Ｖ off の測定結果を示す
図。

【図１１】 半導体圧力センサを示す図。

【図１２】 オフセット電圧値Ｖoff の分布図。

【図１３】 オフセット電圧値Ｖoff のヒストグラム。

【図１４】 オフセット電圧値Ｖoff のヒストグラム。

【図１５】 オフセット電圧値Ｖoff の測定結果を示す
図。

【図１６】 オフセット電圧値Ｖoff の測定結果を示す
図。

【図１７】 オフセット電圧値Ｖoff の測定結果を示す
図。

【図１８】 オフセット電圧値Ｖoff の測定結果を示す
図。

【図１９】 オフセット電圧値Ｖoff の測定結果を示す
図。

【符号の説明】

１…Ｎ型単結晶シリコン基板、８，９，１０，１１…梁
部、１２，１３，１４，１５…ゲージ抵抗、２３，２４
…コンタクトホール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村田 稔 愛知県刈谷市昭和町１丁目１番地 株式 会社デンソー内 (72)発明者 石王 誠一郎 愛知県刈谷市昭和町１丁目１番地 株式 会社デンソー内 (56)参考文献 特開 平３−268466（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/84 G01L 1/18 G01P 15/12

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板における歪みが生じる部位に
   ゲージ抵抗が配置されるとともに当該ゲージ抵抗にてブ
   リッジ回路が形成された半導体センサの製造方法であっ
   て、 複数のチップ形成領域を有するウェハ状態で、各チップ
   形成領域に、帯状の幅狭部と該幅狭部の両端に接続され
   て該幅狭部より幅広であってかつ長方形状をなす幅広部
   とを有する前記ゲージ抵抗を形成する工程と、前記各チップ形成領域に形成されたゲージ抵抗の前記幅
   広部にコンタクトホールを形成する工程と、 前記ゲージ抵抗の抵抗値またはブリッジ回路の出力値の
   少なくともいずれかを測定する工程と、 この測定結果に基づいてウェハ状態での前記コンタクト
   ホールの位置を前記長方形状をなす幅広部内で移動させ
   ることにより前記各チップ形成領域におけるブリッジ回
   路のオフセット電圧を調整する工程とを備えたことを特
   徴とする半導体センサの製造方法。
2. 【請求項２】 前記オフセット電圧を調整する工程は、
   前記各チップ形成領域におけるゲージ抵抗のコンタクト
   ホールの位置を、一律に調整するものである請求項１に
   記載の半導体センサの製造方法。
3. 【請求項３】 前記オフセット電圧を調整する工程は、
   前記各チップ形成領域におけるゲージ抵抗のコンタクト
   ホールの位置を、前記各チップ形成領域ごとに調整する
   ものである請求項１に記載の半導体センサの製造方法。