JP3490101B2 - データ転送制御装置、及び半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ転送制御装置に
かかり、例えば、データ転送制御装置を内蔵したシング
ルチップマイクロコンピュータに利用して有効な技術に
関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の『ＬＳＩハ
ンドブック』Ｐ５４０およびＰ５４１に記載されるよう
に、中央処理装置（ＣＰＵ）を中心にしてプログラム保
持用のＲＯＭ（リードオンリメモリ）、データ保持用の
ＲＡＭ（ランダムアクセスメモリ）、およびデータの入
出力を行うための入出力回路などの機能ブロックが１つ
の半導体基板上に形成されてなる。本発明者らは、かか
るシングルチップマイクロコンピュータに前記ＣＰＵと
は独立にデータ転送を行なうダイレクトメモリアクセス
コントローラ（ＤＭＡＣ）を内蔵することを検討した。
かかるＤＭＡＣについて記載された文献の例として、昭
和６２年９月（株）日立製作所発行の『日立１６ビット
マイクロプロセッサＨＤ６４１０１６』Ｐ１６９乃至Ｐ
２０６がある。

【０００３】かかるＤＭＡＣは、ＣＰＵのソフトウエア
による起動あるいは外部端子による起動によってメモリ
−メモリ間のデータ転送を行なうほか、タイマあるいは
シリアルコミュニケーションインタフェース（ＳＣＩ）
などの入出力回路の要求する割込みによっても起動する
ことが可能である。また、ＤＭＡＣはメモリ−メモリ間
のデータ転送を行なうための２本のアドレスレジスタ
（転送元アドレスと転送先アドレスを指定する）を、例
えば４チャネル分内蔵している。前記アドレスレジスタ
はマイクロコンピュータのアドレス空間に相当するビッ
ト数、例えば、アドレス空間が１６Ｍバイトであれば２
４ビットを有する。

【０００４】

【発明が解決しようとする課題】しかしながら、本発明
者らの検討によれば、かかるＤＭＡＣについて以下の問
題点のあることが明らかにされた。即ち、第１に、前記
ＣＰＵのソフトウエアによる起動あるいは外部端子によ
る起動によってメモリ−メモリ間のデータ転送を行なう
場合には、転送元・転送先のアドレスを任意に選択でき
るように、アドレスレジスタはアドレス空間に対応した
ビット数、例えばアドレス空間が１６Ｍバイトの場合は
２４ビットが必要であるが、前記割込みによってＤＭＡ
Ｃを起動する場合には、前記データ転送の一方は前記入
出力回路のいずれかであることが大部分であり、かかる
入出力回路のアドレスの領域は多くの場合、アドレス空
間に比較して小さく、例えば２５６バイトのような連続
した領域とされる。このため、メモリ−入出力回路間な
どのデータ転送の場合には、データ転送元或はデータ転
送先を指定する一方のアドレスの上位ビットは常に同一
とされ、これによって、アドレスレジスタの上位ビット
は無駄になっている。

【０００５】第２に、割込みによってＤＭＡＣを起動す
る要因は前記入出力回路の割込み要因に相応して多く必
要とされることである。例えば、前記ＳＣＩの送信完了
割込みによってＤＭＡＣを起動し、ＣＰＵのソフトウエ
アの介在なく連続送信を行なう場合、転送先のアドレス
はＳＣＩの出力データレジスタであり、転送元はＣＰＵ
のソフトウエアが予め用意しておく、例えばＲＡＭのア
ドレスである。また、ＳＣＩを２チャネル内蔵している
場合にはそれぞれのチャネルについて連続送信・連続受
信を行なうようにすると、前記ＤＭＡＣの４チャネルす
べてが必要となってしまい、タイマの割込みによるデー
タ転送やＣＰＵのソフトウエア・外部端子によるデータ
転送を行なうことができなくなってしまう。

【０００６】また、第３に、一つの割込み要因によって
１チャネルの転送しか行なうことができない。このた
め、例えば、タイマの割込みによって、データの出力値
の変更と次のタイマ割込みの設定時間の変更を同時に行
なうことはできず、ＣＰＵによりいずれかの変更を行な
わなければならなかった。

【０００７】第４に、転送元・転送先のアドレスはイン
クリメント・デクリメントあるいは固定であって、固定
の場合はＤＭＡＣのデータ転送単位である１バイトまた
は１ワードのアドレスに対してリードまたはライトを行
なうことになる。したがって、任意のデータブロックに
対してくり返しデータ転送を行なうようなことはできな
い。

【０００８】本発明の目的は、転送元並びに転送先を指
定するレジスタなどの転送制御のための資源の利用効率
を向上させることができるデータ転送制御装置を提供す
ることにある。本発明の別の目的は、多数の割込み要因
によるデータ転送制御を可能にすることができるデータ
転送制御装置を提供することにある。本発明のその他の
目的は、データ単位以上の任意のデータブロックに対し
て繰返しデータ転送を行うことができるデータ転送制御
装置を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、メモリ−メモリ間のデータ転送
を行なう場合の１チャネル分の資源に、最低限の資源を
追加し、入出力回路の要求する割込みによっても起動す
るデータ転送チャネルとしては、２チャネル分として使
用可能にする。このとき、入出力回路の割込みによって
も起動する２チャンネル分の各データ転送チャネルにお
いて、入出力回路を転送元・転送先として特定するため
のレジスタは、アドレス空間に相応するビット数よりも
少ないビット数を有するようにされる。

【００１２】前記入出力回路の要求する割込みによって
も起動する２つのデータ転送チャネルの一方のデータ転
送チャネルの転送カウンタをデータブロック内の転送カ
ウンタとし、他方のデータ転送チャネルの転送カウンタ
をデータブロックの転送カウンタとして利用して、メモ
リ−メモリ間でのデータブロック転送を実現する。

【００１３】前記入出力回路の要求する割込みによって
も起動するようなデータ転送チャネルを利用したデータ
転送モードであって、転送カウンタを、転送回数を計数
するためのカウンタと、転送回数を指定する手段とし、
これによって指定された回数のデータ転送を転送カウン
タとメモリアドレスレジスタとにおける計数動作を利用
して行うデータ転送動作を単位動作とし、単位動作を完
了する毎に、前記メモリアドレスレジスタのアドレスと
カウンタの値を設定値に復帰させて、その単位動作を複
数回繰返すリピート転送モードを実現する。

【００１４】前記入出力回路の要求する割込みによって
も起動するようなデータ転送チャネルの起動を指示する
ための外部からの単一信号によって与えられる起動要因
を保持する保持手段を設け、前記単一信号によって与え
られる起動要因を前記保持手段に保持することにより、
単一の起動要因に従って、前記複数のデータ転送チャネ
ルを介して複数のデータ転送を行なうマルチ転送モード
を実現する。

【００１５】

【作用】上記下手段によれば、メモリ−メモリ間のデー
タ転送を行なう場合の１チャネル分の資源に、最低限の
資源を追加し、入出力回路の要求する割込みによっても
起動するデータ転送チャネルとして２チャネル分として
使用可能なデータ転送制御装置は、転送元並びに転送先
を指定するレジスタなどの転送制御のための資源の利用
効率を向上させ、さらに、多数の割込み要因への対応を
容易化する。前記メモリ−メモリ間でのデータブロック
転送、メモリ−入出力回路間でのリピート転送モードや
マルチ転送モードは、データ転送制御装置の応用範囲を
広げる。

【００１６】

【実施例】図１には本発明にかかるデータ転送制御装置
を内蔵したシングルチップマイクロコンピュータの一実
施例が示される。

【００１７】同図に示されるシングルチップマイクロコ
ンピュータ１００は、特に制限はされないものの、本発
明にかかるデータ転送制御装置の一実施例であるＤＭＡ
Ｃ１、全体の制御を司るＣＰＵ（中央処理装置）２、バ
スコントローラ３、ＲＯＭ４、ＲＡＭ５、タイマ６、Ｓ
ＣＩ７、パルス出力装置（ＰＳＯ）８、及び入出力ポー
ト（ＩＯＰ）９１〜９７などの機能ブロックからから構
成され、公知の半導体製造技術により１つの半導体基板
上に形成される。かかるシングルチップマイクロコンピ
ュータの機能ブロックは相互に、アドレス・データ・リ
ード信号・ライト信号・システムクロックなどを含む内
部バス６９によって相互に接続されている。ＣＰＵ２，
ＤＭＡＣ１はバスコントローラ３を介して内部バス６９
に接続されている。バスサイクルによるリードおよびラ
イト動作は、ＣＰＵ２，ＤＭＡＣ１のいずれか一方が行
う。このための調停機能をバスコントローラ３が有して
いる。前記タイマ６は、特に制限されないが、タイマ
Ａ、タイマＢ、タイマＣ、及びタイマＤによって構成さ
れ、前記ＳＣＩ７は、特に制限されないが、ＳＣＩＡ及
びＳＣＩＢによって構成される。シングルチップマイク
ロコンピュータ１００はクロックパルスジェネレータＣ
ＰＧの端子ＸＴＡＬ，ＥＸＴＡＬに接続される水晶発振
子又は外部から入力される外部クロックに基づいて生成
される基準クロックに同期して動作を行なう。この基準
クロックの最小単位をステートと呼ぶ。尚、図において
Ｖｓｓ，Ｖｃｃは電源端子である。

【００１８】特に制限はされないものの、ＣＰＵ２のア
ドレス空間は１６Ｍバイトであり、アドレスバスは２４
ビットである。ＲＯＭ３、ＲＡＭ４、およびＤＭＡＣ
１、タイマ５、ＳＣＩ６、パルス出力装置８、入出力ポ
ート９１〜９７などの機能ブロックのレジスタはＣＰＵ
２のアドレス空間上に配置されている。図示はされない
モード信号によって、シングルチップマイクロコンピュ
ータの動作モードが選択され、入出力ポートの一部をア
ドレスバス，データバス，制御信号として使用し、外部
バスを拡張することもできる。そのほかの入出力ポート
もタイマ６，ＳＣＩ７，ＤＭＡＣ１の入出力端子と兼用
され、ソフトウェアによって端子機能が切り替わるよう
になっている。。

【００１９】前記ＤＭＡＣ１は、ＣＰＵ２によって指定
される起動要因・転送アドレス・転送データ数などに基
づいて、特に制限はされないものの、メモリ−メモリ
間、またはメモリ−入出力回路間でデータ転送制御を行
う。このときのメモリとしては、前記ＲＯＭ４，ＲＡＭ
５の他に、図示はされないシングルチップコンピュータ
外部のメモリをも含む。また、入出力回路としては、特
に制限はされないものの、前記タイマ５、ＳＣＩ６、パ
ルス出力装置８、入出力ポート９１〜９７などの内蔵レ
ジスタとされる。

【００２０】図２には前記ＤＭＡＣ１の一実施例ブロッ
ク図が示される。

【００２１】このＤＭＡＣ１は、メモリ−入出力回路の
データ転送を行なうときはチャネルＡ，Ｂの合計２チャ
ネルとして利用され、メモリ−メモリ間のデータ転送を
行なうときは１チャネルとして使用される。チャンネル
Ａは、２４ビットのメモリアドレスレジスタＭＡＲＡ
（ＭＡＲＡ−Ｌ，ＭＡＲＡ−Ｈ，ＭＡＲＡ−Ｅ）、８ビ
ットのＩ／ＯアドレスレジスタＩＯＡＲＡ、８ビットの
実行転送カウントレジスタＥＴＣＲＡ、８ビットの転送
カウントレジスタＴＣＲＡ、８ビットの制御レジスタＤ
ＴＣＲＡを含む。チャンネルＢは、２４ビットのメモリ
アドレスレジスタＭＡＲＢ（ＭＡＲＢ−Ｌ，ＭＡＲＢ−
Ｈ，ＭＡＲＢ−Ｅ）、８ビットのＩ／Ｏアドレスレジス
タＩＯＡＲＢ、８ビットの実行転送カウントレジスタＥ
ＴＣＲＢ、８ビットの転送カウントレジスタＴＣＲＢ、
８ビットの制御レジスタＤＴＣＲＢを含む。これら２チ
ャネルに共通して、２４ビットの算術論理演算器ＡＬＵ
（ＡＬＵ−Ｌ，ＡＬＵ−Ｈ，ＡＬＵ−Ｅ）、アドレスバ
ッファＡＢ（ＡＢ−Ｌ，ＡＢ−Ｈ，ＡＢ−Ｅ）、データ
バッファＤＢ（ＤＢ−Ｌ，ＤＢ−Ｈ）、メモリインタフ
ェースＭＩＦ（ＭＩＦ−Ｌ，ＭＩＦ−Ｈ，ＭＩＦ−Ｅ，
ＭＩＦ−Ｃ）、そして制御部ＣＯＮＴを備える。制御部
ＣＯＮＴは制御レジスタＤＴＣＲＡ，ＤＴＣＲＢの内容
と、ＤＭＡＣ１外部から与えられる起動要因などに基づ
いて動作し、ＤＭＡＣ１各部の制御を行なう。なお、前
記メモリアドレスレジスタＭＡＲＡ，ＭＡＲＢを総称し
て或はその何れか一方を単んにメモリアドレスレジスタ
ＭＡＲとも称する。同様に、Ｉ／ＯアドレスレジスタＩ
ＯＡＲＡ，ＩＯＡＲＢを単にＩ／ＯアドレスレジスタＩ
ＯＡＲと、実行転送カウントレジスタＥＴＣＲＡ，ＥＴ
ＣＲＢを単に実行転送カウントレジスタＥＴＣＲと、転
送カウントレジスタＴＣＲＡ，ＴＣＲＢを単に転送カウ
ントレジスタＴＣＲと、そして制御レジスタＤＴＣＲ
Ａ，ＤＴＣＲＢを単に制御レジスタＤＴＣＲとも称す
る。

【００２２】前記各レジスタ、算術論理演算器ＡＬＵ、
メモリインタフェースＭＩＦは、ＤＭＡＣ内部バスとし
てのＡバス，Ｂバス等を介して接続されている。さらに
Ａバスのビット２３〜０はアドレスバッファＡＢに接続
されている。アドレスバッファＡＢ−Ｌ，ＡＢ−Ｈ，Ａ
Ｂ−Ｅは内部バス６９に含まれる２４ビットのアドレス
バスに接続される。データバッファＤＢ−Ｌ，ＤＢ−Ｈ
は内部バス６９に含まれる１６ビットのデータバスに接
続される。

【００２３】各レジスタはＡバスにデータを出力し、そ
のデータは、アドレスバッファＡＢ、算術論理演算器Ａ
ＬＵ、又はメモリインタフェースＭＩＦに転される。算
術論理演算器ＡＬＵ、メモリインタフェースＭＩＦはＢ
バスにデータを出力し、そのデータは、各レジスタに転
送可能にされる。ＣＰＵ２がライトしたデータは、バス
６９に含まれる内部データバス，メモリインタフェース
ＭＩＦ，及びＢバスを経由して、各レジスタに書き込み
可能にされる。ＣＰＵ２がリードすべきデータは、Ａバ
ス，メモリインタフェースＭＩＦ，及びシングルチップ
マイクロコンピュータ１００のバス６９に含まれる内部
データバスを経由して、ＣＰＵ２に読み込まれる。さら
に、転送カウントレジスタＴＣＲはＣバスにデータを出
力することができ、実行転送カウントレジスタＥＴＣＲ
と算術論理演算器ＡＬＵの下位８ビット（ＡＬＵ−Ｌ）
に転送することができる。算術論理演算器ＡＬＵは、Ａ
バスの入力と、Ｃバスまたは定数値との演算が可能であ
る。なお、図２においてＳＦＴはシフタであり、ＳＥＬ
はセレクタである。

【００２４】図３には前記ＤＭＡＣ１のレジスタ構成が
チャネルＡ，チャネルＢに分けて示されている。

【００２５】前述の通り、２４ビットのメモリアドレス
レジスタＭＡＲ、８ビットのＩ／ＯアドレスレジスタＩ
ＯＡＲ、実行転送カウントレジスタＥＴＣＲ、転送カウ
ントレジスタＴＣＲ、制御レジスタＤＴＣＲをそれぞれ
２本ずつ有している。制御レジスタＤＴＣＲＡ，ＤＴＣ
ＲＢにはそれぞれ機能の異なる制御ビットが割り当てら
れる。

【００２６】ＤＭＡＣ１は、メモリ−メモリ間のデータ
転送を行なう１チャネルとして使用するか、それぞれメ
モリ−入出力回路のデータ転送を行なう２チャネルとし
て使用するかを選択することができる。この選択は制御
レジスタＤＴＣＲＡのビット１、２（ＴＲＳＡ１、ＴＲ
ＳＡ２ビット）で行ない、前記ビットがすべて１にセッ
トされていると、メモリ−メモリ間のデータ転送を行な
う１チャネルとなり、それ以外の設定ではメモリ−入出
力回路のデータ転送を行なう２チャネルとなる。

【００２７】メモリ−メモリ間のデータ転送が選択され
たとき、メモリアドレスレジスタＭＡＲＡは転送元アド
レスを指定し、メモリアドレスレジスタＭＡＲＢは転送
先のアドレスを指定するアドレスレジスタとして使用さ
れる。

【００２８】メモリ−入出力回路のデータ転送が選択さ
れたときは、各チャネルにおいて、メモリアドレスレジ
スタＭＡＲとＩ／ＯアドレスレジスタＩＯＡＲが転送元
と転送元を指定するアドレスレジスタとして使用され
る。このとき、Ｉ／ＯアドレスレジスタＩＯＡＲは、必
ず入出力回路のアドレスを指定するアドレスレジスタと
なる。すなわち、転送元が入出力回路のとき、Ｉ／Ｏア
ドレスレジスタＩＯＡＲが転送元を指定し、メモリアド
レスレジスタＭＡＲが転送先のアドレスを指定する。ま
た、転送先が入出力回路のときは、メモリアドレスレジ
スタＭＡＲが転送元、Ｉ／ＯアドレスレジスタＩＯＡＲ
が転送先のアドレスを指定するアドレスレジスタとして
使用される。Ｉ／ＯアドレスレジスタＩＯＡＲは８ビッ
トであるため、上位１６ビットのアドレスは固定値とさ
れ、特に制限はされないものの上位１６ビットはすべて
１とされる。この場合、Ｉ／ＯアドレスレジスタＩＯＡ
Ｒで指定できるアドレスはＨ’ＦＦＦＦ００〜Ｈ’ＦＦ
ＦＦＦＦ（Ｈ’は１６進数を意味する）の２５６バイト
である。従って、斯るアドレスに入出力回路のアドレス
が割り当てられている。

【００２９】図４にはシングルチップマイクロコンピュ
ータ１００のアドレスマップが示される。

【００３０】特に制限ははされないものの、内蔵ＲＯＭ
４は３２ｋバイト、内蔵ＲＡＭ５は１ｋバイトとされ、
それぞれ、アドレスＨ’００００００〜Ｈ’００７ＦＦ
Ｆ、Ｈ’ＦＦＦＢ００〜Ｈ’ＦＦＦＥＦＦに配置され、
タイマ６、ＳＣＩ７、などの入出力回路及びＤＭＡＣ１
の各レジスタはアドレスはＨ’ＦＦＦＦ００〜Ｈ’ＦＦ
ＦＦＦＦに配置されている。このとき前記メモリアドレ
スレジスタＭＡＲはアドレス空間の全てを指定可能であ
るが、８ビットのＩ／ＯアドレスレジスタＩＯＡＲは内
蔵入出力回路だけをを指定可能であることが理解されよ
う。なお、アドレスＨ’ＦＦＦＦ００〜Ｈ’ＦＦＦＦＦ
Ｆに外部空間を一部設けてもよい。

【００３１】図５乃至図７にはメモリ−入出力回路間で
のデータ転送を行なう場合の制御レジスタＤＴＣＲの機
能が示される。

【００３２】制御レジスタＤＴＣＲは、転送を許可する
ＤＴＥビット、転送終了時に割込みを要求するかしない
かを選択するＤＩＥビット、転送をくり返すか終了する
かを選択するＲＰＥビット、転送サイズを選択するＳＺ
ビット、転送後にＭＡＲのインクリメントを行うかデク
リメントを行うかを選択するＩＤビット、起動要因を選
択するＴＲＳ０〜２ビットによって構成されている。

【００３３】ＤＴＥビットを０にクリアした状態ではＤ
ＭＡＣ１の該当チャネルは停止状態とされる。ＤＴＥビ
ットを１にセットすると、図７に示されるＴＲＳ０〜２
ビットで指定した起動要因が発生したときにデータ転送
が行われる。ここで、ＴＲＳＡ２，ＴＲＳＡ１に夫々１
が設定されているときはメモリ−メモリ間の転送とされ
るので、図７にも示されるように、メモリ−入出力回路
間での転送では、各チャネルにおけるＴＲＳ２，ＴＲＳ
１の双方が共に１に設定される状態は除外されている。
ＲＰＥビットが０にクリアされているときには、所定回
の転送が終了して、ＥＴＣＲ：ＴＣＲ（実行転送カウン
トレジスタＥＴＣＲと転送カウントレジスタＴＣＲとを
連結して１６ビットレジスタとして利用することを意味
する）の内容が０になるとＤＴＥビットは０にクリアさ
れる。

【００３４】ＤＴＥビットが０にクリアされていると
き、ＤＩＥビットが１にセットされていれば、ＣＰＵ１
に対して転送終了割込みを要求する。ＤＩＥビットが０
にクリアされていれば、ＤＴＥビットの状態によらず、
ＣＰＵ１に対しては割込みを要求しない。ＳＺビットビ
ットが０にクリアされている場合にはバイトデータの転
送を行い、ＳＺビットが１にセットされている場合には
ワードデータの転送を行う。ＲＰＥビットとＤＩＥビッ
トは、図５に示されるように動作モードを指定する。

【００３５】まず、転送カウンタを実行転送カウントレ
ジスタＥＴＣＲだけで８ビットレジスタとするか、実行
転送カウントレジスタＥＴＣＲと転送カウントレジスタ
ＴＣＲを連結して１６ビットレジスタＥＴＣＲ：ＴＣＲ
とするかを指定する。ＲＰＥビットが０にクリアまたは
ＤＴＩＥビットが１にセットされているとき、転送カウ
ンタを１６ビットレジスタＥＴＣＲ：ＴＣＲとし、ＲＰ
Ｅビットが１にセットかつＤＴＩＥビットが０にクリア
されているとき、転送カウンタを８ビットレジスタＥＴ
ＣＲとし、ＴＣＲは転送回数保持に使用される。

【００３６】１回の転送終了後にはＥＴＣＲまたはＥＴ
ＣＲ：ＴＣＲのデクリメントが行われると共に、ＲＰＥ
ビットとＤＩＥビットの設定状態に応じて、メモリアド
レスレジスタＭＡＲの保持アドレスがインクリメントま
たはデクリメントされる。このときのメモリアドレスレ
ジスタＭＡＲのインクリメントまたはデクリメントの指
定はＩＤビットで行なう。インクリメントまたはデクリ
メントの値はＳＺビットによって指定され、バイトサイ
ズのとき１、ワードサイズのとき２がインクリメントま
たはデクリメントされる。

【００３７】転送カウンタとして利用されるＥＴＣＲま
たはＥＴＣＲ：ＴＣＲの前記デクリメント結果が０でな
ければ、次に起動要因が発生するまで、該当チャネルは
待機状態となる。デクリメント結果が０になったとき、
ＲＰＥビットが０にクリアまたはＤＩＥビットが１にセ
ットされていれば、ＤＴＥビットを自動的に０にクリア
して該当チャネルは停止状態となる。ＲＰＥビットが１
にセットかつＤＩＥビットが０にクリアされていれば、
転送カウントレジスタＴＣＲの内容を実行転送カウント
レジスタＥＴＣＲに転送し、メモリアドレスレジスタＭ
ＡＲの内容に転送カウントレジスタＴＣＲの内容を加算
または減算して、該当チャネルは待機状態となり、さら
に転送をくり返す。

【００３８】ＴＲＳ０〜２ビットによって指定される起
動要因は、とくに制限はされないものの、図７に示され
るように、タイマＡ、タイマＢ、タイマＣ、タイマＤの
コンペアマッチおよびＳＣＩの送信終了、受信終了であ
る。タイマＡ〜Ｄのコンペアマッチ、ＳＣＩの送信終了
を起動要因に指定した場合には、メモリアドレスレジス
タＭＡＲで示されるアドレスからＩ／Ｏアドレスレジス
タＩＯＡＲで示されるアドレスへの転送が行われる。Ｓ
ＣＩの受信終了を起動要因に指定した場合には、Ｉ／Ｏ
アドレスレジスタＩＯＡＲで示されるアドレスからメモ
リアドレスレジスタＭＡＲで示されるアドレスへの転送
が行われる。これらの起動要因については、前記昭和６
２年９月（株）日立製作所発行の『日立１６ビットマイ
クロプロセッサＨＤ６４１０１６』などによって公知で
あるので更に詳細な説明は省略する。なお、図５におい
て、記号−は任意値を意味する。

【００３９】図８にはメモリ−入出力回路間のデータ転
送における、各レジスタの動作モード毎の機能が示され
る。

【００４０】起動要因がＳＣＩ７の受信完了かそれ以外
かによって、メモリアドレスレジスタＭＡＲとＩ／Ｏア
ドレスレジスタＩＯＡＲの何れが転送元アドレスを指定
するか転送先アドレスを指定するかが相違される。ノー
マルモード２ではメモリアドレスレジスタＭＡＲの内容
が固定値とされる。また、リピートモードでは転送カウ
ンタは８ビット長の実行転送カウントレジスタＥＴＣＲ
とされ、ノーマルモードでは転送カウンタは１６ビット
長のＥＴＣＲ：ＴＣＲとされる。

【００４１】図９にはＤＭＡＣ１のメモリ−入出力回路
間のデータ転送におけるノーマルモード１の一例フロー
チャートが示され、図１０にはノーマルモード１による
データ転送の一例タイミングチャートが示される。

【００４２】ノーマルモード１は、連続したメモリ上の
データを、固定した１バイトまたは１ワードの入出力回
路のレジスタとの間でデータ転送を行なうことができ
る。起動要因はタイマのコンペアマッチまたはＳＣＩの
受信完了・送信完了から選択できる。チャネルＢは、さ
らに外部端子による起動を選択できる。これらの起動要
因が発生したときに１回（１バイトまたは１ワード）の
転送が行なわれ、転送が終了すると、再び起動要因が発
生するまで待機状態とされる。これを転送カウンタ（Ｅ
ＴＣＲ：ＴＣＲ）で指定した回数だけ繰り返す。

【００４３】例えば、ＳＣＩ７で複数バイトのデータを
送信する場合に応用することができる。この場合、送信
すべきデータをＲＡＭ上に用意し、制御レジスタＤＴＣ
ＲのＲＰＥビットを０にクリア、ＳＺビットを０にクリ
ア、ＩＤビットを０にクリア、ＤＩＥビットを１にセッ
トし、ＥＴＣＲ：ＴＣＲに送信データのバイト数（ｎ）
を、メモリアドレスレジスタＭＡＲに前記ＲＡＭの先頭
アドレス（ｅ）、Ｉ／ＯアドレスレジスタＩＯＡＲにＳ
ＣＩ７の送信データレジスタのアドレス（ｍ）をライト
する。この後にＤＴＥビットを１にセットし、ＳＣＩ７
の送信完了割込みを許可する。ＳＣＩ７が待機状態であ
ればただちに、送信中であれば、送信完了後に、ＳＣＩ
送信完了割込みが発生して、ＤＭＡＣ１に起動が要求さ
れる。

【００４４】ＤＭＡＣに起動が要求されると、第１ステ
ップＳ１で、ＤＭＡＣ１は起動要因をＤＭＡＣ１の内部
に保持するとともに、ＢＳＣ３にバス権要求を行なう。
バス権が獲得できれば、第２ステップＳ２で、メモリア
ドレスレジスタＭＡＲの内容をＡバスに出力し、アドレ
スバッファＡＢと算術論理演算器ＡＬＵに転送する。算
術論理演算器ＡＬＵではＳＺビットとＩＤビットで指定
した演算（上記例では＋１）を行ない、その結果をメモ
リアドレスレジスタＭＡＲに格納する。

【００４５】第３ステップＳ３ではアドレスバッファＡ
Ｂのアドレスに従ってメモリリード動作を開始する。ま
た、転送カウンタＥＴＣＲ：ＴＣＲの内容をＡバスに出
力して、算術論理演算器ＡＬＵに転送し、デクリメント
を行なう。第４ステップＳ４ではＩ／Ｏアドレスレジス
タＩＯＡＲの内容をＡバスに出力し、アドレスバッファ
ＡＢに転送する。さらに前記リードしたメモリデータを
データバスからデータバッファＤＢに格納する。

【００４６】前記デクリメント結果が０であれば、第５
ステップＳ５でＤＴＥビットをクリアする。また、前記
第４ステップＳ４でアドレスバッファＡＢに転送された
アドレスにしたがってＳＣＩ内蔵レジスタに対するライ
ト動作を開始し、前記データバッファＤＢの内容をデー
タバスに出力する。第６ステップＳ６ではライトを完了
してＤＭＡＣ１は停止する。ＤＩＥビットが１にセット
されていれば、ＣＰＵ２に対してＤＭＡＣ１の転送完了
割込みを発生する。

【００４７】前記デクリメント結果が０でなければ、第
７ステップでは前記第４ステップＳ４でアドレスバッフ
ァＡＢに転送されたアドレスにしたがってＳＣＩ内蔵レ
ジスタに対するライト動作を開始し、前記データバッフ
ァＤＢの内容をデータバスに出力する。これに続く第８
ステップではライトを完了してＤＭＡＣ１は待機状態と
なり、再度起動要因が発生するまで停止する。

【００４８】転送終了時には、メモリアドレスレジスタ
ＭＡＲは最後のデータの次のアドレスとされ、転送カウ
ンタＥＴＣＲ：ＴＣＲは０とされている。転送カウンタ
ＥＴＣＲ：ＴＣＲの最大値は６５５３６である。なお、
特に制限はされないものの、メモリ・入出力回路のリー
ドライトは２ステートで行なうものとした。

【００４９】図１１にはＤＭＡＣ１のメモリ−入出力回
路間のデータ転送としてノーマルモード１によるＳＣＩ
受信のフローチャートが示される。

【００５０】このフローチャートにおいて、第２ステッ
プＳ２ではＩ／ＯアドレスレジスタＩＯＡＲの内容をＡ
バスを経由してアドレスバッファＡＢに転送し、第３ス
テップＳ３ではそのアドレスにしたがってＳＣＩ内蔵レ
ジスタのリードを開始し、第４ステップＳ４ではメモリ
アドレスレジスタＭＡＲの内容をＡバスを介してアドレ
スバッファＡＢに転送すると共に算術論理演算器ＡＬＵ
でそのメモリアドレスを更新してこれを再度これをメモ
リアドレスレジスタＭＡＲに格納し、第５ステップＳ５
及び第７ステップＳ７では前記ＳＣＩ内蔵レジスタから
リードしたデータをアドレスバッファＡＢのメモリアド
レスにしたがって書込みを行い、その外は図９の処理と
同様とされる。

【００５１】図１２にはＤＭＡＣ１のメモリ−入出力回
路間のデータ転送としてノーマルモード２による動作の
一例フローチャートが示される。

【００５２】ノーマルモード２は、固定した１バイトま
たは１ワードのメモリ上のデータと、入出力回路のレジ
スタ間でデータ転送を行なうことができる。起動要因は
タイマのコンペアマッチまたはＳＣＩの受信完了・送信
完了から選択できる。これらの起動要因が発生した時１
回（１バイトまたは１ワード）の転送を行ない、転送が
終了すると、再び起動要因が発生するまで待機状態とさ
れる。これを転送カウンタ（ＥＴＣＲ：ＴＣＲ）で指定
した回数だけ繰り返す。メモリアドレスレジスタＭＡＲ
の値が固定値とされる他はノーマルモード１と同様であ
る。ＤＩＥビットが１にセットされているため、転送カ
ウンタ（ＥＴＣＲ：ＴＣＲ）で指定した回数の転送が終
了すると、ＣＰＵ２に割込みが要求される。

【００５３】ＤＭＡＣ１に起動が要求されると、第１ス
テップＳ１では、ＤＭＡＣ１は起動要因をＤＭＡＣ１の
内部に保持するとともに、ＢＳＣ３にバス権要求を行な
う。バス権が獲得できれば、第２ステップＳ２で、メモ
リアドレスレジスタＭＡＲの内容をＡバスに出力し、ア
ドレスバッファＡＢに転送する。

【００５４】第３ステップＳ３ではアドレスバッファＡ
Ｂが保持するアドレスでリード動作を開始する。また、
転送カウンタＥＴＣＲ：ＴＣＲの内容をＡバスに出力
し、算術論理演算器ＡＬＵに転送し、デクリメントを行
なう。第４ステップＳ４ではＩ／ＯアドレスレジスタＩ
ＯＡＲの内容をＡバスに出力し、アドレスバッファＡＢ
に転送する。第３ステップを介してリードしたデータを
データバスからデータバッファＤＢに格納する。

【００５５】前記デクリメント結果が０であれば、第５
ステップＳ５ではＤＴＥビットをクリアする。また、ア
ドレスバッファＡＢのアドレスにしたがってライト動作
を開始し、前記データバッファＤＢの内容をデータバス
に出力する。これに続く第６ステップＳ６ではライトを
完了してＤＭＡＣ１は停止する。ＤＩＥビットが１にセ
ットされていれば、ＣＰＵ２に対してＤＭＡＣ１の転送
完了割込みを発生する。

【００５６】前記デクリメント結果が０でなければ、第
７ステップＳ７ではアドレスバッファＡＢのアドレスに
したがってライト動作を開始し、前記データバッファＤ
Ｂの内容をデータバスに出力する。これに続く第８ステ
ップＳ８でライト動作を完了してＤＭＡＣ１は待機状態
となり、起動要因が発生するまで停止される。

【００５７】転送終了時に転送カウンタＥＴＣＲ：ＴＣ
Ｒは０となっている。なお、転送カウンタＥＴＣＲ：Ｔ
ＣＲの最大値は前記同様に６５５３６であり、また、メ
モリ・入出力回路間のリードライトも２ステートで行わ
れる。

【００５８】図１３にはＤＭＡＣ１のメモリ−入出力回
路間のデータ転送におけるリピートモードの一例動作フ
ローチャートが示され、図１４にはそのリピートモード
によるデータ転送動作の一例タイミングチャートが示さ
れる。

【００５９】リピートモードは、連続したメモリ上のデ
ータと、固定した１バイトまたは１ワードの入出力回路
のレジスタとの間で繰り返しデータ転送を行なうことが
できる動作モードである。起動要因はタイマ６のコンペ
アマッチまたはＳＣＩ７の受信完了・送信完了から選択
できる。これらの起動要因が発生した時１回（１バイト
または１ワード）の転送を行ない、転送が終了すると、
再び起動要因が発生するまで待機状態とされる。これを
転送カウンタ（ＥＴＣＲ）で指定した回数だけ繰り返す
と、メモリアドレスレジスタＭＡＲと実行転送カウント
レジスタＥＴＣＲの内容を回復し、さらに転送を繰り返
す。

【００６０】例えば、シングルチップマイクロコンピュ
ータ１００が制御するステッピングモータの励磁データ
をパルス出力装置８を介して出力する場合に適用するこ
とができる。この場合、例えば、タイマＡのコンペアマ
ッチを起動要因に選択する。出力すべきデータをＲＡＭ
５上に用意する。このデータは、例えばステッピングモ
ータの１回転分の励磁データである。

【００６１】制御レジスタＤＴＣＲのＲＰＥビットを１
にセット、ＳＺビットを０にクリアし、ＩＤビットを０
にクリアし、ＤＩＥビットを０にクリアし、実行転送カ
ウントレジスタＥＴＣＲ及び転送カウントレジスタＴＣ
Ｒに送信データのバイト数（ｎ）を、メモリアドレスレ
ジスタＭＡＲに前記ＲＡＭ５の先頭アドレス（ｅ）、Ｉ
／ＯアドレスレジスタＩＯＡＲにパルス出力装置８内蔵
の出力データレジスタのアドレス（ｍ）をライトする。
この後にＤＴＥビットを１にセットし、タイマＡのコン
ペアマッチ割込みを許可する。タイマＡのコンペアマッ
チが発生すると、パルス出力装置８からパルスが出力さ
れるとともに、ＤＭＡＣ１に起動が要求される。

【００６２】ＤＭＡＣ１に起動が要求されると、第１ス
テップＳ１では、ＤＭＡＣ１は起動要因をＤＭＡＣ１内
部に保持するとともに、ＢＳＣ３にバス権要求を行な
う。バス権が獲得できれば、第２ステップＳ２で、メモ
リアドレスレジスタＭＡＲの内容をＡバスに出力し、こ
れをアドレスバッファＡＢと算術論理演算器ＡＬＵに転
送する。算術論理演算器ＡＬＵではＳＺビットとＩＤビ
ットで指定した演算（この例では＋１）を行ない、その
結果をメモリアドレスレジスタＭＡＲに書き戻す。

【００６３】第３ステップＳ３では、アドレスバッファ
ＡＢの保持アドレスにしたがってリード動作を開始す
る。また、転送カウンタＥＴＣＲの内容をＡバスに出力
して、算術論理演算器ＡＬＵに転送し、デクリメントを
行なう。第４ステップＳ４ではＩ／Ｏアドレスレジスタ
ＩＯＡＲの内容をＡバスに出力し、アドレスバッファＡ
Ｂに転送する。また、前記リードを開始したデータをデ
ータバスからデータバッファＤＢに格納する。

【００６４】前記デクリメントの結果が０であれば、第
５ステップＳ５に進み、転送カウントレジスタＴＣＲの
内容をＣバスに出力して、実行転送カウントレジスタＥ
ＴＣＲに転送するとともに、算術論理演算器ＡＬＵに入
力する。一方、メモリアドレスレジスタＭＡＲの内容を
Ａバスに出力して、算術論理演算器ＡＬＵに与え、ＳＺ
ビットとＩＤビットに基づいく演算を行って、メモリア
ドレスレジスタＭＡＲの内容を初期値（ｅ）に戻す。ま
た、前記ＡＢの保持アドレスにしたがってライト動作を
開始し、前記データバッファＤＢの内容をデータバスに
出力する。

【００６５】前記デクリメント結果が０でなければ、第
６ステップＳ６へ進み、アドレスバッファＡＢの保持ア
ドレスにしたがってライト動作を開始し、前記データバ
ッファＤＢの内容をデータバスに出力する

【００６６】第７ステップＳ７ではライトを完了してＤ
ＭＡＣ１は待機状態となり、起動要因が発生するまで転
送動作が停止される。実行転送カウントレジスタＥＴＣ
Ｒと転送カウントレジスタＴＣＲの最大値は２５６であ
る。なお、前記同様に、メモリ・入出力回路間でのリー
ド・ライトは２ステートで行なうものとした。タイマの
コンペアマッチ及びパルス出力装置については、昭和６
３年２月（株）日立製作所発行の『日立８／１６ビット
マイクロコンピュータ周辺ＬＳＩ』Ｐ５３８乃至Ｐ５９
３などにより公知であるのでその詳細な説明は省略す
る。

【００６７】図１５乃至図１８にはメモリ−メモリ間の
データ転送を行なう場合の制御レジスタＤＴＣＲＡ，Ｄ
ＴＣＲＢの機能が示される。

【００６８】メモリ−メモリ間のデータ転送はＴＲＳＡ
１，ＴＲＡＳ２をいずれも１にセットすることによって
選択される。メモリアドレスレジスタＭＡＲＡで示され
るアドレスとメモリアドレスレジスタＭＡＲＢで示され
るアドレスとの間でデータ転送が行なわれる。このとき
Ｉ／ＯアドレスレジスタＩＯＡＲＡ及びＩＯＡＲＢは使
用されない。

【００６９】メモリ−メモリ間におけるデータ転送のた
めの制御レジスタは、転送を許可するＤＴＥＡビット、
転送終了時に割込みを要求するかしないかを選択するＤ
ＩＥＡビット、転送サイズを選択するＳＺＡビット、転
送後にＭＡＲＡ，ＭＡＲＢのインクリメントを行うかデ
クリメントを行うかまたは固定とするかを選択するＲＰ
ＥＡ，ＲＰＥＢ及びＩＤＡ，ＩＤＢの各ビット、転送モ
ードを選択するＴＲＳＡ０ビット、転送中断を示すＤＴ
ＥＢビット、メモリ−メモリ転送モード２（ブロック転
送モード）のとき、転送元・転送先のいずれをブロック
領域とするかを選択するＤＩＥＢビット、起動要因を選
択するＴＲＳＢ０〜ＴＲＳＢ２ビットから構成されてい
る。

【００７０】ＤＴＥＡビットを０にクリアした状態では
ＤＭＡＣ１は停止状態とされる。ＤＴＥＡビットを１に
セットすると、ＴＲＳＢ０〜２ビットで指定した起動要
因が発生したときにデータ転送が行われる。所定回数の
転送が終了して、転送カウンタＥＴＣＲＡ：ＴＣＲＡの
内容が０になると、ＤＴＥＡビットは０にクリアされ
る。

【００７１】ＤＴＥＡビットが０にクリアされていると
き、ＤＩＥＡビットが１にセットされていれば、ＣＰＵ
１に対して転送終了割込みを要求する。ＤＩＥＡビット
が０にクリアされていれば、ＤＴＥＡビットの状態によ
らず、ＣＰＵ１に対しては割込みを要求しない。

【００７２】前記ＳＺＡビットが０にクリアされている
場合にはバイトデータの転送が行われ、ＳＺＡビットが
１にセットされている場合にはワードデータの転送が行
われる。

【００７３】ＲＰＥＡ，ＲＰＥＢビットとＩＤＡ，ＩＤ
Ｂビットは、メモリアドレスレジスタＭＡＲＡ，ＭＡＲ
Ｂの動作を指定する。ＲＰＥＡ，ＰＲＥＢビットが０に
クリアされているときはメモリアドレスレジスタＭＡＲ
Ａ，ＭＡＲＢの値は固定値とされる。ＲＰＥＡ，ＲＰＥ
Ｂビットが１にセットされているときに、ＩＤＡ，ＩＤ
Ｂビットが０にクリアされていればメモリアドレスレジ
スタＭＡＲＡ，ＭＡＲＢはインクリメントされ、またそ
のときＩＤＡ，ＩＤＢビットが１にセットされているれ
ば、メモリアドレスレジスタＭＡＲＡ，ＭＡＲＢはデク
リメントされる。インクリメントまたはデクリメントの
値はＳＺＡビットによって指定され、バイトサイズのと
きは１、ワードサイズのときは２がインクリメントまた
はデクリメントされる。メモリアドレスレジスタＭＡＲ
Ａ，ＭＡＲＢの動作はそれぞれ独立に指定できる。

【００７４】ＴＲＳＡ０ビットは、図１７に示されるよ
うに、メモリ−メモリ転送モード１とするか、メモリ−
メモリ転送モード２（ブロック転送モード）とするかを
選択する。ＴＲＳＢ０〜２ビットによって指定される起
動要因は、とくに制限はされないものの、図１８に示さ
れるように、オートリクエスト、外部端子、及び前記タ
イマＡ、タイマＢ、タイマＣ、タイマＤのコンペアマッ
チである。但し、メモリ−メモリ転送モード１とメモリ
−メモリ転送モード２（ブロック転送モード）では選択
できる起動要因が異なっている。

【００７５】図１９にはメモリ−メモリ間のデータ転送
における各レジスタの動作モード毎の機能が示される。

【００７６】メモリ−メモリ間転送におけるモード１及
びメモリ−メモリ間転送におけるモード２（ブロック転
送モード）はともに、メモリアドレスレジスタＭＡＲ
Ａ，ＭＡＲＢがそれぞれ転送先・転送元を指定するため
のアドレスレジスタとされ、ＥＴＣＲＡ：ＴＣＲＡが転
送カウンタになる。メモリ−メモリ転送モード２（ブロ
ック転送モード）ではさらに、ブロックサイズを指定す
るためにレジスタＴＣＲＢを使用し、ブロック内のデー
タをカウントするためにレジスタＥＴＣＲＢを使用す
る。Ｉ／ＯアドレスレジスタＩＯＡＲＡ，ＩＯＡＲＢは
使用しない。特に制限されないが、ブロックの最大値は
２５６（バイトまたはワード）である。

【００７７】図２０にはメモリ−メモリ転送モード１の
一例動作フローチャートが示され、図２１にはメモリ−
メモリ転送モード１の一例動作タイミングチャートが示
される。

【００７８】メモリ−メモリ転送モード１のオートリク
エストは、ＣＰＵ１がＤＴＥＡビットを１にセットする
と自動的に転送要求が発生して、転送を行なう動作モー
ドである。バーストモードでは一旦ＤＭＡＣ１がバス権
を獲得すると、転送カウンタＥＴＣＲＡ：ＴＣＲＡで指
定した回数の転送を終了するまで転送を行ない、サイク
ルスチールモードでは一回の転送毎にＣＰＵ２にバス権
を開放しつつ、転送を行なう。なお、バーストモードで
は、外部端子による最優先の割込み要求（ＮＭＩ）が発
生すると、ＤＴＥＡビットを１にセットしたまま、ＤＴ
ＥＢビットを０にクリアして、転送を中断し、ＣＰＵ２
にバス権を開放する。その後、ＣＰＵ２がＤＴＥＡビッ
トまたはＤＴＥＢビットを１にセットすると、これに基
づいて転送を再開する。

【００７９】外部端子による転送要求ではＤＴＥＡビッ
トを１にセットした後、ＴＲＳＢ０〜２で指定した信号
が外部端子（ＤＲＥＱ）に発生すると、転送を一回行な
い、一回の転送が終了すると、指定した信号が外部端子
（ＤＲＥＱ）に発生するまで待機状態となる。これを転
送カウンタＥＴＣＲＡ：ＴＣＲＡで指定された回数だけ
繰り返す。

【００８０】ＤＭＡＣ１のこのような動作については、
前記昭和６２年９月（株）日立製作所発行『日立１６ビ
ットマイクロプロセッサＨＤ６４１０１６』Ｐ１６９乃
至Ｐ２０６などによって公知であるので更に詳細な説明
は省略する。

【００８１】図２２にはメモリ−メモリ転送モード２の
一例動作フローチャートが示される。

【００８２】メモリ−メモリ転送モード２（ブロック転
送モード）では、データブロックサイズをレジスタＴＣ
ＲＢ，ＥＴＣＲＢに格納し、データ転送の回数を転送カ
ウンタＥＴＣＲＡ：ＴＣＲＡに指定する。

【００８３】メモリ−メモリ転送モード２（ブロック転
送モード）では、転送要因が発生すると、メモリアドレ
スレジスタＭＡＲＡで示されるアドレスから、メモリア
ドレスレジスタＭＡＲＢで示されるアドレスへデータ転
送を行ない、そのメモリアドレスレジスタＭＡＲＡ，Ｍ
ＡＲＢの保持値を、ＲＰＥＡ，ＩＤＡ，ＳＺＡ，ＲＰＥ
Ｂ，ＩＤＢ，ＳＺＢビットの指定に従ってインクリメン
トまたはデクリメントまたは固定とされる。さらに、レ
ジスタＥＴＣＲＢの値をデクリメントする。これをレジ
スタＥＴＣＲＢの値が０になるまで繰り返す。レジスタ
ＥＴＣＲＢの値が０になると、リピートモード同様にレ
ジスタＴＣＲＢの内容をレジスタＥＴＣＲＢに転送し、
メモリアドレスレジスタＭＡＲＢの内容を初期状態に戻
すとともに、転送カウンタＥＴＣＲＡ：ＴＣＲＡの内容
をデクリメントする。デクリメント結果が０でなければ
起動要因が発生するまで待機状態となる。起動要因が発
生する毎に上記動作を転送カウンタＥＴＣＲＡ：ＴＣＲ
Ａが０になるまで繰り返していく。

【００８４】図２３には前記算術論理演算器ＡＬＵ、シ
フタＳＦＴ、及びセレクタＳＥＬの具体的な一例回路図
が示される。

【００８５】算術論理演算器ＡＬＵは、特に制限されな
いが、デクリメンタＤＥＣＲＭＴ、加算回路ＡＤＤ、及
びゼロ検出回路ＺＥＲＯによって構成される。算術論理
演算器ＡＬＵは２４ビットで構成され、下位８ビット
（ＡＬＵ−Ｌ）は、Ａバス（Ａ０〜Ａ７）からのデー
タ、さらに定数値またはＣバス（Ｃ０〜Ｃ７）からの入
力が選択され、かつこれらを上位に１ビットシフトする
かしないか、反転するかしないかが選択されて、この選
択結果が入力される。上位１６ビット（ＡＬＵ−Ｈ、Ａ
ＬＵ−Ｅ）はＡバス（Ａ８〜Ａ２３）からのデータと、
定数値を入力する。定数値は反転するかしないかが選択
される。ビット８はビット７からのシフト出力と定数値
のいずれかが選択される。

【００８６】定数値は、メモリアドレスレジスタＭＡＲ
の演算のときビット０に、転送カウンタＥＴＣＲ：ＴＣ
Ｒの演算のときビット８に、転送カウンタＴＣＲの演算
のときにビット１６に、それぞれ１が入力され、それ以
外の場合またはそれ以外のビットには０が入力される。
Ｃバスからの入力は、リピートモードでＥＴＣＲが０に
なったとき、またはブロック転送モードでＥＴＣＲＢが
０になったときに選択されてＴＣＲまたはＴＣＲＢの内
容が入力され、Ａバスから入力されるメモリアドレスレ
ジスタＭＡＲＡまたはＭＡＲＢの内容と演算される。ワ
ードサイズデータを転送している場合の、メモリアドレ
スレジスタＭＡＲのインクリメント・デクリメント及び
上記演算時に、シフトが選択される。デクリメントまた
は減算を行なう場合に反転が選択される。ゼロ検出回路
ＺＥＲＯは上位８ビットが０であり、かつ転送カウンタ
を８ビット長としているとき、または上位１６ビットが
０であるとき、１を出力して、転送終了を検出する。

【００８７】図２４にはレジスタの具体的な一例回路図
が示される。

【００８８】Ｉ／ＯアドレスレジスタＩＯＡＲは８ビッ
トのレジスタであり、システムクロックφが１レベルの
期間にＡバスに出力可能であり、システムクロックφが
０レベルの期間にＢバスから入力可能である。Ｉ／Ｏア
ドレスレジスタＩＯＡＲをＡバスに出力する場合、上位
１６ビットのＡバスには１レベルを出力するように構成
している。これによってＩ／ＯアドレスレジスタＩＯＡ
Ｒの指定アドレスはＨ’ＦＦＦＦ００〜Ｈ’ＦＦＦＦＦ
Ｆとなる。特に制限はされないものの、Ａバスをシステ
ムクロックφが０レベルの期間にＰチャネル型ＭＯＳに
よってプリチャージするようにしてもよい。このように
すればクロックゲートを削除できる。

【００８９】転送カウントレジスタＴＣＲは８ビットの
レジスタであり、システムクロックφが１レベルの期間
にＡバスに出力可能であり、システムクロックφが０レ
ベルの期間にＢバスから入力可能であり、さらにでシス
テムクロックφが１レベルの期間にＣバスに出力可能あ
る。

【００９０】実行転送カウントレジスタＥＴＣＲは８ビ
ットのレジスタであり、システムクロックφが１レベル
の期間にＡバスに出力可能であり、システムクロックφ
が０レベルの期間にＢバスから入力可能であり、さらに
でシステムクロックφが１レベルの期間にＣバスから入
力可能ある。

【００９１】図示はされないものの、メモリアドレスレ
ジスタＭＡＲはＩ／ＯアドレスレジスタＩＯＡＲと同じ
構成のものが２４ビット分設けられている。クロックゲ
ートに相当するものは必要ない。

【００９２】図２５にはデータバッファ及びメモリイン
タフェースの具体的な一例回路図が示される。

【００９３】本実施例においては、特に制限はされない
ものの、ＣＰＵ２がＤＭＡＣ１のレジスタをリードライ
トする場合には、８ビットバス即ち内部データバスの上
位８ビットＤ１５〜８を使用するものとした。従って、
データバッファＤＢの下位側（ＤＢ−Ｌ）はＤＭＡＣ１
内部バスとは接続されていない。ＣＰＵ２からライトさ
れるデータは８ビットずつデータバッファＤＢ−Ｈを介
して、Ｂバスに出力され、下位アドレスを判定して選択
されたレジスタに書き込まれる。ＣＰＵ２がリードした
場合には、下位アドレスを判定して、選択されたレジス
タからＡバスにデータが出力され、前記Ａバスの内容が
メモリインタフェースＭＩＦで選択される。かかるデー
タはデータバッファＤＢ−Ｈを介して、内部データバス
に出力され、ＣＰＵ２に読み込まれる。

【００９４】ＤＭＡＣ１がデータ転送時にリードしたデ
ータは、内部データバスから一旦データバッファＤＢに
格納され、その後ライトデータとして内部データバスに
出力する。リード時に内部データバスの上位・下位のい
ずれに有効データが出力されているか、およびライト時
に内部データバスの上位・下位のいずれに有効データを
出力するかは、バスコントローラ３が指示する。例え
ば、１６ビットのメモリまたは入出力回路をバイトサイ
ズでリード・ライトした場合、偶数アドレスであれば内
部データバス上位に、奇数アドレスであれば下位にデー
タを出力するものとする。また、８ビットのメモリまた
は入出力回路をリード・ライトした場合にはかならず、
内部データバス上位にデータを出力するものとする。か
かる８ビットのメモリまたは入出力回路をワードサイズ
でリードした場合には偶数アドレス・奇数アドレスの順
にリードを連続して２回行なう。ライトについても同様
である。特に制限はされないものの、ワードデータは偶
数アドレスから始まるものに限定する。なお、ＤＭＡＣ
１はバイトサイズデータはデータバッファの上位に、ワ
ードサイズデータは上位・下位に格納するものとする。

【００９５】図２６にはＤＭＡＣ１の制御部ＣＯＮＴに
含まれる要因保持手段の具体的な一例回路図が示され
る。

【００９６】要因保持手段は、要因選択回路（セレク
タ）２０１，２０２、要因保持回路（フリップフロッ
プ）２１１，２１２、優先順位判定回路（エンコーダ）
２２１、タイミング制御回路２３１、及びクリア制御回
路２４１によって構成される。要因選択回路２０１，２
０２、要因保持回路２１１，２１２、優先順位判定回路
２２１はＤＭＡＣ１の起動を制御する。タイミング制御
回路２３１は前記動作タイミングを生成する。なお、同
図において記号＊はそれが付されていない信号の反転信
号であることを意味する。

【００９７】選択可能な起動要因はＤＭＡＣ１の外部か
ら、要因選択回路２０１，２０２に入力される。前記Ｔ
ＲＳ０〜ＴＲＳ０ビットに基づいて、これらの起動要因
が選択されて、要因保持回路２１１，２１２に入力され
る。ＤＴＥビットが０にクリアされている場合には、要
因保持回路２１１，２１２は常にリセットされている。
また、メモリ−メモリ転送モードのとき、チャネルＢの
要因保持回路２１２はリセットされている。

【００９８】要因保持回路２１１，２１２のいずれかが
１にセットされれば、優先順位判定回路２２１はバスコ
ントローラ３にバス要求を行ない、タイミング制御回路
２３１に動作指示を行なう。さらに、チャネルＡ、Ｂと
もに要因保持回路２１１，２１２が１にセットされてい
れば、チャネルＡを優先する。

【００９９】タイミング制御回路２３１はバス権アクノ
リッジ信号が１レベルになると、レジスタＤＴＣＲＡ，
ＤＴＣＲＢの値に基づいて、前記の動作フローチャート
の動作を制御する。クリア制御回路２４１は、タイミン
グ制御回路２３１から指示される起動要因クリア信号
と、優先順位判定回路２２１が指示するチャネル、及び
ＴＲＳ２〜ＴＲＳ０ビットに基づいて、各起動要求元
（タイマ・ＳＣＩ）に起動要因のクリア信号を与える。
また、実行中の要因保持回路２１１，２１２をリセット
する。

【０１００】チャネルＡ，Ｂが同一の起動要因を選択し
た場合には、２つの要因保持回路２１１，２１２がセッ
トされ、優先度の高いチャネルＡが最初に実行され、実
行中に起動要因とチャネルＡの要因保持回路２１１をク
リアするが、チャネルＢの要因保持回路２１２はセット
されたままであり、チャネルＡの実行終了後にチャネル
Ｂのデータ転送を実行することができる。

【０１０１】図２７にはＤＭＡＣ１の他の実施例が示さ
れる。

【０１０２】同図に示されるＤＭＡＣ１は、夫々チャネ
ルＡ、Ｂからなるレジスタ群を２組み有し、これらに共
通のデータバッファＤＢ（ＤＢ−Ｌ，ＤＢ−Ｈ）、算術
論理演算器ＡＬＵ（ＡＬＵ−Ｌ，ＡＬＵ−Ｈ，ＡＬＵ−
Ｅ）、シフタＳＦＴ、セレクタＳＥＬ、メモリインタフ
ェースＭＩＦ（ＭＩＦ−Ｌ，ＭＩＦ−Ｈ，ＭＩＦ−Ｅ，
ＭＩＦ−Ｃ）、及びアドレスバッファＡＢ（ＡＢ−Ｌ，
ＡＢ−Ｈ，ＡＢ−Ｅ）を有している。図２のＤＭＡＣ１
を２組設ける場合に比べて、ＡＬＵなどの回路を共通化
できる分だけ、ＤＭＡＣ１の論理的・物理的な規模を縮
小できる。

【０１０３】図２７のＤＭＡＣ１において各チャネルの
優先順位は、チャネル１Ａ＞１Ｂ＞２Ａ＞２Ｂの順に高
くする。このとき、制御部ＣＯＮＴの要因保持手段は、
図２６で説明したような要因選択回路と要因保持回路を
４個設け、これに応じて優先順位判定回路の論理を変更
すれば、容易に実現できる。

【０１０４】図２８にはＤＭＡＣ１の状態遷移図が示さ
れる。

【０１０５】前記動作タイミングチャートの説明では、
メモリ及び入出力回路共に２ステートでリード・ライト
するものとしたが、外部に接続するメモリや入出力回路
などからウェイトが要求される場合がある。ウェイトが
要求されているか否かはバスコントローラ３が判定し
て、ＤＭＡＣ１に指示する。ＤＭＡＣ１の制御部ＣＯＮ
Ｔはウェイトが指示されると、リードサイクルであれば
ＴＲ１とＴＲ２の間にＴＲＷを挿入し、ライトサイクル
であればＴＷ１とＴＷ２の間にＴＷＷを挿入する。ＴＲ
ＷおよびＴＷＷでは、データバッファＤＢ以外のＤＭＡ
Ｃ１の各部は無操作状態とされる。また、８ビットのメ
モリまたは入出力回路をワードサイズでリード・ライト
した場合に、偶数アドレス・奇数アドレス順にリード・
ライトを連続して２回行なう場合などは、１回目のリー
ド・ライトの最初のサイクルをＴＲ１・ＴＷ１とし、２
回めのリード・ライトの最後のサイクルをＴＲ２・ＴＷ
２とし、その他のサイクルは全てＴＲＷ・ＴＷＷとし
て、ＤＭＡＣ１が認識する。

【０１０６】図２９には前記バスコントローラ３の一例
ブロック図が示される。

【０１０７】このバスコントローラ３は、アドレスデコ
ーダＡＤＲＤＥＣ、論理積回路ＡＮＤＬＯＧ、制御レジ
スタＣＯＮＴＲＥＧ、ウェイト制御回路ＷＳＣＯＮＴ、
及びアクセス制御回路ＡＣＳＣＯＮＴによって構成され
る。アドレスデコーダＡＤＲＤＥＣはＣＰＵ２又はＤＭ
ＡＣ１が出力するアドレス信号を入力し、内蔵機能ブロ
ックの選択信号を生成すると共に、アドレス信号を出力
する。制御レジスタＣＯＮＴＲＥＧは、前記バス幅指定
レジスタＢＳＷＣＲ、アクセスステート指定レジスタＡ
ＳＴＣＲ、ウェイトステートコントロール許可指定レジ
スタＷＳＣＥＲ、及びアドレスマルチプレクス指定レジ
スタＭＰＸＣＲを備え、ＣＰＵ２の制御でその内容が任
意に設定されるようになっている。論理積回路ＡＮＤＬ
ＯＧは、アドレスデコーダＡＤＲＤＥＣを通して供給さ
れるアドレス信号と制御レジスタＣＯＮＴＲＥＧに含ま
れるレジスタＢＳＷＣＲ，ＡＳＴＣＲ，ＷＳＣＥＲ，Ｍ
ＰＸＣＲの値の基づいて、ウェイト許可、バス幅、アク
セスステート、及びアドレスマルチプレクスに関する制
御信号を生成して、アクセス制御回路ＡＣＳＣＯＮＴに
与える。ウェイト制御回路ＷＳＣＯＮＴは内蔵機能ブロ
ックなどから発せられるウェイト信号を受けて所要ステ
ート数に応ずるウェイト要求をアクセス制御回路ＡＣＳ
ＣＯＮＴに与える。アクセス制御回路ＡＣＳＣＯＮＴ
は、前記論理積回路ＡＮＤＬＯＧ及びウェイト制御回路
ＷＳＣＯＮＴなどから与えられる信号を受けて、アクセ
ス制御のための各種ストローブ信号ＡＳ，ＨＲＤ，ＬＲ
Ｄ，ＨＷＲ，ＬＷＲ、並びにＣＰＵ２やＤＭＡＣ１のた
めのバッファ制御信号などを生成する。

【０１０８】ＤＭＡＣ１にデータ転送起動要因が発生す
ると、ＤＭＡＣバス要求の信号が１レベルにされる。こ
のバス要求に対して、所定のタイミングでバスコントロ
ーラ３はＤＭＡＣ１にバス使用を許可して、ＤＭＡＣバ
ス許可の信号を１レベルとする。それ以外の時はＣＰＵ
２がバスを使用できる。バスの起動信号やアドレス入力
は、ＣＰＵ２の出力とＤＭＡＣ１の出力との間でマルチ
プレクスされている。すなわち、ＤＭＡＣバス許可の信
号が１レベルであれば、ＤＭＡＣ１からのバスの起動信
号やアドレス入力を受付け、それ以外はＣＰＵ２からの
バスの起動信号やアドレス入力を受付ける。バスコント
ローラ３の内部の動作は、ＣＰＵ２によるアクセスとＤ
ＭＡＣ１によるアクセスの何れの場合も同一とされる。
リード／ライト中にＣＰＵ２／ＤＭＡＣ１に与えられる
べきバッファ制御信号もマルチプレクスされる。

【０１０９】図３０乃至図３４には前記制御信号ＨＨ、
ＬＨ、ＨＬ、ＬＬの出力仕様が示される。

【０１１０】サイズはＳＺビットで指定される転送デー
タのサイズであり、また、バス幅は転送の対象となるメ
モリまたは入出力回路のデータ幅である。Ｔ１は第１ス
テート、Ｔ２は第２ステート、Ｔ３は第３ステート、Ｔ
ｗはウェイトステートである。図において記号−は対応
ステートが無いことを意味する。ステートは特に制限は
されないものの２ステートと、３ステート以上でリード
またはライトを行う２種類とされる。なお、４ステート
以上は３ステートにウェイトを要求することによって実
現する。Ａ０はアドレスバスのビット０である。特に制
限はされないものの、ワードサイズデータは必ず偶数ア
ドレスから始まるものとされる。ＤＭＡＣ１のリード及
びライト時には、かかる制御信号ＨＨ、ＬＨ、ＨＬ、Ｌ
Ｌに基づいて、図２５のデータバッファＤＢ−Ｌ，ＤＢ
−Ｈの制御が行われる。ＣＰＵ２のデータバッファも同
様に構成することができる。

【０１１１】図３５には本発明に係るデータ転送制御装
置を適用したシングルチップマイクロコンピュータの他
の実施例ブロック図が示される。

【０１１２】図３５に示されるシングルチップマイクロ
コンピュータ１０１は、図１のシングルチップマイクロ
コンピュータに対して、上記説明に係るＤＭＡＣ１を２
個設けた点が相違される。便宜上双方のＤＭＡＣ１をＤ
ＭＡＣ１−１とＤＭＡＣ１−２に分けて記す。このと
き、バスコントローラ３３は、前記バスコントローラ３
に対して、ＤＭＡＣバス要求信号、ＤＭＡＣバス許可信
号を２組とし、マルチプレクサの入力を増加すれば、容
易に実現することができる。バス権調停における優先順
位は、例えばＤＭＡＣ１−１＞ＤＭＡＣ１−２とされ
る。斯る優先順位の制御は、バスコントローラ３３の調
停機能に含まれる。

【０１１３】図３６には図３５のシングルチップマイク
ロコンピュータ１０１を応用した制御システムの一例と
してプリンタ制御システムが示される。

【０１１４】プリンタ制御システムは、シングルチップ
マイクロコンピュータ１０１、セントロニクスインタフ
ェース回路３０１、バッファＲＡＭ３０２、キャラクタ
ジェネレートＲＯＭ（ＣＧＲＯＭ）３０３、印字データ
出力用バッファとされる出力バッファＲＡＭ３０４、プ
リンタの印字ヘッド３０５含み、それらがシングルチッ
プマイクロコンピュータ１０１の外部バス３０６を介し
て接続され、さらに印字ヘッドを機械的に移動させるた
めのラインフィードモータ３０７及びキャリッジリター
ンモータ３０８を含んで構成される。これらのモータ３
０７及び３０８は、それぞれタイマ６の出力並びにパル
ス出力装置８の出力によって駆動制御される。ラインフ
ィードモータ３０７及びキャリッジリターンモータ３０
８は、特に制限はされないものの、ステッピングモータ
である。

【０１１５】図示しないホストプロセッサから送られて
くるデータはセントロニクスインタフェース回路３０１
を経由して、バッファＲＡＭ３０２に転送される。かか
る転送にＤＭＡＣ１−１のチャネル１（チャネル１Ａと
１Ｂを併せた構成）をメモリ−メモリ転送モード１の外
部端子による起動によって使用することができる。セン
トロニクスインタフェース回路３０１のアドレスをメモ
リアドレスレジスタＭＡＲＡに設定し、バッファＲＡＭ
３０２のアドレスをメモリアドレスレジスタＭＡＲＢに
設定し、転送回数を転送カウンタＥＴＣＲＢ：ＴＣＲＢ
に設定する。例えば、メモリアドレスレジスタＭＡＲＡ
は固定、メモリアドレスレジスタＭＡＲＢはインクリメ
ントモードとし、セントロニクスインタフェース回路３
０１のストローブ信号をＤＲＥＱ１端子に入力すればよ
い。

【０１１６】ＣＰＵ２は、前記バッファＲＡＭ３０２に
格納されたデータに基づいてキャラクタジェネレートＲ
ＯＭ３０３を参照し、前記データをフォントデータに変
換する。データを例えば、一行分変換し、印字データバ
ッファＲＡＭ３０４に格納する。

【０１１７】その後タイマＡ６１とＤＭＡＣ１−１のチ
ャネル２Ａ、２Ｂに起動をかけ、パルス出力を行ない、
キャリッジリターンモータ３０８を駆動する。キャリッ
ジリターンモータ３０８の回転によって、印字ヘッド３
０５が移動する。印字ヘッド３０５の移動に合わせて、
印字データバッファ３０４から印字データヘッド３０５
へのデータ転送を行なう。印字データは１フォントの各
列のデータを１ブロックとして転送する。例えば１フォ
ントが２４×２４ドットであれば、前記１ブロックは２
４ビット即ち３バイトである。かかる転送にＤＭＡＣ１
−２のチャネル１をメモリ−メモリ転送モード２（ブロ
ック転送モード）で、特に制限はされないものの、タイ
マＢ６２のコンペアマッチによって使用することができ
る。

【０１１８】図３７にはステッピングモータの制御方法
の一例が示される。

【０１１９】本実施例では、ＤＭＡＣ１−１のチャネル
２Ａ、２Ｂ共にタイマＡのコンペアマッチ信号によって
起動する。チャネルＡは内蔵ＲＡＭ５からタイマＡの比
較レジスタＴＣＭＲへの転送を行なう。チャネル２Ｂは
内蔵ＲＡＭ５からパルス出力装置８の出力バッファレジ
スタＮＤＲへの転送を行なう。パルス出力装置８は、タ
イマＡのコンペアマッチ信号が発生すると、ＮＤＲの内
容をパルス出力するものである。従って、タイマＡのコ
ンペアマッチ毎にチャネル２Ａの転送により、タイマＡ
の比較レジスタＴＣＭＲを書替え、コンペアマッチ周期
即ち、パルス出力の間隔を変化させている。これによっ
て、ステッピングモータの加速または減速を行なうこと
ができる。モータの加速時には第１の比較レジスタの内
容を次第に小さくして、パルス出力間隔を短くすれば良
い。逆にモータの減速時には第１の比較レジスタの内容
を次第に大きくして、パルス出力間隔を短くすれば良
い。なお、タイマＡのカウンタは、比較レジスタの内容
と一致すると０にクリアされるように設定する。

【０１２０】チャネル２Ｂは、位相１〜位相３を通じて
リピートモードで、内蔵ＲＡＭ５に格納した、ステッピ
ングモータモータの励磁データをＮＤＲへ転送する。チ
ャネル２Ａでは、位相１及び位相３がノーマルモード１
で、位相２がノーマルモード２で動作し、いずれも内蔵
ＲＡＭ５に格納したコンペアマッチ周期を比較レジスタ
ＴＣＭＲへ転送する。

【０１２１】図３８にはステッピングモータの制御時に
おけるメモリマップの一例が示される。

【０１２２】コンペアマッチ周期は、内蔵ＲＡＭ５上
に、アドレスＲＡＭＡ１を先頭として、ｍ２＋１ワード
を格納しておく。特に制限はされないものの比較レジス
タは１６ビットとし、コンペアマッチ周期の大きい順に
格納しておく。励磁データはアドレスＲＡＭＡ０を先頭
として、ｎバイト格納しておく。

【０１２３】チャネル２ＢのレジスタＥＴＣＲ及びＴＣ
Ｒにｎを設定し、メモリアドレスレジスタＭＡＲに励磁
データの先頭アドレスＲＡＭＡ０を設定する。ＳＺビッ
トを０にクリア、ＩＤビットを０にクリア、ＲＰＥビッ
トを１にクリア、ＤＩＥビットを０にクリア、ＴＲＳ２
〜０ビットを全て０にクリアする。

【０１２４】全体の回転数をｍ１、加速・減速時の回転
数をｍ２とすると、位相１では、チャネル２ＡのＥＴＣ
Ｒ：ＴＣＲにｍ２−１を設定し、メモリアドレスレジス
タＭＡＲＡにコンペアマッチ周期の先頭アドレスＲＡＭ
１＋２を設定する。ＳＺビットを１にセット、ＩＤビッ
トを０にクリア、ＲＰＥビットを０にクリア、ＤＩＥビ
ットを１にセット、ＴＲＳ２〜０ビットを全て０にクリ
アする。その後、ＤＴＥビットを１にセットして、ＣＰ
Ｕ２がアドレスＲＡＭＡ０の内容を比較レジスタに書き
込んで、タイマＡを動作させ、コンペアマッチ信号を発
生させればよい。かかるコンペアマッチ毎に１ワードず
つＲＡＭ５の内容を比較レジスタに転送を行ない、コン
ペアマッチがｍ２回発生するとＥＴＣＲ：ＴＣＲが０に
なって、ＤＴＥビットが０にクリアされ、ＣＰＵ２に割
込みを要求して、チャネル２Ａは停止状態になる。

【０１２５】位相２では、前記割込み要求により、ＣＰ
Ｕ２は割込み処理ルーチンを実行して、ＥＴＣＲ：ＴＣ
Ｒにｍ１−ｍ２×２を設定し、ＲＰＥビットを１にセッ
トした後、ＤＴＥビットを１にセットする。コンペアマ
ッチが発生すると、ＲＡＭ１＋（ｍ２−１）×２番地の
内容を比較レジスタに転送する。コンペアマッチがｍ１
−ｍ２×２回発生するとＥＴＣＲ：ＴＣＲが０になっ
て、ＤＴＥビットが０にクリアされ、ＣＰＵ２に割込み
を要求して、チャネル２Ａは停止状態になる。

【０１２６】位相３では、前記割込み要求によって、Ｃ
ＰＵ２は割込み処理ルーチンを実行して、ＥＴＣＲ：Ｔ
ＣＲにｍ２を設定し、ＲＰＥビットを０にクリア、ＩＤ
ビットを１にセットした後、ＤＴＥビットを１にセット
する。コンペアマッチが発生すると、ＲＡＭ１＋（ｍ２
−１）×２番地の内容からアドレスを順次を減算しつ
つ、ＲＡＭ５の内容を比較レジスタに転送する。コンペ
アマッチがｍ２回発生するとＥＴＣＲ：ＴＣＲが０にな
って、ＤＴＥビットが０にクリアされ、ＣＰＵ２に割込
みを要求して、チャネル２Ａは停止状態になる。

【０１２７】この割込み要求によって、ＣＰＵ２は割込
み処理ルーチンを実行して、ｍ１回のコンペアマッチが
発生し、ステッピングモータが所定回数回転し、印字ヘ
ッド３０５が所定量移動したものとして、タイマＡを停
止し、またチャネルＢのＤＴＥビットを０にクリアし
て、停止する。パルス出力装置も最後の出力値を保持し
つつ停止する。さらにパルス出力装置８の出力を０にク
リアするようにしてもよい。

【０１２８】この後、ステッピングモータを逆回転する
場合には、チャネル２Ｂは、メモリアドレスレジスタＭ
ＡＲに励磁データの最後のアドレスＲＡＭ０＋ｎ−１を
設定、ＩＤビットを１にセットする。チャネルＡは、上
記動作をくり返せばよい。タイマＡの比較レジスタの内
容はアドレスＲＡＭＡ０の内容となっているのでＣＰＵ
２が転送を行なう必要はない。

【０１２９】あるいは、モータの停止した位置から逆回
転する場合には、ＭＡＲＢ、ＥＴＣＲＢの最後のデータ
を判定して、ＭＡＲはＲＡＭＡ０〜ＲＡＭＡ０＋ｎ−
１、ＥＴＣＲは１〜ｎの範囲で再設定すればよい。

【０１３０】図３９にはステッピングモータの制御時に
おける一例タイミングチャートが示される。

【０１３１】コンペアマッチの発生により、チャネル２
Ａ、２Ｂの両方の起動が要求されるが、チャネル２Ａが
優先度が高く、先に実行される。チャネル２Ａが前記の
通り１ワードの転送を行ない、比較レジスタの書き替え
を行なったあと、チャネル２Ｂが１バイトの転送を行な
い、励磁データの書き替えを行なう。この励磁データは
次のコンペアマッチ時にパルス出力装置８から出力され
る。次のコンペアマッチは新しい比較レジスタの値によ
って行なわれる。

【０１３２】図４０には前記パルス出力装置８の具体的
な一例回路図が示される。

【０１３３】パルス出力装置８は、バッファレジスタＮ
ＤＲ、出力データレジスタＤＲ、バッファ許可レジスタ
ＮＤＥＲ、データ方向レジスタＤＤＲから構成される。
パルス出力を行なう場合には、データ方向レジスタＤＤ
Ｒを１にセットし、バッファ許可レジスタＮＤＥＲを１
にセットする。出力データレジスタＤＲの内部バスから
のライトは禁止され、バッファレジスタＮＤＲの内容が
コンペアマッチ発生時に出力データレジスタＤＲに転送
される。この内容は出力データレジスタＤＲで保持され
ると共に、端子Ｐから出力される。バッファレジスタＮ
ＤＲは常に内部バスからライト可能である。かかるライ
トはＣＰＵ２またはＤＭＡＣ１のいずれであるかにはよ
らない。

【０１３４】図４１には前記ステッピングモータ駆動回
路の一例ブロック図が示される。

【０１３５】特に制限はされないものの、８極４相ステ
ッピングモータに対して、パルス出力装置８のパルス出
力信号をパワードライブ素子を介して与えている。例え
ば、パルス出力０、４にそれぞれ１、０レベルを出力す
ることによって、パワードライブ素子を介して、ステッ
ピングモータの極間に電流を流し、モータを駆動するも
のである。例えば、励磁データはＨ’１Ｅ、Ｈ’２Ｄ、
Ｈ’４Ｂ、Ｈ’８７を出力することによって、ステッピ
ングモータは左方向に回転する。パワードライブ素子
は、例えば、コンプリメンタリパワーＭＯＳＦＥＴを用
いることができる。

【０１３６】図４２には印字データ出力時のメモリマッ
プの一例が示される。

【０１３７】特に制限はされないものの、一行分のデー
タｍ×ｎバイトをアドレスＢＦＲ０を先頭とする印字デ
ータバッファに格納しておく。前記２４×２４ドットの
フォントデータが、一行あたり４０であれば、ｍ＝３、
ｎ＝２４×４０であり、２８８０（３×２４×４０）バ
イトである。これを、印字データヘッドに対して一回に
３バイトずつ転送する。

【０１３８】図４３には印字データ出力時の一例タイミ
ングチャートが示される。

【０１３９】印字データのタイミングはタイマＢによっ
て指定する。特に制限はされないものの、タイマＢは第
一、第二の比較レジスタを有し、第一のコンペアマッチ
によって、ＤＭＡＣを起動すると共に、図示はされない
が入出力ポートと兼用されたタイマ出力端子に０レベル
を出力する。また、第二のコンペアマッチによって、前
記タイマ出力端子に１レベルを出力する。印字データは
第二のコンペアマッチ時、即ち前記タイマ出力端子の０
レベルから１レベルへの変化時に２４ドット一括して印
字され、第一のコンペアマッチ発生後、次の印字データ
がＤＭＡＣによって転送される。

【０１４０】本実施例では、ラインフィードモータの駆
動をタイマＡで、印字タイミングをタイマＢで発生した
ため、印字は前記位相２の定速回転の間に行なうことが
望ましい。ラインフィードモータの駆動と印字タイミン
グの発生を、同一のタイマで行なえば、上記制約は発生
しない。

【０１４１】図４４には印字データの一例が示される。

【０１４２】文字データは特に制限はされないものの、
ホストプロセッサから１文字２バイトで送られる。これ
をキャラクタジェネレートＲＯＭでフォントデータ９６
（３×２４）バイトに展開する。１列分の３バイトデー
タを３バイトの印字ヘッドに割り当てている。

【０１４３】上記実施例では、印字ヘッドを互いに異な
る連続した３バイトのアドレスとしたが、ファーストイ
ンファーストアウトのバッファとして、１バイトのアド
レスとすることもできる。この場合は、ＲＰＥＢビット
を０にクリアして、ＭＡＲＢを固定とすればよい。

【０１４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１４５】例えば例えば、ＤＭＡＣの詳細な構成は、
２チャネル（１組）あるいは４チャネル（２組）のほか
任意のチャネル数でよい。ＤＭＡＣの内部バスの構成な
どは種々変更が可能である。また、シングルチップマイ
クロコンピュータの内部構成などにもなんら限定されな
い。タイマのチャネル数、タイマの機能、起動要因の種
類等変更可能である。例えばチャネル毎に選択できる起
動要因を変更することもできる。

【０１４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータ及びプリンタ制御システ
ムに適用した場合について説明したが、それに限定され
るものではなく、その他の半導体集積回路装置あるいあ
は制御システムにも適用可能であり、本発明は少なくと
もデータ転送を行なう機能を有する半導体集積回路装置
及び斯る半導体集積回路装置を使用した制御システムに
適用することができる。例えば、ＦＡＸの読み取り・記
録・搬出の３つのモータ駆動に、それぞれ２チャネル
（１組）ずつのデータ転送制御装置で制御することがで
きる。

【０１４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１４８】すなわち、メモリ−メモリ間のデータ転送
を行なう場合の１チャネル分の資源に、最低限の資源を
追加して入出力回路の要求する割込みによっても起動す
るデータ転送の２チャネル分として使用可能にすること
により、転送元並びに転送先を指定するレジスタなどの
転送制御のための資源の利用効率を向上させることがで
き、更に、多数の割込み要因への対応も容易に行うこと
ができるという効果がある。また、メモリ−メモリ間で
のデータブロック転送、メモリ−入出力回路間でのリピ
ート転送モードやマルチ転送モードをデータ転送制御装
置のハードウェアでサポートできるようにすることによ
り、データ転送制御装置の応用範囲を容易に広げること
が可能になる。

【図面の簡単な説明】

【図１】本発明に係るデータ転送制御装置を適用したシ
ングルチップマイクロコンピュータの一実施例ブロック
図である。

【図２】本発明に係るデータ転送制御装置の一実施例で
あるＤＭＡＣのブロック図である。

【図３】ＤＭＡＣの一例レジスタ構成図である。

【図４】シングルチップマイクロコンピュータの一例ア
ドレスマップである。

【図５】メモリ−入出力回路転送時の制御レジスタの機
能説明図その１である。

【図６】メモリ−入出力回路転送時の制御レジスタの機
能説明図その２である。

【図７】メモリ−入出力回路転送時の制御レジスタの機
能説明図その３である。

【図８】メモリ−入出力回路転送時の制御レジスタの機
能説明図その４である。

【図９】メモリ−入出力回路転送（ノーマルモード１）
の一例動作フローチャートである。

【図１０】図９の一例動作タイミングチャートである。

【図１１】メモリ−入出力回路転送（ノーマルモード
１）の別の動作フローチャートである。

【図１２】メモリ−入出力回路転送（ノーマルモード
２）の一例動作フローチャートである。

【図１３】メモリ−入出力回路転送（リピートモード）
の一例動作フローチャートである。

【図１４】図１３の一例タイミングチャートである。

【図１５】メモリ−メモリ転送時の制御レジスタの機能
説明図その１である。

【図１６】メモリ−メモリ転送時の制御レジスタの機能
説明図その２である。

【図１７】メモリ−メモリ転送時の制御レジスタの機能
説明図その３である。

【図１８】メモリ−メモリ転送時の制御レジスタの機能
説明図その４である。

【図１９】メモリ−メモリ転送時のモード別のレジスタ
の機能説明図である。

【図２０】メモリ−メモリ転送（ノーマルモード）の一
例動作フローチャートである。

【図２１】図２０の一例タイミングチャートである。

【図２２】メモリ−メモリ転送（ブロック転送モード）
の一例動作フローチャートである。

【図２３】算術論理演算器の具体的な一例回路図であ
る。

【図２４】レジスタの具体的な一例回路図である。

【図２５】データバッファ及びメモリインタフェースの
具体的な一例回路図である。

【図２６】制御部に含まれる要因保持手段の具体的な一
例回路図である。

【図２７】ＤＭＡＣの他の実施例ブロック図である。

【図２８】ＤＭＡＣの一例状態遷移図である。

【図２９】バスコントローラの一例ブロック図である。

【図３０】バスコントローラの動作仕様説明図その１で
ある。

【図３１】バスコントローラの動作仕様説明図その２で
ある。

【図３２】バスコントローラの動作仕様説明図その３で
ある。

【図３３】バスコントローラの動作仕様説明図その４で
ある。

【図３４】バスコントローラの動作仕様説明図その５で
ある。

【図３５】シングルチップマイクロコンピュータの実施
例ブロック図である。

【図３６】シングルチップマイクロコンピュータを応用
したプリンタ制御システムの一例ブロック図である。

【図３７】プリンタ制御システムに採用可能なステッピ
ングモータの制御手法説明図である。

【図３８】ステッピングモータ制御時におけるメモリマ
ップの一例説明図である。

【図３９】ステッピングモータ制御時の一例タイミング
チャートである。

【図４０】パルス出力装置の具体的な一例回路図であ
る。

【図４１】ステッピングモータ駆動回路の一例ブロック
図である。

【図４２】印字データ出力時の一例メモリマップであ
る。

【図４３】印字データ出力時における一例タイミングチ
ャートである。

【図４４】印字データの一例説明図である。

【符号の説明】

１ ＤＭＡＣ（ダイレクトメモリアクセスコン
トローラ） １−１ ＤＭＡＣ １−２ ＤＭＡＣ ２ ＣＰＵ（中央処理装置） ３ ＢＳＣ（バスコントローラ） ４ ＲＯＭ ５ ＲＡＭ ６ タイマ ７ ＳＣＩ（シリアルコミュニケーションイン
タフェース） ８ ＰＳＯ（パルス出力装置） ＭＡＲ メモリアドレスレジスタ ＩＯＡＲ Ｉ／Ｏアドレスレジスタ ＥＴＣＲ 実行転送カウントレジスタ ＴＣＲ 転送カウントレジスタ ＤＴＣＲ 制御レジスタ ＴＲＳＡ１，ＴＲＳＡ２ １チャネル／２チャネルの指
定ビット ＡＬＵ 算術論理演算器 ＡＢ アドレスバッファ ＤＢ データバッファ ＭＩＦ メモリインタフェース ＣＯＮＴ 制御部 １００ シングルチップマイクロコンピュータ １０１ シングルチップマイクロコンピュータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 照一 東京都小平市上水本町５丁目22番１号 株式会社日立マイコンシステム内 (72)発明者 三ツ石 直幹 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (56)参考文献 特開 平１−216457（ＪＰ，Ａ) インターフェース 1984 12月号，Ｃ Ｑ出版社，1984年12月 １日，第十巻 第十二号 通巻九一号，第252−261頁 ＰＲＯＣＥＳＳＯＲ 1989 ６月号, 技術評論社，1989年 ５月 ４日，通巻 50号，第16−19頁 ＰＲＯＣＥＳＳＯＲ 1989 １月号, 技術評論社，1989年 ７月 １日，通巻 45号，第10−13頁 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/28 310 G06F 15/78 510

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 第１アドレスレジスタ及び前記第１アド
   レスレジスタよりもビット数の少ない第２アドレスレジ
   スタを夫々有する複数の転送チャネルと、制御回路とを
   有し、 前記制御回路は、第１アドレスレジスタと第２アドレス
   レジスタの一方を転送元アドレス指定に、他方を転送先
   アドレス指定に利用する転送チャネル単位のデータ転送
   と、一の転送チャネルの第１アドレスレジスタを転送元
   アドレス指定に、他の転送チャネルの第１アドレスレジ
   スタを転送先アドレス指定に利用する複数転送チャネル
   利用のデータ転送との制御が可能であることを特徴とす
   るデータ転送制御装置。
2. 【請求項２】 前記夫々の転送チャネルは転送制御レジ
   スタを有し、 前記制御回路は、複数の転送チャネルの転送制御レジス
   タの内容を参照して、前記転送チャネル単位のデータ転
   送の指定か、前記複数転送チャネル利用のデータ転送の
   指定かを判定することを特徴とする請求項1記載のデー
   タ転送制御装置。
3. 【請求項３】 前記転送制御レジスタは、データ転送制
   御に対する起動要因が指定される領域を有し、制御回路
   はその領域に指定された起動要因の発生に応答してデー
   タ転送を開始することを特徴とする請求項２記載のデー
   タ転送制御装置。
4. 【請求項４】 前記夫々の転送チャネルは第１転送カウ
   ントレジスタ及び第２転送カウントレジスタを有し、 前記制御回路は、前記複数転送チャネル利用のデータ転
   送を制御するとき、一方の転送チャネルの第１転送カウ
   ントレジスタ及び第２転送カウントレジスタを併せて転
   送回数計数に用い、他方の転送チャネルの第１転送カウ
   ントレジスタと第２を転送カウントレジスタをデータブ
   ロックサイズの指定とブロック転送回数の指定に別々に
   利用し、指定されたデータブロックサイズのデータ転送
   を、指定されたブロック転送回数だけ繰り返し行なうブ
   ロック転送モードを制御可能であることを特徴とする請
   求項２記載のデータ転送制御装置。
5. 【請求項５】 前記制御回路は、転送チャネル単位のデ
   ータ転送を制御するとき、前記第１転送カウントレジス
   タを転送回数計数に用い、前記第２転送カウントレジス
   タを転送回数指定に利用し、前記第２転送カウントレジ
   スタで指定された回数だけ第１アドレスレジスタと前記
   第１転送カウントレジスタの値を更新しながらデータ転
   送を行なう毎に、第１アドレスレジスタと前記第１転送
   カウントレジスタの値を初期設定値に戻してデータ転送
   を再開するリピート転送モードを制御可能であることを
   特徴とする請求項４記載のデータ転送制御装置。
6. 【請求項６】 前記第１アドレスレジスタ、前記第２ア
   ドレスレジスタ、前記第１転送カウントレジスタ、前記
   第２転送カウントレジスタの出力に共通接続する第１ロ
   ーカルバス、第１ローカルバスに入力が接続し、入力デ
   ータのインクリメント又はデクリメントが可能な演算
   器、前記演算器の出力に結合し且つ前記第１アドレスレ
   ジスタ、前記第２アドレスレジスタ、前記第１転送カウ
   ントレジスタ、前記第２転送カウントレジスタの入力に
   共通接続する第２ローカルバスを有することを特徴とす
   る請求項５記載のデータ転送制御装置。
7. 【請求項７】 中央処理装置と、前記中央処理装置に接
   続されたデータ転送制御装置とを有し、 前記データ転送制御装置は、第１アドレスレジスタ、前
   記第１アドレスレジスタよりもビット数の少ない第２ア
   ドレスレジスタ及び転送制御レジスタを夫々有する複数
   の転送チャネルと、制御回路とを有し、 前記制御回路は、前記複数チャネルの転送制御レジスタ
   の内容を参照して、第１アドレスレジスタと第２アドレ
   スレジスタの一方を転送元アドレス指定に、他方を転送
   先アドレス指定に利用する転送チャネル単位のデータ転
   送と、一の転送チャネルの第１アドレスレジスタを転送
   元アドレス指定に、他の転送チャネルの第１アドレスレ
   ジスタを転送先アドレス指定に利用する複数転送チャネ
   ル利用のデータ転送との制御が可能であることを特徴と
   する半導体集積回路装置。
8. 【請求項８】 前記各転送チャネルの第１アドレスレジ
   スタ、第２アドレスレジスタ及び転送制御レジスタは前
   記中央処理装置のアドレス空間に配置されていることを
   特徴とする請求項７記載の半導体集積回路装置。
9. 【請求項９】 前記転送制御レジスタは、データ転送制
   御に対する起動要因が指定される領域を有し、制御回路
   はその領域に指定された起動要因の発生に応答してデー
   タ転送を開始することを特徴とする請求項８記載の半導
   体集積回路装置。