JP3479154B2 - 信号弁別回路 - Google Patents
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16528—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values using digital techniques or performing arithmetic operations
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
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Description
【０００１】
【産業上の利用分野】この発明は、未知の振幅のデジタ
ル信号の弁別回路に関する。特に伝送線路等における波
形歪みのある未知振幅の信号波形からデジタル信号に正
規化する弁別回路に関する。
ル信号の弁別回路に関する。特に伝送線路等における波
形歪みのある未知振幅の信号波形からデジタル信号に正
規化する弁別回路に関する。
【０００２】
【従来の技術】図４に従来の信号弁別回路４０の一構成
例を示す。図５は信号弁別回路４０に与える被測定信号
１００の波形図の一例を示す。ここで、被測定信号１０
０は、未知の振幅の２値のアナログ信号であって、クロ
ック２００信号のレートで発生しているものとし、ほぼ
一定したマーク率のパターンが印加されているものと仮
定する。また、クロック２００と被測定信号１００と
は、フリップフロップ４４の入力端で遅延回路４８によ
り、所望のタイミング関係に予め調整されているものと
仮定する。
例を示す。図５は信号弁別回路４０に与える被測定信号
１００の波形図の一例を示す。ここで、被測定信号１０
０は、未知の振幅の２値のアナログ信号であって、クロ
ック２００信号のレートで発生しているものとし、ほぼ
一定したマーク率のパターンが印加されているものと仮
定する。また、クロック２００と被測定信号１００と
は、フリップフロップ４４の入力端で遅延回路４８によ
り、所望のタイミング関係に予め調整されているものと
仮定する。
【０００３】信号弁別回路４０の構成は、正ピーク検出
部５２と、負ピーク検出部５４と、加算部５６と、コン
パレータ４２と、フリップフロップ４４と、遅延回路４
８とで成る。正ピーク検出部５２は、被測定信号１００
の正ピーク電圧Ｐposを検出し積分し、加算部５６の一
方の入力端に供給する。負ピーク検出部５４は、被測定
信号１００の負ピーク電圧Ｐnegを検出し積分し、加算
部５６の他方の入力端に供給する。加算部５６では、両
者を加算して１／２した電圧Ｖcmp＝１／２（Ｐpos＋Ｐ
neg）をコンパレータ４２の負入力端に供給する。即
ち、ハイレベルＶhiとローレベルＶlowの中間電圧をコ
ンパレータ４２のスレッショルド・レベル電圧Ｖcmpと
して与える。
部５２と、負ピーク検出部５４と、加算部５６と、コン
パレータ４２と、フリップフロップ４４と、遅延回路４
８とで成る。正ピーク検出部５２は、被測定信号１００
の正ピーク電圧Ｐposを検出し積分し、加算部５６の一
方の入力端に供給する。負ピーク検出部５４は、被測定
信号１００の負ピーク電圧Ｐnegを検出し積分し、加算
部５６の他方の入力端に供給する。加算部５６では、両
者を加算して１／２した電圧Ｖcmp＝１／２（Ｐpos＋Ｐ
neg）をコンパレータ４２の負入力端に供給する。即
ち、ハイレベルＶhiとローレベルＶlowの中間電圧をコ
ンパレータ４２のスレッショルド・レベル電圧Ｖcmpと
して与える。
【０００４】コンパレータ４２は、被測定信号１００を
電圧Ｖcmpで弁別してデジタル２値信号に変換した後、
フリップフロップ４４のＤ入力端に供給する。フリップ
フロップ４４は、クロック２００によりリタイミングし
正規化されたパターンデータ１２０を外部に出力する。
電圧Ｖcmpで弁別してデジタル２値信号に変換した後、
フリップフロップ４４のＤ入力端に供給する。フリップ
フロップ４４は、クロック２００によりリタイミングし
正規化されたパターンデータ１２０を外部に出力する。
【０００５】
【発明が解決しようとする課題】ところで、コンパレー
タ４２へのスレッショルド・レベル電圧Ｖcmpの生成回
路において、安定したスレッショルド・レベル電圧Ｖcm
pを生成できない場合がある。即ち、図５に示すよう
に、オーバーシュート波形９０があるとすると、ハイレ
ベルの電圧は、このピーク電圧をハイレベル電位として
検出してしまう。この結果、偏ったスレッショルド・レ
ベル電圧Ｖcmpが生成されてしまい、安定したコンパレ
ータ４２の動作点とはならなくなり、最適な弁別動作が
期待出来ないという不具合を生じる場合があり、利用上
の難点があった。
タ４２へのスレッショルド・レベル電圧Ｖcmpの生成回
路において、安定したスレッショルド・レベル電圧Ｖcm
pを生成できない場合がある。即ち、図５に示すよう
に、オーバーシュート波形９０があるとすると、ハイレ
ベルの電圧は、このピーク電圧をハイレベル電位として
検出してしまう。この結果、偏ったスレッショルド・レ
ベル電圧Ｖcmpが生成されてしまい、安定したコンパレ
ータ４２の動作点とはならなくなり、最適な弁別動作が
期待出来ないという不具合を生じる場合があり、利用上
の難点があった。
【０００６】そこで、本発明が解決しようとする課題
は、被測定信号１００が発生するマーク率の変動が小さ
い場合には、スレッショルド・レベルを変えることでハ
イレベル／ローレベルの位置でマーク率の急峻な変化と
して捕らえる点に着目して、被測定信号１００より充分
広い電圧範囲のスレッショルド・レベルを与えてマーク
率を測定し、これから被測定信号１００のハイレベル／
ローレベルの電圧値を特定し、これによって最適スレッ
ショルド・レベルを求めるて、常に安定した最適スレッ
ショルド・レベルで弁別可能な弁別回路を実現すること
を目的とする。
は、被測定信号１００が発生するマーク率の変動が小さ
い場合には、スレッショルド・レベルを変えることでハ
イレベル／ローレベルの位置でマーク率の急峻な変化と
して捕らえる点に着目して、被測定信号１００より充分
広い電圧範囲のスレッショルド・レベルを与えてマーク
率を測定し、これから被測定信号１００のハイレベル／
ローレベルの電圧値を特定し、これによって最適スレッ
ショルド・レベルを求めるて、常に安定した最適スレッ
ショルド・レベルで弁別可能な弁別回路を実現すること
を目的とする。
【０００７】
【課題を解決する為の手段】第１図と第２図は、本発明
による第１の解決手段を示している。上記課題を解決す
るために、本発明の構成では、ＤＡ変換器１２により被
測定信号１００より広い電圧範囲のスレッショルド・レ
ベル電圧値をコンパレータ４２に与えて、単位時間Ｔ0
毎のマーク率を測定するマーク率検出部３０手段を設
け、前記で求めたマーク率分布から、マーク率が急峻に
変化する２カ所を平均ハイレベル電位と平均ローレベル
電位位置として特定し、これら平均ハイレベル電位と平
均ローレベル電位から最適なるスレッショルド・レベル
電圧値Ｖbestを算出し、ＤＡ変換器１２に設定制御する
弁別制御部２０手段を設ける構成手段にする。これによ
り、未知の電圧振幅の被測定信号１００を受けて、ＤＡ
変換器１２にスレッショルド・レベル電圧を与えてコン
パレータ４２で被測定信号１００を安定な最適スレッシ
ョルド・レベルで弁別する弁別回路を実現する。
による第１の解決手段を示している。上記課題を解決す
るために、本発明の構成では、ＤＡ変換器１２により被
測定信号１００より広い電圧範囲のスレッショルド・レ
ベル電圧値をコンパレータ４２に与えて、単位時間Ｔ0
毎のマーク率を測定するマーク率検出部３０手段を設
け、前記で求めたマーク率分布から、マーク率が急峻に
変化する２カ所を平均ハイレベル電位と平均ローレベル
電位位置として特定し、これら平均ハイレベル電位と平
均ローレベル電位から最適なるスレッショルド・レベル
電圧値Ｖbestを算出し、ＤＡ変換器１２に設定制御する
弁別制御部２０手段を設ける構成手段にする。これによ
り、未知の電圧振幅の被測定信号１００を受けて、ＤＡ
変換器１２にスレッショルド・レベル電圧を与えてコン
パレータ４２で被測定信号１００を安定な最適スレッシ
ョルド・レベルで弁別する弁別回路を実現する。
【０００８】第２図は、本発明による第２の解決手段を
示している。上記課題を解決するために、本発明の構成
では、コンパレータ４２で弁別した信号をクロック２０
０信号でリタイミングしてマーク率検出部３０手段に供
給するリタイミング手段４４を設け、ＤＡ変換器１２に
より被測定信号１００より広い電圧範囲のスレッショル
ド・レベル電圧値をコンパレータ４２に与えて、単位時
間Ｔ0毎のマーク率を測定するマーク率検出部３０手段
を設け、前記で求めたマーク率分布から、マーク率が急
峻に変化する２カ所を平均ハイレベル電位と平均ローレ
ベル電位位置として特定し、これら平均ハイレベル電位
と平均ローレベル電位から最適なるスレッショルド・レ
ベル電圧値Ｖbestを算出し、ＤＡ変換器１２に設定制御
する弁別制御部２０手段を設ける構成手段にする。
示している。上記課題を解決するために、本発明の構成
では、コンパレータ４２で弁別した信号をクロック２０
０信号でリタイミングしてマーク率検出部３０手段に供
給するリタイミング手段４４を設け、ＤＡ変換器１２に
より被測定信号１００より広い電圧範囲のスレッショル
ド・レベル電圧値をコンパレータ４２に与えて、単位時
間Ｔ0毎のマーク率を測定するマーク率検出部３０手段
を設け、前記で求めたマーク率分布から、マーク率が急
峻に変化する２カ所を平均ハイレベル電位と平均ローレ
ベル電位位置として特定し、これら平均ハイレベル電位
と平均ローレベル電位から最適なるスレッショルド・レ
ベル電圧値Ｖbestを算出し、ＤＡ変換器１２に設定制御
する弁別制御部２０手段を設ける構成手段にする。
【０００９】第１のマーク率検出部３０手段としては
積分回路３２とＡＤ変換器３４によりハイレベル／ロー
レベルの割合をマーク率として検出する構成手段があ
る。また第２のマーク率検出部３０手段としては クロ
ック２００信号でリタイミングしたハイレベルあるいは
ローレベル信号の発生回数を単位時間Ｔ0毎のマーク率
とした構成手段がある。
積分回路３２とＡＤ変換器３４によりハイレベル／ロー
レベルの割合をマーク率として検出する構成手段があ
る。また第２のマーク率検出部３０手段としては クロ
ック２００信号でリタイミングしたハイレベルあるいは
ローレベル信号の発生回数を単位時間Ｔ0毎のマーク率
とした構成手段がある。
【００１０】
【作用】クロック２００信号でリタイミングしたハイレ
ベルあるいはローレベル信号の発生回数を単位時間Ｔ0
毎にカウントすることで現在のスレッショルド・レベル
におけるマーク率とした検出する作用がある。また、積
分回路３２とＡＤ変換器３４によりハイレベル／ローレ
ベルの割合を量子化するマーク率検出部３０において
も、現在のスレッショルド・レベルにおけるマーク率と
して検出する作用がある。
ベルあるいはローレベル信号の発生回数を単位時間Ｔ0
毎にカウントすることで現在のスレッショルド・レベル
におけるマーク率とした検出する作用がある。また、積
分回路３２とＡＤ変換器３４によりハイレベル／ローレ
ベルの割合を量子化するマーク率検出部３０において
も、現在のスレッショルド・レベルにおけるマーク率と
して検出する作用がある。
【００１１】弁別制御部２０は、未知の電圧振幅、未知
のマーク率で発生する被測定信号１００を受けて、被測
定信号１００より充分広い電圧範囲の電圧信号をＤＡ変
換器１２のスレッショルド・レベル電位を与えてコンパ
レータ４２で弁別し、これをマーク率検出部３０でマー
ク率を測定し、この測定を順次ＤＡ変換器１２のスレッ
ショルド・レベル電位を変えながら繰り返し測定してマ
ーク率分布を求める。この分布データからマーク率が急
峻に変化する２カ所を平均ハイレベル電位と平均ローレ
ベル電位位置として特定し、これから最適なるスレッシ
ョルド・レベル電圧値Ｖbestを求め、これをＤＡ変換器
１２に設定することで、被測定信号１００の波形状態に
依存しない常に安定した信号弁別機能を実現できる。
のマーク率で発生する被測定信号１００を受けて、被測
定信号１００より充分広い電圧範囲の電圧信号をＤＡ変
換器１２のスレッショルド・レベル電位を与えてコンパ
レータ４２で弁別し、これをマーク率検出部３０でマー
ク率を測定し、この測定を順次ＤＡ変換器１２のスレッ
ショルド・レベル電位を変えながら繰り返し測定してマ
ーク率分布を求める。この分布データからマーク率が急
峻に変化する２カ所を平均ハイレベル電位と平均ローレ
ベル電位位置として特定し、これから最適なるスレッシ
ョルド・レベル電圧値Ｖbestを求め、これをＤＡ変換器
１２に設定することで、被測定信号１００の波形状態に
依存しない常に安定した信号弁別機能を実現できる。
【００１２】
【実施例】本発明の実施例は、クロック２００信号の周
期単位で変化する未知の電圧振幅の被測定信号１００を
受けて、被測定信号１００を弁別する弁別回路の例であ
る。本発明では、コンパレータ４２に与えるスレッショ
ルド・レベル電圧を入力される被測定信号１００波形の
振幅より充分広い範囲のスレッショルド・レベル電圧範
囲を順次変えながらマーク率を測定し、このマーク率分
布データからハイレベルとローレベル位置を明確に特定
し、これから、最適なるスレッショルド・レベル電圧値
Ｖbestを得て、これをスレッショルド・レベルとして設
定することで、常に安定した弁別回路を実現する。
期単位で変化する未知の電圧振幅の被測定信号１００を
受けて、被測定信号１００を弁別する弁別回路の例であ
る。本発明では、コンパレータ４２に与えるスレッショ
ルド・レベル電圧を入力される被測定信号１００波形の
振幅より充分広い範囲のスレッショルド・レベル電圧範
囲を順次変えながらマーク率を測定し、このマーク率分
布データからハイレベルとローレベル位置を明確に特定
し、これから、最適なるスレッショルド・レベル電圧値
Ｖbestを得て、これをスレッショルド・レベルとして設
定することで、常に安定した弁別回路を実現する。
【００１３】図１は、本発明による最適スレッショルド
・レベルで弁別可能な弁別回路の構成図の一実施例であ
る。被測定信号１００は、未知の電圧振幅の信号とし、
未知のほぼ一定したマーク率で発生している信号と仮定
する。この被測定信号１００波形のハイレベルのマーク
率を測定する為、スレッショルド・レベル電圧を充分低
い電圧Ｖminを与え、順次充分高い電位Ｖmax迄変えて各
々のマーク率データを測定する。
・レベルで弁別可能な弁別回路の構成図の一実施例であ
る。被測定信号１００は、未知の電圧振幅の信号とし、
未知のほぼ一定したマーク率で発生している信号と仮定
する。この被測定信号１００波形のハイレベルのマーク
率を測定する為、スレッショルド・レベル電圧を充分低
い電圧Ｖminを与え、順次充分高い電位Ｖmax迄変えて各
々のマーク率データを測定する。
【００１４】先ず、弁別制御部２０から一致検出回路１
４の一方の入力端にローレベルの固定信号２２を供給し
ておく。そして、弁別制御部２０からＤＡ変換器１２に
最小電圧Ｖminを設定する。始めは最小電圧Ｖminである
から、コンパレータの弁別後のリタイミング出力データ
４４datは常時ハイレベルであり、これを一致検出回路
１４に供給して得られる出力信号１４datも常時ハイレ
ベルである。
４の一方の入力端にローレベルの固定信号２２を供給し
ておく。そして、弁別制御部２０からＤＡ変換器１２に
最小電圧Ｖminを設定する。始めは最小電圧Ｖminである
から、コンパレータの弁別後のリタイミング出力データ
４４datは常時ハイレベルであり、これを一致検出回路
１４に供給して得られる出力信号１４datも常時ハイレ
ベルである。
【００１５】マーク率検出部３０の内部構成は、パルス
化部１６と、パルスカウンタ１８と、ラッチレジスタ１
９で成る。パルス化部１６では、上記出力信号１４dat
を受けて、クロック２００によりパルス信号に変換した
後、パルスカウンタ１８のクロック入力端に供給して計
数する。このパルスカウンタ１８は、単位時間Ｔ0毎に
入力パルス数を計数するカウンタであって、被測定信号
１００であるビットストリームのマーク率を平均化でき
る程度となる例えば１６ビット長のカウンタを使用す
る。
化部１６と、パルスカウンタ１８と、ラッチレジスタ１
９で成る。パルス化部１６では、上記出力信号１４dat
を受けて、クロック２００によりパルス信号に変換した
後、パルスカウンタ１８のクロック入力端に供給して計
数する。このパルスカウンタ１８は、単位時間Ｔ0毎に
入力パルス数を計数するカウンタであって、被測定信号
１００であるビットストリームのマーク率を平均化でき
る程度となる例えば１６ビット長のカウンタを使用す
る。
【００１６】弁別制御部２０からのカウントイネーブル
信号２３は、単位時間Ｔ0期間のカウントイネーブル信
号をパルスカウンタ１８に供給して計数させる。このカ
ウント値は、ロードパルス２４によりラッチレジスタ１
９へラッチ保持させた後初期化クリヤされる。ラッチレ
ジスタ１９がラッチしたデータは、弁別制御部２０のメ
モリ２６に順次格納保存される。その後、弁別制御部２
０がＤＡ変換器１２に与える次のスレッショルド・レベ
ル電圧に変えた後に、次の単位時間Ｔ0期間のカウント
イネーブル信号２３を出す。これらの測定動作を順次繰
り返して各スレッショルド・レベル毎のカウントデータ
を取得する。
信号２３は、単位時間Ｔ0期間のカウントイネーブル信
号をパルスカウンタ１８に供給して計数させる。このカ
ウント値は、ロードパルス２４によりラッチレジスタ１
９へラッチ保持させた後初期化クリヤされる。ラッチレ
ジスタ１９がラッチしたデータは、弁別制御部２０のメ
モリ２６に順次格納保存される。その後、弁別制御部２
０がＤＡ変換器１２に与える次のスレッショルド・レベ
ル電圧に変えた後に、次の単位時間Ｔ0期間のカウント
イネーブル信号２３を出す。これらの測定動作を順次繰
り返して各スレッショルド・レベル毎のカウントデータ
を取得する。
【００１７】同様にして、今度は、被測定信号１００波
形のローレベルのマーク率を測定する為、弁別制御部２
０から一致検出回路１４の一方の入力端にハイレベルの
固定信号２２を供給しておいた後、スレッショルド・レ
ベル電圧を充分高い電圧Ｖmaxを与え、順次充分低い電
位Ｖmin迄変えて各々のカウントデータを測定する。
形のローレベルのマーク率を測定する為、弁別制御部２
０から一致検出回路１４の一方の入力端にハイレベルの
固定信号２２を供給しておいた後、スレッショルド・レ
ベル電圧を充分高い電圧Ｖmaxを与え、順次充分低い電
位Ｖmin迄変えて各々のカウントデータを測定する。
【００１８】これらによって取得したカウントデータを
メモリ２６から読みだしてＴ0期間で除した値がマーク
率となる。このマーク率分布図を図３に示す。分布曲線
８１はハイレベルのマーク率であり、分布曲線８２はロ
ーレベルのマーク率曲線である。この図でマーク率が急
峻に変化する電位８３が平均ハイレベル電位であり、電
位８４が平均ローレベル電位位置として識別できる。こ
れから、コンパレータ４２に与える最適なスレッショル
ド・レベル電圧は、両者の１／２の電位８５が、最適な
スレッショルド・レベル電圧として求まる。
メモリ２６から読みだしてＴ0期間で除した値がマーク
率となる。このマーク率分布図を図３に示す。分布曲線
８１はハイレベルのマーク率であり、分布曲線８２はロ
ーレベルのマーク率曲線である。この図でマーク率が急
峻に変化する電位８３が平均ハイレベル電位であり、電
位８４が平均ローレベル電位位置として識別できる。こ
れから、コンパレータ４２に与える最適なスレッショル
ド・レベル電圧は、両者の１／２の電位８５が、最適な
スレッショルド・レベル電圧として求まる。
【００１９】このようにして、被測定信号１００波形に
依存しない、常に安定した最適スレッショルド・レベル
で弁別可能な弁別回路を実現できることとなる。
依存しない、常に安定した最適スレッショルド・レベル
で弁別可能な弁別回路を実現できることとなる。
【００２０】上記実施例の説明では、被測定信号１００
波形のハイレベルのマーク率を測定し、またローレベル
のマーク率を測定する場合で説明していたが、一方のマ
ーク率は、１−（マーク率）の演算から他方を求めても
よく、この場合は、一致検出回路１４を削除して、リタ
イミング出力データ４４datを直接マーク率検出部３０
に供給しても良く、同様にして実施できる。
波形のハイレベルのマーク率を測定し、またローレベル
のマーク率を測定する場合で説明していたが、一方のマ
ーク率は、１−（マーク率）の演算から他方を求めても
よく、この場合は、一致検出回路１４を削除して、リタ
イミング出力データ４４datを直接マーク率検出部３０
に供給しても良く、同様にして実施できる。
【００２１】上記実施例の説明では、被測定信号１００
がクロック２００周期で変化する場合であって、フリッ
プフロップ４４でリタイミング出力データ４４datをマ
ーク率検出部３０に供給する場合で説明していたが、所
望により被測定信号１００が未知の周期で変化する信号
であってクロック２００入力が無く、フリップフロップ
４４を削除した構成の場合でも、図２に示すマーク率検
出部３０の構成例のように積分回路３２とＡＤ変換器３
４によりハイレベル／ローレベルの割合をマーク率とし
て測定することで、同様のマーク率分布が取得でき、こ
れから最適なスレッショルド・レベルを特定することが
でき、実施可能である。
がクロック２００周期で変化する場合であって、フリッ
プフロップ４４でリタイミング出力データ４４datをマ
ーク率検出部３０に供給する場合で説明していたが、所
望により被測定信号１００が未知の周期で変化する信号
であってクロック２００入力が無く、フリップフロップ
４４を削除した構成の場合でも、図２に示すマーク率検
出部３０の構成例のように積分回路３２とＡＤ変換器３
４によりハイレベル／ローレベルの割合をマーク率とし
て測定することで、同様のマーク率分布が取得でき、こ
れから最適なスレッショルド・レベルを特定することが
でき、実施可能である。
【００２２】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。ク
ロック２００信号でリタイミングしたハイレベルあるい
はローレベル信号の発生回数を単位時間Ｔ0毎にカウン
トすることで現在のスレッショルド・レベルにおけるマ
ーク率とした検出する効果がある。また、積分回路３２
とＡＤ変換器３４によりハイレベル／ローレベルの割合
を量子化するマーク率検出部３０においても、現在のス
レッショルド・レベルにおけるマーク率として検出する
効果がある。
ているので、下記に記載されるような効果を奏する。ク
ロック２００信号でリタイミングしたハイレベルあるい
はローレベル信号の発生回数を単位時間Ｔ0毎にカウン
トすることで現在のスレッショルド・レベルにおけるマ
ーク率とした検出する効果がある。また、積分回路３２
とＡＤ変換器３４によりハイレベル／ローレベルの割合
を量子化するマーク率検出部３０においても、現在のス
レッショルド・レベルにおけるマーク率として検出する
効果がある。
【００２３】弁別制御部２０は、未知の電圧振幅、未知
のマーク率で発生する被測定信号１００を受けて、被測
定信号１００より充分広い電圧範囲の電圧信号をＤＡ変
換器１２のスレッショルド・レベル電位を与えてコンパ
レータ４２で弁別し、これをマーク率検出部３０でマー
ク率を測定する。これらの測定動作を順次ＤＡ変換器１
２のスレッショルド・レベル電位を変えながら繰り返し
測定してマーク率分布を求め、この分布データからマー
ク率が急峻に変化する２カ所を平均ハイレベル電位８３
と平均ローレベル電位８４位置として特定識別する効果
がある。これら平均ハイレベル電位８３と平均ローレベ
ル電位８４から、最適なるスレッショルド・レベル電圧
値Ｖbestを設定でき、被測定信号１００波形に依存しな
い常に安定した最適な信号弁別回路を実現できる。
のマーク率で発生する被測定信号１００を受けて、被測
定信号１００より充分広い電圧範囲の電圧信号をＤＡ変
換器１２のスレッショルド・レベル電位を与えてコンパ
レータ４２で弁別し、これをマーク率検出部３０でマー
ク率を測定する。これらの測定動作を順次ＤＡ変換器１
２のスレッショルド・レベル電位を変えながら繰り返し
測定してマーク率分布を求め、この分布データからマー
ク率が急峻に変化する２カ所を平均ハイレベル電位８３
と平均ローレベル電位８４位置として特定識別する効果
がある。これら平均ハイレベル電位８３と平均ローレベ
ル電位８４から、最適なるスレッショルド・レベル電圧
値Ｖbestを設定でき、被測定信号１００波形に依存しな
い常に安定した最適な信号弁別回路を実現できる。
【図１】本発明の、最適スレッショルド・レベルで弁別
可能な弁別回路の一実施例である。
可能な弁別回路の一実施例である。
【図２】本発明の、積分回路とＡＤ変換器でマーク率検
出部３０を構成した弁別回路の一実施例である。
出部３０を構成した弁別回路の一実施例である。
【図３】本発明の、被測定信号１００を測定したマーク
率分布図を説明する図である。
率分布図を説明する図である。
【図４】従来の、信号弁別回路４０の一構成例である。
【図５】被測定信号１００のオーバーシュートを有する
入力波形の一例である。
入力波形の一例である。
Claims (4)
- 【請求項１】 未知の電圧振幅の被測定信号（１００）
を受けて、ＤＡ変換器にスレッショルド・レベル電圧を
与えてコンパレータで被測定信号（１００）を弁別する
弁別回路において、 ＤＡ変換器により被測定信号（１００）より広い電圧範
囲のスレッショルド・レベル電圧値をコンパレータに与
えて、単位時間Ｔ0毎のマーク率を測定するマーク率検
出部手段を設け、 前記で求めたマーク率分布から、マーク率が急峻に変化
する２カ所を平均ハイレベル電位と平均ローレベル電位
位置として特定し、これら平均ハイレベル電位と平均ロ
ーレベル電位から最適なるスレッショルド・レベル電圧
値を算出し、ＤＡ変換器に設定制御する弁別制御手段を
設け、 以上を具備していることを特徴とした信号弁別回路。 - 【請求項２】 クロック（２００）信号の周期単位で変
化する未知の電圧振幅の被測定信号（１００）を受け
て、ＤＡ変換器にスレッショルド・レベル電圧を与えて
コンパレータで被測定信号（１００）を弁別する弁別回
路において、 コンパレータで弁別した信号をクロック（２００）信号
でリタイミングしてマーク率検出部手段に供給するリタ
イミング手段を設け、 ＤＡ変換器により被測定信号（１００）より広い電圧範
囲のスレッショルド・レベル電圧値をコンパレータに与
えて、単位時間Ｔ0毎のマーク率を測定するマーク率検
出部手段を設け、 前記で求めたマーク率分布から、マーク率が急峻に変化
する２カ所を平均ハイレベル電位と平均ローレベル電位
位置として特定し、これら平均ハイレベル電位と平均ロ
ーレベル電位から最適なるスレッショルド・レベル電圧
値を算出し、ＤＡ変換器に設定制御する弁別制御手段を
設け、 以上を具備していることを特徴とした信号弁別回路。 - 【請求項３】 マーク率検出部手段は、 積分回路（３２）とＡＤ変換器（３４）によりハイレベ
ル／ローレベルの割合をマーク率として検出する請求項
１、２記載の信号弁別回路。 - 【請求項４】 マーク率検出部手段は、 クロック（２００）信号でリタイミングしたハイレベル
あるいはローレベル信号の発生回数を単位時間（Ｔ0）
毎のマーク率とした検出手段の請求項２記載の信号弁別
回路。
Priority Applications (2)
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|---|---|---|---|
| JP10295795A JP3479154B2 (ja) | 1995-04-04 | 1995-04-04 | 信号弁別回路 |
| US08/627,643 US5777494A (en) | 1995-04-04 | 1996-04-04 | Signal discrimination circuit for unknown signal amplitude and distortion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295795A JP3479154B2 (ja) | 1995-04-04 | 1995-04-04 | 信号弁別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279828A JPH08279828A (ja) | 1996-10-22 |
| JP3479154B2 true JP3479154B2 (ja) | 2003-12-15 |
Family
ID=14341287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10295795A Expired - Fee Related JP3479154B2 (ja) | 1995-04-04 | 1995-04-04 | 信号弁別回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3479154B2 (ja) |
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|---|---|---|---|---|
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| US10469112B2 (en) * | 2017-05-31 | 2019-11-05 | Silicon Laboratories Inc. | System, apparatus and method for performing automatic gain control in a receiver for a packet-based protocol |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CA2106439A1 (en) * | 1992-11-13 | 1994-05-14 | Yusuke Ota | Burst mode digital data receiver |
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| JP2826452B2 (ja) * | 1993-10-25 | 1998-11-18 | 日立電子株式会社 | 波形記憶装置 |
| US5508645A (en) * | 1995-03-28 | 1996-04-16 | International Business Machines Corporation | Circuit for raising a minimum threshold of a signal detector |
-
1995
- 1995-04-04 JP JP10295795A patent/JP3479154B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-04 US US08/627,643 patent/US5777494A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5777494A (en) | 1998-07-07 |
| JPH08279828A (ja) | 1996-10-22 |
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