SU951719A1 - Устройство дл приема бипол рных многоуровневых сигналов - Google Patents

Description

1

Изобретение относитс  к технике передачи дискретных сигналов и может использоватьс  при приеме бипол рных многоуровневых сигналов.

Известно устройство дл  приема бипол рных многоуровневых сигналов, содержащее блок формировани  тактовых импульсов , первый выход которого подключен к входу блока пам ти, выход которого соединен с первым входом блока перемно-,д жени  сигналов, и последовательно соединенные компаратор и регистр, к второму входу которого подключен второй выход блока формировани  тактовых импуль .COBjl .15

Однако известное устройство имеет низкую верность приема и узкий динамический диапазон пршгамаемых сигналов.

Цель изофетешш - повышение верное- 20 ти приема и расширение динамического диапазона принимаемых сигналов.

Поставленна  цель достигаетс  тем, . что в устройство дл  приёма- бипол рных

многоуровневых сигналов введены два ключа, интегратор, буферный усилитель, триггер и резистивный делитель, вькод которого подключен к первому входу компаратора , выход которого соединен с первым входом триггера, второй вход которого соединен с первым входом первого ключа и с третьим выходом блока формировани  тактовых импульсов, четвертый выход которого подключен к третьему входу триггера, выход которого соединен с вторым входом блока перемножени  сигналов, выход которого подключен к первым входам управл емого делител  и второго ключа, второй вход и выход которого соединены соответственно с п тым выходом блока формировани  тактовых импульсов и входом интегратора, выход которого через буферный усилтггель соединен с вторым входом первого ключа , выход которого подключен к входу резистивного делител , а шестой выход блока формировани  тактовых импульсов соединен с вторым входом управл емого делител , выход которого подключен к второму входу компаратора. На чертеже представлена структурна  схема предложенного устройства. Устройство дл  приема бипол рных многоуровневых сигналов содержит блок 1 пам ти, блок 2 перемножени  сигнало управл емый делитель 3, компаратор 4, регистр 5, ключ 6, интегратор 7, буфер ный усилитель 8, ключ 9, резистивный делитель 10, триггер 11, блок 12 фор-мнровани  тактовых импульсов. . Устройство работает следующим образом . В исходном состо нии ключи 6 и 9 закрыты, коэффициент передачи управл емого делител  3 равен 1, триггер 11 тактовым и лryльcoм ТИ1 установлен в нулевое состо ние, соответствующее наличию на его выходе логического нул . Многоуровневый информационный сигнал поступает на первый вход бдока пам ти 1, на Второй вход которого поступает с выхода блока 12 тактова  частота ТИ При поступлении импульса тактовой частоты ТИ2 в блоке 1 осуществл етс  стробирование входного сигнала и его запоминание. С выхода блока 1 сигнал поступает на первый вход блока 2 перемножени  сигналов. При поступлении на его второй вход с триггера 11 логического нул  коэффициент передачи блока 2 равен 1, при поступлении логической единицы - минус 1. После установки триггера 11 в исходное положение с его выхода на второй вход блока 2 перемножени  сигналов подаетс  логический нуль и на выходе блока 2 устанавливаетс  тот же сигнал, что и на входе. Так как в отсутствие тактового импульса ТИЗ ключ 9 закрыт, на первый вход компаратора 4 через резисторный делитель 10 подаетс  нулевой пороговый уровень. С выхода блока 2 через управл емый дели тель 3, коэффициент передачи которого в отсупхггвие тактового импульса ТИБ равен 1, информационный сигнал- поступает на второй Вход компаратора 4, где осуществл етс  его сравнение с нулевым порогом. В результате этого сравнени  определ етс  знак информационного сигнала , который записывае1с  под передний фронт импульса тактовой частоты ТИЗ в триггер 11. При отрицательном сигнале, поступающем с выхода блока 1 на вход блока 2 перемножени  сигналов , в триггер 11 записываетс  логичес кий нуль, в результате чего устанавлива етс  коэффициент передачи блока 2 перемножени  сигналов равный 1. При этом на выходе блока 2 устанавливаетс  отридательный уровень, равный входному . При положительном сигнале на входе блока 2 перемножени  сигналов в триггер 11 записываетс  логическа  1, котора  устанавливает коэффициент передачи блока 2. перемножени  сигналов, равным -1, в результате чего и в этом случае на выходе блока 2 перемножеН   сигналов устанавливаетс  отрицательный уровень, по абсолютной величине равный входному. Таким образом, в блоке 2 перемножени  сигналов осуществл етс  выпр мление сигнала в отрицательную область значений. В момент поступлени  тактовой частоты ТИ4 с задержкой относительно переднего фронта тактового импульса, ТИЗ ключ 6 открываетс , зар жа  через резистор конденсатор интегратора 7. Конденсатор хранит опорный сигнал дл  формировани  порогов сравнени . Посто нна  времени интегратора 7 выбираетс  таКИМ образом, чтобы при приеме случайной последовательности информационных символов колебани  вьшр мленного значени  прин того сигнала, усредненного интеГратором 7, относительно его среднеГО значени  были бы незначительны. Далее опорный сигнал через буферный усилитель 8 и ключ 9, открытый импульсом тактовой частоты ТИЗ, поступает на резистивный делитель 10, с выхода которого уровень порога, пропорциональный среднему уровню опорного сигнала, поступает на первый вход компаратора 4, на второй вход которого через управл емый делитель 3 поступает стробированный сигнал с выхода блока 2. В компараторе 4 осуществл етс  сравнение отсчетного значени  информационного си1 нала в момент стробировани  и порогового сигнала на выходе резистивного делител  10. Отнощение порога к средней величине модул  отсчетов информационного сигнала может варьироватьс  в широких пределах изменением коэффициентов передачи управл емого и резистивного делителей . В момент.поступлени  первого тактового импульса ТИб результат сравнени  записываетс  в регистр 5. Дл  сравнени  сигнала с другим порогом, т.е. при другой величине указанного отнощени , на управл емый делитель 3 с задержкой относительно первого импульса ТИ6 подаетс  тактовый импульс ТИБ. Если дл  прин 59

ти  решени  о переданном символе требуетс  провести сравнение сигнала с несколькими пороговыми значени ми, то соответственно увеличиваетс  число управл емых входов управп емо.го делител  3 и выходов блока формировани  тактовых импульсов 12, при этом таютовые импульсы на различные управл емые входы управл емого делител  3 должны подаватьс  со сдвигом во времени, и сравнение сигнала с различными порогами производитс  поочередно.

Результат сравнегга  с выхода компаратора 4 подаетс  на вход регистра 5, на Второй вход которого поступает тактова  частота ТИ6 от блока 12, величина которой зависит от сравнений, которые необходимо провести. Результаты сравнени  с выхода компаратора 4 записыиаютс  в различные элементы (Пам ти. После получени  сравнени  со всеми требуемыми пороговыми значени ми блоком 1 пам ти фиксируетс  новое |информационное значение входного сигнала в момент поступлени  следующего импульса ТИ2.

В конце каждого интервала Т анализ тсчетного значени  сигнала триггер 11 Ьновь устанавливаетс  в исходное поло|жение тактовой частотой ТИ1.

Таким образом, предложенное устройство обеспечивает более высокую точност установки порогов сравнени , так как все необходимые дл  анализа принимаемого сигнала операции сравнени  осуществл ют на одном компараторе, при этом исключаетс  дополнительна  погрешность от взаимного разброса параметров компараторов; формирование опорного сигнала непосредственно из отсчетных значений информационного сигнала и отслеживание всех его изменений, что делает работу устройства практически независ щей от изменений входного уровн  сигнала в широком динамическом диапазоне и от колебаний и разфоса амплитудно-частотных Г характеристик каналов св зи. Оба указан7196

ных фактора привод т к уменьшению веро тности ошибок при приеме данных.

Claims (1)

1. Патент США № 3315252, кл. 340-347, 1967 (прототип).

f