JP3472600B2

JP3472600B2 - 半導体デバイスの製造方法

Info

Publication number: JP3472600B2
Application number: JP21017793A
Authority: JP
Inventors: 俊二前田; 仁志窪田; 高志広井; 坦牧平
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-08-25
Filing date: 1993-08-25
Publication date: 2003-12-02
Anticipated expiration: 2018-12-02
Also published as: JPH0766255A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体デバイスの製造方
法に係り、特に、半導体ウェハや液晶ディスプレイなど
のパターンを歩留まり良く生産する半導体デバイスの製
造方法に関する。

【０００２】

【従来の技術】従来、メモリ素子などの半導体等を高歩
留まりで製造するには、製造途中の半導体等のパターン
上の外観不良や異物を自動外観検査装置により迅速に検
出し、適切と思われる対策、例えば製造装置の清掃、プ
ロセス条件の見直しなどを実施している。外観不良を検
出する方法としては、例えば特開昭６０−７３３１０、
特開平１−１４３９３８などがある。これらにより不良
を検出し、歩留まり低下を最小限に食い止める努力がな
されている。

【０００３】

【発明が解決しようとする課題】しかし、製造する半導
体が例えば１６ＭＤＲＡＭや６４ＭＤＲＡＭのような超
ＬＳＩになってくると、検出すべき外観不良が例えば
０．２５μｍ以下と微細化していき、従来型の自動外観
検査手法・装置では検出できなくなる。図３２に示すよ
うに、検出法は２値比較、濃淡比較と進んできたが、デ
バイスが微細化していくにつれ欠陥信号に対し膜厚の違
いなどによる正常部濃淡差が大きくなり、微細な欠陥が
検出できなくなる。即ち、半導体の電気的特性や信頼性
に影響する所望の微細欠陥を検出しようとすれば、正常
部を検出してしまう虚報が多発し、虚報を許容値以下に
すれば所望の欠陥は検出できないことになる。

【０００４】虚報の発生を許して微細欠陥を検出すると
しても、真の有用な情報の他に虚報という誤った情報が
混入することになり、施すべき不良対策が適切なものと
はならない。従って、このような手法では製品の歩留ま
りは向上しない。

【０００５】本発明の目的は、今後の０．１〜０．２μ
ｍ欠陥を信頼性高く検出し、洗浄工程やエッチング、リ
ソグラフィ工程などのプロセスの良否を的確に判断する
方法を提供することにある。また、異物の有害性を判断
する方法を提供することにある。さらに、プロセスの良
否や異物の有害性を判断することが可能な半導体等のパ
ターン製造方法を提供することにある。

【０００６】

【課題を解決するための手段】このため、本発明では次
のような考えを実現することで上記目的を達成した。製造途中のパターンの画像を検出し、検出した画像信
号と基準の画像信号を比較してパターンの位置ずれを形
状の不一致或いはパターンの出来具合を表すものとして
検出する。

【０００７】形状の不一致や出来具合の検出をプロセ
ス処理後に行い、この形状の不一致や出来具合に基づい
てプロセスの良否を判断する。

【０００８】形状の不一致の検出をプロセス処理の前
後で行い、この形状の不一致に基づいて異物の有害性を
判断するパターンの位置ずれは、画像信号を微分しその極性を
比較して検出する。

【０００９】検出した形状の不一致の数量、或いは出
来具合の分布を用いてプロセスの良否や異物の有害性を
判断する。

【００１０】

【作用】上記した手段によれば、正常部を欠陥とし
て検出する虚報が少なく、微細欠陥の検出感度を向上で
きる。即ち、図３３に示すように、従来の濃淡差プラス
しきい値による欠陥検出では、膜厚の違いなどによる正
常部と欠陥の違いが識別できなかったものが、欠陥を位
置ずれとしてとらえることにより欠陥を高精度に検出で
きるようになる。特に、画像信号が右上がりか右下がり
かによって比較するとパターンの位置ずれをはじめて正
確に検出できるようになる。従って、今後の０．１〜
０．２μｍ欠陥を信頼性高く検出できる。また、によ
れば、プロセスの良否を的確に判断する方法を提供でき
る。また、によれば、異物の有害性を判断する方法を
提供できる。さらに、プロセスの良否や異物の有害性を
判断することが可能な半導体等のパターン製造方法を提
供できる。

【００１１】

【実施例】以下本発明の実施例を図を用いて説明する。

【００１２】図１及び図２は、本発明の実施例の１例を
示すものである。ウェーハの製造ラインにおいて、欠陥
検出による歩留まり向上を示している。特に、ここで
は、半導体の製造ラインにおいて、歩留まりを向上し、
良品素子を得るための２つの管理項目を示している。第
１は、異物管理である。第２は、プロセス管理である。

【００１３】まず、異物管理とは、製造途中のウェーハ
をあるプロセス装置にかけた場合、既に付着していた異
物にはプロセス装置によってパターンの形状不良(欠陥)
となるものと形状不良とならないものがあり、形状不良
となる異物を有害異物として識別するものである。有害
異物になるかどうかは、異物の組成や寸法に起因する。
有害異物ではない異物は、歩留まり向上対策という観点
に立てば、虚報と同じものとして扱ってよい。従って、
これは対策上有益ではない。そこで、有害異物のみを正
しく識別することが、歩留まり向上に必要となる。

【００１４】プロセス管理とは、製造途中のウェーハを
あるプロセス装置にかけた場合、プロセスの条件不良等
によって、パターンに形状不良が発生する。従って、形
状不良を検出すれば、プロセスの条件出しや評価が可能
になる。また、パターンの出来具合（必ずしも欠陥とは
ならないものも含めて）も評価できる。

【００１５】上記異物管理とプロセス管理を実現するた
め、パターンの形状不良を検出する。次に、パターンの
形状不良の検出を説明する。

【００１６】図３は本発明の１実施例となるパターン形
状不良の検出装置の１例である。同図において、１次元
イメージセンサ４の走査をＹ方向の走査に一致させ、こ
れにより、被検査パターンであるＬＳＩウェーハ１を対
物レンズ３を介して１次元に検出可能にするとともに、
ＸＹテーブル１ＡによりＬＳＩウェーハ１を上記イメー
ジセンサ４の主走査と直交する方向、即ちＸ方向に移動
させることによって被検査パターンを２次元の画像とし
て検出可能にしている。なお、ＬＳＩウェーハ１は照明
用ランプ２により照明されている。上記イメージセンサ
４の出力信号は遅延メモリ６によりウェーハ１を１チッ
プ分移動する時間だけ遅らせる。これにより、イメージ
センサ４の出力信号と遅延メモリ６の出力信号は、隣接
するチップ１ａと１ｂの画像信号に相当する。これらの
画像信号を画像処理装置７により比較し、不一致を欠陥
として検出する。

【００１７】この実施例は、光学画像の比較検査に相当
するが、画像の検出手段としてＳＥＭ(走査電子顕微鏡)
を用いれば、ＳＥＭ画像の比較検査になる。その他、画
像として検出できるものならば何でも使用できる。

【００１８】また、遅延メモリ６に格納する画像は、別
途良品パターンを撮像して得られる画像でもよい。この
場合、以下で述べる不一致（欠陥）の検出は、良品パタ
ーンからのずれとなる。また、良品パターンの座標が分
かっている場合は、座標からのずれも検出できることに
なる。即ち、形状不良の検出と上記したが、パターンの
座標チェック（長寸法や短寸法いずれのチェック）もで
きる。

【００１９】次に、画像処理装置７の構成を説明する。

【００２０】まず、図４において、例えば８ｂｉｔの検
出画像信号ｆ及び記憶画像信号ｇをそれぞれ１次微分回
路１０ａ、１０ｂ、２次微分回路１１ａ、１１ｂによ
り、画素ごとに順次１次微分及び２次微分する。

【００２１】１次微分回路１０ａ、１０ｂは、図５に示
すように画像より３×３画素を順次切り出して８方向の
１次微分ｏ、ｐ、・・・・・ｖ及びｏ’、ｐ’、・・・
・・ｖを求め、それぞれの極性（１，０）と、１次微分
の絶対値を２値化して得られる値（１，０）とからな
る、例えば１６ｂｉｔの信号１００ａ、１００ｂを出力
する。ここで、極性の“１”は正を、“０”は負を表
す。

【００２２】２次微分回路１１ａ、１１ｂは、図６に示
すように、１、−２、１なるオペレータを画素に適用
し、しきい値Ｄｔｈで２値化して、パターンのエッジの
暗い領域を“１”に、それ以外を“０”にして、例えば
１ｂｉｔの信号１０１ａ、１０１ｂとして出力する。

【００２３】次に切り出し回路１２ａ、１２ｂ、１３
ａ、１３ｂにより、１次微分回路１０ａ、１０ｂの出
力、及び２次微分回路１１ａ，１１ｂの出力を切り出
す。切り出し回路１２ａ、１３ａは、例えば５×５画素
の領域を切り出し、±２画素シフトした状態を作る。切
り出し回路１２ｂ、１３ｂは、上記５×５画素の中央位
置と同期させる。

【００２４】次に、極性比較回路１４ａ〜１４ｙによ
り、切り出し回路１２ａ、１２ｂ、１３ａ、１３ｂの出
力を用いて、±２画素シフトした検出画像信号及び記憶
画像信号の１次微分、２次微分結果をそれぞれ比較す
る。即ち、２次微分により抽出されたパターンエッジの
暗い領域において、検出画像信号と記憶画像信号のそれ
ぞれの８方向（個）の１次微分の極性とその絶対値の大
小を各方向ごとに比較し、いずれかの絶対値が大なる領
域で極性が一致しない画素を不一致として値“１”を出
力する。切り出し回路１２ａ、１２ｂは、例えば５×５
画素の２５個の出力を有するので、その場合上記極性比
較回路１４ａ〜１４ｙも２５個存在する。

【００２５】次に、カウンタ回路１５ａ〜１５ｙによ
り、極性比較回路１４ａ〜１４ｙにより得られる不一致
画素数を例えば１０２４画素×２５６画素毎に計数す
る。位置ずれ量検出回路１６は、カウンタ回路１５ａ〜
１５ｙにより得られる不一致画素数を解析し、不一致画
素数が、例えば設定値より小さくなる位置ずれ量（ΔＸ
₁、ΔＹ₁）、・・・・・・（ΔＸm、ΔＹm）を出力す
る。この位置ずれ量は、例えば図７に示すようなもので
ある。

【００２６】次に、極性比較回路１４ａ〜１４ｙの出力
を遅延回路１７ａ〜１７ｙにより、上記位置ずれ量が求
められるまで遅延させる。そして、領域選択回路１８ａ
〜１８ｙにより、上記位置ずれ量（ΔＸ₁、ΔＹ₁）・・
・・・（ΔＸm、ΔＹm）に相当する位置の極性比較回路
１６の出力だけ生かし（activeにし）、その他はマスキ
ングする。そして、ＡＮＤゲート回路１９により、領域
選択回路１８ａ〜１８ｙの出力の論理和をとり、値
“１”を欠陥として出力する。

【００２７】次に、各部の構成要素について、更に詳し
く説明する。図８は、１次微分回路１０ａ，１０ｂの構
成例を示す図である。８bitのディジタル信号８より、
シフトレジスタ２０ａ，２０ｂ及びラッチ２１ａ〜２１
ｉを用いてラッチ２１ａ〜２２１ｉに３×３画素の領域
を切り出す。この３×３画素より図５に示した８方向の
１次微分を引算器２２ａ〜２２ｈを用いて算出する。こ
こで、引算器２２ａは図５の１次微分ｏを、引算器２２
ｈは１次微分ｕに相当し、引算器２２ａ〜２２ｈの出力
は、１ｂｉｔの符号ｂｉｔ，即ち正、負の極性（１、
０）と、残りの１次微分の絶対値（｜ｆ'｜ｏｒ｜ｇ'
｜）を表す８ｂｉｔとする。

【００２８】２値化回路２３ａ〜２３ｈは、上記１次微
分の絶対値（｜ｆ'｜ｏｒ｜ｇ'｜）がしきい値Ｅｔｈ以
上であれば“１”を、しきい値Ｅｔｈより小さければ
“０”を、即ち１次微分の絶対値を２値化して得られる
１ｂｉｔの値（１、０）を出力する。即ち、引算器２２
ａ〜２２ｈ及び２値化回路２３ａ〜２３ｈから隣接した
８個（方向）の極性を示す信号と隣接した８個（方向）
の絶対値の大小を示す信号とが合成されて１６ｂｉｔ構
成で信号１００ａ，１００ｂとして出力される。

【００２９】図９は、２次微分回路１１ａ，１１ｂの構
成例を示す図である。８ｂｉｔ構成のデイジタル信号８
より、シフトレジスタ２４ａ，２４ｂ，及びラッチ２５
ａ〜２５ｉを用いてラッチ２５ａ〜２５ｉに３×３画素
の領域を切り出す。この３×３画素より、図６に示した
エッジオペレータを用いて２値のエッジパターンを抽出
する。即ち、加算器２６、掛算機２７及び加算器２８に
より１、−２、１なるエッジオペレータを実現する。図
６に示す他の３種類のエッジオペレータも同様の方法で
加算器２６、掛算器２７及び加算器２８により実現でき
る。（図９において他の３種類のエッジオペレータを行
う加算器２６、掛算器２７及び加算器２８は省略されて
いる。）これを２値化回路２９により設定したしきい値
Ｄｔｈで２値化し、パターンのエッジの暗い領域を
“１”とし、それ以外の領域を“０”にして１ｂｉｔ構
成の信号１０１ａ，１０１ｂとして出力する。

【００３０】図１０は、切り出し回路１２ａ，１２ｂの
構成例を示す図である。１次微分回路１０ａから出力さ
れる１６ｂｉｔのディジタル信号（８個の極性（１，
０）と８個の１次微分の絶対値の大小（１，０）との合
成信号）１００ａより、シフトレジスタ３０ａ〜３０
ｄ，及びラッチ３１ａ〜３１ｙを用いてラッチ３１ａ〜
３１ｙに５×５画素の領域を切り出す。また、１次微分
回路１０ｂから出力される１６ｂｉｔのディジタル信号
１００ｂ（８個の極性（１，０）と８個の１次微分の絶
対値の大小（１，０）との合成信号）よりシフトレジス
タ３０ｅ，３０ｆ，及びラッチ３２ａ，３２ｂ，３２ｃ
を用いてラッチ３２ｃに上記５×５画素の中央画素に相
当する画素を出力する。

【００３１】図４に示す切り出し回路１３ａ，１３ｂも
同様な構成で実現することができる。図１１に、その１
例を示す。２次微分回路１１ａから出力される１ｂｉｔ
の２値信号（エッジ領域、それ以外の領域を示す信号
（１、０））１０１ａより、シフトレジスタ３３ａ〜３
３ｄ，及びラッチ３４ａ〜３４ｙを用いてラッチ３４ａ
〜３４ｙに５×５画素の領域を切り出す。また、２次微
分回路１１ｂから出力される１ｂｉｔの２値信号１０１
ｂ（エッジ領域、それ以外の領域を示す信号（１、
０））よりシフトレジスタ３３ｅ，３３ｆ，及びラッチ
３５ａ，３５ｂ，３５ｃを用いてラッチ３５ｃに上記５
×５画素の中央画素に相当する画素を出力する。

【００３２】図１２は、極性比較回路１４ａ〜１４ｙの
構成例を示す図である。同図において、１次微分信号の
絶対値が大の領域でのみ極性比較による不一致を有効と
する比較回路３７ａは、１６ｂｉｔの信号１０２、１０
４に含まれる極性（正：１、負：０）について極性
（正：１、負：０）の不一致を検出して不一致の場合
“１”、一致の場合“０”なる信号を出力するＥＸＯＲ
回路３６ａ，１６ｂｉｔの信号１０２、１０４に含まれ
る１次微分信号の絶対値の大小を表す信号が二つとも
（共に）小のときは“０”信号を、それ以外は“１”信
号を出力するＮＡＮＤ回路３６ｂ，及びＮＡＮＤ回路３
６ｂの出力が“０”のときはＥＸＯＲ回路３６ａから
“１”なる信号として出力される極性の不一致を出力さ
せないＡＮＤ回路３６ｃからなる。

【００３３】ＯＲ回路３８は、８個（方向）の比較回路
３７ａ〜３７ｈの出力の論理和をとって、８個の比較回
路３７ａ〜３７ｈの内、少なくとも１個の比較回路３７
ａ〜３７ｈから１次微分信号の絶対値が大の領域でのみ
極性比較による不一致が検出されたとき、この極性不一
致信号を出力するものである。ＯＲ回路３９は、切り出
し回路１３ａ，１３ｂから出力される２値化エッジパタ
ーン信号１０３、１０５の論理和をとり、検出画像信号
ｆと記憶画像信号ｇのいずれかに即ち切り出し回路１３
ａと１３ｂのいずれかにエッジパターン“１”信号が検
出されたことを示す信号“１”を出力するものである。
ＡＮＤ回路４０は、ＯＲ回路３８の出力と３９の出力と
の論理積をとり、１次微分信号の絶対値が大の領域にお
いて得られる極性不一致信号をエッジパターンにおいて
“１”なる信号を出力するものである。

【００３４】次に、上記構成により、どのように比較が
なされるかを説明する。

【００３５】図１３(ａ)(ｂ)(ｃ)(ｄ)に示すような濃淡
差をもつ２つの回路パターンについて、検出画像信号ｆ
₁と記憶画像信号ｇ₁とについて、１次微分信号の絶対値
が小の領域（１次微分値｜ｆ'｜ａｎｄ｜ｇ'｜≦Ｅth、
Ｅthはしきい値）においては“０”にし、他の領域につ
いては１次微分の極性（正（１）、負（−１））信号に
変換した１次微分の極性波形を図１４（ａ）に示す。そ
して、１次微分信号の絶対値が大の領域（１次微分値｜
ｆ'｜ｏｒ｜ｇ'｜＞Ｅth、Ｅthはしきい値）において、
１次微分（ｆ'）の極性（正（１）、負（−１））信号
と１次微分（ｇ'）の極性（正（１）、負（−１））信
号とを比較して不一致（１／−１）なる信号を、図４に
示す極性比較回路１４ａ〜１４ｙにおいて図１２に示し
たＯＲ回路３８より、図１４（ｆ）に示すような判定結
果が得られる。即ち、１次微分信号の絶対値が大の領域
において検出画像信号ｆ₁と記憶画像信号ｇ₁とについて
極性の不一致として、図１２に示す極性比較回路１４ａ
〜１４ｙのＯＲ回路３８から欠陥８ｂが検出される。

【００３６】検出された欠陥の寸法は、実際の欠陥の寸
法に正確に一致している。これにより、本発明によれ
ば、プロセスの条件不良等によるパターンの形状誤差を
正確に把握することが可能であることがわかる。

【００３７】ここで、１次微分信号の絶対値の大小に着
目したが、これは回路パターンの何に着目したいかによ
っては、必ずしも必要ではない。ただし、通常は正常部
での誤検出を防ぐため、行うほうが良い。例えば、図１
５に示すように、検出画像信号ｆ₁と記憶画像信号ｇ₁と
について極性の不一致のみで欠陥８ｂを検出しただけで
は、図１５に示すように検出画像信号ｆ₁と記憶画像信
号ｇ₁の相違によって正常部において極性の不一致が検
出され、欠陥として誤検出してしまう。そこで、１次微
分信号の絶対値が大の領域において検出画像信号ｆ₁と
記憶画像信号ｇ₁との極性の不一致を検出すれば、図１
４に示すように、正常部について誤検出することがなく
なる。

【００３８】さらに、図１６に示すように回路パターン
が微細化されるに伴って、検出画像信号ｆ₂と記憶画像
信号ｇ₂間で極性の不一致が検出され、正常部が欠陥と
して誤検出されてしまう。そこで、図１７（ａ）に示す
検出画像信号ｆ₃と記憶画像信号ｇ₃とを、各々２次微分
回路１１ａ，１１ｂによって２次微分信号ｆ₃”、ｇ₃”
（図１７（ｂ）に２次微分として示す）を得、この２次
微分信号ｆ₃”、ｇ₃”をしきい値Ｄthで２値化したエッ
ジ信号１０１ａ，１０１ｂ（図１７（ｃ）に２次微分の
２値化として示す）を得、図１２に示すＯＲ回路３９で
何れかにエッジ信号があるかどうかＯＲ検出し（図１７
（ｄ）に２次微分の２値化として示す）、“１”なる回
路パターンのエッジ信号を得る。そして、図１２に示す
ＯＲ回路３９でＯＲ検出された“１”なる信号で、極性
比較回路１４ａ〜１４ｙのＯＲ回路３８から検出される
極性不一致による欠陥信号をＡＮＤ回路４０において論
理積をとってフィルタすることによって図１６（ｃ）に
示すように非エッジ領域で発生する正常部の誤検出を無
くすことができる。

【００３９】上記により、信号波形の形状がかなり異な
っていても、回路パターンエッジに生じた形状不良が、
その有無のみならず、寸法を含めて正確に信頼性高く検
出可能になった。また、正常部を欠陥として誤って検出
する虚報が少なく、微細欠陥の検出感度を向上すること
ができる。これにより、初期の目的であるプロセスの評
価が正しく行え、製品歩留まりを向上することが可能に
なる。

【００４０】勿論、回路パターンの膜厚が許容値以上異
なるときに、これを欠陥として検出するため、図２３に
示すように差信号検出回路４１により差信号を検出し、
これを２値化回路４２を用いてしきい値Ｇｔｈで２値化
してもよい。

【００４１】次に、本発明を多層パターンに適用した例
を説明する。

【００４２】検出多層パターンＦ₂を図１８（ａ）に、
基準多層パターンＧ₂を図１８（ｂ）に示す。そして、
検出多層パターンＦ₂の検出画像信号ｆ₂と基準多層パタ
ーンＧ₂の記憶画像信号ｇ₂とについてその信号波形を図
１８（ｃ）に示す。これらの信号波形からわかるよう
に、両者の間に位置ずれのない部分と位置ずれのある部
分とが発生する。この位置のずれは、層間ずれと呼ばれ
るものであるが、正常パターンにおいても発生し、通常
許容する必要がある。この層間ずれは、虚報となる可能
性が大であり、これを検出しないようにする必要があ
る。

【００４３】１次微分回路１１ａ，１１ｂからは、図１
８（ｄ）に示す微分の極性波形信号１００ａ，１００ｂ
が得られる。この極性波形信号１００ａ，１００ｂを極
性比較回路１４ａ〜１４ｙにおいて比較しただけでは、
判定結果Ｉ（エッジ領域において極性不一致として図１
８（ｅ）に示すように欠陥と正常部が誤検出される）が
生じる。そこで、図１９（ａ）に示すように、検出画像
信号ｆ₃に対して記憶画像信号ｇ₃を左に切り出し回路１
２ｂでシフトさせた関係の微分極性波形信号１００ａ，
１００ｂを求める。そして、この極性波形信号１００
ａ，１００ｂを極性比較回路１４ａ〜１４ｙにおいて比
較して得られる判定結果II（エッジ領域において極性不
一致として図１９（ｃ）に示すように欠陥と正常部が誤
検出される）が得られる。これらの判定結果ＩとIIとを
ＡＮＤ回路１９によって論理積をとることによって図２
０に示すような最終判定結果（真に欠陥による極性不一
致のみ検出できる）が得られる。

【００４４】図２２は、領域選択回路１８ａ〜１８ｙ、
ＡＮＤ回路１９の構成例を示す図である。遅延回路１７
ａ〜１７ｙより出力される極性比較結果は、切り出し回
路１２ａ，１２ｂ，１３ａ，１３ｂによって±２画素シ
フトした位置において検出画像信号ｆと記憶画像信号ｇ
との極性を比較した結果得られる不一致２値化信号であ
り、これと位置ずれ量検出回路１６で得られる位置ずれ
量（ΔＸ₁，ΔＹ₁），・・・・・・（ΔＸm，ΔＹm）に
基づいて、領域選択回路（ＡＮＤ回路）１８ａ〜１８ｙ
に入力される２値化信号が“１”なる信号として選択さ
れ、領域選択回路（ＡＮＤ回路）１８ａ〜１８ｙにおい
ては、極性比較回路１４ａ〜１４ｙから出力される不一
致２値化信号と位置ずれ量検出回路１６から選択された
２値化信号との論理積がとられ、図２１に示すように位
置ずれ量が定めたしきい値Ｆth（Ｓth）以上をマスキン
グし、ＡＮＤ回路１９により±２画素の範囲でそれらの
論理積をとり、図２０に示した判定を実現することがで
きる。これにより、層間ずれを検出しないようにでき
る。従って、従来法に比べ、正常部を欠陥として誤って
検出する虚報が少なく、微細欠陥の検出感度を向上でき
る。

【００４５】これらの技術により、図１に示したように
プロセスの良否や異物の有害性を判断することが可能な
半導体等のパターン製造方法を提供することができる。

【００４６】図２４に、上記技術により実行可能な具体
例のいくつかを示す。図１と表現を変えてあるが、基本
的な考え方は同じである。欠陥や異物の密度（発生頻
度）の推移をチェックするもの、１枚のウェーハに着目
し、プロセスを経るごとにどう変化するかをチェックす
る工程追跡、欠陥や異物の分布を調べるものなどがあ
る。いずれも、ラインの歩留まり向上に大きく寄与する
ものである。

【００４７】さらに、図２５には、図２４に示した工程
追跡の方法と効果を示す。これは、本発明者らが特願昭
６３−３２３２７６号（特開平２−１７０２７９号）に
おいて記載したものと同一である。これによれば、装置
固有の欠陥を正しく抽出でき、不良現象を顕在化でき
る。また、ウェーハ処理に同期して問題工程の早期発見
が可能になる。いずれも、本発明による、虚報がない、
正確な欠陥検出が可能になって始めてより大きな効果が
期待されるものである。

【００４８】図２６は、洗浄工程の良否を判断する例を
示したものである。欠陥検出により、洗浄工程の清浄度
チェックを行い、洗浄条件にフィードバックする。図２
７は、洗浄工程の例を示したものである。

【００４９】図２８は、リソグラフィ工程の解像度チェ
ックの例を示したものである。ステッパを例にとってい
る。欠陥検出により、パターンの解像度チェックを行っ
ている。

【００５０】図２９は、欠陥検出により、ウェーハの処
理プロセスを分岐する例を示す。欠陥の程度、数量、分
布等により、プロセスＡ，Ｂのいずれかを行う。ウェー
ハの搬送もこれに伴い、変更している。このように、プ
ロセスの選択を行うことにより、図３０に示すように、
検出される欠陥の数を大幅に低減できるという効果が得
られる。

【００５１】次に、欠陥の種類を分類する方法について
説明する。

【００５２】上記実施例によりパターン形状の違いを高
精度に検出できるが、プロセスに情報をフィードバック
するためにはこの違いがどのようなものかを特定する必
要が有る。この欠陥の分類は、図３１に示すように、欠
陥を検出後（ａ）全てを最後まで自動的に分類するもの
と（ｂ）目視確認を途中で併用するものとがある。

【００５３】このうち（ｂ）の方法は、１度目は目視観
察により欠陥を分類するが、２度目からは自動的に分類
するもので、欠陥の種類も短絡、断線、凸欠陥、凹欠
陥、グレイン、虚報などである必要は必ずしもなく、種
類Ａ，Ｂ，Ｃ（これは不明）などでもかまわない。もち
ろん、形状が異なる欠陥と濃淡が異なる欠陥とに分類す
ることもあれば、立体的な形状を検出してこれに基づき
分類することも有効である。

【００５４】このように、未分類の欠陥については、目
視確認することにより、欠陥の種類をＡ，Ｂ，Ｃ…など
に分類し、次に検出した欠陥が既に分類済みのものと同
じ種類の者である場合には、目視確認することなく自動
的に上記Ａ，Ｂ，Ｃ…の分類の何れかと判定する。これ
を繰返し行い、欠陥を種類ごとに分ける。

【００５５】また、欠陥の寸法に応じて欠陥の種類を分
け、複数個用意する。即ち、大きな欠陥は多種類のカテ
ゴリーに分けられるので分類する種類も多く用意する
が、小さい欠陥は分けられるカテゴリーが一般適に少な
いので、分類する種類も少なくする。

【００５６】このようにして、欠陥を分類し、該分類し
た情報に基づいてプロセス等を制御する。また、フォト
マスクの設計データにフィードバックすることにより、
フォトマスクを設計し直す場合にも活用することができ
る。

【００５７】また、本発明の対象とする欠陥の種類は、
上記した物のほかに、ゲート酸化膜欠陥、ピンホール、
層間絶縁膜欠陥、異物による断線、アルミ配線腐食、ア
ルミ配線部分のストレスマイグレーションによる欠陥、
ボンディングパッド部分の腐食、クラックなどであって
もよい。

【００５８】以上実施例を用いて説明したように、本発
明によれば、正常部を欠陥として誤って検出する虚報が
少なく、微細欠陥の検出感度を向上できる。従って、今
後の０．１〜０．２μｍ欠陥を信頼性高く検出できる。
これにより、洗浄工程やリソグラフィ工程などプロセス
の良否やこれに伴い発生する異物の有害性を判断するこ
とが可能な半導体等のパターン製造方法、ラインを提供
できる。従って、製品歩留まりを大きく向上することが
できる。

【００５９】

【発明の効果】以上述べたように、正常部を欠陥として
誤って検出する虚報が少なく、微細欠陥の検出感度を向
上できる。従って、今後の０．１〜０．２μｍ欠陥を信
頼性高く検出できる。これにより、プロセスの良否や異
物の有害性を判断することが可能な半導体等のパターン
製造方法やラインを提供できる。

【図面の簡単な説明】

【図１】本発明によるウエハ製造ラインの１実施例を示
す平面図

【図２】本発明による異物またはプロセスの管理を示す
図

【図３】本発明によるパターン検査装置の１実施例を示
す斜視図

【図４】画像処理装置の構成を示すブロック図

【図５】１次微分処理を説明する図

【図６】２次微分処理を説明する図

【図７】位置合せを説明する図

【図８】１次微分回路の構成を示すブロック図

【図９】２次微分回路の構成を示すブロック図

【図１０】切り出し回路の構成を示すブロック図

【図１１】切り出し回路の構成を示すブロック図

【図１２】極性比較回路の構成を示すブロック図

【図１３】１層パターンおよびパターン検出信号

【図１４】１層パターンにおける極性比較の説明図

【図１５】極性比較の説明図

【図１６】極性比較の説明図

【図１７】極性比較の説明図

【図１８】多層パターンおよび多層パターンの検出信号

【図１９】多層パターンにおける極性比較の説明図

【図２０】欠陥判定例

【図２１】不一致画素数の説明図

【図２２】層間ずれ許容のための領域選択回路の構成を
示すブロック図

【図２３】濃淡差検出回路の構成を示すブロック図

【図２４】本発明による検査結果の例

【図２５】本発明による不良解析を行うシステムの構成
を示すブロック図

【図２６】洗浄工程のチェックを行うシステムの構成を
示すブロック図

【図２７】洗浄工程の１例を示すブロック図

【図２８】本発明によるリソグラフィ工程の構成を示す
ブロック図

【図２９】本発明によるウェーハ処理の１実施例を示す
ブロック図

【図３０】本発明と従来例との効果を比較説明するブロ
ック図

【図３１】欠陥の分類の仕方を説明するブロック図

【図３２】従来の欠陥検出法を説明する図

【図３３】本発明の原理を説明するブロック図

【符号の説明】

１…ウェハ、２…照明光、３…対物レンズ、４…イメー
ジセンサ、１０ａ，１０ｂ…１次微分回路、１１ａ，１
１ｂ…２次微分回路、１２ａ，１２ｂ，１３ａ，１３ｂ
…切り出し回路、１４ａ〜１４ｙ…極性比較回路、１５
〜１５ｙ…カウンタ回路、１６…位置ずれ量検出回路、
１７ａ〜１７ｙ…遅延回路、１８ａ〜１８ｙ…領域選択
回路、１９…ＡＮＤ回路、７…画像処理装置、２０…エ
ッジ検出回路、２１…２値化回路、２２…不一致検出回
路、２３…遅延回路、２４…位置合せ回路、２５…欠陥
判定回路、２６〜２９…シフトレジスタ、３０…ＥＸＯ
Ｒ回路、３１…カウンタ、３２…最小値検出回路、３
６、３７、３９、４０…シフトレジスタ、４５…判定
器、４６…加算器、４７…不一致検出回路、４８…不一
致検出画素数検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者広井高志神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者牧平坦神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (56)参考文献特開昭62−65432（ＪＰ，Ａ) 特開平２−306144（ＪＰ，Ａ) 特開平３−209843（ＪＰ，Ａ) 特開昭64−69023（ＪＰ，Ａ) 特開平２−15647（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】所望のプロセスで処理した後の半導体デバ
イスを撮像して該半導体デバイスのパターンの画像信号
を得、該得たパターンの画像信号と予め良品パターンを
撮像して記憶しておいた基準の画像信号とを比較してパ
ターンの位置ずれを検出し、該検出したパターンの位置
ずれから前記半導体デバイスのパターンの出来具合を求
め、該求めたパターンの出来具合を必ずしも欠陥とはな
らないものも含めて評価し、該評価した前記半導体デバ
イスのパターンの出来具合に関する情報を前記所望のプ
ロセスにフィードバックすることを特徴とする半導体デ
バイスの製造方法。
【請求項２】所望のプロセスで処理した後の半導体デバ
イスを撮像して該半導体デバイスのパターンの画像信号
を得、該得たパターンの画像信号と予め良品パターンを
撮像して記憶しておいた基準の画像信号との差から前記
半導体デバイスのパターンの形状の前記良品パターンと
の不一致を検出し、該検出した不一致から前記半導体デ
バイスのパターンの欠陥を検出し、該検出した欠陥を分
類して真の欠陥を抽出し、該分類して抽出した真の欠陥
から得られた情報を前記所望のプロセスにフィードバッ
クすることを特徴とする半導体デバイスの製造方法。
【請求項３】前記所望のプロセスが、成膜、露光、現
像、エッチングの何れかであることを特徴とする請求項
１又は２に記載の半導体デバイスの製造方法。
【請求項４】半導体デバイスの製造ラインで処理途中の
半導体デバイスを撮像して該半導体デバイスのパターン
の画像信号を得、該得たパターンの画像信号と予め良品
パターンを撮像してメモリに格納しておいた比較対象の
画像信号とを比較することにより前記半導体デバイスの
パターンの形状の前記良品パターンとのずれから前記半
導体デバイスのパターンの形状不良を検出し、該検出し
たパターンの形状不良を分類し、該分類したパターンの
形状不良に関する情報を前記半導体デバイスの製造ライ
ンにフィードバックすることを特徴とする半導体デバイ
スの製造方法。
【請求項５】半導体デバイスの製造ラインで処理途中の
半導体デバイスを撮像して該半導体デバイスのパターン
の画像信号を得、該得たパターンの画像信号と予め良品
パターンを撮像してメモリに格納しておいた比較対象の
画像信号とを比較することにより前記半導体デバイスの
パターンの形状の前記良品パターンとの不一致から前記
半導体デバイスのパターンの形状不良を検出し、該検出
した半導体デバイスのパターンの形状不良の情報から欠
陥を抽出し、該抽出した欠陥を分類して虚報を除去し、
該分類して虚報を除去した真の欠陥から得られた情報を
前記半導体デバイスの製造ラインにフィードバックする
ことを特徴とする半導体デバイスの製造方法。
【請求項６】第１の処理装置で処理した半導体デバイス
を撮像して該半導体デバイスのパターンの画像信号を
得、該得たパターンの画像信号と予め良品パターンを撮
像してメモリに格納された比較対照の画像信号とを比較
することにより前記半導体デバイスのパターンの画像信
号と前記比較対照の画像信号との差異を求め、該求めた
差異の中から半導体デバイスのパターンの真の欠陥を抽
出し、第２の処理装置で前記半導体デバイスを処理し、
該第２の処理装置で処理した前記半導体デバイスを撮像
して前記真の欠陥を検出し、前記第２の処理装置で処理
する前後の前記真の欠陥の変化の状態を検出することに
より前記第２の処理装置の固有の欠陥を抽出することを
特徴とする半導体デバイスの製造方法。
【請求項７】半導体デバイスの製造ラインで処理途中の
半導体デバイスを撮像して該半導体デバイスのパターン
の画像信号を得、該得たパターンの画像信号と予め良品
パターンを撮像してメモリに格納しておいた比較対象の
画像信号とを比較することにより前記半導体デバイスの
パターンの画像信号と前記比較対照の画像信号との差異
を求め、該求めた差異の中から半導体デバイスの位置ず
れを検出し、該検出したパターンの位置ずれの情報から
欠陥を抽出し、該抽出した欠陥を分類して虚報を除去
し、該分類して虚報を除去した真の欠陥について前記処
理途中以降の処理工程において工程追跡することを特徴
とする半導体デバイスの製造方法。