JP3467967B2 - 圧縮画像復元装置用インターフェイス回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル圧縮符号
化された画像データを入力し、復元画像を出力する圧縮
画像復元装置に関するものである。

【０００２】

【従来の技術】近年発達してきた画像のデジタル圧縮符
号化技術を用いて、デジタル放送，ＤＳＭ（Ｄｉｇｉｔ
ａｌ Ｓｔｏｒａｇｅ Ｍｅｄｉａ）においてデジタル
圧縮画像復元装置を用いた各種機器が実用化され始めて
いる。

【０００３】例えばデジタル放送では、米国でのデジタ
ル衛星放送開始に続き、欧州や、日本を含むアジアなど
でも、デジタル衛星放送計画が進んでおり、本発明に関
連する圧縮画像復元装置は例えば、このデジタル放送受
信機において使用される。

【０００４】従来、デジタル放送受信機は一般的に、図
４の様に構成される。図４は、デジタル放送受信機の一
例である標準的なデジタル衛星放送受信機の構成を示す
ブロック図である。

【０００５】図４において、１００は、チューナ部で、
ＢＳ，ＣＳ等のＬＮＢからの中間周波から所望の物理チ
ャンネルを選択する。

【０００６】１１０は復調装置、１２０は誤り訂正装置
で、選択された物理チャンネルからデジタル信号を再現
する。１３０は番組抽出分離装置で、多重されている複
数の番組から、所望の番組や番組情報を抽出する。１４
０は圧縮画像復元装置（以下Ｖデコーダと称す）で、符
号化され圧縮された映像信号を復元する。

【０００７】１５０はオンスクリーン合成装置で番組の
映像信号に、所望のオンスクリーン情報を多重する。

【０００８】１７０は圧縮音声信号復元装置（以下Ａデ
コーダと称す）で、符号化され圧縮された音声信号を復
元する。１６０は、映像信号エンコード装置で、映像信
号を所望の信号形式ＮＴＳＣ／ＰＡＬ等形式のベースバ
ンド信号にエンコードし、２１０のテレビモニタに接続
できるようにする。１８０は、マイコンで全体各部のシ
ステム制御を行う。１９０はオンスクリーン情報発生装
置で、マイコン１８０からの制御により電子番組ガイド
等、オンスクリーン情報を出力する。２００は、ＩＣカ
ードで、番組のスクランブルを解くための暗号鍵複合
や、視聴料金の管理等を行う。以上のような構成によ
り、番組は、テレビモニタ２１０に表示されることとな
る。

【０００９】さらに、従来の番組抽出分離装置１３０と
Ｖデコーダ１４０の信号インターフェイスについて図５
を用いて説明する。図５は従来の番組抽出分離装置１３
０とＶデコーダ１４０のインターフェイス信号を示すブ
ロック図である。図４と同様の構成部には同符号を符し
ており、ここでは説明は省略する。

【００１０】まず番組抽出分離装置１３０とＶデコーダ
１４０のインターフェイス信号について図６のタイミン
グ図を用いて説明する。

【００１１】インターフェイス信号は図５に示す様に、
通信クロック１４０１，圧縮画像データ１４０２，イネ
ーブル信号１４０３とＲＥＱ信号１４０４からなる。

【００１２】まずＲＥＱ信号１４０４はＶデコーダ１４
０から番組抽出分離装置１３０に対し、圧縮画像データ
１４０２のデータリクエストを行うための信号で、番組
抽出分離装置１３０ではこのＲＥＱ信号１４０４のａｓ
ｓｅｒｔ，ｄｅａｓｓｅｒｔを検出後、圧縮画像データ
１４０２の送出／停止を図６の様に行う。また、通信ク
ロック１４０１は圧縮画像データ１４０２をＶデコーダ
１４０に取り込ませるためのクロック信号で図６では立
ち上がりエッジでデータ取り込みを行うときの一例を示
している。また、図６では通信クロック１４０１が連続
クロックで、イネーブル信号１４０３により圧縮画像デ
ータの有効／無効を示す場合を示しているが、通信クロ
ック１４０１をバースト状とし、イネーブル信号１４０
３を常に有効とする構成が取られることもある。

【００１３】以上のようにしてＶデコーダ１４０内の圧
縮画像インターフェイス回路１４１に取り込まれた圧縮
画像データはＶデコーダ１４０内でＶデコードコア１４
２に伝送されデコードされる。この圧縮画像インターフ
ェイス回路１４１とＶデコードコア１４２間のインター
フェイスについてさらに図７，図８を用いて説明する。

【００１４】図７は圧縮画像インターフェイス回路１４
１の構成の一例を示すブロック図，図８はその動作を示
すタイミング図であり、図５と同様の構成部には同符号
を符しており、ここでは説明は省略する。

【００１５】図７において１４１０は非同期リセット機
能付きデータフリップフロップ，１４１１，１４１３，
１４１４は通常のデータフリップフロップ（以下単にＤ
ＦＦと称す）である。まず、イネーブル信号１４０３と
圧縮画像データ１４０２は、図８に示す様にそれぞれＤ
ＦＦ１４１０，ＤＦＦ１４１３に通信クロック１４０１
の立ち上がりエッジで取り込まれる。ＤＦＦ１４１０の
Ｑ出力はさらにＤＦＦ１４１１にシステムクロックの立
ち上がりエッジにより取り込まれ、この信号は、ＤＦＦ
１４１０の非同期リセット端子へと接続される。この結
果システムクロックに同期した１クロック幅のイネーブ
ル信号がＶデコードコア１４２へと出力されることとな
る。

【００１６】一方、圧縮画像データはＤＦＦ１４１３の
Ｑ出力から、同様にＤＦＦ１４１４にシステムクロック
の立ち上がりエッジにより取り込まれ、システムクロッ
クに同期してＶデコードコア１４２へと出力される。以
上のようにして、システムクロックに同期した圧縮画像
データとイネーブル信号がＶデコードコア１４２へと伝
送されることとなる。

【００１７】

【発明が解決しようとする課題】しかしながら、上記構
成によれば、通信クロック１４０１とシステムクロック
が非同期で構成され、システムクロックの立ち上がりエ
ッジがＤＦＦ１４１０、ＤＦＦ１４１３のＱ出力の変化
点に近づき、ＤＦＦのセットアップ，ホールドタイムを
満足しなくなると、ＤＦＦ１４１１、１４１４の特性の
ばらつき等によりシステムクロック同期イネーブル信号
とシステムクロック同期圧縮画像データがシステムクロ
ック単位で１クロックの位相差を生じたり、８ビット幅
のシステムクロック同期圧縮画像データのビット内で位
相差を生じる等の問題点を有していた。

【００１８】

【課題を解決するための手段】上記課題に対し、本発明
の圧縮画像復元装置用インターフェイス回路は、通信ク
ロックに同期した圧縮画像データを、連続あるいはバー
スト状の通信クロックにより読み込む第１のデータフリ
ップフロップと、前記圧縮画像データの有効を示すイネ
ーブル信号を、前記通信クロックにより読み込む第２の
データフリップフロップと、前記通信クロックを通信ク
ロックに非同期で通信クロックの２倍以上の周波数の圧
縮画像デコード用システムクロックにより読み込む第３
のデータフリップフロップと、前記第３のデータフリッ
プフロップ出力を前記システムクロックにより読み込む
第４のデータフリップフロップと、前記第３のデータフ
リップフロップ出力と前記第４のデータフリップフロッ
プ出力の論理積をとる第１の論理積回路と、前記第１の
論理積回路出力を前記システムクロックにより読み込む
第５のデータフリップフロップと、前記第１のデータフ
リップフロップ出力を前記第５のデータフリップフロッ
プ出力により読み込む第６のデータフリップフロップ
と、前記第２のデータフリップフロップ出力を前記第５
のデータフリップフロップ出力により読み込む第７のデ
ータフリップフロップと、前記第５のデータフリップフ
ロップ出力と前記第７のデータフリップフロップ出力の
論理積をとる第２の論理積回路を備えた構成を有する。

【００１９】また、第２の発明の実施例では、前記第１
の実施例の構成の第３，第４のデータフリップフロップ
の動作クロックエッジに対し、第５のデータフリップフ
ロップの動作クロックエッジを反転した構成により、さ
らに高速の通信クロックに対応可能としたことを特徴と
するものである。

【００２０】本発明によれば、圧縮画像デコードシステ
ムクロックに非同期に連続あるいはバースト状に入力す
る圧縮画像データを低廉，確実に圧縮画像デコーダへと
インターフェイスすることが可能となる。

【００２１】

【発明の実施の形態】本発明の圧縮画像復元装置用イン
ターフェイス回路は、通信クロックに同期した圧縮画像
データを、連続あるいはバースト状の通信クロックによ
り読み込む第１のデータフリップフロップと、前記圧縮
画像データの有効を示すイネーブル信号を、前記通信ク
ロックにより読み込む第２のデータフリップフロップ
と、前記通信クロックを通信クロックに非同期で通信ク
ロックの２倍以上の周波数の圧縮画像デコード用システ
ムクロックにより読み込む第３のデータフリップフロッ
プと、前記第３のデータフリップフロップ出力を前記シ
ステムクロックにより読み込む第４のデータフリップフ
ロップと、前記第３のデータフリップフロップ出力と前
記第４のデータフリップフロップ出力の論理積をとる第
１の論理積回路と、前記第１の論理積回路出力を前記シ
ステムクロックにより読み込む第５のデータフリップフ
ロップと、前記第１のデータフリップフロップ出力を前
記第５のデータフリップフロップ出力により読み込む第
６のデータフリップフロップと、前記第２のデータフリ
ップフロップ出力を前記第５のデータフリップフロップ
出力により読み込む第７のデータフリップフロップと、
前記第５のデータフリップフロップ出力と前記第７のデ
ータフリップフロップ出力の論理積をとる第２の論理積
回路を備えている。

【００２２】そして通信クロックに同期した圧縮画像デ
ータとイネーブル信号を、まず、通信クロックで前段の
データフリップフロップに取り込み、次の圧縮画像デー
タを取り込む前に、前記圧縮画像データを取り込んだ通
信クロックのエッジ検出を圧縮画像デコード用システム
クロックにより行い、これを用いて圧縮画像データを後
段のデータフリップフロップに取り込むことにより、圧
縮画像データレートの変換を高速に実現するという作用
を有する。

【００２３】次に本発明の第２の発明である圧縮画像復
元装置用インターフェイス回路は、上記第１の発明の構
成の第３，第４のデータフリップフロップの動作クロッ
クエッジに対し、第５のデータフリップフロップの動作
クロックエッジを反転した構成とすることにより、通信
クロックのエッジ検出から後段のデータフリップフロッ
プへの圧縮画像データ取り込みまでの時間を短縮するこ
とにより、さらに高速の通信クロックに対応可能とする
作用を有する。

【００２４】（実施の形態１）以下、本発明の第１の発
明の実施の形態の一例を図１を参照しながら説明する。

【００２５】図１は本実施例における圧縮画像復元装置
用インターフェイス回路の要部の構成を示すブロック図
である。

【００２６】前述の図５、図７に示した従来装置の構成
と共通部については説明を省略する。

【００２７】図１において、２０１０、２０２０、２０
３０、２０４０、２０５０、２０６０、２０７０はデー
タフリップフロップ（以下、ＤＦＦと記す），２０８
０、２０９０は論理積素子である。以下図２、図３を用
いてその動作について説明する。図２、図３は図１の各
部の信号タイミングを示すタイミング図である。

【００２８】まず、圧縮画像データ／イネーブル信号は
図２の上に示す様に、通信クロックの立ち上がりエッジ
に対して、セットアップ時間ｔｓ１、ホールド時間ｔｈ
１が確保され、圧縮画像インターフェイス回路１４１に
入力される。入力された圧縮画像データ１４０２，イネ
ーブル信号１４０３は、通信クロック１４０１の立ち上
がりエッジにより、図２のデータフリップフロップ２０
３０／２０５０のＱ出力に示す様に、それぞれデータフ
リップフロップ２０３０、データフリップフロップ２０
５０にとりこまれる。

【００２９】一方、通信クロック１４０１は、システム
クロックによりデータフリップフロップ２０１０に取り
込まれるが、その際、システムクロックと通信クロック
１４０１が非同期であることに注意を要する。ずなわち
図２のデータフリップフロップ２０１０のＱ出力に示し
たように、通信クロック１４０１の立ち上がりエッジか
ら前にこのデータフリップフロップのホールド時間ｔｈ
２期間と後ろにセットアップ時間ｔｓ２が確保出来ない
期間にシステムクロックの立ち上がりが存在する場合に
は、データフリップフロップ２０１０のＱ出力は不定と
なる。

【００３０】まず、データフリップフロップ２０１０が
最も早くＨ出力をする場合について説明する。これは、
図２の矢印に示すようにシステムクロックの立ち上がり
が上記不定期間の最前に来るときであり、このとき、デ
ータフリップフロップ２０１０のＱ出力は、図２のよう
に不定期間の最前位置からＨ出力を行う。

【００３１】次に後段のデータフリップフロップ２０２
０のＮＱ出力は、通常の同期回路のため、システムクロ
ックの１周期後に図２のように信号出力を行う。さら
に、論理積素子２０８０では上記各信号の論理積を後段
のデータフリップフロップ２０７０へと伝える。結果、
データフリップフロップ２０７０のＱ出力は図２の様に
なり、データフリップフロップ２０４０、データフリッ
プフロップ２０６０では、このＱ出力信号により図２の
ようにシステムクロックの立ち上がりに同期して、それ
ぞれ圧縮画像データ、イネーブル信号を出力する。

【００３２】その際の通信クロック立ち上がりからの遅
延時間は図２に示したように、（システムクロック周期
−ｔｈ２）で示される。ただし、ここでは簡単のため伝
搬遅延と後段のデータフリップフロップのセットアップ
ホールドタイムは０として説明している。

【００３３】また、論理積素子２０９０では、前記デー
タフリップフロップ２０７０のＱ出力とデータフリップ
フロップ２０６０のＱ出力との論理積をとり、出力され
る圧縮画像データの有効パルスを生成する。すなわち、
このように論理積をとることにより、図２の点線に示し
たようにイネーブル信号１４０３が無効の際には、有効
パルスは生成されず、また、イネーブル信号１４０１が
常にＨであっても、出力される圧縮画像データが有効な
期間を示す１クロック幅のみのパルス信号が出力される
こととなる。

【００３４】次に、データフリップフロップ２０１０が
最も遅くＨ出力をする場合について図３のタイミング図
を用いて説明する。この時は、図３に示すようにシステ
ムクロックの立ち上がりが、不定期間の最後に来るとき
であり、さらに、データフリップフロップ２０１０のＱ
出力は、図２のように不定期間の最後位置でＬ出力を行
い、次のシステムクロックの立ち上がりでＨ出力を行う
場合である。

【００３５】次に後段のデータフリップフロップ２０２
０以降の動作については、先の説明と同様であるためこ
こでは説明は省略する。この際のデータフリップフロッ
プ２０４０、データフリップフロップ２０６０のＱ出力
信号すなわち、圧縮画像データ、イネーブル信号出力
の、通信クロック立ち上がりからの遅延時間は図３に示
したように、（システムクロック周期×２＋ｔｓ２）で
示される。

【００３６】以上図２、図３で説明してきた様に、 ０＜（システムクロック周期ーｔｈ２）， 通信クロック周期＞（システムクロック周期×２＋ｔｓ
２） を確保することにより、図１の圧縮画像インターフェイ
ス回路１４１は、通信クロックに同期した圧縮画像デー
タ、イネーブル信号をシステムクロック同期レートに変
換し、Ｖデコードコア１４２に確実に送出することが可
能となる。

【００３７】（実施の形態２）以下、本発明の第２の発
明の実施の形態の一例について図面を参照しながら説明
する。

【００３８】図９は第２の発明の一例である圧縮画像復
元装置用インターフェイス回路の要部の構成を示すブロ
ック図、図１０、図１１はその動作を示すタイミング図
である。前述の図１、図２、図３に示した第１の発明の
実施の形態の構成、動作原理と共通部についてはここで
は説明を省略するが、ここでは、図９に示す様に反転素
子３０００をデータフリップフロップ２０７０のクロッ
クラインに設けた点に特徴がある。

【００３９】この反転素子３０００により、論理積素子
２０８０の出力は図１０、図１１に示すようにここでは
システムクロックの立ち下がりタイミングによりデータ
フリップフロップ２０４０、データフリップフロップ２
０６０のクロック入力へと出力される。この結果、論理
積素子２０８０の出力はシステムクロック周期の１／２
の遅延で、データフリップフロップ２０４０、データフ
リップフロップ２０６０へと出力されることとなる。

【００４０】また、その際の通信クロック立ち上がりか
らのデータフリップフロップ２０４０、データフリップ
フロップ２０６０のＱ出力信号タイミングは、データフ
リップフロップ２０１０が最も早くＨ出力を行うとき
は、図１０に示したように、 （システムクロック周期／２）−ｔｈ２ 最も遅くＨ出力を行うときには図１１に示すように、 （システムクロック周期×１．５）＋ｔｓ２ で示される。ただし、ここでも簡単のため伝搬遅延と後
段のデータフリップフロップのセットアップホールドタ
イムは０として説明している。以上のように構成するこ
とにより、通信クロックのエッジ検出から後段のデータ
フリップフロップへの圧縮画像データ取り込みまでの時
間を短縮することができるため、さらに高速の通信クロ
ックに対応可能となる。

【００４１】

【発明の効果】以上のように本発明によれば、通信クロ
ックとＶデコードコアのシステムクロックが非同期で構
成されても、インターフェイス回路から出力されるシス
テムクロック同期イネーブル信号とシステムクロック同
期圧縮画像データがシステムクロック単位で１クロック
位相差を生じたり、８ビット幅のシステムクロック同期
圧縮画像データのビット内で位相差を生じる等の問題が
なくなり、圧縮画像データを低廉，確実に圧縮画像デコ
ーダへとインターフェイスすることが可能となる。

【００４２】また、本発明の圧縮画像復元装置用インタ
ーフェイス回路は、通常の圧縮画像復元装置に於いて、
システムクロックとして５４ＭＨｚ程度，通信クロック
としては５ＭＨｚ程度から２７ＭＨｚ程度が用いられる
ことを考慮すると、ほとんどの圧縮画像復元装置に適用
することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における圧縮画像復元装
置用インターフェイス回路の要部の構成を示すブロック
図

【図２】本発明の第１の実施例における圧縮画像復元装
置用インターフェイス回路の動作を説明するためのタイ
ミング図

【図３】本発明の第１の実施例における圧縮画像復元装
置用インターフェイス回路の動作を説明するためのタイ
ミング図

【図４】従来のデジタル放送受信機の構成を示すブロッ
ク図

【図５】従来の圧縮画像信号インターフェイス回路の入
出力信号を示すブロック図

【図６】従来の圧縮画像信号インターフェイス回路の入
出力信号を示すタイミング図

【図７】従来の圧縮画像復元装置用インターフェイス回
路の要部の構成を示すブロック図

【図８】従来の圧縮画像復元装置用インターフェイス回
路の動作を説明するためのタイミング図

【図９】本発明の第２の実施例における圧縮画像復元装
置用インターフェイス回路の要部の構成を示すブロック
図

【図１０】本発明の第２の実施例における圧縮画像復元
装置用インターフェイス回路の動作を説明するためのタ
イミング図

【図１１】本発明の第２の実施例における圧縮画像復元
装置用インターフェイス回路の動作を説明するためのタ
イミング図

【符号の説明】

１４１ 圧縮画像復元装置用インターフェイス回路 ２０３０ 第１のデータフリップフロップ（ＤＦＦ） ２０５０ 第２のデータフリップフロップ（ＤＦＦ） ２０１０ 第３のデータフリップフロップ（ＤＦＦ） ２０２０ 第４のデータフリップフロップ（ＤＦＦ） ２０８０ 第１の論理積素子 ２０７０ 第５のデータフリップフロップ（ＤＦＦ） ２０４０ 第６のデータフリップフロップ（ＤＦＦ） ２０６０ 第７のデータフリップフロップ（ＤＦＦ） ２０８０ 第２の論理積素子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 通信クロックに同期した圧縮画像データ
   を、連続あるいはバースト状の通信クロックにより読み
   込む第１のデータフリップフロップと、前記圧縮画像デ
   ータの有効を示すイネーブル信号を、前記通信クロック
   により読み込む第２のデータフリップフロップと、前記
   通信クロックを通信クロックに非同期で通信クロックの
   ２倍以上の周波数の圧縮画像デコード用システムクロッ
   クにより読み込む第３のデータフリップフロップと、前
   記第３のデータフリップフロップ出力を前記システムク
   ロックにより読み込む第４のデータフリップフロップ
   と、前記第３のデータフリップフロップ出力と前記第４
   のデータフリップフロップ出力の論理積をとる第１の論
   理積回路と、前記第１の論理積回路出力を前記システム
   クロックにより読み込む第５のデータフリップフロップ
   と、 前記第１のデータフリップフロップ出力を前記第５のデ
   ータフリップフロップ出力により読み込む第６のデータ
   フリップフロップと、前記第２のデータフリップフロッ
   プ出力を前記第５のデータフリップフロップ出力により
   読み込む第７のデータフリップフロップと、前記第５の
   データフリップフロップ出力と前記第７のデータフリッ
   プフロップ出力の論理積をとる第２の論理積回路を備
   え、圧縮画像デコード用システムクロックに非同期で連
   続あるいは断続的に入力される圧縮画像データを圧縮画
   像デコード用システムクロック同期レートに変換するこ
   とを特徴とする圧縮画像復元装置用インターフェイス回
   路。
2. 【請求項２】 第５のデータフリップフロップの動作ク
   ロックエッジと、第３，第４のデータフリップフロップ
   の動作クロックエッジを反転させることにより通信クロ
   ックの１．５倍以上の周波数の圧縮画像デコード用シス
   テムクロックにおいて動作可能な構成としたことを特徴
   とする請求項１記載の圧縮画像復元装置用インターフェ
   イス回路。