JP2000316140A - 映像フォーマット変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 送信されてきた映像信号の映像フォーマット
に応じて自動的に映像フォーマット変換部の制御、書き
込み側ＰＬＬ回路の分周比および低域通過フィルタの特
性を切り換えることができる映像フォーマット変換回路
を提供することである。 【解決手段】 判別回路４０は、第１のアナログ映像信
号ＡＶＳ１の第１の映像フォーマットの種別を、復号器
２０から出力されるフィールド情報ＦＩから判別する。
判別回路４０は判別結果に応じて、メモリ回路４２への
書き込み制御を切り換える制御切り換え信号を映像フォ
ーマット変換部４に出力し、分周比を切り換える分周比
信号を分周器８１に出力し、帯域特性を切り換える帯域
特性切り換え信号を低域通過フィルタ２に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像符号化標準
（映像規格）に準拠した復号器を有し、当該復号器で復
号された映像信号の映像フォーマットを変換する映像フ
ォーマット変換回路に関する。

【０００２】

【従来の技術】我が国では、すでにＣＳ（Communicatio
n Satellite ）放送のディジタル化が行われ、ＢＳ（Br
oadcasting Satellite）放送のディジタル化技術基準も
固まっている。さらに、地上放送のディジタル化も検討
段階に入っている。このように放送のディジタル化が進
むなかで、画像および音声符号化の国際標準の１つであ
るＭＰＥＧ（Moving Picture Experts Group）の規格に
準拠したＭＰＥＧ２システム復号器としては、例えば藤
原洋監修、マルチメディア通信研究会編、最新ＭＰＥＧ
教科書（株式会社アスキー、１９９４年８月１日初版発
行）、藤原洋監修、マルチメディア通信研究会編、実践
ＭＰＥＧ教科書（株式会社アスキー、１９９５年１１月
１日初版発行）に記載されたものが知られている。

【０００３】また、ディジタル放送では伝送される映像
信号の映像フォーマットが多種にわたり、どのような映
像フォーマットを持った映像信号であってもテレビ受像
機に映出する必要が生じてきている。映像フォーマット
に係わらず映像信号を映出しようとしても、異なる映像
フォーマット間では例えば走査線の周波数（走査線数）
が異なる場合があるので、偏向系回路の負担が大きくな
ってしまい、その実現は困難である。そこで、ディジタ
ル技術を用いて任意の映像フォーマットを持った映像信
号を加工して所定の走査線数や走査方式を有する所定の
映像フォーマットに変換して例えばＮＴＳＣ（National
Television System Committee) 信号に対応させ、偏向
系回路の回路規模等の負担を軽減する技術が利用されて
いる。

【０００４】図４は従来の映像フォーマット変換回路を
示すブロック図である。図４に示す従来の映像フォーマ
ット変換回路には、輝度信号および２つの色差信号のコ
ンポーネント信号が入力される。したがって、図４に示
す従来の映像フォーマット変換回路において、共有化で
きるクロック発生回路を除く回路が３系統必要である。
ここで、クロック発生回路とは、同期分離回路７，１
０、書き込み側ＰＬＬ（位相同期ループ）回路８および
読み出し側ＰＬＬ（位相同期ループ）回路９である。

【０００５】図４において、低域通過フィルタ（以下Ｌ
ＰＦという）２は、輝度信号または色差信号のコンポネ
ート信号からなる第１のアナログ映像信号ＡＶＳ１を入
力端子１を介して受け、第１のアナログ映像信号ＡＶＳ
１の帯域制限を行ってＡ／Ｄ変換器３に対して出力す
る。ＬＰＦ２の帯域特性は、端子１３の帯域特性切り換
え信号により切り換えられる。

【０００６】Ａ／Ｄ変換器３は、ＬＰＦ２から入力した
第１のアナログ映像信号ＡＶＳ１をディジタル信号に変
換し、第１の画像データとして映像フォーマット変換部
４に出力する。

【０００７】映像フォーマット変換部４は、垂直・水平
フィルタ４１、メモリ回路４２、書き込み制御回路４３
および読み出し制御回路４４を備えている。メモリ回路
４２は、例えば、ラインメモリにより構成される。

【０００８】垂直・水平フィルタ４１は、Ａ／Ｄ変換器
３から入力した第１の画像データに対して所定のフィル
タリングを行ってからメモリ回路４２に与える。

【０００９】メモリ回路４２は、後述する書き込み制御
回路４３の制御のもとで、垂直・水平フィルタ４１から
入力した第１の画像データの記憶を行う。

【００１０】書き込み制御回路４３は、後述する書き込
み側ＰＬＬ回路８から与えられる書き込みクロックに応
じて、垂直・水平フィルタ４１から入力された第１の画
像データをメモリ回路４２に書き込む際の書き込み制御
を行う。書き込み制御回路４３が行う書き込みの制御に
は、書き込むべき画像データと水平走査および垂直走査
との対応関係を認識するために、同期分離回路７から入
力した水平同期信号および垂直同期信号が用いられる。
書き込み制御回路４３が行う書き込みの制御は、端子１
４の制御切り換え信号により切り換えられる。

【００１１】読み出し制御回路４４は、後述する読み出
し側ＰＬＬ回路９から与えられる読み出しクロックに応
じて、メモリ回路４２に記憶されている第１の画像デー
タを第２の画像データとして読み出す。読み出し制御回
路４４が行う読み出しの制御には、後述する同期分離回
路１０から与えられる水平同期信号および垂直同期信号
が用いられる。メモリ回路４２から読み出された第２の
画像データは、Ｄ／Ａ変換器５に出力される。この第２
の画像データの映像フォーマットは、後述する第２のア
ナログ映像信号ＡＶＳ２の映像フォーマットと同じであ
る。

【００１２】Ｄ／Ａ変換器５は、メモリ回路４２から読
み出された第２の画像データをアナログ化し、低域通過
フィルタ（以下、ＬＰＦという）６に対して出力する。

【００１３】ＬＰＦ６は、Ｄ／Ａ変換器５から出力され
たアナログ映像信号の帯域制限を行い、第２のアナログ
映像信号ＡＶＳ２として出力端子１１および同期分離回
路１０に出力する。この第２のアナログ映像信号ＡＶＳ
２の映像フォーマットは予め定められている。

【００１４】同期分離回路７は、入力端子１から第１の
アナログ映像信号ＡＶＳ１を受け、この第１のアナログ
映像信号ＡＶＳ１から水平同期信号および垂直同期信号
を分離する。同期分離回路７は、書き込み側ＰＬＬ回路
８に対して水平同期信号を出力するとともに書き込み制
御回路４３に対して水平同期信号および垂直同期信号を
出力する。

【００１５】書き込み側ＰＬＬ回路８は、同期分離回路
７から入力した水平同期信号に同期した書き込みクロッ
クを書き込み制御回路４３に出力する。この書き込みク
ロックを端子１２の分周比信号に応じた分周比で分周し
た信号が水平同期信号に一致する。そのために、書き込
み側ＰＬＬ回路８は、分周器８１、位相比較器８２およ
び電圧制御発振器８３を含む。

【００１６】分周器８１は、端子１２の分周比信号に基
づいて、後述する電圧制御発振器８３の出力信号を１／
Ｎｗに分周して位相比較器８２に出力する。このとき、
分周器８１は、分周比Ｎｗを端子１２の分周比信号に応
じて設定する。位相比較器８２は、分周器８１の出力信
号と同期分離回路７から出力された水平同期信号とを位
相比較し、これらの信号の位相差に応じた電圧を電圧制
御発振器８３に出力する。電圧制御発振器８３は、位相
比較器８２から入力した電圧の大きさに応じた周波数を
持つ出力信号を書き込みクロックとして分周器８１およ
び書き込み制御回路４３に出力する。このような構成に
より、電圧制御発振器８３から出力される書き込みクロ
ックを第１のアナログ映像信号ＡＶＳ１の水平同期信号
に同期させることができる。

【００１７】読み出し側においては、同期分離回路１０
は、ＬＰＦ６から出力された第２のアナログ映像信号Ａ
ＶＳ２を受け、この第２のアナログ映像信号ＡＶＳ２か
ら水平同期信号および垂直同期信号を分離する。同期分
離回路１０は、分離した水平同期信号を読み出し側ＰＬ
Ｌ回路９に出力するとともに、水平同期信号および垂直
同期信号を読み出し制御回路４４に出力する。

【００１８】読み出し側ＰＬＬ回路９は、同期分離回路
１０から入力した水平同期信号に同期した読み出しクロ
ックを読み出し制御回路４４に出力する。この読み出し
クロックを分周比Ｎｒで分周した信号がこの水平同期信
号に一致する。そのために、読み出し側ＰＬＬ回路９
は、分周器９１、位相比較器９２および電圧制御発振器
９３を含む。

【００１９】分周器９１は、後述する電圧制御発振器９
３の出力信号を１／Ｎｒに分周して位相比較器９２に出
力する。位相比較器９２は、分周器９１の出力信号と同
期分離回路１０から出力された水平同期信号とを位相比
較し、これらの信号の位相差に応じた電圧を電圧制御発
振器９３に出力する。電圧制御発振器９３は、位相比較
器９２から入力した電圧の大きさに応じた周波数を持つ
出力信号を書き込みクロックとして分周器９１および読
み出し制御回路４４に出力する。このような構成によ
り、電圧制御発振器９３から出力される読み出しクロッ
クを第２のアナログ映像信号ＡＶＳ２の水平同期信号に
同期させることができる。

【００２０】上記のように、映像フォーマット変換部４
のメモリ回路４２は、第１のアナログ映像信号ＡＶＳ１
および第２のアナログ映像信号ＡＶＳ２の映像周波数の
差を用いて走査線数の変換を行う。

【００２１】書き込み側ＰＬＬ回路８および読み出し側
ＰＬＬ回路９の動作についてさらに説明する。ここで
は、走査線数１０５０本およびフィールド周波数５９．
９４Ｈｚの第１のアナログ映像信号ＡＶＳ１を、走査線
数５２５本およびフィールド周波数５９．９４Ｈｚの第
２のアナログ映像信号ＡＶＳ２（ＮＴＳＣ信号）に変換
する場合、並びに走査線数５２５本およびフィールド周
波数５９．９４Ｈｚの第１のアナログ映像信号ＡＶＳ１
を、走査線数５２５本およびフィールド周波数５９．９
４Ｈｚの第２のアナログ映像信号ＡＶＳ２として映像フ
ォーマットの変換なしに出力する場合について説明す
る。

【００２２】書き込み側ＰＬＬ回路８は、第１のアナロ
グ映像信号ＡＶＳ１が走査線数５２５本およびフィール
ド周波数５９．９４Ｈｚであれば、映像フォーマット変
換部４のメモリ回路４２が１ラインあたり８５８のデー
タを記憶できるように１３．５ＭＨｚの書き込みクロッ
クを発生する。しかし、一方、第１のアナログ映像信号
ＡＶＳ１が走査線数１０５０本およびフィールド周波数
５９．９４Ｈｚの場合には、この倍の２７ＭＨｚの書き
込みクロックを発生する。

【００２３】一方、読み出し側ＰＬＬ回路９は、第１の
アナログ映像信号ＡＶＳ１の映像フォーマットにかかわ
らず、走査線数５２５本およびフィールド周波数５９．
９４Ｈｚの第２のアナログ映像信号ＡＶＳ２（ＮＴＳＣ
信号）を出力するので、映像フォーマット変換部４が１
３．５ＭＨｚの周波数で読み出し処理を行うように、１
３．５ＭＨｚの読み出しクロックを発生する。

【００２４】走査線数５２５本およびフィールド周波数
５９．９４Ｈｚの第１のアナログ映像信号ＡＶＳ１を走
査線数５２５本およびフィールド周波数５９．９４Ｈｚ
の第２のアナログ映像信号ＡＶＳ２として同一映像フォ
ーマットのまま出力する場合は、図５（ａ）に示す第１
のアナログ映像信号ＡＶＳ１に対応するデータをメモリ
回路４２に、図５（ｂ）に示す１３．５ＭＨｚの書き込
みクロックで書き込んで、図５（ｃ）に示す１３．５Ｍ
Ｈｚの読み出しクロックで読み出す。

【００２５】走査線数１０５０本およびフィールド周波
数５９．９４Ｈｚの第１のアナログ映像信号ＡＶＳ１を
走査線数５２５本およびフィールド周波数５９．９４Ｈ
ｚの第２のアナログ映像信号ＡＶＳ２（ＮＴＳＣ信号）
に変換する場合、図６（ａ）に示す第１のアナログ映像
信号ＡＶＳ１を１ラインおきに、図６（ｂ）に示す２７
ＭＨｚの書き込みクロックでメモリ回路４２に書き込
み、図６（ｃ）に示す１３．５ＭＨｚの読み出しクロッ
クでメモリ回路４２から読み出すことにより走査線を半
分に間引く。

【００２６】

【発明が解決しようとする課題】ところで、第１のアナ
ログ映像信号ＡＶＳ１を時間軸上で操作して異なる走査
方式に対応した映像信号を得る場合には、入力されてい
る第１のアナログ映像信号ＡＶＳ１の走査条件を知った
上で、書き込み側ＰＬＬ回路８で発生する書き込みクロ
ックの周波数を設定し、書き込み制御回路４３および読
み出し制御回路４４を制御する必要がある。

【００２７】特に、第１のアナログ映像信号ＡＶＳ１が
走査線数１０５０本およびフィールド周波数５９．９４
Ｈｚである場合と走査線数５２５本およびフィールド周
波数５９．９４Ｈｚである場合とでは、書き込み側ＰＬ
Ｌ回路８が発生する書き込みクロックの周波数が２倍も
異なるため、書き込み側ＰＬＬ回路８を第１のアナログ
映像信号ＡＶＳ１に同期させることが難しい。そのた
め、書き込み側ＰＬＬ回路８の分周器８１の分周比Ｎｗ
を端子１２から入力される分周比信号によって切り換え
る必要がある。

【００２８】また、端子１４から入力される制御切り換
え信号によって、書き込み制御回路４３を制御する必要
がある。さらに、入力段にあるＬＰＦ２に端子１３から
入力される帯域特性切り換え信号によってＬＰＦ２の帯
域特性を切り換える必要がある。

【００２９】しかしながら、これらの書き込み制御回路
４３、分周器８１およびＬＰＦ２の切り換え制御を自動
的に行う手段がなかったので、端子１２〜１４に入力さ
れる信号を手動で切り換えて制御を行わなければならな
いという課題があった。

【００３０】また、読み出しクロックを生成するために
読み出し側ＰＬＬ回路９が必要であるため、同一の映像
フォーマット変換回路内にＰＬＬ回路が複数存在する。
同一映像フォーマット変換回路内で動作するＰＬＬ回路
の個数が多くなるほど、異なるクロック同士の相互干渉
を発生させてジッタを起こすという課題があった。

【００３１】本発明の目的は、任意の映像フォーマット
を有する映像信号を所定の映像フォーマットを有する映
像信号に自動的に変換することができる映像フォーマッ
ト変換回路を提供することである。

【００３２】本発明の他の目的は、ＰＬＬ回路が複数あ
る場合にそれらＰＬＬ回路同士の相互干渉により発生す
るジッタを防止するため、ＰＬＬ回路の数を削減した映
像フォーマット変換回路を提供することである。

【００３３】

【課題を解決するための手段】第１の発明に係る映像フ
ォーマット変換回路は、任意の映像フォーマットを有す
る第１の映像信号を所定の映像フォーマットを有する第
２の映像信号に変換する映像フォーマット変換回路であ
って、第１の映像信号の映像フォーマットを示すフォー
マット情報から第１の映像信号の映像フォーマットを判
別する判別手段と、判別手段の判別結果に基づいて第１
の映像信号に対応する第１の画像データを第２の映像信
号に対応する第２の画像データに変換する変換手段とを
備えたものである。

【００３４】本発明に係る映像フォーマット変換回路に
おいては、判別手段により第１の映像信号の映像フォー
マットが判別され、変換手段により判別手段の判別結果
に基づいて第１の映像信号に対応する第１の画像データ
が第２の映像信号に対応する第２の画像データに変換さ
れる。

【００３５】したがって、判別手段によって任意の映像
フォーマットを有する第１の画像データの映像フォーマ
ットが判別されて変換手段における変換前後の映像フォ
ーマットが認識されるので、第１の画像データから第２
の画像データへの変換を自動化できる。それにより、任
意の映像フォーマットを有する第１の映像信号から所定
の映像フォーマットを有する第２の映像信号への変換を
自動化することができる。

【００３６】第２の発明に係る映像フォーマット変換回
路は、第１の発明に係る映像フォーマット変換回路の構
成において、変換手段は、メモリ回路と、メモリ回路に
第１の画像データを書き込み、メモリ回路に記憶された
第１の画像データを第２の画像データとして読み出す読
み書き制御手段とを含み、判別手段は、判別結果に基づ
いて読み書き制御手段の書き込み動作および読み出し動
作の少なくとも一方を切り換えるものである。

【００３７】この場合、変換手段における第１の画像デ
ータから第２の画像データへの変換は、読み書き制御手
段によりメモリ回路に第１の画像データを書き込み、ま
た読み書き制御手段によりメモリ回路に記憶された第１
の画像データを第２の画像データとして読み出すことに
よって行われる。その読み書き制御手段の書き込み動作
および読み出し動作の少なくとも一方を判別手段が切り
換える。

【００３８】それにより、任意の映像フォーマットを有
する第１の映像信号から所定の映像フォーマットを有す
る第２の映像信号への変換を容易に自動化することがで
きる。

【００３９】第３の発明に係る映像フォーマット変換回
路は、第２の発明に係る映像フォーマット変換回路の構
成において、読み書き制御手段は、書き込みクロックを
発生する第１のクロック発生手段と、第１のクロック発
生手段により発生された書き込みクロックに応答して第
１の画像データをメモリ回路に書き込む書き込み制御手
段と、読み出しクロックを発生する第２のクロック発生
手段と、第２のクロック発生手段により発生された読み
出しクロックに応答してメモリ回路に記憶された第１の
画像データを読み出す読み出し制御手段とを含み、判別
手段は、判別結果に基づいて第１のクロック発生手段に
より発生される書き込みクロックの周波数を切り換える
切り換え信号を出力するものである。

【００４０】この場合、読み書き制御手段におけるメモ
リ回路への第１の画像データの書き込みは、書き込み制
御手段が第１のクロック発生手段により発生された書き
込みクロックに応答して第１の画像データをメモリ回路
に書き込むことによって行う。その第１のクロック発生
手段の発生する書き込みクロックの周波数を切り換える
切り換え信号を判別手段が出力する。

【００４１】それにより、任意の映像フォーマットを有
する第１の映像信号から所定の映像フォーマットを有す
る第２の映像信号への変換の自動化のうち、第１の映像
信号の映像フォーマットの変更に伴って読み書き制御手
段で行う書き込みクロックの周波数切り換えを自動化す
ることができる。

【００４２】第４の発明に係る映像フォーマット変換回
路は、第３の発明に係る映像フォーマット変換回路の構
成において、第１のクロック発生手段は、第１の映像信
号から同期信号を分離する同期分離手段と、分周器を有
し、同期分離手段により得られた同期信号に同期する書
き込みクロックを発生する位相同期ループとを含み、判
別手段により出力される切り換え信号は、位相同期ルー
プの分周器の分周比を切り換えるための分周比切り換え
信号であるものである。

【００４３】この場合、第１のクロック発生手段におけ
る書き込みクロックの発生は、分周器で書き込みクロッ
クを分周した信号と同期信号との位相を一致させ、位相
同期ループが同期分離手段により得られた同期信号に同
期する書き込みクロックを発生することによって行われ
る。その分周器の分周比を切り換えるための分周比切り
換え信号を判別手段が発生する。

【００４４】それにより、分周器の分周比の切り換えに
よって簡単に書き込みクロックの周波数の切り換えを自
動化することができる。

【００４５】第５の発明に係る映像フォーマット変換回
路は、第２の発明に係る映像フォーマット変換回路の構
成において、読み書き制御手段は、書き込みクロックを
発生する第１のクロック発生手段と、第１のクロック発
生手段により発生された書き込みクロックに応答して第
１の画像データをメモリ回路に書き込み制御手段と、読
み出しクロックを発生する第２のクロック発生手段と、
第２のクロック発生手段により発生された読み出しクロ
ックに応答してメモリ回路に記憶された第１の画像デー
タを読み出す読み出し制御手段とを含み、判別手段は、
判別結果に基づいて書き込み制御手段および読み出し制
御手段の少なくとも一方の動作を切り換える切り換え信
号を出力するものである。

【００４６】この場合、読み書き制御手段におけるメモ
リ回路の第１の画像データの書き込みは、書き込み制御
手段が第１のクロック発生手段により発生された書き込
みクロックに応答して第１の画像データをメモリ回路に
書き込むことによって行われる。また、読み書き制御手
段におけるメモリ回路からの第２の画像データの読み出
しは、読み出し制御手段が第２のクロック発生手段によ
り発生された読み出しクロックに応答してメモリ回路に
記憶された第１の画像データを読み出すことによって行
われる。それら書き込み制御手段および読み出し制御手
段の少なくとも一方の動作を切り換える切り換え信号を
判別手段が出力する。

【００４７】それにより、任意の映像フォーマットを有
する第１の映像信号から所定の映像フォーマットを有す
る第２の映像信号への変換の自動化のうち、第１の映像
信号の映像フォーマットの変更に伴う書き込み制御手段
および読み出し制御手段の少なくとも一方の動作の切り
換えについて自動化することができる。

【００４８】第６の発明に係る映像フォーマット変換回
路は、第１〜第５のいずれかの発明に係る映像フォーマ
ット変換回路の構成において、変換手段は、第１の映像
信号の特定の帯域を通過させる帯域通過フィルタと、帯
域通過フィルタから出力される第１の映像信号を第１の
画像データに変換するディジタル化手段とを含み、判別
手段は、別結果に基づいて帯域通過フィルタの帯域特性
を切り換えるための切り換え信号を出力するものであ
る。

【００４９】この場合、変換手段における第１の画像デ
ータから第２の画像データへの変換は、帯域通過フィル
タにより特定の帯域以外の周波数成分の濾波を行い、デ
ィジタル化手段により帯域通過フィルタから出力される
第１の映像信号の第１の画像データに変換する。その帯
域通過フィルタの帯域特性を切り換えるための切り換え
信号を判別手段が出力する。

【００５０】それにより、任意の映像フォーマットを有
する第１の映像信号から所定の映像フォーマットを有す
る第２の映像信号への変換の自動化のうち、第１の映像
信号の映像フォーマットの変更に伴って帯域通過フィル
タで行われる帯域特性の切り換えについて自動化するこ
とができる。

【００５１】第７の発明に係る映像フォーマット変換回
路は、第１〜第６のいずれかの発明に係る映像フォーマ
ット変換回路の構成において、所定の映像規格で符号化
されたディジタル映像信号をフォーマット情報に基づい
て第１の映像信号に復号して変換手段に与えるとともに
フォーマット情報を判別手段に与える復号器をさらに備
えたものである。

【００５２】この場合、復号器により第１の映像信号が
変換手段に与えられ、同時に復号器より第１の映像信号
の復号の基礎となったフォーマット情報が判別手段に与
えられる。

【００５３】それにより、変換手段が変換する第１の映
像信号のフォーマット情報を抽出する手段を新たに設け
なくてもよくなり、構成を簡単化できる。

【００５４】第８の発明に係る映像フォーマット変換回
路は、第７の発明に係る映像フォーマット変換回路の構
成において、復号器をＭＰＥＧ規格に準拠した復号器と
したものである。

【００５５】この場合、復号器がＭＰＥＧ規格に準拠し
ているので、復号器および判別手段におけるフォーマッ
ト情報の処理がＭＰＥＧ規格に沿って行うことができ、
判別手段および変換手段の構成を簡単化できる。

【００５６】第９の発明に係る映像フォーマット変換回
路は、第１の発明に係る映像フォーマット変換回路の構
成において、所定の映像規格で符号化されたディジタル
映像信号をフォーマット情報に基づいて第１の映像信号
に復号して変換手段に与えるとともにフォーマット情報
を判別手段に与え、かつディジタル映像信号とともに与
えられるデータから基準クロックを生成する復号器をさ
らに備え、変換手段は、復号器により生成された基準ク
ロックに応答して第１の画像データを第２の画像データ
に変換するものである。

【００５７】この場合、変換手段における第１の画像デ
ータから第２の画像データへの変換は、変換手段により
基準クロックに応答して行われる。その基準クロックは
復号器により発生される。

【００５８】それにより、変換手段では異なるクロック
同士の相互干渉の発生を防止でき、ジッタの発生を防止
することができる。

【００５９】第１０の発明に係る映像フォーマット変換
回路は、第９の発明に係る映像フォーマット変換回路の
構成において、変換手段は、メモリ回路と、メモリ回路
に第１の画像データを書き込み、メモリ回路に記憶され
た第１の画像データを第２の画像データとして読み出す
読み書き制御手段とを含み、読み書き制御手段は、復号
器により生成された基準クロックに応答してメモリ回路
に記憶された第１の画像データを読み出すものである。

【００６０】この場合、変換手段における第１の画像デ
ータの読み出しは、読み書き制御手段が復号器により生
成された基準クロックに応答してメモリ回路に記憶され
た第１の画像データを読み出すことによって行われる。

【００６１】それにより、変換手段では書き込みクロッ
クと読み出しクロックとの相互干渉によるジッタの発生
を防止することができる。

【００６２】第１１の発明に係る映像フォーマット変換
回路は、第１０の発明に係る映像フォーマット変換回路
の構成において、読み書き制御手段は、第１の映像信号
から第１の同期信号を分離する同期分離手段と、同期分
離手段により得られた第１の同期信号に同期する書き込
みクロック信号を発生する位相同期ループと、位相同期
ループにより発生される書き込み信号に応答して第１の
画像データをメモリ回路に書き込む書き込み制御手段
と、同期分離手段により得られた第１の同期信号および
復号器により生成された基準クロックに基づいて第２の
同期信号を生成する同期信号生成手段と、復号器により
生成された基準クロックおよび同期信号生成手段により
生成された第２の同期信号に応答してメモリ回路に記憶
された第１の画像データを読み出す読み出し制御手段と
を含むものである。

【００６３】この場合、読み書き制御手段における第１
の画像データの読み出しは、読み出し制御手段が復号器
により生成された基準クロックおよび同期信号生成手段
により生成された第２の同期信号に応答してメモリ回路
に記憶された第１の画像データを読み出すことによって
行われる。

【００６４】それにより、読み出しクロックを生成する
ために通常設けられる読み出し側位相同期ループを省く
ことができ、位相同期ループの数を減少させて異なるク
ロック同士の相互干渉によるジッタを減らすことができ
る。

【００６５】

【発明の実施の形態】（実施の形態１）図１は本発明の
実施の形態１による映像フォーマット変換回路の一構成
例を示すブロック図である。

【００６６】図１の映像フォーマット変換回路は、ＭＰ
ＥＧ２システム復号器２０、低域通過フィルタ２、Ａ／
Ｄ変換器３、映像フォーマット変換部４、Ｄ／Ａ変換器
５、低域通過フィルタ６、同期分離回路７、書き込み側
ＰＬＬ回路８、同期分離回路１０、読み出し側ＰＬＬ回
路９および判別回路４０を含む。

【００６７】なお、図１には、入力端子１と出力端子１
１との間に、低域通過フィルタ２、Ａ／Ｄ変換器３、映
像フォーマット変換部４、Ｄ／Ａ変換器５および低域通
過フィルタ６からなる処理系統が１系統のみ記載されて
いる。図１の映像フォーマット変換回路をカラー映像の
処理に用いる場合には、輝度信号および２つの色差信号
に対してこのような処理系統を３系統設ける必要があ
る。ただし、カラー映像処理の場合であっても、ＭＰＥ
Ｇ２システム復号器２０、同期分離回路７，１０、書き
込み側ＰＬＬ回路８、読み出し側ＰＬＬ回路９および判
別回路４０は共有化できる。

【００６８】図１の映像フォーマット変換回路におい
て、ＭＰＥＧ２システム復号器２０は、所定の映像規格
で符号化されて送信されてきたディジタル映像信号ＤＶ
Ｓを復号化する。ＭＰＥＧ２のデータは６階層で構成さ
れており、その中のシーケンス層には例えばビデオフォ
ーマットや映像の横の画素数、映像の縦の走査線数、映
像の表示周期、順次走査情報等が規定されている。ＭＰ
ＥＧ２システム復号器２０は、これらの情報をリアルタ
イムで判別してディジタル映像信号ＤＶＳを復号化して
いる。

【００６９】ＭＰＥＧ２システム復号器２０は、復号化
した輝度信号または色差信号のコンポネート信号を第１
のアナログ映像信号ＡＶＳ１として入力端子１に出力す
る。このディジタル映像信号ＤＶＳの映像フォーマット
は任意であり、したがって、第１のアナログ映像信号Ａ
ＶＳ１の映像フォーマットも任意である。これの映像フ
ォーマットは、例えば番組ごとに変更される場合があ
る。

【００７０】ＭＰＥＧ２システム復号器２０は、フォー
マット情報ＦＩを判別回路４０に出力する。フォーマッ
ト情報ＦＩは、ＭＰＥＧ２システム復号器２０が第１の
アナログ映像信号ＡＶＳ１を復号化するために用いたシ
ーケンス層中の情報である。

【００７１】判別回路４０は、フォーマット情報ＦＩに
基づいて第１のアナログ映像信号ＡＶＳ１の映像フォー
マットを判別する。そのために、判別回路４０はフォー
マット情報ＦＩの中から映像フォーマットに関する情報
を取り出す。判別回路４０は、少なくとも垂直サイズ値
（Vertical size value ）、フレームレートコード（fr
ame rate code ）およびプログレッシブシーケンス（pr
ogressive sequence）を用いて水平周波数、フレームレ
ートコードおよびプログレッシブ方式かインタレース方
式かの区別を判別し、それらの組み合わせから映像フォ
ーマットの種別を求める。

【００７２】判別回路４０は、判別した映像フォーマッ
トの種別に応じて、書き込み側ＰＬＬ回路８の分周比Ｎ
ｗを示す分周比信号を端子１２に与え、低域通過フィル
タ２の帯域特性を切り換えるための帯域特性切り換え信
号を端子１３に与え、書き込み制御回路４３の書き込み
制御を切り換えるための書き込み制御切り換え信号を端
子１４に与える。

【００７３】低域通過フィルタ（以下ＬＰＦという）２
は、入力端子１から第１のアナログ映像信号ＡＶＳ１を
受け、第１のアナログ映像信号ＡＶＳ１の帯域制限を行
ってＡ／Ｄ変換器３に対して出力する。ＬＰＦ２の帯域
特性は、端子１３の帯域特性切り換え信号により切り換
えられる。

【００７４】Ａ／Ｄ変換器３は、ＬＰＦ２から入力した
第１のアナログ映像信号ＡＶＳ１をディジタル信号に変
換し、第１の画像データとして映像フォーマット変換部
４に出力する。

【００７５】映像フォーマット変換部４は、垂直・水平
フィルタ４１、メモリ回路４２、書き込み制御回路４３
および読み出し制御回路４４を備えている。メモリ回路
４２は、例えば、ラインメモリにより構成される。

【００７６】垂直・水平フィルタ４１は、Ａ／Ｄ変換器
３から入力した第１の画像データに対して所定のフィル
タリングを行ってからメモリ回路４２に与える。

【００７７】メモリ回路４２は、後述する書き込み制御
回路４３の制御のもとで、垂直・水平フィルタ４１から
入力した第１の画像データの記憶を行う。

【００７８】書き込み制御回路４３は、後述する書き込
み側ＰＬＬ回路８から与えられる書き込みクロックに応
じて、垂直・水平フィルタ４１から入力された第１の画
像データをメモリ回路４２に書き込む際の書き込み制御
を行う。書き込み制御回路４３が行う書き込みの制御に
は、書き込むべき画像データと水平走査および垂直走査
との対応関係を認識するために、同期分離回路７から入
力した水平同期信号および垂直同期信号が用いられる。
書き込み制御回路４３が行う書き込みの制御は、端子１
４の制御切り換え信号により切り換えられる。

【００７９】読み出し制御回路４４は、後述する読み出
し側ＰＬＬ回路９から与えられる読み出しクロックに応
じて、メモリ回路４２に記憶されている第１の画像デー
タを第２の画像データとして読み出す。読み出し制御回
路４４が行う読み出しの制御には、後述する同期分離回
路１０から与えられる水平同期信号および垂直同期信号
が用いられる。メモリ回路４２から読み出された第２の
画像データは、Ｄ／Ａ変換器５に出力される。この第２
の画像データの映像フォーマットは、後述する第２のア
ナログ映像信号ＡＶＳ２の映像フォーマットと同じであ
る。

【００８０】Ｄ／Ａ変換器５は、メモリ回路４２から読
み出された第２の画像データをアナログ化し、低域通過
フィルタ（以下、ＬＰＦという）６に対して出力する。

【００８１】ＬＰＦ６は、Ｄ／Ａ変換器５から出力され
たアナログ映像信号の帯域制限を行い、第２のアナログ
映像信号ＡＶＳ２として出力端子１１および同期分離回
路１０に出力する。この第２のアナログ映像信号ＡＶＳ
２の映像フォーマットは予め定められている。

【００８２】同期分離回路７は、入力端子１から第１の
アナログ映像信号ＡＶＳ１を受け、この第１のアナログ
映像信号ＡＶＳ１から水平同期信号および垂直同期信号
を分離する。同期分離回路７は、書き込み側ＰＬＬ回路
８に対して水平同期信号を出力するとともに書き込み制
御回路４３に対して水平同期信号および垂直同期信号を
出力する。

【００８３】書き込み側ＰＬＬ回路８は、同期分離回路
７から入力した水平同期信号に同期した書き込みクロッ
クを書き込み制御回路４３に出力する。この書き込みク
ロックを端子１２の分周比信号に応じた分周比で分周し
た信号が水平同期信号に一致する。そのために、書き込
み側ＰＬＬ回路８は、分周器８１、位相比較器８２およ
び電圧制御発振器８３を含む。

【００８４】分周器８１は、端子１２の分周比信号に基
づいて、後述する電圧制御発振器８３の出力信号を１／
Ｎｗに分周して位相比較器８２に出力する。このとき、
分周器８１は、分周比Ｎｗを端子１２の分周比信号に応
じて設定する。位相比較器８２は、分周器８１の出力信
号と同期分離回路７から出力された水平同期信号とを位
相比較し、これらの信号の位相差に応じた電圧を電圧制
御発振器８３に出力する。電圧制御発振器８３は、位相
比較器８２から入力した電圧の大きさに応じた周波数を
持つ出力信号を書き込みクロックとして分周器８１およ
び書き込み制御回路４３に出力する。このような構成に
より、電圧制御発振器８３から出力される書き込みクロ
ックを第１のアナログ映像信号ＡＶＳ１の水平同期信号
に同期させることができる。

【００８５】読み出し側においては、同期分離回路１０
は、ＬＰＦ６から出力された第２のアナログ映像信号Ａ
ＶＳ２を受け、この第２のアナログ映像信号ＡＶＳ２か
ら水平同期信号および垂直同期信号を分離する。同期分
離回路１０は、分離した水平同期信号を読み出し側ＰＬ
Ｌ回路９に出力するとともに、水平同期信号および垂直
同期信号を読み出し制御回路４４に出力する。

【００８６】読み出し側ＰＬＬ回路９は、同期分離回路
１０から入力した水平同期信号に同期した読み出しクロ
ックを読み出し制御回路４４に出力する。この読み出し
クロックを分周比Ｎｒで分周した信号がこの水平同期信
号に一致する。そのために、読み出し側ＰＬＬ回路９
は、分周器９１、位相比較器９２および電圧制御発振器
９３を含む。

【００８７】分周器９１は、後述する電圧制御発振器９
３の出力信号を１／Ｎｒに分周して位相比較器９２に出
力する。位相比較器９２は、分周器９１の出力信号と同
期分離回路１０から出力された水平同期信号とを位相比
較し、これらの信号の位相差に応じた電圧を電圧制御発
振器９３に出力する。電圧制御発振器９３は、位相比較
器９２から入力した電圧の大きさに応じた周波数を持つ
出力信号を書き込みクロックとして分周器９１および読
み出し制御回路４４に出力する。このような構成によ
り、電圧制御発振器９３から出力される読み出しクロッ
クを第２のアナログ映像信号ＡＶＳ２の水平同期信号に
同期させることができる。

【００８８】図１に示す実施の形態１の映像フォーマッ
ト変換回路は、以上説明したように、映像フォーマット
変換部４の書き込み制御回路４３の制御の切り換え、分
周器８１の分周比Ｎｗの切り換えおよびＬＰＦ２の帯域
特性の切り換えを判別回路４０から出力される制御切り
換え信号、分周比信号および帯域特性切り換え信号に応
じて行っている。以下、これらの動作例について説明す
る。なお、第２のアナログ映像信号ＡＶＳ２の映像フォ
ーマットは走査線数５２５本およびフィールド周波数５
９．９４Ｈｚのインタレース方式とする。

【００８９】走査線数５２５本およびフィールド周波数
５９．９４Ｈｚのインタレース方式の第１のアナログ映
像信号ＡＶＳ１がＭＰＥＧ２システム復号器２０から出
力された場合、水平周波数が１５．７ＫＨｚになるの
で、判別回路４０は、書き込み側ＰＬＬ回路８が発生す
る書き込みクロックの周波数が１３．５Ｈｚになるよう
に分周比Ｎｗを設定し、その分周比を示す分周比信号を
端子１２を介して分周器８１に与える。

【００９０】またこのとき、判別回路４０は、ＬＰＦ２
の遮断周波数が６．７５ＭＨｚ以下になる帯域特性を選
択し、その帯域特性に切り換えるための帯域特性切り換
え信号を端子１３を介してＬＰＦ２に与える。

【００９１】またこのとき、判別回路４０は、１３．５
ＭＨｚの書き込みクロックで第１の画像データの全ライ
ンをメモリ回路４２に書き込む書き込み制御を選択し、
その書き込み制御に切り換えるための制御切り換え信号
を端子１２を介して書き込み制御回路４３に与える。

【００９２】次に、走査線数１０５０本およびフィール
ド周波数５９．９４Ｈｚのインタレース方式の第１のア
ナログ映像信号ＡＶＳ１がＭＰＥＧ２システム復号器２
０から出力された場合、水平周波数が３１．５ＫＨｚに
なるので、判別回路４０は、書き込み側ＰＬＬ回路８が
発生する書き込みクロックの周波数が２７ＭＨｚになる
ように分周比Ｎｗを設定し、その分周比を示す分周比信
号を端子１２を介して分周器８１に与える。

【００９３】またこのとき、判別回路４０は、ＬＰＦ２
の遮断周波数が１３．５ＭＨｚ以下になる帯域特性を選
択し、その帯域特性に切り換えるための帯域特性切り換
え信号を端子１３を介してＬＰＦ２に与える。

【００９４】またこのとき、判別回路４０は、２７ＭＨ
ｚの書き込みクロックで第１の画像データを１ラインお
きにメモリ回路４２に書き込む書き込み制御を選択し、
その書き込み制御に切り換えるための書き込み制御信号
を書き込み制御回路４３に与える。この場合、１３．５
ＭＨｚの読み出しクロックでメモリ回路４２からデータ
を読み出すことにより、走査線を半分に間引くことがで
きる。

【００９５】このように、本実施の形態１における映像
フォーマット変換回路によれば、判別回路４０によっ
て、フォーマット情報ＦＩから、ＭＰＥＧ２システム復
号器２０において復号された第１のアナログ映像信号Ａ
ＶＳ１の映像フォーマットの種別を判別する。その判別
結果に基づいて判別回路４０が出力する分周比信号に応
じて分周器８１が分周比Ｎｗを変化させるので、書き込
み側ＰＬＬ回路８は、分周比Ｎｗを第１のアナログ映像
信号ＡＶＳ１の映像フォーマットに応じて自動的に切り
換えることができる。

【００９６】また、判別回路４０が上記のような判別結
果に基づき出力する帯域特性切り換え信号に応じてＬＰ
Ｆ２が帯域特性を切り換えるので、ＬＰＦ２は帯域特性
を第１のアナログ映像信号ＡＶＳ１の映像フォーマット
に応じて自動的に切り換えることができる。

【００９７】また、判別回路４０が上記のような判別結
果に基づき出力する制御切り換え信号に応じて書き込み
制御回路４３が書き込み制御を切り換えるので、映像フ
ォーマット変換部４はメモリ回路４２の書き込み制御を
自動的に切り換えることができる。

【００９８】本実施の形態では、第１のアナログ映像信
号ＡＶＳ１が第１の映像信号に相当し、第２のアナログ
映像信号ＡＶＳ２が第２の映像信号に相当し、判別回路
４０が判別手段に相当し、低域通過フィルタ２、Ａ／Ｄ
変換器３、映像フォーマット変換部４、Ｄ／Ａ変換器
５、低域通過フィルタ６、同期分離回路７、書き込み側
ＰＬＬ回路８、読み出し側ＰＬＬ回路９および同期分離
回路１０が変換手段に相当する。

【００９９】また、低域通過フィルタ２、Ａ／Ｄ変換器
３、垂直・水平フィルタ４１、書き込み制御回路４３、
読み出し制御回路４４、Ｄ／Ａ変換器５、低域通過フィ
ルタ６、同期分離回路７、書き込み側ＰＬＬ回路８、読
み出し側ＰＬＬ回路９および同期分離回路１０が読み書
き制御手段に相当する。

【０１００】また、書き込み側ＰＬＬ回路８が第１のク
ロック発生手段に相当し、書き込み制御回路４３が書き
込み制御手段に相当し、読み出し側ＰＬＬ回路９が第２
のクロック発生手段に相当し、読み出し制御回路４４が
読み出し制御手段に相当し、端子１２の分周比信号が書
き込みクロックの周波数を切り換える切り換え信号に相
当する。

【０１０１】また、同期分離回路７が同期分離手段に相
当し、書き込み側ＰＬＬ回路８が位相同期ループに相当
し、端子１２の分周比信号が分周比切り換え信号に相当
する。

【０１０２】また、端子１４の書き込み制御切り換え信
号が書き込み制御手段および読み出し制御手段の少なく
とも一方の動作を切り換える切り換え信号に相当する。

【０１０３】また、低域通過フィルタ２が帯域通過フィ
ルタに相当し、Ａ／Ｄ変換器３がディジタル化手段に相
当する。

【０１０４】また、ＭＰＥＧ２システム復号器２０がデ
ィジタル映像信号を第１の映像信号に復号器で変換手段
に与えるとともにフォーマット情報を判別手段に与える
復号器に相当する。

【０１０５】なお、上記実施の形態１の映像フォーマッ
ト変換回路においては、書き込み制御回路４３の書き込
み制御を第１のアナログ映像信号ＡＶＳ１の映像フォー
マットに応じて切り換える場合について説明したが、読
み出し制御回路４４の読み出し制御を切り換えてもよ
い。例えば、走査線数１０５０本およびフィールド周波
数５９．９４Ｈｚのインタレース方式の第１のアナログ
映像信号ＡＶＳ１から走査線数５２５本およびフィール
ド周波数５９．９４Ｈｚのインタレース方式の第２のア
ナログ映像信号ＡＶＳ２へ変換する場合、２７ＭＨｚの
書き込みクロックで第１の画像データの全ラインを書き
込み、１３．５ＭＨｚの読み出しクロックで１ラインお
きに第１の画像データを読み出すようにしてもよい。

【０１０６】また、判別回路４０は、ハードウェアで構
成することができるが、例えばプログラムに従って動作
するマイクロコンピュータで構成してもよい。

【０１０７】（実施の形態２）図２は本発明の実施の形
態２による映像フォーマット変換回路の一構例を示すブ
ロック図である。図２において図１と同一または相当部
分に同一符号を付している。

【０１０８】図２に示す実施の形態２の映像フォーマッ
ト変換回路において、ＭＰＥＧ２システム復号器２０ａ
は、図１のＭＰＥＧ２システム復号器２０の機能に加え
て基準クロックＰＣＲを出力する機能を有している。ま
た、図２の映像フォーマット変換回路においては、図１
の読み出し側ＰＬＬ回路９が省かれている。また、図２
の映像フォーマット変換回路においては、第２のアナロ
グ映像信号ＡＶＳ２の水平同期信号および垂直同期信号
を生成するため、図１の同期分離回路１０に代えて、同
期信号生成回路３０が設けられている。さらに、図２の
映像フォーマット変換部４ａの構成が図１の映像フォー
マット変換部４の構成と異なっている。

【０１０９】ＭＰＥＧ２システム復号器２０ａは、ディ
ジタル映像信号ＤＶＳとともに送信されてきたプログラ
ムクロックリファレンス（Program Clock Reference )
から２７ＭＨｚの基準クロックＰＣＲを再生して出力す
る。

【０１１０】同期信号生成回路３０は、同期分離回路７
から水平同期信号および垂直同期信号を受け、ＭＰＥＧ
２システム復号器２０ａから基準クロックＰＣＲを受け
る。そして、同期信号生成回路３０は、第２のアナログ
映像信号ＡＶＳ２の映像フォーマットにあった水平同期
信号および垂直同期信号を生成して出力する。例えば、
第２のアナログ映像信号ＡＶＳ２が走査線数５２５本お
よびフィールド周波数５９．９４Ｈｚのインタレース方
式のＮＴＳＣ信号である場合、同期信号生成回路３０が
出力する水平同期信号の周波数は１５．７３ＫＨｚであ
り、垂直同期信号のパルス幅は９Ｈ（Ｈ＝６３．５μ
ｓ）である。同期信号生成回路の詳細な構成および動作
は後述する。

【０１１１】映像フォーマット変換部４ａは、垂直・水
平フィルタ４１、メモリ回路４２、書き込み制御回路４
３および読み出し制御回路４４ａを備えている。映像フ
ォーマット変換部４ａの垂直・水平フィルタ４１、メモ
リ回路４２および書き込み制御回路４３の動作は、図１
に示す映像フォーマット変換部４の垂直・水平フィルタ
４１、メモリ回路４２および書き込み制御回路４３の動
作と同様である。

【０１１２】読み出し制御回路４４ａには、図１に示す
読み出し制御回路４４とは異なり、１３．５ＭＨｚの読
み出しクロックが供給されていない。そのため、読み出
し制御回路４４ａは、ＭＰＥＧ２システム復号器２０ａ
から供給された２７ＭＨｚの基準クロックＰＣＲを分周
して１３．５ＭＨｚの読み出しクロックを生成する。読
み出し制御回路４４ａは、生成した読み出しクロックな
らびに、同期信号生成回路３０から供給された水平同期
信号および垂直同期信号に応じて読み出しの制御を行
う。それにより、読み出し制御回路４４ａは、図１の読
み出し制御回路４４と同じ動作を行うことができ、した
がって、映像フォーマット変換部４ａは、図１の映像フ
ォーマット変換部４と同じ動作を行うことができる。

【０１１３】次に、図３を用いて同期信号生成回路３０
の一構成例について説明する。図３において、同期信号
生成回路３０は、入力端子３１〜３３、カウンタ回路３
４、フィールド極性判別回路３５、波形整形回路３６、
カウンタ初期値切り換え回路３７、レジスタＲ１，Ｒ２
および出力端子３８，３９を備えている。

【０１１４】同期信号生成回路３０の入力端子３１に
は、ＭＰＥＧ２システム復号器２０ａから２７ＭＨｚの
基準クロックＰＣＲが入力され、入力端子３２には、同
期分離回路７から垂直同期信号が入力され、入力端子３
３には同期分離回路７から水平同期信号が入力される。

【０１１５】フィールド極性判別回路３５は、入力端子
３２の垂直同期信号および入力端子３３の水平同期信号
を用いて、図２のメモリ回路４２から読み出す第２の画
像データのフィールドが偶数フィールドか奇数フィール
ドかの判別を行う。フィールド極性判別回路３５は、判
別結果に応じてカウンタ初期値切り換え回路３７に切り
換え信号を出力する。

【０１１６】切り換え回路３７は、フィールド極性判別
回路３５から与えられた切り換え信号に応じてレジスタ
Ｒ１，Ｒ２とカウンタ回路３４との接続を切り換える。
例えば、レジスタＲ１には偶数フィールドに対応する初
期値Ａが保持され、レジスタＲ２には奇数フィールドに
対応する初期値Ｂが保持されている。偶数フィールドの
ときにはレジスタＲ１がカウンタ回路３４に接続され、
奇数フィールドのときにはレジスタＲ２がカウンタ回路
３４に接続される。

【０１１７】カウンタ回路３４は、入力端子３１から与
えられる２７ＭＨｚの基準クロックＰＣＲをカウントす
る１７１６進カウンタである。１７１６進カウンタとす
るのは、１３．５ＭＨｚの読み出しクロックで図２のメ
モリ回路４２から読み出される第２の画像データのデー
タ数が走査線１ライン当たり８５８であるからである。
カウンタ回路３４は、入力端子３２からロード（ＬＯＡ
Ｄ）端子に与えられる垂直同期信号に応じて、レジスタ
Ｒ１が保持している初期値ＡまたはレジスタＲ２が保持
している初期値Ｂからカウントを開始する。初期値Ａか
らカウントを開始するか初期値Ｂからカウントを開始す
るかによって、カウンタ回路３４が出力する水平同期信
号の位相がＨ／２（Ｈ＝６３．５μｓ）ずれる。そのた
め、カウンタ回路３４は、インタレース方式にあった水
平同期信号を出力端子３８に出力することができる。

【０１１８】波形整形回路３６は、入力端子３１の基準
クロックＰＣＲを用い、入力端子３２から与えられた垂
直同期信号の波形整形を行って９Ｈのパルス幅を持った
垂直同期信号を出力端子３９に出力する。

【０１１９】このように、本実施の形態２の映像フォー
マット変換回路によれば、同期信号生成回路３０により
第２のアナログ映像信号ＡＶＳ２の水平同期信号および
垂直同期信号が第１のアナログ映像信号ＡＶＳ１の水平
同期信号、垂直同期信号および基準クロックＰＣＲから
生成され、読み出し制御回路４４ａにより基準クロック
ＰＣＲが分周されて読み出しクロックが生成され、読み
出し制御回路４４ａはこれら第２のアナログ映像信号Ａ
ＶＳ２の水平同期信号、垂直同期信号および読み出しク
ロックを用いて読み出しの制御を行う。そのため、図１
の映像フォーマット変換回路に比べてＰＬＬ回路の数を
削減することができ、異なるクロック同士の相互干渉を
少なくしてジッタの発生を減らすことができる。

【０１２０】本実施の形態では、低域通過フィルタ、Ａ
／Ｄ変換器３、映像フォーマット変換部４ａ、Ｄ／Ａ変
換器５、低域通過フィルタ６、同期分離回路７、書き込
み側ＰＬＬ回路８および同期信号生成回路３０が変換手
段に相当する。

【０１２１】また、低域通過フィルタ２、Ａ／Ｄ変換器
３、垂直・水平フィルタ４１、書き込み制御回路４３、
読み出し制御回路４４ａ、同期分離回路７、書き込み側
ＰＬＬ回路８および同期信号生成回路３０が読み書き制
御手段に相当する。

【０１２２】また、読み出し制御回路４４ａが第２のク
ロック発生手段および読み出し制御手段に相当する。

【０１２３】また、ＭＰＥＧ２システム復号器２０ａが
ディジタル映像信号を第１の映像信号に復号して変換手
段に与えるとともにフォーマット情報を判別手段に与え
る復号器に相当する。

【０１２４】また、ＭＰＥＧ２システム復号器２０ａが
ディジタル映像信号を第１の映像信号に復号して変換手
段に与えるとともにフォーマットを判別手段に与え、か
つ基準クロックを生成する復号器に相当する。

【０１２５】また、低域通過フィルタに、Ａ／Ｄ変換器
３、垂直・水平フィルタ４１、書き込み制御回路４３、
読み出し制御回路４４ａ、同期分離回路７、書き込み側
ＰＬＬ回路８および同期信号生成回路３０が読み書き制
御手段に相当する。

【０１２６】また、書き込み側ＰＬＬ回路８が位相同期
ループに相当し、同期信号生成回路３０が同期信号生成
手段に相当する。

【０１２７】

【発明の効果】以上のように、この発明による映像フォ
ーマット変換回路では、判別手段により第１の映像信号
の映像フォーマットが判別され、変換手段により判別手
段の判別結果に基づいて第１の映像信号に対応する第１
の画像データが第２の映像信号に対応する第２のが画像
データに変換される。

【０１２８】したがって、判別手段によって任意の映像
フォーマットを有する第１の画像データの映像フォーマ
ットが判別されて変換手段における変換前後の映像フォ
ーマットが認識されるので、第１の画像データから第２
の画像データへの変換を自動化できる。それにより、任
意の映像フォーマットを有する第１の映像信号から所定
の映像フォーマットを有する第２の映像信号への変換を
自動化することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による映像フォーマット
変換回路の一構成例を示すブロック図

【図２】本発明の実施の形態２による映像フォーマット
変換回路の一構成例を示すブロック図

【図３】図２の同期信号生成回路の一構成例を示すブロ
ック図

【図４】従来の映像フォーマット変換回路の一構成例を
示すブロック図

【図５】従来の映像フォーマット変換回路の動作を説明
するための波形図

【図６】従来の映像フォーマット変換回路の動作を説明
するための波形図

【符号の説明】

２，６ 低域通過フィルタ ３ Ａ／Ｄ変換器 ４，４ａ 映像フォーマット変換回路 ５ Ｄ／Ａ変換器 ７，１０ 同期分離回路 ８ 書き込み側ＰＬＬ回路 ９ 読み出し側ＰＬＬ回路 ８１，９１ 分周器 ２０ ＭＰＥＧ２システム復号器 ３０ 同期信号生成回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 任意の映像フォーマットを有する第１の
   映像信号を所定の映像フォーマットを有する第２の映像
   信号に変換する映像フォーマット変換回路であって、 前記第１の映像信号の映像フォーマットを示すフォーマ
   ット情報から前記第１の映像信号の映像フォーマットを
   判別する判別手段と、 前記判別手段の判別結果に基づいて前記第１の映像信号
   に対応する第１の画像データを前記第２の映像信号に対
   応する第２の画像データに変換する変換手段とを備えた
   ことを特徴とする映像フォーマット変換回路。
2. 【請求項２】 前記変換手段は、 メモリ回路と、 前記メモリ回路に前記第１の画像データを書き込み、前
   記メモリ回路に記憶された前記第１の画像データを前記
   第２の画像データとして読み出す読み書き制御手段とを
   含み、 前記判別手段は、前記判別結果に基づいて前記読み書き
   制御手段の書き込み動作および読み出し動作の少なくと
   も一方を切り換えることを特徴とする請求項１記載の映
   像フォーマット変換回路。
3. 【請求項３】 前記読み書き制御手段は、 書き込みクロックを発生する第１のクロック発生手段
   と、 前記第１のクロック発生手段により発生された前記書き
   込みクロックに応答して前記第１の画像データを前記メ
   モリ回路に書き込む書き込み制御手段と、 読み出しクロックを発生する第２のクロック発生手段
   と、 前記第２のクロック発生手段により発生された前記読み
   出しクロックに応答して前記メモリ回路に記憶された前
   記第１の画像データを読み出す読み出し制御手段とを含
   み、 前記判別手段は、前記判別結果に基づいて前記第１のク
   ロック発生手段により発生される前記書き込みクロック
   の周波数を切り換える切り換え信号を出力することを特
   徴とする請求項２記載の映像フォーマット変換回路。
4. 【請求項４】 前記第１のクロック発生手段は、 前記第１の映像信号から同期信号を分離する同期分離手
   段と、 分周器を有し、前記同期分離手段により得られた前記同
   期信号に同期する前記書き込みクロックを発生する位相
   同期ループとを含み、 前記判別手段により出力される前記切り換え信号は、前
   記位相同期ループの前記分周器の分周比を切り換えるた
   めの分周比切り換え信号であることを特徴とする請求項
   ３記載の映像フォーマット変換回路。
5. 【請求項５】 前記読み書き制御手段は、 書き込みクロックを発生する第１のクロック発生手段
   と、 前記第１のクロック発生手段により発生された前記書き
   込みクロックに応答して前記第１の画像データを前記メ
   モリ回路に書き込み制御手段と、 読み出しクロックを発生する第２のクロック発生手段
   と、 前記第２のクロック発生手段により発生された前記読み
   出しクロックに応答して前記メモリ回路に記憶された前
   記第１の画像データを読み出す読み出し制御手段とを含
   み、 前記判別手段は、前記判別結果に基づいて前記書き込み
   制御手段および前記読み出し制御手段の少なくとも一方
   の動作を切り換える切り換え信号を出力することを特徴
   とする請求項２記載の映像フォーマット変換回路。
6. 【請求項６】 前記変換手段は、 前記第１の映像信号の特定の帯域を通過させる帯域通過
   フィルタと、 前記帯域通過フィルタから出力される前記第１の映像信
   号を前記第１の画像データに変換するディジタル化手段
   とを含み、 前記判別手段は、前記判別結果に基づいて前記帯域通過
   フィルタの帯域特性を切り換えるための切り換え信号を
   出力することを特徴とする請求項１〜５記載の映像フォ
   ーマット変換回路。
7. 【請求項７】 所定の映像規格で符号化されたディジタ
   ル映像信号を前記フォーマット情報に基づいて前記第１
   の映像信号に復号して前記変換手段に与えるとともに前
   記フォーマット情報を前記判別手段に与える復号器をさ
   らに備えたことを特徴とする請求項１〜６のいずれかに
   記載の映像フォーマット変換回路。
8. 【請求項８】 前記復号器はＭＰＥＧ規格に準拠した復
   号器であることを特徴とする請求項７記載の映像フォー
   マット変換回路。
9. 【請求項９】 所定の映像規格で符号化されたディジタ
   ル映像信号を前記フォーマット情報に基づいて前記第１
   の映像信号に復号して前記変換手段に与えるとともに前
   記フォーマット情報を前記判別手段に与え、かつ前記デ
   ィジタル映像信号とともに与えられるデータから基準ク
   ロックを生成する復号器をさらに備え、 前記変換手段は、前記復号器により生成された基準クロ
   ックに応答して前記第１の画像データを前記第２の画像
   データに変換することを特徴とする請求項１記載の映像
   フォーマット変換回路。
10. 【請求項１０】 前記変換手段は、 メモリ回路と、 前記メモリ回路に前記第１の画像データを書き込み、前
    記メモリ回路に記憶された前記第１の画像データを前記
    第２の画像データとして読み出す読み書き制御手段とを
    含み、 前記読み書き制御手段は、前記復号器により生成された
    前記基準クロックに応答して前記メモリ回路に記憶され
    た前記第１の画像データを読み出すことを特徴とする請
    求項９記載の映像フォーマット変換回路。
11. 【請求項１１】 前記読み書き制御手段は、 前記第１の映像信号から第１の同期信号を分離する同期
    分離手段と、 前記同期分離手段により得られた前記第１の同期信号に
    同期する書き込みクロック信号を発生する位相同期ルー
    プと、 前記位相同期ループにより発生される前記書き込み信号
    に応答して前記第１の画像データを前記メモリ回路に書
    き込む書き込み制御手段と、 前記同期分離手段により得られた前記第１の同期信号お
    よび前記復号器により生成された前記基準クロックに基
    づいて第２の同期信号を生成する同期信号生成手段と、 前記復号器により生成された前記基準クロックおよび前
    記同期信号生成手段により生成された前記第２の同期信
    号に応答して前記メモリ回路に記憶された第１の画像デ
    ータを読み出す読み出し制御手段とを含むことを特徴と
    する請求項１０記載の映像フォーマット変換回路。