JP3462060B2 - 符号拡張回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、入力データの符
号ビットとなる最上位ビットを入力データの上位側に拡
張する符号拡張回路に関する。
号ビットとなる最上位ビットを入力データの上位側に拡
張する符号拡張回路に関する。
【０００２】
【従来の技術】従来この種の符号拡張回路としては、例
えば図４に示すようなものが知られている。
えば図４に示すようなものが知られている。
【０００３】図４において、符号拡張回路は、バイト
（８ビット）長、ハーフワード（１６ビット）長、ワー
ド（３２ビット）長又はダブルワード（６４ビット）長
の入力データを６４ビット長の符号付きデータに拡張す
る回路であり、入力データ（ＩＮ８〜ＩＮ１５）の内
（８＋ｎ、ｎ＝０，１，…，７）ビット目の入力データ
又は７ビット目の入力データＩＮ７を選択して（８＋
ｎ、ｎ＝０，１，…，７）ビット目の出力データ（ＯＵ
Ｔ８〜ＯＵＴ１５）を得る選択器ＭＭ８〜ＭＭ１５と、
入力データ（ＩＮ１６〜ＩＮ３１）の内（１６＋ｎ、ｎ
＝０，１，…，１５）ビット目の入力データ又は７ビッ
ト目の入力データＩＮ７あるいは１５ビット目の入力デ
ータＩＮ１５を選択して（１６＋ｎ、ｎ＝０，１，…，
１５）ビット目の出力データ（ＯＵＴ１６〜ＯＵＴ３
１）を得る選択器ＭＭ１６〜ＭＭ３１と、入力データ
（ＩＮ３２〜ＩＮ６３）の内（３２＋ｎ、ｎ＝０，１，
…，３１）ビット目の入力データ又は７ビット目の入力
データＩＮ７あるいは１５ビット目の入力データＩＮ１
５もしくは３１ビット目の入力データＩＮ３１を選択し
て（３２＋ｎ、ｎ＝０，１，…，３１）ビット目の出力
データ（ＯＵＴ３２〜ＯＵＴ６３）を得る選択器ＭＭ３
２〜ＭＭ６３を備えて構成され、それぞれの選択器ＭＭ
８〜ＭＭ６３は入力データのビット長に応じて入力を選
択する。
（８ビット）長、ハーフワード（１６ビット）長、ワー
ド（３２ビット）長又はダブルワード（６４ビット）長
の入力データを６４ビット長の符号付きデータに拡張す
る回路であり、入力データ（ＩＮ８〜ＩＮ１５）の内
（８＋ｎ、ｎ＝０，１，…，７）ビット目の入力データ
又は７ビット目の入力データＩＮ７を選択して（８＋
ｎ、ｎ＝０，１，…，７）ビット目の出力データ（ＯＵ
Ｔ８〜ＯＵＴ１５）を得る選択器ＭＭ８〜ＭＭ１５と、
入力データ（ＩＮ１６〜ＩＮ３１）の内（１６＋ｎ、ｎ
＝０，１，…，１５）ビット目の入力データ又は７ビッ
ト目の入力データＩＮ７あるいは１５ビット目の入力デ
ータＩＮ１５を選択して（１６＋ｎ、ｎ＝０，１，…，
１５）ビット目の出力データ（ＯＵＴ１６〜ＯＵＴ３
１）を得る選択器ＭＭ１６〜ＭＭ３１と、入力データ
（ＩＮ３２〜ＩＮ６３）の内（３２＋ｎ、ｎ＝０，１，
…，３１）ビット目の入力データ又は７ビット目の入力
データＩＮ７あるいは１５ビット目の入力データＩＮ１
５もしくは３１ビット目の入力データＩＮ３１を選択し
て（３２＋ｎ、ｎ＝０，１，…，３１）ビット目の出力
データ（ＯＵＴ３２〜ＯＵＴ６３）を得る選択器ＭＭ３
２〜ＭＭ６３を備えて構成され、それぞれの選択器ＭＭ
８〜ＭＭ６３は入力データのビット長に応じて入力を選
択する。
【０００４】このような構成において、入力データがバ
イト長データである場合は、符号ビットとなる７ビット
目の入力データＩＮ７が選択器ＭＭ８〜ＭＭ６３により
選択されて出力データＯＵＴ８〜ＯＵＴ６３となり、入
力データＩＮ０〜ＩＮ７はそのまま出力データＯＵＴ０
〜ＯＵＴ７となり、入力データの符号ビットが８ビット
目〜６３ビット目に拡張された６４ビットの符号拡張デ
ータが得られる。入力データがハーフワード長データで
ある場合は、符号ビットとなる１５ビット目の入力デー
タＩＮ１５が選択器ＭＭ１６〜ＭＭ６３により選択され
て出力データＯＵＴ１６〜ＯＵＴ６３となり、入力デー
タＩＮ０〜ＩＮ７はそのまま出力データＯＵＴ０〜ＯＵ
Ｔ７となり、入力データＩＮ８〜ＩＮ１５は選択器ＭＭ
８〜ＭＭ１５により選択されて出力データＯＵＴ８〜Ｏ
ＵＴ１５となり、入力データの符号ビットが１６ビット
目〜６３ビット目に拡張された６４ビットの符号拡張デ
ータが得られる。入力データがワード長データである場
合は、符号ビットとなる３１ビット目の入力データＩＮ
３１が選択器ＭＭ３２〜ＭＭ６３により選択されて出力
データＯＵＴ３２〜ＯＵＴ６３となり、入力データＩＮ
０〜ＩＮ７はそのまま出力データＯＵＴ０〜ＯＵＴ７と
なり、入力データＩＮ８〜ＩＮ３１は選択器ＭＭ８〜Ｍ
Ｍ３１により選択されて出力データＯＵＴ８〜ＯＵＴ３
１となり、入力データの符号ビットが３２ビット目〜６
３ビット目に拡張された６４ビットの符号拡張データが
得られる。入力データがダブルワード長データである場
合は、入力データＩＮ０〜ＩＮ７はそのまま出力データ
ＯＵＴ０〜ＯＵＴ７となり、入力データＩＮ８〜ＩＮ６
３が選択器ＭＭ３２〜ＭＭ６３により選択されて出力デ
ータＯＵＴ８〜ＯＵＴ６３となり、入力データを出力デ
ータとした６４ビットのデータが得られる。
イト長データである場合は、符号ビットとなる７ビット
目の入力データＩＮ７が選択器ＭＭ８〜ＭＭ６３により
選択されて出力データＯＵＴ８〜ＯＵＴ６３となり、入
力データＩＮ０〜ＩＮ７はそのまま出力データＯＵＴ０
〜ＯＵＴ７となり、入力データの符号ビットが８ビット
目〜６３ビット目に拡張された６４ビットの符号拡張デ
ータが得られる。入力データがハーフワード長データで
ある場合は、符号ビットとなる１５ビット目の入力デー
タＩＮ１５が選択器ＭＭ１６〜ＭＭ６３により選択され
て出力データＯＵＴ１６〜ＯＵＴ６３となり、入力デー
タＩＮ０〜ＩＮ７はそのまま出力データＯＵＴ０〜ＯＵ
Ｔ７となり、入力データＩＮ８〜ＩＮ１５は選択器ＭＭ
８〜ＭＭ１５により選択されて出力データＯＵＴ８〜Ｏ
ＵＴ１５となり、入力データの符号ビットが１６ビット
目〜６３ビット目に拡張された６４ビットの符号拡張デ
ータが得られる。入力データがワード長データである場
合は、符号ビットとなる３１ビット目の入力データＩＮ
３１が選択器ＭＭ３２〜ＭＭ６３により選択されて出力
データＯＵＴ３２〜ＯＵＴ６３となり、入力データＩＮ
０〜ＩＮ７はそのまま出力データＯＵＴ０〜ＯＵＴ７と
なり、入力データＩＮ８〜ＩＮ３１は選択器ＭＭ８〜Ｍ
Ｍ３１により選択されて出力データＯＵＴ８〜ＯＵＴ３
１となり、入力データの符号ビットが３２ビット目〜６
３ビット目に拡張された６４ビットの符号拡張データが
得られる。入力データがダブルワード長データである場
合は、入力データＩＮ０〜ＩＮ７はそのまま出力データ
ＯＵＴ０〜ＯＵＴ７となり、入力データＩＮ８〜ＩＮ６
３が選択器ＭＭ３２〜ＭＭ６３により選択されて出力デ
ータＯＵＴ８〜ＯＵＴ６３となり、入力データを出力デ
ータとした６４ビットのデータが得られる。
【０００５】このような符号拡張回路にあっては、入力
データＩＮ７は５６個の選択器ＭＭ８〜ＭＭ６３に入力
されているため、入力データは５６個の選択器のゲート
回路を駆動しなければならなくなる。また、入力データ
ＩＮ７はすべての選択器ＭＭ８〜ＭＭ５６に入力されて
いるため、５６ビットの入力データを跨ぐかなり長距離
の配線が必要となる。このように、入力データＩＮ７に
は極めて大きな負荷が付くため、信号遅延が大きくな
り、回路全体としての動作速度が遅くなっていた。
データＩＮ７は５６個の選択器ＭＭ８〜ＭＭ６３に入力
されているため、入力データは５６個の選択器のゲート
回路を駆動しなければならなくなる。また、入力データ
ＩＮ７はすべての選択器ＭＭ８〜ＭＭ５６に入力されて
いるため、５６ビットの入力データを跨ぐかなり長距離
の配線が必要となる。このように、入力データＩＮ７に
は極めて大きな負荷が付くため、信号遅延が大きくな
り、回路全体としての動作速度が遅くなっていた。
【０００６】このような不具合を解消するためには、入
力データＩＮ７の信号伝播経路にバッファ回路を挿入す
ることが考えられるが、このような手法にあってはバッ
ファ回路のゲート遅延や構成の大型化を招くことにな
る。
力データＩＮ７の信号伝播経路にバッファ回路を挿入す
ることが考えられるが、このような手法にあってはバッ
ファ回路のゲート遅延や構成の大型化を招くことにな
る。
【０００７】なお、入力データＩＮ１５や入力データＩ
Ｎ３１においても入力データＩＮ７ほどではないが大き
な負荷を駆動しなければならないため、同様の不具合を
招いていた。
Ｎ３１においても入力データＩＮ７ほどではないが大き
な負荷を駆動しなければならないため、同様の不具合を
招いていた。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来の符号拡張回路においては、いくつかの入力データ
には大きな負荷が付くため、信号遅延時間が大きくな
り、回路全体としての動作速度の低下を招いていた。
従来の符号拡張回路においては、いくつかの入力データ
には大きな負荷が付くため、信号遅延時間が大きくな
り、回路全体としての動作速度の低下を招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、符号ビットの
伝播経路の負荷を低減して、動作速度を向上した符号拡
張回路を提供することにある。
たものであり、その目的とするところは、符号ビットの
伝播経路の負荷を低減して、動作速度を向上した符号拡
張回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、入力データの符号ビットと
なる最上位ビットを入力データの上位側に拡張した符号
付きデータを得る符号拡張回路において、いずれか１つ
のブロックの最上位ビットが入力データの符号ビットと
なるように最多ビット数の入力データを下位側から順に
所定ビット毎のブロックに分割した際に、それぞれのブ
ロックの最上位ビットが隣接して入力され、入力データ
のビット長に応じて入力データの符号ビット又は入力デ
ータを選択し、入力データの符号ビットを含むブロック
よりも上位側のすべてのブロックの最上位ビットに入力
データの符号ビットを拡張する第１の符号拡張器と、最
下位のブロックを除くブロックの入力データが隣接して
入力され、入力データのビット長に応じてそれぞれのブ
ロックの最上位ビット又は入力データを選択し、前記第
１の符号拡張器によって入力データの符号ビットが拡張
されたそれぞれのブロックでは、入力データの符号ビッ
トを下位ビット側に拡張する第２の符号拡張器を有する
ことを特徴とする。
に、請求項１記載の発明は、入力データの符号ビットと
なる最上位ビットを入力データの上位側に拡張した符号
付きデータを得る符号拡張回路において、いずれか１つ
のブロックの最上位ビットが入力データの符号ビットと
なるように最多ビット数の入力データを下位側から順に
所定ビット毎のブロックに分割した際に、それぞれのブ
ロックの最上位ビットが隣接して入力され、入力データ
のビット長に応じて入力データの符号ビット又は入力デ
ータを選択し、入力データの符号ビットを含むブロック
よりも上位側のすべてのブロックの最上位ビットに入力
データの符号ビットを拡張する第１の符号拡張器と、最
下位のブロックを除くブロックの入力データが隣接して
入力され、入力データのビット長に応じてそれぞれのブ
ロックの最上位ビット又は入力データを選択し、前記第
１の符号拡張器によって入力データの符号ビットが拡張
されたそれぞれのブロックでは、入力データの符号ビッ
トを下位ビット側に拡張する第２の符号拡張器を有する
ことを特徴とする。
【００１１】請求項２記載の発明は、８，１６又，３２
は６４ビットの入力データの符号ビットとなる最上位ビ
ット（７ビット目，１５ビット目，３１又は６３ビット
目）を入力データの上位側に拡張した６４ビットの符号
付きデータ（０ビット〜６３ビット）を得る符号拡張回
路において、６４ビットの入力データを下位側から順に
８ビット毎の第１〜第８の８つのブロックに分割した際
にそれぞれのブロックの最上位ビット（８ｍ−１、ｍ＝
１，２，……，８）が隣接して入力され、入力データが
８ビット長の場合には第２〜第８のブロックの（８ｍ−
１、ｍ＝２，３，…，８）ビット目に入力データの７ビ
ット目を拡張し、入力データが１６ビット長の場合には
第３〜第８のブロックの（８ｍ−１、ｍ＝３，４，…，
８）ビット目に入力データの１５ビット目を拡張し、入
力データが３２ビット長の場合には第５〜第８のブロッ
クの（８ｍ−１、ｍ＝５，６，…，８）ビット目に入力
データの３１ビット目を拡張する第１の符号拡張器と、
第２〜第８のブロックの入力データが隣接して入力さ
れ、入力データが８ビット長の場合には第２〜第８のブ
ロックの（８ｍ−１、ｍ＝２，３，…，８）ビット目を
それぞれ対応する同一ブロックの（８ｎ＋６、ｎ＝１，
２，…，７）ビット目に拡張し、入力データが１６ビッ
ト長の場合には第３〜第８のブロックの（８ｍ−１、ｍ
＝３，４，…，８）ビット目をそれぞれ対応する同一ブ
ロックの（８ｎ＋６、ｎ＝２，３，…，７）ビット目に
拡張し、入力データが３２ビット長の場合には第５〜第
８のブロックの（８ｍ−１、ｍ＝５，６，…，８）ビッ
ト目をそれぞれ対応する同一ブロックの（８ｎ＋６、ｎ
＝４，５，…，７）ビット目に拡張する第２の符号拡張
器を有することを特徴とする。
は６４ビットの入力データの符号ビットとなる最上位ビ
ット（７ビット目，１５ビット目，３１又は６３ビット
目）を入力データの上位側に拡張した６４ビットの符号
付きデータ（０ビット〜６３ビット）を得る符号拡張回
路において、６４ビットの入力データを下位側から順に
８ビット毎の第１〜第８の８つのブロックに分割した際
にそれぞれのブロックの最上位ビット（８ｍ−１、ｍ＝
１，２，……，８）が隣接して入力され、入力データが
８ビット長の場合には第２〜第８のブロックの（８ｍ−
１、ｍ＝２，３，…，８）ビット目に入力データの７ビ
ット目を拡張し、入力データが１６ビット長の場合には
第３〜第８のブロックの（８ｍ−１、ｍ＝３，４，…，
８）ビット目に入力データの１５ビット目を拡張し、入
力データが３２ビット長の場合には第５〜第８のブロッ
クの（８ｍ−１、ｍ＝５，６，…，８）ビット目に入力
データの３１ビット目を拡張する第１の符号拡張器と、
第２〜第８のブロックの入力データが隣接して入力さ
れ、入力データが８ビット長の場合には第２〜第８のブ
ロックの（８ｍ−１、ｍ＝２，３，…，８）ビット目を
それぞれ対応する同一ブロックの（８ｎ＋６、ｎ＝１，
２，…，７）ビット目に拡張し、入力データが１６ビッ
ト長の場合には第３〜第８のブロックの（８ｍ−１、ｍ
＝３，４，…，８）ビット目をそれぞれ対応する同一ブ
ロックの（８ｎ＋６、ｎ＝２，３，…，７）ビット目に
拡張し、入力データが３２ビット長の場合には第５〜第
８のブロックの（８ｍ−１、ｍ＝５，６，…，８）ビッ
ト目をそれぞれ対応する同一ブロックの（８ｎ＋６、ｎ
＝４，５，…，７）ビット目に拡張する第２の符号拡張
器を有することを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１３】図１は請求項１又は２記載の発明の一実施
形態に係わる符号拡張回路の構成を示す図である。
形態に係わる符号拡張回路の構成を示す図である。
【００１４】図１において、符号拡張回路は、バイト
（８ビット）長、ハーフワード（１６ビット）長、ワー
ド（３２ビット）長又はダブルワード（６４ビット）長
の入力データを６４ビット長の符号付きデータに拡張す
る回路であり、６４ビットのデータを下位側から順にｎ
ビット、例えば８ビット毎のブロックに分割した際にそ
れぞれのブロックの最上位ビット間での符号拡張を行う
第１の符号拡張器１と、第１の符号拡張器により符号拡
張されたそれぞれのブロックの最上位ビットを基にそれ
ぞれのブロック内で符号拡張を行う７つの第２の符号拡
張器２を備えて構成される。
（８ビット）長、ハーフワード（１６ビット）長、ワー
ド（３２ビット）長又はダブルワード（６４ビット）長
の入力データを６４ビット長の符号付きデータに拡張す
る回路であり、６４ビットのデータを下位側から順にｎ
ビット、例えば８ビット毎のブロックに分割した際にそ
れぞれのブロックの最上位ビット間での符号拡張を行う
第１の符号拡張器１と、第１の符号拡張器により符号拡
張されたそれぞれのブロックの最上位ビットを基にそれ
ぞれのブロック内で符号拡張を行う７つの第２の符号拡
張器２を備えて構成される。
【００１５】第１の符号拡張器１は図２に示すように構
成されている。図２において、第１の符号拡張器１は、
６４ビットの入力データＩＮ０〜ＩＮ６３を８ビット毎
のブロックに分割した場合に、第１のブロック（０ビッ
ト目〜７ビット目）の最上位ビットとなる７ビット目の
入力データＩＮ７又は第２のブロック（８ビット目〜１
５ビット目）の最上位ビットとなる１５ビット目の入力
データＩＮ１５を選択して１５ビット目の出力データＯ
ＵＴ１５を得る選択器Ｍ１１と、入力データＩＮ７又は
入力データＩＮ１５あるいは第３のブロック（１６ビッ
ト目〜２３ビット目）の最上位ビットとなる２３ビット
目の入力データＩＮ２３を選択して２３ビット目の出力
データＯＵＴ２３を得る選択器Ｍ１２と、入力データＩ
Ｎ７又は入力データＩＮ１５あるいは第４のブロック
（２４ビット目〜３１ビット目）の最上位ビットとなる
３１ビット目の入力データＩＮ３１を選択して３１ビッ
ト目の出力データＯＵＴ３１を得る選択器Ｍ１３と、入
力データＩＮ７、入力データＩＮ１５、入力データＩＮ
３１又は第５のブロック（３２ビット目〜３９ビット
目）の最上位ビットとなる３９ビット目の入力データＩ
Ｎ３９のいずれか１つの入力データを選択して３９ビッ
ト目の出力データＯＵＴ３９を得る選択器Ｍ１４と、入
力データＩＮ７、入力データＩＮ１５、入力データＩＮ
３１又は第６のブロック（４０ビット目〜４７ビット
目）の最上位ビットとなる４０ビット目の入力データＩ
Ｎ４０のいずれか１つの入力データを選択して４７ビッ
ト目の出力データＯＵＴ４７を得る選択器Ｍ１５と、入
力データＩＮ７、入力データＩＮ１５、入力データＩＮ
３１又は第７のブロック（４８ビット目〜５５ビット
目）の最上位ビットとなる５５ビット目の入力データＩ
Ｎ５５のいずれか１つの入力データを選択して５５ビッ
ト目の出力データＯＵＴ５５を得る選択器Ｍ１６と、入
力データＩＮ７、入力データＩＮ１５、入力データＩＮ
３１又は第８のブロック（５６ビット目〜６３ビット
目）の最上位ビットとなる６３ビット目の入力データＩ
Ｎ６３のいずれか１つの入力データを選択して６３ビッ
ト目の出力データＯＵＴ６３を得る選択器Ｍ１７を有し
て構成される。
成されている。図２において、第１の符号拡張器１は、
６４ビットの入力データＩＮ０〜ＩＮ６３を８ビット毎
のブロックに分割した場合に、第１のブロック（０ビッ
ト目〜７ビット目）の最上位ビットとなる７ビット目の
入力データＩＮ７又は第２のブロック（８ビット目〜１
５ビット目）の最上位ビットとなる１５ビット目の入力
データＩＮ１５を選択して１５ビット目の出力データＯ
ＵＴ１５を得る選択器Ｍ１１と、入力データＩＮ７又は
入力データＩＮ１５あるいは第３のブロック（１６ビッ
ト目〜２３ビット目）の最上位ビットとなる２３ビット
目の入力データＩＮ２３を選択して２３ビット目の出力
データＯＵＴ２３を得る選択器Ｍ１２と、入力データＩ
Ｎ７又は入力データＩＮ１５あるいは第４のブロック
（２４ビット目〜３１ビット目）の最上位ビットとなる
３１ビット目の入力データＩＮ３１を選択して３１ビッ
ト目の出力データＯＵＴ３１を得る選択器Ｍ１３と、入
力データＩＮ７、入力データＩＮ１５、入力データＩＮ
３１又は第５のブロック（３２ビット目〜３９ビット
目）の最上位ビットとなる３９ビット目の入力データＩ
Ｎ３９のいずれか１つの入力データを選択して３９ビッ
ト目の出力データＯＵＴ３９を得る選択器Ｍ１４と、入
力データＩＮ７、入力データＩＮ１５、入力データＩＮ
３１又は第６のブロック（４０ビット目〜４７ビット
目）の最上位ビットとなる４０ビット目の入力データＩ
Ｎ４０のいずれか１つの入力データを選択して４７ビッ
ト目の出力データＯＵＴ４７を得る選択器Ｍ１５と、入
力データＩＮ７、入力データＩＮ１５、入力データＩＮ
３１又は第７のブロック（４８ビット目〜５５ビット
目）の最上位ビットとなる５５ビット目の入力データＩ
Ｎ５５のいずれか１つの入力データを選択して５５ビッ
ト目の出力データＯＵＴ５５を得る選択器Ｍ１６と、入
力データＩＮ７、入力データＩＮ１５、入力データＩＮ
３１又は第８のブロック（５６ビット目〜６３ビット
目）の最上位ビットとなる６３ビット目の入力データＩ
Ｎ６３のいずれか１つの入力データを選択して６３ビッ
ト目の出力データＯＵＴ６３を得る選択器Ｍ１７を有し
て構成される。
【００１６】このような選択器Ｍ１１〜Ｍ１７は、入力
データのビット長に応じて入力データを選択し、入力デ
ータがバイト長データである場合は、すべての選択器Ｍ
１１〜Ｍ１７は入力データＩＮ７を選択し、入力データ
がハーフワード長データである場合は、すべての選択器
Ｍ１１〜Ｍ１７は入力データＩＮ１５を選択し、入力デ
ータがワード長データである場合は、選択器Ｍ１１は入
力データＩＮ１５を選択し、選択器Ｍ１２は入力データ
ＩＮ２３を選択し、他の選択器Ｍ１３〜Ｍ１７は入力デ
ータＩＮ３１を選択し、入力データがダブルワード長デ
ータである場合は、選択器Ｍ１１は入力データＩＮ１５
を選択し、選択器Ｍ１２は入力データＩＮ２３を選択
し、選択器Ｍ１３は入力データＩＮ３１を選択し、選択
器Ｍ１４は入力データＩＮ３９を選択し、選択器Ｍ１５
は入力データＩＮ４７を選択し、選択器Ｍ１６は入力デ
ータＩＮ５５を選択し、選択器Ｍ１７は入力データＩＮ
６３を選択する。
データのビット長に応じて入力データを選択し、入力デ
ータがバイト長データである場合は、すべての選択器Ｍ
１１〜Ｍ１７は入力データＩＮ７を選択し、入力データ
がハーフワード長データである場合は、すべての選択器
Ｍ１１〜Ｍ１７は入力データＩＮ１５を選択し、入力デ
ータがワード長データである場合は、選択器Ｍ１１は入
力データＩＮ１５を選択し、選択器Ｍ１２は入力データ
ＩＮ２３を選択し、他の選択器Ｍ１３〜Ｍ１７は入力デ
ータＩＮ３１を選択し、入力データがダブルワード長デ
ータである場合は、選択器Ｍ１１は入力データＩＮ１５
を選択し、選択器Ｍ１２は入力データＩＮ２３を選択
し、選択器Ｍ１３は入力データＩＮ３１を選択し、選択
器Ｍ１４は入力データＩＮ３９を選択し、選択器Ｍ１５
は入力データＩＮ４７を選択し、選択器Ｍ１６は入力デ
ータＩＮ５５を選択し、選択器Ｍ１７は入力データＩＮ
６３を選択する。
【００１７】第１の符号拡張器１に隣接して入力される
データは、６４ビットのデータにおいて、８ビットおき
のデータ、すなわち７，１５，２３，３１，３９，４
７，５５，６３ビット目のデータとなるが、このような
組み合わせは、例えばプロセッサ内部で使用されるキャ
ッシュメモリの出力においてアライメントしやすいよう
に上記のような８ビットおきの信号が隣接して配置され
ているのを利用することができる。なお、６４ビットの
データにおける他のビットの８ビットおきの組み合わせ
もあり、図１では第１の符号拡張器１に入力される入力
データ以外の入力データも上記のように組み合わされて
いるが、これは上述したことを利用したものであり、第
１の符号拡張器１に入力される以外の入力データにあっ
ては必ずしもこのように組み合わせて配置する必要はな
い。
データは、６４ビットのデータにおいて、８ビットおき
のデータ、すなわち７，１５，２３，３１，３９，４
７，５５，６３ビット目のデータとなるが、このような
組み合わせは、例えばプロセッサ内部で使用されるキャ
ッシュメモリの出力においてアライメントしやすいよう
に上記のような８ビットおきの信号が隣接して配置され
ているのを利用することができる。なお、６４ビットの
データにおける他のビットの８ビットおきの組み合わせ
もあり、図１では第１の符号拡張器１に入力される入力
データ以外の入力データも上記のように組み合わされて
いるが、これは上述したことを利用したものであり、第
１の符号拡張器１に入力される以外の入力データにあっ
ては必ずしもこのように組み合わせて配置する必要はな
い。
【００１８】第２の符号拡張器２は、図３に示すように
構成されている。図３において、第２の符号拡張器２
は、入力データＩＮ（８ｍ）（ｍ＝１，２，…，７）又
は第１の符号拡張器１の出力データＯＵＴ（８ｍ＋７）
を選択して出力データＯＵＴ（８ｍ）を得る選択器Ｍ２
（８ｍ−７）と、入力データＩＮ（８ｍ＋１）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋１）を得る選択器Ｍ２
（８ｍ−６）と、入力データＩＮ（８ｍ＋２）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋２）を得る選択器Ｍ２
（８ｍ−５）と、入力データＩＮ（８ｍ＋３）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋３）を得る選択器Ｍ２
（８ｍ−４）と、入力データＩＮ（８ｍ＋４）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋４）を得る選択器Ｍ２
（８ｍ−３）と、入力データＩＮ（８ｍ＋５）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋５）を得る選択器Ｍ２
（８ｍ−２）と、入力データＩＮ（８ｍ＋６）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋６）を得る選択器Ｍ２
（８ｍ−１）を有して構成される。
構成されている。図３において、第２の符号拡張器２
は、入力データＩＮ（８ｍ）（ｍ＝１，２，…，７）又
は第１の符号拡張器１の出力データＯＵＴ（８ｍ＋７）
を選択して出力データＯＵＴ（８ｍ）を得る選択器Ｍ２
（８ｍ−７）と、入力データＩＮ（８ｍ＋１）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋１）を得る選択器Ｍ２
（８ｍ−６）と、入力データＩＮ（８ｍ＋２）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋２）を得る選択器Ｍ２
（８ｍ−５）と、入力データＩＮ（８ｍ＋３）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋３）を得る選択器Ｍ２
（８ｍ−４）と、入力データＩＮ（８ｍ＋４）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋４）を得る選択器Ｍ２
（８ｍ−３）と、入力データＩＮ（８ｍ＋５）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋５）を得る選択器Ｍ２
（８ｍ−２）と、入力データＩＮ（８ｍ＋６）又は第１
の符号拡張器１の出力データＯＵＴ（８ｍ＋７）を選択
して出力データＯＵＴ（８ｍ＋６）を得る選択器Ｍ２
（８ｍ−１）を有して構成される。
【００１９】このような選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）は、入力データのビット長に応じて入力デ
ータを選択し、入力データがバイト長データである場合
は、すべての選択器Ｍ２（８ｍ−７）〜Ｍ２（８ｍ−
１）は第１の符号拡張器１の出力データＯＵＴ（８ｍ＋
７）を選択し、入力データがハーフワード長データであ
る場合は、選択器Ｍ２１〜Ｍ２７は入力データ側を選択
し、選択器Ｍ２（８ｍ−７）〜Ｍ２（８ｍ−１）（ｍ＝
２，３，…，７）は第１の符号拡張器１の出力データＯ
ＵＴ（８ｍ＋７）（ｍ＝２，３，…，７）を選択し、入
力データがワード長データである場合は、選択器Ｍ２
（８ｍ−７）〜Ｍ２（８ｍ−１）（ｍ＝１，２，３）は
入力データ側を選択し、選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）（ｍ＝４，５，６，７）は第１の符号拡張
器１の出力データＯＵＴ（８ｍ＋７）（ｍ＝４，５，
６，７）を選択し、入力データがダブルワード長データ
である場合は、すべての選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）（ｍ＝１，２，…，７）は入力データを選
択する。
（８ｍ−１）は、入力データのビット長に応じて入力デ
ータを選択し、入力データがバイト長データである場合
は、すべての選択器Ｍ２（８ｍ−７）〜Ｍ２（８ｍ−
１）は第１の符号拡張器１の出力データＯＵＴ（８ｍ＋
７）を選択し、入力データがハーフワード長データであ
る場合は、選択器Ｍ２１〜Ｍ２７は入力データ側を選択
し、選択器Ｍ２（８ｍ−７）〜Ｍ２（８ｍ−１）（ｍ＝
２，３，…，７）は第１の符号拡張器１の出力データＯ
ＵＴ（８ｍ＋７）（ｍ＝２，３，…，７）を選択し、入
力データがワード長データである場合は、選択器Ｍ２
（８ｍ−７）〜Ｍ２（８ｍ−１）（ｍ＝１，２，３）は
入力データ側を選択し、選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）（ｍ＝４，５，６，７）は第１の符号拡張
器１の出力データＯＵＴ（８ｍ＋７）（ｍ＝４，５，
６，７）を選択し、入力データがダブルワード長データ
である場合は、すべての選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）（ｍ＝１，２，…，７）は入力データを選
択する。
【００２０】上記したそれぞれの選択器は、例えば論理
ゲート又は論理ゲートとトランスミッションゲートの組
み合わせあるいはクロックドインバータ等により構成で
き、それぞれの選択器に求められる機能に応じて様々に
構成することができる。
ゲート又は論理ゲートとトランスミッションゲートの組
み合わせあるいはクロックドインバータ等により構成で
き、それぞれの選択器に求められる機能に応じて様々に
構成することができる。
【００２１】このような構成において、バイト長の入力
データが与えられると、符号ビットとなる７ビット目の
入力データＩＮ７が第１の符号拡張回路１のすべての選
択器Ｍ１１〜Ｍ１７により選択されて出力データＯＵＴ
（８ｍ＋７）（ｍ＝１，２…，７）となり、第２の符号
拡張回路２のすべての選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）（ｍ＝１，２，…，７）により第１の符号
拡張器１の出力データ側が選択されて入力データの符号
ビットが出力データＯＵＴ８〜ＯＵＴ６３に符号拡張さ
れ、６４ビットの符号付きデータが得られる。
データが与えられると、符号ビットとなる７ビット目の
入力データＩＮ７が第１の符号拡張回路１のすべての選
択器Ｍ１１〜Ｍ１７により選択されて出力データＯＵＴ
（８ｍ＋７）（ｍ＝１，２…，７）となり、第２の符号
拡張回路２のすべての選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）（ｍ＝１，２，…，７）により第１の符号
拡張器１の出力データ側が選択されて入力データの符号
ビットが出力データＯＵＴ８〜ＯＵＴ６３に符号拡張さ
れ、６４ビットの符号付きデータが得られる。
【００２２】ハーフワード長の入力データが与えられる
と、符号ビットとなる１５ビット目の入力データＩＮ１
５が第１の符号拡張回路１のすべての選択器Ｍ１１〜Ｍ
１７により選択されて出力データＯＵＴ（８ｍ＋７）
（ｍ＝１，２，…，７）となり、第２の符号拡張回路２
の選択器Ｍ２１〜Ｍ２７により入力データＩＮ８〜ＩＮ
１４が選択されて出力データＯＵＴ８〜ＯＵＴ１４とな
り、第２の符号拡張回路２の選択器Ｍ２（８ｍ−７）〜
Ｍ２（８ｍ−１）（ｍ＝２，３，…，７）により第１の
符号拡張器１の出力データ側が選択されて出力データＯ
ＵＴ１６〜ＯＵＴ６３となり、入力データの符号ビット
が出力データＯＵＴ１６〜ＯＵＴ６３に符号拡張され、
６４ビットの符号付きデータが得られる。
と、符号ビットとなる１５ビット目の入力データＩＮ１
５が第１の符号拡張回路１のすべての選択器Ｍ１１〜Ｍ
１７により選択されて出力データＯＵＴ（８ｍ＋７）
（ｍ＝１，２，…，７）となり、第２の符号拡張回路２
の選択器Ｍ２１〜Ｍ２７により入力データＩＮ８〜ＩＮ
１４が選択されて出力データＯＵＴ８〜ＯＵＴ１４とな
り、第２の符号拡張回路２の選択器Ｍ２（８ｍ−７）〜
Ｍ２（８ｍ−１）（ｍ＝２，３，…，７）により第１の
符号拡張器１の出力データ側が選択されて出力データＯ
ＵＴ１６〜ＯＵＴ６３となり、入力データの符号ビット
が出力データＯＵＴ１６〜ＯＵＴ６３に符号拡張され、
６４ビットの符号付きデータが得られる。
【００２３】ワード長の入力データが与えられると、符
号ビットとなる３１ビット目の入力データＩＮ３１が第
１の符号拡張回路１の選択器Ｍ３１〜Ｍ１７により選択
されて出力データＯＵＴ（８ｍ＋７）（ｍ＝３，４，
…，７）となり、選択器Ｍ１１は入力データＩＮ１５を
選択し、選択器Ｍ１２は入力データＩＮ２３を選択し、
第２の符号拡張回路２の選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）（ｍ＝１，２，３）により入力データＩＮ
８〜ＩＮ３１が選択されて出力データＯＵＴ８〜ＯＵＴ
３１となり、第２の符号拡張回路２の選択器Ｍ２（８ｍ
−７）〜Ｍ２（８ｍ−１）（ｍ＝４，５，６，７）によ
り第１の符号拡張器１の出力データ側が選択されて出力
データＯＵＴ３２〜ＯＵＴ６３となり、入力データの符
号ビットが出力データＯＵＴ３２〜ＯＵＴ６３に符号拡
張され、６４ビットの符号付きデータが得られる。
号ビットとなる３１ビット目の入力データＩＮ３１が第
１の符号拡張回路１の選択器Ｍ３１〜Ｍ１７により選択
されて出力データＯＵＴ（８ｍ＋７）（ｍ＝３，４，
…，７）となり、選択器Ｍ１１は入力データＩＮ１５を
選択し、選択器Ｍ１２は入力データＩＮ２３を選択し、
第２の符号拡張回路２の選択器Ｍ２（８ｍ−７）〜Ｍ２
（８ｍ−１）（ｍ＝１，２，３）により入力データＩＮ
８〜ＩＮ３１が選択されて出力データＯＵＴ８〜ＯＵＴ
３１となり、第２の符号拡張回路２の選択器Ｍ２（８ｍ
−７）〜Ｍ２（８ｍ−１）（ｍ＝４，５，６，７）によ
り第１の符号拡張器１の出力データ側が選択されて出力
データＯＵＴ３２〜ＯＵＴ６３となり、入力データの符
号ビットが出力データＯＵＴ３２〜ＯＵＴ６３に符号拡
張され、６４ビットの符号付きデータが得られる。
【００２４】ダブルワード長の入力データが与えられる
と、第１の符号拡張器１ならびに第２の符号拡張器２の
すべての選択器により入力データ側が選択され、入力デ
ータＩＮ０〜ＩＮ６３はそのまま出力データＯＵＴ０〜
ＯＵＴ６３となる。
と、第１の符号拡張器１ならびに第２の符号拡張器２の
すべての選択器により入力データ側が選択され、入力デ
ータＩＮ０〜ＩＮ６３はそのまま出力データＯＵＴ０〜
ＯＵＴ６３となる。
【００２５】このような構成においては、１つの符号ビ
ットから符号拡張されるビットが（ｎ−１）ビットもし
くは｛（出力ビット長／ｎ）−１｝（符号拡張されたデ
ータをブロックに分割する際の１つのブロックのビット
数、上記実施形態ではｎ＝８）ビットに制限することが
可能となり、多ビット長データへの符号拡張を行う際の
障害となっていた負荷容量や配線容量を大幅に低減する
ことができる。したがって、上記実施形態においては、
第１の符号拡張器１ならびに第２の符号拡張器２で取り
扱う入出力データはいずれも隣接して配置されており、
どちらの符号拡張器内でも符号ビットの負荷は７つの選
択器のゲートと７ビットを跨ぐ配線だけとなり、符号ビ
ットが伝播される信号経路の負荷が従来に比べて大幅に
低減することができ、動作速度を向上させることが可能
となる。
ットから符号拡張されるビットが（ｎ−１）ビットもし
くは｛（出力ビット長／ｎ）−１｝（符号拡張されたデ
ータをブロックに分割する際の１つのブロックのビット
数、上記実施形態ではｎ＝８）ビットに制限することが
可能となり、多ビット長データへの符号拡張を行う際の
障害となっていた負荷容量や配線容量を大幅に低減する
ことができる。したがって、上記実施形態においては、
第１の符号拡張器１ならびに第２の符号拡張器２で取り
扱う入出力データはいずれも隣接して配置されており、
どちらの符号拡張器内でも符号ビットの負荷は７つの選
択器のゲートと７ビットを跨ぐ配線だけとなり、符号ビ
ットが伝播される信号経路の負荷が従来に比べて大幅に
低減することができ、動作速度を向上させることが可能
となる。
【００２６】なお、上記実施形態では、この発明の一実
施形態として入力データを８、１６、３２又は６４ビッ
ト、符号拡張データを６４ビットとし、６４ビットを８
ビット毎のブロックに分割した例を示したが、これらの
数値に限定されるものではなく、例えば２ｎビット等様
々な値で実施することが可能である。
施形態として入力データを８、１６、３２又は６４ビッ
ト、符号拡張データを６４ビットとし、６４ビットを８
ビット毎のブロックに分割した例を示したが、これらの
数値に限定されるものではなく、例えば２ｎビット等様
々な値で実施することが可能である。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、入力データをｎビット毎に分割したブロックの最上
位ビット間で符号拡張を行い、次にそれぞれのブロック
内で最上位ビットを基にして符号拡張を行うようにした
ので、符号ビットから符号拡張されるビットを（ｎ−
１）ビットもしくは｛（符号拡張データのビット長／
ｎ）−１｝ビットに制限することが可能となる。この結
果、符号ビットの伝播経路の負荷が低減され、動作速度
を向上させることができる。
ば、入力データをｎビット毎に分割したブロックの最上
位ビット間で符号拡張を行い、次にそれぞれのブロック
内で最上位ビットを基にして符号拡張を行うようにした
ので、符号ビットから符号拡張されるビットを（ｎ−
１）ビットもしくは｛（符号拡張データのビット長／
ｎ）−１｝ビットに制限することが可能となる。この結
果、符号ビットの伝播経路の負荷が低減され、動作速度
を向上させることができる。
【図１】請求項１記載の発明の一実施形態に係わる符号
拡張回路の構成を示す図である。
拡張回路の構成を示す図である。
【図２】第１の符号拡張器の構成を示す図である。
【図３】第２の符号拡張器の構成を示す図である。
【図４】従来の符号拡張回路の構成を示す図である。
１ 第１の符号拡張器
２ 第２の符号拡張器
Ｍ１１〜Ｍ１７，Ｍ２（８ｍ−７）〜Ｍ２（８ｍ−１）
（ｍ＝１，２，３，…， ７） 選択器
（ｍ＝１，２，３，…， ７） 選択器
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−54675（ＪＰ，Ａ)
特開 平６−290022（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
Claims (2)
- 【請求項１】 入力データの符号ビットとなる最上位ビ
ットを入力データの上位側に拡張した符号付きデータを
得る符号拡張回路において、 いずれか１つのブロックの最上位ビットが入力データの
符号ビットとなるように最多ビット数の入力データを下
位側から順に所定ビット毎のブロックに分割した際に、
それぞれのブロックの最上位ビットが隣接して入力さ
れ、入力データのビット長に応じて入力データの符号ビ
ット又は入力データを選択し、入力データの符号ビット
を含むブロックよりも上位側のすべてのブロックの最上
位ビットに入力データの符号ビットを拡張する第１の符
号拡張器と、 最下位のブロックを除くブロックの入力データが隣接し
て入力され、入力データのビット長に応じてそれぞれの
ブロックの最上位ビット又は入力データを選択し、前記
第１の符号拡張器によって入力データの符号ビットが拡
張されたそれぞれのブロックでは、入力データの符号ビ
ットを下位ビット側に拡張する第２の符号拡張器を有す
ることを特徴とする符号拡張回路。 - 【請求項２】 ８，１６又，３２は６４ビットの入力デ
ータの符号ビットとなる最上位ビット（７ビット目，１
５ビット目，３１又は６３ビット目）を入力データの上
位側に拡張した６４ビットの符号付きデータ（０ビット
〜６３ビット）を得る符号拡張回路において、 ６４ビットの入力データを下位側から順に８ビット毎の
第１〜第８の８つのブロックに分割した際にそれぞれの
ブロックの最上位ビット（８ｍ−１、ｍ＝１，２，…
…，８）が隣接して入力され、入力データが８ビット長
の場合には第２〜第８のブロックの（８ｍ−１、ｍ＝
２，３，…，８）ビット目に入力データの７ビット目を
拡張し、入力データが１６ビット長の場合には第３〜第
８のブロックの（８ｍ−１、ｍ＝３，４，…，８）ビッ
ト目に入力データの１５ビット目を拡張し、入力データ
が３２ビット長の場合には第５〜第８のブロックの（８
ｍ−１、ｍ＝５，６，…，８）ビット目に入力データの
３１ビット目を拡張する第１の符号拡張器と、 第２〜第８のブロックの入力データが隣接して入力さ
れ、入力データが８ビット長の場合には第２〜第８のブ
ロックの（８ｍ−１、ｍ＝２，３，…，８）ビット目を
それぞれ対応する同一ブロックの（８ｎ＋６、ｎ＝１，
２，…，７）ビット目に拡張し、入力データが１６ビッ
ト長の場合には第３〜第８のブロックの（８ｍ−１、ｍ
＝３，４，…，８）ビット目をそれぞれ対応する同一ブ
ロックの（８ｎ＋６、ｎ＝２，３，…，７）ビット目に
拡張し、入力データが３２ビット長の場合には第５〜第
８のブロックの（８ｍ−１、ｍ＝５，６，…，８）ビッ
ト目をそれぞれ対応する同一ブロックの（８ｎ＋６、ｎ
＝４，５，…，７）ビット目に拡張する第２の符号拡張
器を有することを特徴とする符号拡張回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32488497A JP3462060B2 (ja) | 1997-11-26 | 1997-11-26 | 符号拡張回路 |
| US09/199,281 US6311199B1 (en) | 1997-11-26 | 1998-11-25 | Sign extension unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32488497A JP3462060B2 (ja) | 1997-11-26 | 1997-11-26 | 符号拡張回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11161469A JPH11161469A (ja) | 1999-06-18 |
| JP3462060B2 true JP3462060B2 (ja) | 2003-11-05 |
Family
ID=18170708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32488497A Expired - Fee Related JP3462060B2 (ja) | 1997-11-26 | 1997-11-26 | 符号拡張回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6311199B1 (ja) |
| JP (1) | JP3462060B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1107105A1 (en) * | 1999-12-10 | 2001-06-13 | Lucent Technologies Inc. | Extending the data word length for data transmission and data processing |
| US7757066B2 (en) * | 2000-12-29 | 2010-07-13 | Stmicroelectronics, Inc. | System and method for executing variable latency load operations in a date processor |
| US6965985B2 (en) * | 2001-11-27 | 2005-11-15 | Sun Mirosystems, Inc. | Sign generation bypass path to aligner for reducing signed data load latency |
| US7320013B2 (en) * | 2002-12-12 | 2008-01-15 | Adaptec, Inc. | Method and apparatus for aligning operands for a processor |
| KR100487569B1 (ko) * | 2003-08-08 | 2005-05-03 | 삼성전자주식회사 | 복수의 버스를 구동하는 다중 버스 구동 장치 |
| US8227082B2 (en) * | 2007-09-26 | 2012-07-24 | Ut-Battelle, Llc | Faceted ceramic fibers, tapes or ribbons and epitaxial devices therefrom |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442577A (en) * | 1994-03-08 | 1995-08-15 | Exponential Technology, Inc. | Sign-extension of immediate constants in an alu |
| US5523961A (en) * | 1994-10-28 | 1996-06-04 | Cyrix Corporation | Converting biased exponents from single/double precision to extended precision without requiring an adder |
| US6065034A (en) * | 1998-04-08 | 2000-05-16 | Advanced Micro Devices, Inc. | Circuit and method employing an adder for sign extending operands |
-
1997
- 1997-11-26 JP JP32488497A patent/JP3462060B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-25 US US09/199,281 patent/US6311199B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11161469A (ja) | 1999-06-18 |
| US6311199B1 (en) | 2001-10-30 |
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| JPH0338612B2 (ja) |
Legal Events
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