JP3452745B2 - スイッチング電源 - Google Patents

スイッチング電源

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JP3452745B2
JP3452745B2 JP34748396A JP34748396A JP3452745B2 JP 3452745 B2 JP3452745 B2 JP 3452745B2 JP 34748396 A JP34748396 A JP 34748396A JP 34748396 A JP34748396 A JP 34748396A JP 3452745 B2 JP3452745 B2 JP 3452745B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、入力された直流電
力を負荷側へ断続して供給するスイッチング電源に関
し、特に、2次側回生による部分共振が可能なスイッチ
ング電源に関するものである。
【0002】
【従来の技術】近年、例えば、パソコンや映像機器ある
いは小型のOA( Office Automation)機器など、様々
な電子機器の小型化が進んでおり、これらの機器に搭載
される電源としては、小型化かつ高効率化が容易である
点から、スイッチング電源が広く使用されている。
【0003】図13に示すように、従来のスイッチング
電源101において、入力側電圧源102は、例えば、
AC電源を整流平滑するなどして、直流の入力電圧Vi
を生成し、互いに直列に接続されたトランス104の1
次側巻線104aおよび主スイッチング素子105に印
加する。上記主スイッチング素子105は、1次側制御
回路108の指示に応じて、高周波数でオン/オフされ
る。この高周波電圧は、2次側巻線104bへ伝えられ
た後、ダイオード106bおよび平滑コンデンサ107
によって平滑化され、直流の電圧VO として負荷103
へ出力される。
【0004】また、上記1次側制御回路108は、例え
ば、出力電圧VO の分圧電圧などに基づいて、周波数固
定のパルス幅制御(PWM)を行い、主スイッチング素
子105の導通期間と遮断期間との割合を調整する。こ
れにより、スイッチング電源101は、一定の直流電圧
O を安定して負荷103へ供給できる。以下では、後
述する2次側回生による部分共振回路方式と区別して、
この方式をPWM方式と称する。
【0005】ところで、スイッチング電源101では、
主スイッチング素子105のスイッチング周波数が高く
なる程、トランス104や平滑コンデンサ107を小型
化できる。したがって、スイッチング電源101を小型
化するために、スイッチング周波数のさらなる向上が要
求されている。ところが、主スイッチング素子105と
して通常使用されるMOS( Metal Oxide Semiconduct
or)型の電界効果トランジスタ(FET)の場合、実際
には、スイッチとして動作する理想的なFET105a
のソース−ドレイン間に、ダイオード105bおよび寄
生容量105cが寄生している。したがって、主スイッ
チング素子105がオフの場合、寄生容量105cに
は、入力電圧Vi とフライバック電圧との和の電圧が印
加され、電荷が蓄積される。なお、フライバック電圧
は、出力電圧VO と、トランス104のトランス巻数比
とによって決定される。この状態で主スイッチング素子
105がオンすると、寄生容量105cに溜まった電荷
が、FET105aで短絡される。この結果、主スイッ
チング素子105の熱損失とノイズの発生とを招来し、
温度上昇や効率低下の原因となる。スイッチング時の損
失は、スイッチング周波数に比例して増大するので、ス
イッチング周波数の向上が制限され、スイッチング電源
101の小型化を阻害する要因となっている。
【0006】そこで、従来から、トランス104の2次
側に回生スイッチング素子106を設け、主スイッチン
グ素子105と回生スイッチング素子106とを交互に
導通させる方式が行われている。これにより、主スイッ
チング素子105がオンする前に、寄生容量105cに
蓄えられた電荷を共振によって引き抜くことができる。
この結果、スイッチング周波数が高い場合でも、熱損失
やノイズの発生を防止できる。なお、以下では、この方
式を、2次側回生による部分共振回路方式と称する。ま
た、主スイッチング素子105のFET105aと回生
スイッチング素子106のFET106aとを区別する
ために、それぞれを、主FET105aあるいは回生F
ET106aと称する。
【0007】ここで、2次側回生による部分共振回路方
式のスイッチング電源101の動作について簡単に説明
する。図14に示すように、主スイッチング素子105
がオン、回生スイッチング素子106がオフの期間(t
aからtbまでの期間)において、トランス104の1
次側巻線104aに流れる1次側電流I1 は、入力電圧
i によって直線的に増加して、トランス104に励磁
エネルギを蓄える。
【0008】tbの時点になると、主スイッチング素子
105がターンオフする。これにより、主FET105
aのドレイン−ソース間電圧、すなわち、スイッチング
電圧V1 が立ち上がる(tbからtcまでの期間)。こ
の結果、2次側のダイオード106bが導通して、トラ
ンス104の励磁エネルギは、出力端子OUTへ流れる
2次側電流I2 として放出される(tcからtdまでの
期間)。回生スイッチング素子106は、励磁エネルギ
が放出されるまでの期間、すなわち、2次側電流I2
0になるまでの期間にオンする。
【0009】トランス104の励磁エネルギの放出は、
tdの時点で終わる。ところが、回生スイッチング素子
106がオンしているので、2次側巻線104bには、
出力電圧VO が強制的に印加される。この結果、2次側
電流I2 は、逆方向に流れ、トランス104を逆励磁す
る(tdからteまでの期間)。
【0010】teの時点になって回生スイッチング素子
106がターンオフすると、1次側において、1次側巻
線104aと寄生容量105cとの間に、フライバック
電圧と逆励磁電流とで決まる振幅の共振現象が起こり、
スイッチング電圧V1 を低下させる。さらに、スイッチ
ング電圧V1 が0になると、ダイオード105bが導通
し、逆励磁エネルギを入力側電圧源102へ回生する
(tfからtgまでの期間)。この期間中は、寄生容量
105cの電荷が上記共振現象によって引き抜かれてい
るので、主FET105aのソース−ドレイン間電圧が
0Vになっている。したがって、当該期間中に、主スイ
ッチング素子105をターンオンすれば、熱損失やノイ
ズが発生しない。tgの時点になると、逆励磁電流の回
生が終わり、taの時点と同様に、トランス104の励
磁が開始される。
【0011】従来のスイッチング電源101は、主スイ
ッチング素子105および回生スイッチング素子106
を所望のタイミングで駆動するために、1次側および2
次側駆動回路108・109を、図15に示す回路で実
現している。すなわち、電圧検出回路111は、出力電
圧VO を分圧して電圧制御信号を出力する。当該電圧制
御信号は、フォトカプラなどからなる制御信号伝達部1
12によって、電気的に絶縁されて、制御用IC113
のフィードバック端子FBに伝えられる。
【0012】制御用IC113は、両スイッチング素子
105・106のオン/オフを制御する際に基準となる
駆動信号ICOUT を出力する。駆動信号ICOUT は、フ
ィードバック端子電圧VFBに応じて、周波数固定でパル
ス幅制御されており、フィードバック端子電圧VFBが低
い程、ハイレベルの期間が長く設定される。さらに、遅
延回路114は、当該駆動信号ICOUT の立ち上がりを
所定の時間だけ遅延させて、主FET105aのゲート
へ印加する。一方、駆動信号ICOUT は、フォトカプラ
などからなる駆動信号伝達部115を介して、2次側駆
動回路116へ伝達される。2次側駆動回路116は、
当該駆動信号ICOUT を反転して、回生FET106a
のゲートへ印加する。なお、遅延回路114の遅延時間
は、逆励磁エネルギが入力へ回生される時間(図14に
示すtdからteまでの時間)に応じて、予め設定され
ている。これにより、両スイッチング素子105・10
6は、図14に示すタイミングで交互に導通できる。こ
の結果、主スイッチング素子105は、ゼロクロス・タ
ーンオンが可能となり、スイッチング電源101は、ス
イッチング周波数を上昇した場合であっても、熱損失や
ノイズの発生を抑制できる。
【0013】
【発明が解決しようとする課題】しかしながら、上記構
成のスイッチング電源は、軽負荷時において回生電流が
増大するため、従来のPWM方式のスイッチング電源と
比較して、軽負荷時の効率が著しく悪化するという問題
を有している。
【0014】一般に、例えば、パソコンや、小型のOA
機器、あるいは、映像機器などの電子機器は、動作中の
消費電力と待機中の消費電力との差が大きい。また、こ
れらの電子機器では、それまでの状態や各種の設定値を
記憶しているため、スイッチング電源は、待機中も電力
を供給しなければならない。したがって、これらの電子
機器に、2次側回生による部分共振回路方式のスイッチ
ング電源を採用した場合、待機中など、軽負荷時におい
て、スイッチング電源の効率が悪化する虞れがある。特
に、電子機器の中でも、ノートパソコンなど携帯型の電
子機器は、バッテリで駆動するため、効率の低下は、電
子機器の稼働時間短縮に直結する。したがって、これら
の用途に使用する場合、軽負荷時における効率の低下
は、極めて大きな問題となる。
【0015】加えて、携帯型の電子機器に内蔵する場合
やACアダプタに使用する場合、スイッチング電源の収
納スペースが極めて限定される。また、効率が悪化し
て、スイッチング電源が発熱すると、スイッチング電源
自体や周囲の機器を損傷する虞れがあるので、放熱板な
どの放熱部材を設ける必要がある。この結果、スイッチ
ング電源は、さらに大型になってしまう。
【0016】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、小型、薄型でありながら、軽
負荷時も高効率なスイッチング電源を提供することにあ
る。
【0017】
【課題を解決するための手段】請求項1の発明に係るス
イッチング電源は、上記課題を解決するために、負荷が
2次側へ接続されるトランスと、当該トランスの1次側
へ供給する電力を断続する主スイッチング素子と、上記
電力によって蓄積された励磁エネルギが放出された後
に、上記トランスの2次側への逆励磁電流を通過させる
回生スイッチング素子とを有するスイッチング電源にお
いて、以下の手段を講じたことを特徴としている。
【0018】すなわち、負荷が所定のレベルよりも軽負
荷であるか否かを判定する動作モード切り換え手段を備
え、負荷が所定のレベルよりも軽負荷である軽負荷モー
ドの間は、上記主スイッチング素子をスイッチングさせ
ると共に、上記回生スイッチング素子を常に遮断し、
余の定格負荷モードの間は、上記主スイッチング素子と
回生スイッチング素子とを交互に導通させる
【0019】上記構成において、動作モード切り換え手
段は、例えば、負荷電流を検出するなどして、負荷が所
定のレベルを越えているか否かを検出している。負荷が
所定のレベルを越えている定格負荷モードの場合、上記
主スイッチング素子と回生スイッチング素子とを交互に
導通させる。したがって、回生スイッチング素子は、ト
ランスの励磁エネルギが放出された後に、例えば、上記
負荷側に設けられた平滑コンデンサなどから、トランス
の2次側への逆励磁電流を通過させ、トランスを逆励磁
する。この状態で、回生スイッチング素子が遮断される
と、トランスの1次側巻線と、上記主スイッチング素子
の寄生容量とが共振する。この結果、主スイッチング素
子は、例えば、電流や電圧が0の時点でターンオンでき
る。
【0020】主スイッチング素子がゼロクロス・ターン
オンすると、ターンオン時の損失が発生しないので、従
来の回生スイッチング素子を設ける前のスイッチング電
源、すなわち、PWM方式のスイッチング電源と比較し
て、スイッチング時の損失やノイズを大幅に低減でき
る。この結果、効率を低下させることなく、主スイッチ
ング素子のスイッチング周波数を向上でき、小型、薄
型、かつ高効率のスイッチング電源を実現できる。
【0021】一方、負荷が所定のレベルに満たない軽負
荷モードの場合、例えば、ローレベルの動作モード信号
を回生スイッチング素子へ印加したり、回生スイッチン
グ素子と駆動回路との間を遮断したりして、回生スイッ
チング素子の導通定格モード時に比べて制限され、上
記回生スイッチング素子が常に遮断される。この結果、
逆励磁電流が流れないので、逆励磁電流に起因する損失
を抑えることができる。この結果、従来の2次側回生に
よる部分共振回路方式のスイッチング電源に比べて、軽
負荷時の効率を大幅に向上できる。なお、軽負荷時に
は、主スイッチング素子の導通期間が短いため、スイッ
チング時の損失は、比較的低く抑えられている。それゆ
え、小型、薄型でありながら、軽負荷時にも高効率なス
イッチング電源を実現できる。
【0022】また、請求項2の発明に係るスイッチング
電源は、請求項1記載の発明の構成において、上記動作
モード切り換え手段は、負荷へ供給する負荷電流が所定
の値を越えているか否かを判定する判定部を備えている
ことを特徴としている。
【0023】当該構成では、判定部は、負荷電流が所定
の値を越えていない場合、負荷が軽負荷であると判定す
る。また、上記判定部は、例えば、負荷に直列に接続し
た抵抗の両端電圧と、所定の基準電圧とを比較するコン
パレータなどによって、簡単に実現できる。したがっ
て、動作モード切り換え手段は、負荷が軽負荷であるか
否かを的確に判定できる。
【0024】一方、請求項3の発明に係るスイッチング
電源は、請求項1記載の発明の構成において、上記動作
モード切り換え手段は、上記トランスの2次側電流のピ
ーク値が所定の値を越えているか否かを判定する判定部
を備えていることを特徴としている。
【0025】当該構成では、判定部は、トランスの2次
側電流のピーク値が所定の値を越えているか否かを判定
する。また、当該判定部は、例えば、2次側電流の流路
に設けられた抵抗の両端電圧と、所定の基準電圧とを比
較するコンパレータなどによって、簡単に実現できる。
これにより、動作モード切り換え手段は、簡単な構成で
ありながら、負荷が軽負荷であるか否かを的確に判定
きる。
【0026】また、請求項4の発明に係るスイッチング
電源は、請求項1記載の発明の構成において、上記動作
モード切り換え手段は、上記トランスの励磁エネルギが
放出されるまでの時間が、所定の値を越えているか否か
を判定する判定部を備えていることを特徴としている。
【0027】当該構成では、判定部は、トランスの励磁
エネルギが放出されるまでの期間が、所定の値を越えて
いるか否かを判定する。負荷が小さい程、主スイッチン
グ素子の導通期間と遮断期間との割合は、より少ない励
磁エネルギがトランスへ蓄積されるように調整される。
この結果、励磁エネルギを放出するのに要する期間は短
くなる。したがって、判定部は、当該期間が所定の値を
越えているか否かによって、負荷が所定のレベルよりも
小さいか否かを的確に判定できる。トランスの励磁エネ
ルギが放出されたか否かは、トランスの2次側巻線に流
れる電流の方向などによって識別できる。また、所定の
時間が経過しているか否かは、例えば、所定の時定数の
RC回路などによって、比較的簡単に判定できる。この
結果、動作モード切り換え手段は、簡単な構成でありな
がら、負荷が軽負荷であるか否かを的確に判定できる。
【0028】
【発明の実施の形態】本発明の一実施形態について図1
ないし図12に基づいて説明すると以下の通りである。
すなわち、本実施形態に係るスイッチング電源は、例え
ば、ノートパソコンなどのパソコンや小型のOA( Offi
ce Automation )機器、または映像機器など、様々な携
帯型電子機器に内蔵する場合、あるいは、AC電源とし
て使用する場合など、小型、薄型で、かつ、高効率な電
源が要求される場合に、特に好適に用いられる電源であ
る。
【0029】図1に示すように、上記スイッチング電源
1は、入力側電圧源2と、負荷3とを電気的に絶縁する
トランス4を備えている。トランス4の1次側に設けら
れている入力側電圧源2は、例えば、AC電源を整流平
滑して得られる直流電源、あるいは、バッテリそのもの
であり、上記トランス4の1次側巻線4aへ入力電圧V
i を印加できる。また、1次側巻線4aには、主スイッ
チング素子5が直列に接続されている。当該主スイッチ
ング素子5は、電界効果トランジスタ(FET)によっ
て実現されており、理想的なFET5aと、FET5a
のソース−ドレイン間に寄生するダイオード5bおよび
寄生容量5cとで表現される。
【0030】一方、トランス4の2次側では、2次側巻
線4bの一端が出力端子OUTに接続されており、他端
は、FET6aを有する回生スイッチング素子6を介し
て、接地端子GNDに接続されている。また、両端子O
UT・GND間には、電解コンデンサなどの平滑コンデ
ンサ7が設けられている。さらに、当該両端子OUT・
GNDは、スイッチング電源1の負荷3に接続される。
【0031】加えて、スイッチング電源1には、上記両
スイッチング素子5・6の導通/遮断を制御する制御部
8が設けられている。具体的には、制御部8は、例え
ば、出力電圧VO を分圧するなどして、電圧制御信号を
生成する電圧検出回路11と、例えば、フォトカプラな
どからなり、電気的に絶縁しながら、当該電圧制御信号
を1次側へ伝達する制御信号伝達部12と、制御信号伝
達部12から受け取った電圧制御信号に基づいて、パル
ス幅制御(PWM)を行い、両スイッチング素子5・6
を駆動する際の基準となる駆動信号ICOUT を生成する
制御用IC13とを備えている。また、駆動信号IC
OUT の立ち上がりを所定の遅延時間td1だけ遅延させ
て、主スイッチング素子5に設けられたFET(以下で
は主FETと称する)5aのゲートへ印加する遅延回路
14と、上記駆動信号ICOUT を2次側へ伝える駆動信
号伝達部15と、受け取った駆動信号ICOUT を反転し
て、回生スイッチング素子6に設けられたFET(以下
では、回生FETと称する)6aを駆動する2次側駆動
回路16とが設けられている。なお、上記駆動信号伝達
部15もフォトカプラなどから構成されており、1次側
と2次側とを電気的に絶縁している。
【0032】さらに、本実施形態に係るスイッチング電
源1は、負荷3に基づいて、動作モード信号VM を出力
するなどして、軽負荷時における回生スイッチング素子
6の導通を制限する動作モード信号出力回路(動作モー
ド切り換え手段)17を備えている。動作モード信号出
力回路17が負荷3を軽負荷と判定しない場合(以下で
は、定格負荷モード時と称する)、スイッチング電源1
は、従来と同様に、2次側回生による部分共振動作を行
う。一方、軽負荷と判定した場合(以下では、軽負荷モ
ード時と称する)、動作モード信号出力回路17は、例
えば、回生FET6aのゲート電圧VGS2 を低下させた
り、2次側駆動回路16と回生FET6aとの間を遮断
したりして、定格負荷モード時に比べ、回生スイッチン
グ素子6の導通を制限する。これにより、逆励磁電流が
遮断され、スイッチング電源1は、トランス4を逆励磁
しない動作へと切り替えられる。なお、以降では、上記
2次側回生による部分共振動作と区別するために、軽負
荷モード時の動作をPWM動作と称する。
【0033】上記動作モード信号出力回路17は、定格
負荷モード時には、回生スイッチング素子6の導通を制
限せず、回生スイッチング素子6は、2次側駆動回路1
6によって制御されている。したがって、ここでは、動
作モード信号出力回路17の構成と、スイッチング電源
1の軽負荷モード時における動作とについて説明する前
に、他の部分の構成と定格負荷モード時における動作と
を説明する。
【0034】すなわち、例えば、図2に示すように、電
圧検出回路11は、出力端子OUTおよび接地端子GN
Dとの間に設けられた直列の抵抗11a・11bと、両
抵抗11a・11bの接続点にリファレンス端子Rが接
続されたシャントレギュレータ11cとを備えている。
当該シャントレギュレータ11cのカソード端子Kは、
制御信号伝達部12に設けられたフォトカプラ12aの
発光ダイオード部12bと抵抗11dとを介して、出力
端子OUTに接続されている。なお、シャントレギュレ
ータ11cのアノード端子Aは、接地されている。
【0035】例えば、入力電圧Vi や負荷3の変動など
によって、出力電圧VO が大きくなると、シャントレギ
ュレータ11cのリファレンス端子Rの電位が高くなる
ので、シャントレギュレータ11cのインピーダンスが
低下する。したがって、発光ダイオード部12bを流れ
る電流が多くなり、発光ダイオード部12bの光量は増
加する。この結果、フォトカプラ12aのフォトトラン
ジスタ部12cのインピーダンスが低下して、制御用I
C13のフィードバック端子FBの電圧VFBを低下させ
る。また、出力電圧VO が低下すると、シャントレギュ
レータ11cのインピーダンスが増加して、制御用IC
13のフィードバック端子電圧VFBを増加させる。
【0036】一方、制御用IC13のフィードバック端
子FBは、フォトカプラ12aのフォトトランジスタ部
12cを介して接地されている。当該制御用IC13
は、所定の周波数およびレベルを有する三角波VOSC
発生する発振器13aと、フィードバック端子電圧VFB
と三角波VOSC とを比較するコンパレータ13bと、プ
ッシュプル動作によって、コンパレータ13bの出力を
電力増幅するnpn型のトランジスタ13cおよびpn
p型のトランジスタ13dとを備えている。図3に示す
ように、三角波VOSC の周期Tおよびレベルは一定であ
り、コンパレータ13bは、フィードバック端子電圧V
FBが三角波VOSC よりも小さい期間、トランジスタ13
c・13dを介して、ハイレベルの駆動信号ICOUT
出力する。この結果、制御用IC13は、フィードバッ
ク端子電圧VFBに応じて、駆動信号ICOUT がハイレベ
ルの期間tonを調整できる。
【0037】また、遅延回路14は、例えば、入出力間
に並列に設けられたダイオードと抵抗となどによって構
成されている(いずれも図示せず)。駆動信号ICOUT
が立ち上がる場合、主FET5aのゲートには、上記抵
抗を介して電流が流れる。したがって、主FET5aの
ゲート電圧VGS1 は、主FET5aのゲート−ソース間
容量と上記抵抗との時定数によって緩やかに上昇し、ス
レッショルド電圧に到達すると、主FET5aが導通す
る。この結果、主スイッチング素子5は、駆動信号IC
OUT の立ち上がりから、上記時定数によって決まる所定
の遅延時間td1だけ遅延して導通する。一方、駆動信
号ICOUT が立ち下がる場合、遅延回路14のダイオー
ドが導通して、主FET5aのゲート−ソース間容量を
急速に引き抜く。この結果、主スイッチング素子5は、
駆動信号ICOUT の立ち下がりと同時に遮断される。こ
れにより、遅延回路14は、駆動信号ICOUT の立ち上
がりを所定の時間td1だけ遅延させて、主スイッチン
グ素子5へ伝えることができる。
【0038】一方、2次側駆動回路16は、例えば、イ
ンバータ回路などであり、駆動信号伝達部15を介し
て、上記駆動信号ICOUT を電気絶縁的に受け取った
後、当該駆動信号ICOUT を反転して回生FET6aの
ゲートへ印加できる。
【0039】続いて、定格負荷モード時におけるスイッ
チング電源1の動作について説明する。なお、後述する
ように、定格負荷モード時には、回生スイッチング素子
6は、動作モード信号出力回路17の影響を受けず、2
次側駆動回路16の指示のみに応じて導通/遮断してい
る。
【0040】図4に示すように、駆動信号ICOUT が立
ち上がったt1の時点から、遅延時間td1だけ経過し
て、t2の時点になると、主FET5aのゲート電圧V
GS1は、ハイレベルになり、主FET5aが導通する。
この状態では、駆動信号ICOUT がハイレベルなので、
2次側駆動回路16は、回生FET6aのゲートへロー
レベルのゲート電圧VGS2 を印加して、回生FET6a
を遮断している。これにより、トランス4の1次側巻線
4aの1次側電流ID1は、入力側電圧源2が印加する入
力電圧Vi によって、直線的に増加し、トランス4に励
磁エネルギを蓄える(t2からt3までの期間)。
【0041】上記t1の時点から、tonだけ経過する
と、制御用IC13は、駆動信号ICOUT を立ち下げる
(t3の時点)。この時点では、遅延回路14のダイオ
ードが導通して、主FET5aのゲート電圧VGS1 を即
座に低下させる。これにより、主FET5aは、駆動信
号ICOUT の立ち下がりと同時に遮断され、トランス4
の1次側巻線4aに、主FET5aのドレイン−ソース
間電圧、すなわち、スイッチング電圧V1 が立ち上が
る。また、駆動信号ICOUT がローレベルになると、2
次側駆動回路16は、回生FET6aを導通させる。こ
れにより、トランス4に蓄えられた励磁エネルギは、2
次側電流ID2として、出力端子OUTへ放出される(t
3からt4までの期間)。
【0042】t4の時点になると、励磁エネルギの放出
は終了し、2次側電流ID2は0となる。ところが、この
状態では、回生FET6aが導通しているので、出力電
圧VO が、2次側巻線4bへ強制的に印加されている。
したがって、2次側電流ID2は、逆方向に流れ、トラン
ス4を逆励磁する(t4からt5までの期間)。
【0043】さらに、上記t1の時点からスイッチング
周期Tだけ経過すると、制御用IC13は、駆動信号I
OUT を再び立ち上げる(t5の時点)。これにより、
回生FET6aのゲート電圧VGS2 が低下して、回生ス
イッチング素子6は遮断される。一方、この時点では、
主FET5aのゲート電圧VGS1 は、遅延回路14によ
り、ローレベルに保たれており、主スイッチング素子5
は遮断されている。この状態では、上記t4からt5ま
での期間に、トランス4に蓄積された逆励磁エネルギ
は、1次側電流ID1となり、トランス4の1次側巻線4
aから、入力側電圧源2の+側へと回生しようとする。
これにより、1次側巻線4aと主FET5aの寄生容量
5cとは、フライバック電圧と逆励磁電流とによって決
まる振幅で共振して、寄生容量5cに溜まっていた電荷
が引き抜かれる(t5からt6までの期間)。
【0044】電荷が引き抜かれた後は、回生電流となる
1次側電流ID1は、主FET5aに寄生するダイオード
5bを介して入力側電圧源2へ回生される(t6からt
8までの期間)。この期間中は、1次側電流ID1は、入
力側電圧源2へと流れているので、寄生容量5cに電荷
が蓄積されない。したがって、主FET5aのドレイン
−ソース間電圧VDS1 は、略0Vに保たれている。
【0045】上記t5の時点から、遅延時間td1が経
過すると、主FET5aのゲート電圧VGS1 は、ハイレ
ベルとなり、主スイッチング素子5が導通する(t7の
時点)。遅延回路14の遅延時間td1は、上記t6か
らt8までの時間内に納まるように設定されている。こ
の結果、主スイッチング素子5は、ゼロクロス・ターン
オンが可能となり、ターンオン時の熱損失やノイズの発
生を防止できる。
【0046】主スイッチング素子5が導通すると、1次
側電流ID1は、直線的に増加し、逆励磁電流の回生を終
えた後、トランス4の励磁が再び開始される。この後、
スイッチング電源1は、上記t2以降の動作を繰り返
す。これにより、入力側電圧源2から供給された電力
は、主スイッチング素子5の導通/遮断によって断続さ
れて、トランス4の2次側へ伝えられる。トランス4の
2次側では、断続された電力が平滑コンデンサ7によっ
て平滑化される。この結果、スイッチング電源1は、出
力端子OUTを介して、直流の電圧VO を負荷3へ印加
できる。
【0047】さらに、出力端子OUTに接続された電圧
検出回路11は、上記出力電圧VOに基づいて、電圧制
御信号を生成し、制御信号伝達部12を介して、制御用
IC13のフィードバック端子FBに印加する。これに
より、出力電圧VO が上昇する程、フィードバック端子
電圧VFBは、上昇する。さらに、制御用IC13は、図
3に示すように、フィードバック端子電圧VFBが三角波
OSC よりも小さい期間、ハイレベルの駆動信号IC
OUT を出力する。三角波VOSC のレベルおよび周波数は
一定なので、フィードバック端子電圧VFBが高い程、駆
動信号ICOUT がハイレベルの期間tonは減少する。こ
の結果、主スイッチング素子5のオン期間は、出力電圧
O に応じて調整され、スイッチング電源1は、入力電
圧Vi や負荷3の変動に係わらず、所定の値の出力電圧
O を出力できる。
【0048】当該定格負荷モード時には、主スイッチン
グ素子5が導通する前に、回生スイッチング素子6が導
通して、トランス4を逆励磁する。これにより、主スイ
ッチング素子5は、ゼロクロス・ターンオンが可能とな
る。この結果、回生スイッチング素子6を設けない場
合、すなわち、従来のPWM方式のスイッチング電源の
場合と比較して、スイッチング時の熱損失やノイズの発
生を大幅に削減できる。
【0049】一方、負荷3が軽負荷であると、動作モー
ド信号出力回路17が判定した場合は、回生スイッチン
グ素子6の導通は制限される。この結果、スイッチング
電源1は、回生スイッチング素子6を設けない場合と同
様にPWM動作を行う。この状態では、回生スイッチン
グ素子6の導通制限によって、逆励磁電流が削減され
る。したがって、逆励磁電流に起因する損失を防止で
き、軽負荷時の効率を従来のPWM方式のスイッチング
電源と略同様に保つことができる。この結果、従来の2
次側回生による部分共振回路方式のスイッチング電源に
比べて、軽負荷時の効率を大幅に向上できる。
【0050】上記動作モード信号出力回路17が負荷3
の状態を検出する方法、および、主FET5aの導通を
制限する方法は、種々の方法が挙げられる。以下では、
動作モード信号出力回路17の各構成例と、軽負荷モー
ド時におけるスイッチング電源1の動作とについて詳細
に説明する。
【0051】例えば、上記動作モード信号出力回路17
の第1の構成例として、負荷電流を検知する回路が挙げ
られる。具体的には、図5に示すように、動作モード信
号出力回路17aには、図1に示す平滑コンデンサ7よ
りも負荷3側、かつ、出力端子OUTと接地端子GND
との間に、互いに直列に接続された抵抗21・22を備
えている。また、出力端子OUT側の抵抗21と、接地
端子GND側の抵抗22との接続点は、コンパレータ
(判定部)23の反転入力端子へ接続されている。一
方、上記平滑コンデンサ7と、上記抵抗22との間に
は、抵抗24が設けられており、コンパレータ23の非
反転入力端子は、両抵抗22・24の接続点に接続され
ている。各抵抗21・22・24の抵抗値R21・R22
24は、軽負荷モードに切り替える際の負荷電流ILIM1
に応じて設定される。
【0052】上記構成では、負荷電流IO が負荷3へ流
れている間、コンパレータ23の非反転入力端子には、
O ・R24の電圧が印加される。一方、反転入力端子に
は、抵抗21・22による分圧電圧VO ・R22/(R21
+R22)が印加される。したがって、電圧IO ・R24
りも、電圧VO ・R22/(R21+R22)の方が大きい場
合、すなわち、負荷電流IO がILIM1=R22・VO
{(R21+R22)・R24}以下の場合、コンパレータ2
3は、軽負荷モードを示すローレベルの動作モード信号
M を出力する。これにより、図1に示す回生スイッチ
ング素子6は、2次側駆動回路16の出力に関わらず、
常に遮断される。
【0053】一方、負荷電流IO がILIM1を越えると、
動作モード信号出力回路17aは、定格負荷モードを示
すハイレベルの動作モード信号VM を出力する。この結
果、上記回生スイッチング素子6は、2次側駆動回路1
6出力によって、導通/遮断が制御される。
【0054】例えば、図6に示すt11までの期間のよ
うに、負荷電流IO がILIM1を越えている場合、動作モ
ード信号出力回路17aは、定格負荷モードを示すハイ
レベルの動作モード信号VM を出力している。この状態
では、スイッチング電源1は、定格負荷モードで動作し
ており、図4と同様に、主スイッチング素子5と回生ス
イッチング素子6とは、交互に導通している。この結
果、主スイッチング素子5は、ゼロクロス・ターンオン
でき、ターンオン時のスイッチングロスやスイッチング
ノイズは低く抑えられている。また、上記軽負荷モード
時に比べて、負荷が重いため、制御用IC13は、駆動
信号ICOUT のパルス幅tonをより長く設定している。
したがって、回生スイッチング素子6が導通している期
間は、比較的短く、導通期間における逆励磁電流は、余
り大きな値とならない。この結果、当該逆励磁電流に起
因する発熱は、抑制されている。
【0055】一方、t11以降の期間のように、負荷電
流IO が上記所定のレベルを下回ると、動作モード信号
出力回路17aは、軽負荷モードを示すローレベルの動
作モード信号VM を出力する。この状態では、回生FE
T6aのゲート電圧VGS2 は、2次側駆動回路16の出
力電圧に関わらず、常にローレベルに保たれる。この結
果、主スイッチング素子5が遮断されている間、逆励磁
電流が発生せず、スイッチング電源1は、PWM動作を
行う。
【0056】この状態では、上記定格負荷モードに比べ
て負荷が軽いため、制御用IC13は、駆動信号IC
OUT のパルス幅tonを、より短く設定している。したが
って、仮に、定格負荷モード時と同様に、主スイッチン
グ素子5が遮断されている期間中に、回生スイッチング
素子6が導通したとすると、多くの逆励磁電流が流れ、
スイッチング電源1の発熱量が大きくなりがちである。
【0057】ところが、本実施形態に係るスイッチング
電源1は、軽負荷モード時において、回生スイッチング
素子6を常に遮断しているので、逆励磁電流による発熱
が発生しない。この結果、軽負荷時におけるスイッチン
グ電源1の発熱量を、従来に比べて大幅に削減できる。
なお、軽負荷モード時では、負荷3が軽いので、負荷電
流IO が少ない。したがって、主スイッチング素子5の
スイッチングに起因する損失およびノイズは、極めて低
い値に保たれている。
【0058】また、動作モード信号出力回路17の第2
の構成例として、2次側巻線4bを流れる2次側電流、
すなわち、回生スイッチング素子6のドレイン電流ID2
のピーク値によって、負荷3の状態を検出する回路が挙
げられる。
【0059】具体的には、図7に示すように、動作モー
ド信号出力回路17bは、図1に示す平滑コンデンサ7
よりもトランス4側に、かつ、出力端子OUTと接地端
子GNDとの間に、互いに直列に接続された抵抗31・
32を備えている。また、出力端子OUT側の抵抗31
と、接地端子GND側の抵抗32との接続点は、コンパ
レータ(判定部)33の反転入力端子へ接続されてい
る。一方、図1に示す回生スイッチング素子6と、上記
抵抗32との間には、抵抗34が設けられており、コン
パレータ33の非反転入力端子は、両抵抗32・34の
接続点に接続されている。上記コンパレータ33は、ヒ
ステリシスを有しており、出力がハイレベルになってか
ら、非反転入力端子電圧が0Vになるまでの間、出力を
ハイレベルに保つことができる。さらに、コンパレータ
33の出力は、遅延回路35を介して、上記回生スイッ
チング素子6のゲートに印加される。当該遅延回路35
は、例えば、遅延回路14と同様に、並列に接続された
ダイオードと抵抗とによって構成されている。上記ダイ
オードは、コンパレータ33から、回生FET6aのゲ
ートへの方向の電流を制限する。これにより、遅延回路
35は、コンパレータ33の出力がローレベルになって
から、所定の時間td2だけ、出力信号がローレベルに
なる時点を遅らせることができる。なお、各抵抗31・
32・34の抵抗値R31・R32・R34は、軽負荷モード
に切り替わる際のドレイン電流のピーク値ILIM2に応じ
て設定される。また、遅延回路35の抵抗値は、遅延回
路14と同様に、当該遅延回路35の遅延時間td2に
応じて設定される。
【0060】上記構成において、図8に示すように、主
FET5aのゲート電圧VGS1 がローレベルになると、
主スイッチング素子5が遮断され、トランス4の2次側
巻線4bには、電流ID2が流れる。これにより、コンパ
レータ33の非反転入力端子には、電圧ID2・R34が入
力され、反転入力端子には、抵抗31・32による分圧
電圧VO ・R32/(R31+R32)が印加される。
【0061】電圧ID2・R34よりも、電圧VO ・R32
(R31+R32)の方が大きい場合、すなわち、ドレイン
電流ID2のピーク値が所定のしきい値ILIM2=R32・V
O /{(R31+R32)・R34}以下の場合、コンパレー
タ33は、ローレベルの出力VCMP を導出し、しきい値
LIM2を越えると、ハイレベルの出力VCMP を導出す
る。
【0062】例えば、t21の時点のように、上記ドレ
イン電流ID2が上記電流ILIM2を越えた場合、コンパレ
ータ33は、ドレイン電流ID2が0Vになるまでの間、
出力VCMP をハイレベルに維持する(t21からt22
までの期間)。したがって、動作モード信号出力回路1
7bは、この期間中、定格負荷モードを示すハイレベル
の動作モード信号VM を出力している。さらに、遅延回
路35は、ドレイン電流ID2が0Vになってから、所定
の時間td2が経過するまでの間、出力をハイレベルに
保っている(t22からt23までの期間)。この結
果、t21からt23までの期間、回生スイッチング素
子6は、駆動信号ICOUT に応じて導通/遮断が制御さ
れる。なお、遅延回路35の遅延時間td2は、軽負荷
モードと判断される中で、ドレイン電流ID2のピーク値
が最も低い場合、すなわち、上記しきい値ILIM2の場合
であっても、駆動信号ICOUT がハイレベルになる時点
まで、動作モード信号VM をハイレベルに保つことがで
きるように設定される。
【0063】上記t23の時点を過ぎると、動作モード
信号VM は、ローレベルになる。ところが、負荷3が重
い場合、ドレイン電流ID2のピーク値がしきい値ILIM2
を越えるので、動作モード信号出力回路17bは、主ス
イッチング素子5が次に遮断された時点で、再びハイレ
ベルの動作モード信号VM を出力する(t24の時
点)。
【0064】したがって、スイッチング電源1は、負荷
3が所定のレベルよりも重い場合、図5に示す動作モー
ド信号出力回路17aの場合と同様に、2次側回生によ
る部分共振動作できる。
【0065】一方、t25以降の期間のように、ピーク
時においてさえ、ドレイン電流ID2が上記しきい値I
LIM2を越えない場合、コンパレータ33は、常に、ロー
レベルの出力を導出する。この結果、動作モード信号出
力回路17bは、駆動信号ICOUT に関わらず、回生F
ET6aのゲート電圧VGS2 を常にローレベルに保って
いる。したがって、回生スイッチング素子6は、常に遮
断され、スイッチング電源1は、上記動作モード信号出
力回路17aの場合と同様に、PWM動作に切り替える
ことができる。
【0066】さらに別の構成例として、トランス4に蓄
えられたエネルギを出力へ放出するのに要する期間を、
動作モード信号出力回路17が検出する構成が挙げられ
る。一般に、負荷3が小さい程、主スイッチング素子5
のデューティ比は小さくなるので、2次側のドレイン電
流ID2のピーク値は小さくなる。したがって、負荷3が
小さい程、トランス4に蓄えられたエネルギを出力する
のに要する時間は短くなる。この結果、所定の期間td
3以内に2次側のドレイン電流ID2が0になるか否かに
よって、動作モード信号出力回路17は、負荷3が所定
のレベルよりも軽いか否かを判定できる。なお、デュー
ティ比は、スイッチング周期Tに対する、主スイッチン
グ素子5のオン期間tonの割合である。
【0067】具体的には、図9に示すように、動作モー
ド信号出力回路17cは、図7に示す抵抗31・32・
34と同様の抵抗41・42・44を備えている。上記
抵抗41と抵抗42との接続点は、コンパレータ43の
非反転入力端子へ接続されており、抵抗44と抵抗42
との接続点は、コンパレータ43の反転入力端子へ接続
されている。上記抵抗41・42の抵抗値R41・R
42は、分圧電圧R42・VO/(R41+R42)が限りなく
0Vに近くなるように設定されている。
【0068】さらに、コンパレータ43の出力は、特許
請求の範囲に記載の判定部に相当するセット−リセット
・フリップフロップ(以下では、RS−FFと略称す
る)45のリセット端子Rに接続されている。また、R
S−FF45のリセット端子Rには、タイマ回路46も
接続されている。当該タイマ回路46は、図1に示す駆
動信号伝達部15のローレベルをトリガーとして、一定
期間td3だけ、ハイレベルの出力信号VTIM を上記リ
セット端子Rに印加できる。さらに、RS−FF45の
セット端子Sには、2次側駆動回路16の出力信号が印
加されている。
【0069】上記構成において、図10に示すt31の
時点に制御用IC13が駆動信号ICOUT をローレベル
に変化させると、主スイッチング素子5が遮断される。
これにより、主スイッチング素子5が導通している間に
トランス4に蓄積された励磁エネルギは、トランス4の
2次側巻線4bを流れる電流、すなわち、回生FET6
aのドレイン電流ID2として放出される。
【0070】したがって、コンパレータ43の反転入力
端子には、電圧ID2・R44が印加され、非反転入力端子
には、抵抗41・42による分圧電圧R42・VO /(R
41+R42)が印加される。上述したように、抵抗値R41
・R42は、分圧電圧が略0になるように設定されてい
る。この結果、コンパレータ43は、回生FET6aの
ドレイン電流ID2が負の間、ハイレベルの信号VCMP
出力している(t33からt34までの期間)。一方、
タイマ回路46は、駆動信号ICOUT がローレベルに変
化してから、所定の時間td3が経過するまでの期間、
ハイレベルの出力信号VTIM を出力する(t31からt
32までの期間)。
【0071】ところで、定格負荷モード時には、駆動信
号ICOUT のデューティは、大きく設定されている。し
たがって、タイマ回路46の出力信号VTIM とコンパレ
ータ43の出力信号VCMP とは、少なくとも一方がロー
レベルとなっている。この結果、RS−FF45のリセ
ット端子Rは、常にローレベルに保たれており、RS−
FF45は、2次側駆動回路16の出力と同一の信号を
回生FET6aのゲートへ印加する。
【0072】一方、負荷3が軽くなって、主スイッチン
グ素子5が遮断されてから、上記所定の時間td3が経
過するまでの間に、2次側のドレイン電流ID2が0Vに
なると、t35の時点のように、タイマ回路46の出力
信号VTIM がハイレベルであるにも関わらず、コンパレ
ータ43は、ハイレベルの出力信号VCMP を導出する。
これにより、RS−FF45のリセット端子Rには、ハ
イレベルの信号が入力される。この結果、RS−FF4
5は、次に、セット端子Sにハイレベルが入力されるま
での間、すなわち、主スイッチング素子5が再び遮断さ
れるまでの間、回生FET6aのゲート電圧VGS2 をロ
ーレベルに維持する。これにより、回生スイッチング素
子6は、ドレイン電流ID2が0Vになってから、主スイ
ッチング素子5が遮断されるまでの間、遮断される。し
たがって、負荷3が所定のレベルを下回っている間、図
5に示す動作モード信号出力回路17aの場合と同様
に、軽負荷モード時における逆励磁電流を削減できる。
【0073】動作モード信号出力回路17の第4の構成
例は、逆励磁電流の大きさによって、負荷3の重さを判
定する回路である。具体的には、図11に示すように、
動作モード信号出力回路17dは、図7に示す抵抗31
・32・34と同様の抵抗51・52・54を備えてい
る。上記抵抗51と抵抗52との接続点は、コンパレー
タ53の非反転入力端子へ接続されており、抵抗54と
抵抗52との接続点は、コンパレータ53の反転入力端
子へ接続されている。軽負荷モードと定格負荷モードと
を識別する際の逆励磁電流のしきい値ILIM3は、あまり
小さすぎると、定格負荷モード時において、主FET5
aのソース−ドレイン間電圧VDS1 が0まで到達できな
い。一方、大きすぎると、無駄な回生電流が流れるの
で、効率を改善できない。
【0074】ゼロ電圧でターンオンするために必要な逆
励磁電流I2Pは、以下の式(1)に示すように、 I2P=〔(Vi 2 −n2 ・VO 2 )・C/L〕1/2 ・n …(1) となる。なお、上記式(1)において、nは、トランス
4の1次・2次巻数比であり、Lは、トランス4の1次
インダクタンス、Cは、主スイッチング素子5の寄生容
量5cを、それぞれ示している。
【0075】上記各数値の一例として、n=5、VO
18V、C=300pF、L=170μHとすると、入
力側電圧源2がAC100Vの交流電圧を整流平滑化し
て、Vi を生成した場合、すなわち、Vi =140V
(DC)の場合、I2P=0.71Aとなる。同様に、入
力側電圧源2がAC230Vの交流電圧からVi を生成
する場合、すなわち、Vi =320V(DC)の場合、
2P=2.04Aとなる。したがって、上記しきい値I
LIM3は、0.2Aから2A程度になるように、上記各抵
抗の抵抗値R51・R52・R54を調整して設定される。
【0076】当該構成では、図12に示すように、主F
ET5aのゲート電圧VGS1 がローレベルになると、主
スイッチング素子5が遮断され、トランス4の2次側巻
線4bには、電流ID2が流れる。これにより、コンパレ
ータ53の反転入力端子には、電圧ID2・R54が入力さ
れる。一方、非反転入力端子には、抵抗51・52によ
る分圧電圧VO ・R52/(R51+R52)が印加される。
【0077】反転入力端子電圧ID2・R54よりも、非反
転入力端子電圧VO ・R52/(R51+R52)の方が大き
い場合、すなわち、逆励磁電流となるドレイン電流ID2
が所定のしきい値ILIM3=R52・VO /{(R51
52)・R54}に到達した場合、コンパレータ53は、
ローレベルの出力VCMP を導出し、しきい値ILIM3に満
たない間は、ハイレベルの出力VCMP を導出している。
【0078】負荷3が定格負荷の場合(t41以前の期
間)、主スイッチング素子5のオフ期間は、比較的短く
設定される。したがって、逆励磁電流のピーク値は、し
きい値ILIM3へ到達しない。この状態では、コンパレー
タ53は、常にハイレベルの動作モード信号VM を出力
し、回生スイッチング素子6は、2次側駆動回路16の
指示に応じて導通/遮断を繰り返している。この結果、
スイッチング電源1は、動作モード信号出力回路17a
の場合と同様に、2次側回生による部分共振動作してい
る。
【0079】一方、負荷3が軽負荷の場合(t41以降
の期間)、主スイッチング素子5のオフ期間が比較的長
く設定されるので、逆励磁電流のピーク値は、しきい値
LIM3へと到達する(t42の時点)。この結果、コン
パレータ53がローレベルの出力VCMP を導出するの
で、回生FET6aのゲート電圧VGS2 は、2次側駆動
回路16の指示に関わらず、ローレベルへと低下し、回
生スイッチング素子6を遮断させる。したがって、トラ
ンス4へ蓄積された逆励磁エネルギは、図4に示すt6
からt8までの期間と同様に、入力側電圧源2へ回生さ
れる。さらに、駆動信号ICOUT が立ち上がってから、
遅延回路14の遅延時間td1だけ経過すると、主スイ
ッチング素子5は導通し、トランス4の励磁を開始する
(t43の時点)。
【0080】上記構成では、負荷3が軽負荷の場合、逆
励磁電流は、所定の値ILIM3以下に抑えられ、図中、破
線で示す従来のスイッチング電源の場合に比べて、大幅
に低減される。これにより、回生電流に起因する損失を
所定の値以下に制限でき、上記動作モード信号出力回路
17aないし17cの場合と同様に、軽負荷時の効率を
向上できる。ただし、本実施形態に係る動作モード信号
出力回路17dの場合、軽負荷モード時にも、しきい値
LIM3に到達するまでの間、回生電流が流れている。し
たがって、スイッチング電源1の軽負荷時における効率
は、上記動作モード信号出力回路17aないし17cよ
りも、やや低下する。
【0081】以上のように、本実施形態に係るスイッチ
ング電源1は、2次側回生による部分共振動作が可能な
スイッチング電源1であって、トランス4の1次側へ供
給する電力を断続する主スイッチング素子5と、上記ト
ランス4の励磁エネルギが放出された後に、当該トラン
ス4の2次側への逆励磁電流を通過させる回生スイッチ
ング素子6と備えている。さらに、本実施形態に係るス
イッチング電源1には、負荷3が所定のレベルよりも軽
負荷である軽負荷モードの間、残余の定格負荷モードの
期間に比べて、上記回生スイッチング素子6の導通を制
限する動作モード信号出力回路17が設けられている。
【0082】上記構成では、定格負荷モードの場合、動
作モード信号出力回路17は、回生スイッチング素子6
の導通を制限しない。したがって、回生スイッチング素
子6は、トランス4の励磁エネルギが放出された後に、
例えば、上記平滑コンデンサ7などから、トランス4の
2次側への逆励磁電流を通過させて、トランス4を逆励
磁する。この状態で、回生スイッチング素子6が遮断さ
れると、トランス4の1次側巻線4aと、上記主スイッ
チング素子5の寄生容量5cとが共振する。この結果、
主スイッチング素子5は、例えば、電流や電圧が0の時
点でターンオンできる。主スイッチング素子5がゼロク
ロス・ターンオンすると、ターンオン時の損失が発生し
ないので、従来のPWM方式のスイッチング電源1と比
較して、スイッチング時の損失やノイズを大幅に低減で
きる。この結果、効率を低下させることなく、主スイッ
チング素子5のスイッチング周波数を向上でき、小型、
薄型、かつ高効率のスイッチング電源1を実現できる。
【0083】一方、軽負荷モードの場合、動作モード信
号出力回路17は、例えば、ローレベルの動作モード信
号VM を回生スイッチング素子6へ印加したり、回生ス
イッチング素子6と2次側駆動回路16との間を遮断し
たりして、回生スイッチング素子6の導通を定格モード
時に比べて制限する。この結果、逆励磁電流の合計を制
限して、逆励磁電流に起因する損失を抑えることができ
る。この結果、従来の2次側回生による部分共振回路方
式のスイッチング電源に比べて、軽負荷時の効率を大幅
に向上できる。なお、軽負荷時には、主スイッチング素
子5の導通期間が短いため、スイッチング時の損失は、
比較的低く抑えられている。それゆえ、小型、薄型であ
りながら、軽負荷時にも高効率なスイッチング電源1を
実現できる。
【0084】なお、軽負荷時において、動作モード信号
出力回路17が、回生スイッチング素子6の導通を制限
すれば、従来の2次側回生による部分共振回路方式のス
イッチング電源に比べて、逆励磁電流に起因する損失を
低減できるので、軽負荷時にも高効率なスイッチング電
源1を実現する上で、十分に効果が得られる。
【0085】ただし、図5ないし図10に示す動作モー
ド信号出力回路17aないし17cに示すように、動作
モード信号出力回路17は、少なくとも、上記トランス
4の励磁エネルギが放出された後の期間、回生スイッチ
ング素子6を遮断する方が望ましい。これにより、軽負
荷時における逆励磁電流を完全に遮断できるので、例え
ば、図11に示す動作モード信号出力回路17dのよう
に、軽負荷時にも若干の逆励磁電流が流れる場合に比べ
て、軽負荷時の効率をさらに向上できる。
【0086】動作モード信号出力回路17が負荷3の状
態を検出する方法は、種々の構成が考えられる。例え
ば、図5に示す動作モード信号出力回路17aのよう
に、負荷3へ供給する負荷電流IO が所定の値を越えて
いるか否かを判定するコンパレータ23を備えている構
成や、図7に示す動作モード信号出力回路17bのよう
に、2次側電流ID2のピーク値が、所定のしきい値I
LIM2を越えたか否かを判定するコンパレータ33を備え
ている構成、あるいは、図9に示す動作モード信号出力
回路17cのように、トランス4が励磁エネルギを放出
してから、放出し終わるまでの期間が所定の値を越えて
いるか否かに応じて、負荷3の状態を検出するRS−F
F45を備えている構成が挙げられる。いずれの構成で
あっても、動作モード信号出力回路17は、簡単な構成
でありながら、負荷3が軽負荷であるか否かを的確に判
定して、回生スイッチング素子6の導通を制限できる。
また、上記以外の構成であっても、軽負荷時に回生スイ
ッチング素子6の導通を制限できるものであれば、本実
施形態と同様の効果が得られる。
【0087】なお、本実施形態では、制御用IC13
が、出力電圧VO を分圧して得られる電圧制御信号に基
づいて、周波数固定で、駆動信号ICOUT のパルス幅を
制御して、主スイッチング素子5の導通期間と遮断期間
との割合を調整しているが、これに限るものではない。
例えば、負荷電流IO に基づいて割合を調整する場合
や、パルス幅固定で、周波数を制御することによって調
整する場合であってもよい。さらに、本実施形態では、
主FET5aのソース−ドレイン間電圧VDS1 が0の時
点で、主スイッチング素子5がターンオンしているが、
ドレイン電流ID1が0の時点でターンオンしてもよい。
主スイッチング素子5の制御方法に関わらず、動作モー
ド信号出力回路17が軽負荷モード時に回生スイッチン
グ素子6の導通を制限して、逆励磁電流を抑制できれ
ば、本実施形態と同様の効果が得られる。
【0088】また、本実施形態では、スイッチング電源
1の適用例として、電子機器やACアダプタなどを挙げ
たが、これに限らず、直流電圧を必要とする機器であれ
ば、広く適用できる。ただし、本実施形態に係るスイッ
チング電源1は、小型、薄型でありながら、軽負荷時に
も高効率なので、上記用途に特に適している。
【0089】
【発明の効果】請求項1の発明に係るスイッチング電源
は、以上のように、負荷が所定のレベルよりも軽負荷で
ある軽負荷モードの間は、上記主スイッチング素子をス
イッチングさせると共に、上記回生スイッチング素子を
常に遮断し、残余の定格負荷モードの間は、上記主スイ
ッチング素子と回生スイッチング素子とを交互に導通さ
せる構成である。
【0090】上記構成では、軽負荷モードの間は、回生
スイッチング素子が常に遮断される。この結果、逆励磁
電流に起因する損失を抑えることができる。それゆえ、
小型、薄型でありながら、軽負荷時にも高効率なスイッ
チング電源を実現できるという効果を奏する。
【0091】請求項2の発明に係るスイッチング電源
は、以上のように、請求項1記載の発明の構成におい
て、上記動作モード切り換え手段は、負荷へ供給する負
荷電流が所定の値を越えているか否かを判定する判定部
を備えている構成である。
【0092】それゆえ、動作モード切り換え手段は、簡
単な構成でありながら、負荷が軽負荷であるか否かを的
確に判定できる。この結果、簡単な構成で、かつ、軽負
荷時にも高効率なスイッチング電源を実現できるという
効果を奏する。
【0093】請求項3の発明に係るスイッチング電源
は、以上のように、請求項1記載の発明の構成におい
て、上記動作モード切り換え手段は、上記トランスの2
次側電流のピーク値が所定の値を越えているか否かを判
定する判定部を備えている構成である。
【0094】それゆえ、動作モード切り換え手段は、簡
単な構成でありながら、負荷が軽負荷であるか否かを的
確に判定できる。この結果、簡単な構成で、かつ、軽負
荷時にも高効率なスイッチング電源を実現できるという
効果を奏する。
【0095】請求項4の発明に係るスイッチング電源
は、以上のように、請求項1記載の発明の構成におい
て、上記動作モード切り換え手段は、上記トランスの励
磁エネルギが放出されるまでの時間が、所定の値を越え
ているか否かを判定する判定部を備えている構成であ
る。
【0096】それゆえ、動作モード切り換え手段は、簡
単な構成でありながら、負荷が軽負荷であるか否かを的
確に判定できる。この結果、簡単な構成で、かつ、軽負
荷時にも高効率なスイッチング電源を実現できるという
効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施形態を示すものであり、スイッ
チング電源の要部を示す回路図である。
【図2】上記スイッチング電源において、制御用ICの
要部を示す構成図である。
【図3】上記制御用ICの動作を説明する波形図であ
る。
【図4】上記スイッチング電源において、各部の動作を
示す波形図である。
【図5】上記スイッチング電源において、動作モード信
号出力回路の要部を示す回路図である。
【図6】上記動作モード信号出力回路を含むスイッチン
グ電源において、各部の動作を示す波形図である。
【図7】他の実施形態を示すものであり、上記動作モー
ド信号出力回路の要部を示す回路図である。
【図8】上記動作モード信号出力回路を含むスイッチン
グ電源において、各部の動作を示す波形図である。
【図9】さらに他の実施形態を示すものであり、上記動
作モード信号出力回路の要部を示す回路図である。
【図10】上記動作モード信号出力回路を含むスイッチ
ング電源において、各部の動作を示す波形図である。
【図11】さらに他の実施形態を示すものであり、上記
動作モード信号出力回路の要部を示す回路図である。
【図12】上記動作モード信号出力回路を含むスイッチ
ング電源において、各部の動作を示す波形図である。
【図13】従来例を示すものであり、2次側回生による
部分共振型のスイッチング電源を示す構成図である。
【図14】上記スイッチング電源において、各部の動作
を示す波形図である。
【図15】上記スイッチング電源を、より詳細に示す回
路図である。
【符号の説明】
1 スイッチング電源 4 トランス 5 主スイッチング素子 6 回生スイッチング素子 17 動作モード信号出力回路(動作モード切り換え
手段) 23 コンパレータ(判定部) 33 コンパレータ(判定部) 45 セット−リセットフリップフロップ(判定部)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H02M 3/28 H02J 3/18 H02M 1/08

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】負荷が2次側へ接続されるトランスと、当
    該トランスの1次側へ供給する電力を断続する主スイッ
    チング素子と、上記電力によって蓄積された励磁エネル
    ギが放出された後に、上記トランスの2次側への逆励磁
    電流を通過させる回生スイッチング素子とを有するスイ
    ッチング電源において、負荷が所定のレベルよりも軽負荷であるか否かを判定す
    る動作モード切り換え手段を備え、 負荷が所定のレベルよりも軽負荷である軽負荷モードの
    は、上記主スイッチング素子をスイッチングさせると
    共に、上記回生スイッチング素子を常に遮断し、残余の
    定格負荷モードの間は、上記主スイッチング素子と回生
    スイッチング素子とを交互に導通させることを特徴とす
    るスイッチング電源。
  2. 【請求項2】上記動作モード切り換え手段は、負荷へ供
    給する負荷電流が所定の値を越えているか否かを判定す
    る判定部を備えていることを特徴とする請求項1記載の
    スイッチング電源。
  3. 【請求項3】上記動作モード切り換え手段は、上記トラ
    ンスの2次側電流のピーク値が所定の値を越えているか
    否かを判定する判定部を備えていることを特徴とする請
    求項1記載のスイッチング電源。
  4. 【請求項4】上記動作モード切り換え手段は、上記トラ
    ンスの励磁エネルギが放出されるまでの時間が、所定の
    値を越えているか否かを判定する判定部を備えているこ
    とを特徴とする請求項1記載のスイッチング電源。
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