JP3448944B2 - Ｓｉサイリスタの駆動回路 - Google Patents
Ｓｉサイリスタの駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＩサイリスタの駆動
回路に関するものである。
回路に関するものである。
【０００２】
【従来の技術】ＳＩサイリスタは、高耐圧、大電流容
量、低オン電圧、高速スイッチングを特徴とするスイッ
チングデバイスであり、パワー回路への応用がますます
期待されている。産業分野では、低損失・高速動作が求
められる動力用インバータ回路への応用が注目されてい
る。
量、低オン電圧、高速スイッチングを特徴とするスイッ
チングデバイスであり、パワー回路への応用がますます
期待されている。産業分野では、低損失・高速動作が求
められる動力用インバータ回路への応用が注目されてい
る。
【０００３】図１１にＳＩサイリスタの駆動回路の一例
を示す。図において、T1はＳＩサイリスタで、そのＳＩ
サイリスタT1のゲート、カソードに駆動回路１の出力が
それぞれ接続されている。この駆動回路１によってＳＩ
サイリスタT1のゲート・カソード間に順方向電圧が印加
されてＳＩサイリスタT1はオン状態となり、ＳＩサイリ
スタT1のゲート・カソード間に逆方向電圧（ゲート逆バ
イアス電圧）が印加されてＳＩサイリスタT1はオフ状態
となる。
を示す。図において、T1はＳＩサイリスタで、そのＳＩ
サイリスタT1のゲート、カソードに駆動回路１の出力が
それぞれ接続されている。この駆動回路１によってＳＩ
サイリスタT1のゲート・カソード間に順方向電圧が印加
されてＳＩサイリスタT1はオン状態となり、ＳＩサイリ
スタT1のゲート・カソード間に逆方向電圧（ゲート逆バ
イアス電圧）が印加されてＳＩサイリスタT1はオフ状態
となる。
【０００４】駆動回路１の構成について説明する。E1は
第１直流電源で、第１直流電源E1の正極P1は、 NPNトラ
ンジスタTr1 のコレクタ及びエミッタを介してＳＩサイ
リスタT1のゲートに接続され、その負極N1は第２直流電
源E2の負極N2に接続されている。第２直流電源E2の正極
P2はＳＩサイリスタT1のカソードに接続されている。ま
た、第２直流電源E2の負極N2は PNPトランジスタTr2 の
コレクタ及びエミッタを介してＳＩサイリスタT1のゲー
トに接続され、ＳＩサイリスタT1のゲート・カソード間
にはコンデンサC1が接続されている。この回路では、Ｓ
ＩサイリスタT1をオン状態とするために、第１直流電源
E1の電圧値は、第２直流電源E2の電圧値とＳＩサイリス
タT1のゲート・カソード間の順方向電圧の和よりも大き
い値に設定されている。
第１直流電源で、第１直流電源E1の正極P1は、 NPNトラ
ンジスタTr1 のコレクタ及びエミッタを介してＳＩサイ
リスタT1のゲートに接続され、その負極N1は第２直流電
源E2の負極N2に接続されている。第２直流電源E2の正極
P2はＳＩサイリスタT1のカソードに接続されている。ま
た、第２直流電源E2の負極N2は PNPトランジスタTr2 の
コレクタ及びエミッタを介してＳＩサイリスタT1のゲー
トに接続され、ＳＩサイリスタT1のゲート・カソード間
にはコンデンサC1が接続されている。この回路では、Ｓ
ＩサイリスタT1をオン状態とするために、第１直流電源
E1の電圧値は、第２直流電源E2の電圧値とＳＩサイリス
タT1のゲート・カソード間の順方向電圧の和よりも大き
い値に設定されている。
【０００５】図１１に基づき駆動回路１の回路動作につ
いて説明する。 NPNトランジスタTr 1 と PNPトランジス
タTr2 は、それぞれのベースに制御信号が入力されて交
互にオン状態となるように制御される。これによってＳ
Ｉサイリスタのゲート・カソード間に印加される電圧が
変化するのでＳＩサイリスタT1の開閉状態を制御するこ
とができる。まず、ＳＩサイリスタT1をターンオンさせ
る場合には、 NPNトランジスタTr1 をオン状態とし PNP
トランジスタTr2 をオフ状態とする。これにより、第１
直流電源E1、 NPNトランジスタTr1 、コンデンサC1、第
２直流電源E2の経路で電流が流れコンデンサC1が充電さ
れる。この時、コンデンサC1の両端電圧VC が変化する
速度は、直流電源E1から供給される電流及びコンデンサ
C1の容量により決まる。ＳＩサイリスタT1のゲート・カ
ソード間にはコンデンサC1の両端電圧 VC が印加される
ので、両端電圧 VC がＳＩサイリスタT1のスレッショル
ド電圧 VTHを越えたところでＳＩサイリスタT1はターン
オンしてアノード電流 IA1が流れるようになる。この
時、コンデンサC1の容量が大きい程、コンデンサC1の両
端電圧 VC は緩やかに立ち上がるため、ＳＩサイリスタ
T1のアノード電流 IA1の立ち上がりを緩やかにすること
ができる。また、図１１に示した回路では、ＳＩサイリ
スタT1がオフ状態である場合、コンデンサC1はゲート・
カソード間に侵入するノイズをある程度低減する効果を
有している。
いて説明する。 NPNトランジスタTr 1 と PNPトランジス
タTr2 は、それぞれのベースに制御信号が入力されて交
互にオン状態となるように制御される。これによってＳ
Ｉサイリスタのゲート・カソード間に印加される電圧が
変化するのでＳＩサイリスタT1の開閉状態を制御するこ
とができる。まず、ＳＩサイリスタT1をターンオンさせ
る場合には、 NPNトランジスタTr1 をオン状態とし PNP
トランジスタTr2 をオフ状態とする。これにより、第１
直流電源E1、 NPNトランジスタTr1 、コンデンサC1、第
２直流電源E2の経路で電流が流れコンデンサC1が充電さ
れる。この時、コンデンサC1の両端電圧VC が変化する
速度は、直流電源E1から供給される電流及びコンデンサ
C1の容量により決まる。ＳＩサイリスタT1のゲート・カ
ソード間にはコンデンサC1の両端電圧 VC が印加される
ので、両端電圧 VC がＳＩサイリスタT1のスレッショル
ド電圧 VTHを越えたところでＳＩサイリスタT1はターン
オンしてアノード電流 IA1が流れるようになる。この
時、コンデンサC1の容量が大きい程、コンデンサC1の両
端電圧 VC は緩やかに立ち上がるため、ＳＩサイリスタ
T1のアノード電流 IA1の立ち上がりを緩やかにすること
ができる。また、図１１に示した回路では、ＳＩサイリ
スタT1がオフ状態である場合、コンデンサC1はゲート・
カソード間に侵入するノイズをある程度低減する効果を
有している。
【０００６】次に、ＳＩサイリスタT1をターンオフさせ
る場合には、 NPNトランジスタTr1をオフ状態とし PNP
トランジスタTr2 をオン状態とする。これにより、第２
直流電源E2、ＳＩサイリスタT1のカソード及びゲート、
PNPトランジスタTr2 の経路でゲート電流を引き抜き、
ＳＩサイリスタT1をターンオフさせることができる。こ
の時、ＳＩサイリスタT1のゲート・カソード間に印加さ
れる逆バイアス電圧は、第２直流電源E2の電圧 V2 によ
って決まる。
る場合には、 NPNトランジスタTr1をオフ状態とし PNP
トランジスタTr2 をオン状態とする。これにより、第２
直流電源E2、ＳＩサイリスタT1のカソード及びゲート、
PNPトランジスタTr2 の経路でゲート電流を引き抜き、
ＳＩサイリスタT1をターンオフさせることができる。こ
の時、ＳＩサイリスタT1のゲート・カソード間に印加さ
れる逆バイアス電圧は、第２直流電源E2の電圧 V2 によ
って決まる。
【０００７】次に、図１１に示した駆動回路１を用いて
動力用インバータ回路を構成した一例を図１２に示す。
図１２は誘導負荷である三相モータを駆動する三相イン
バータ回路を示した回路図である。図１２に示す回路で
は、図１１に示した駆動回路１がＳＩサイリスタT1に接
続され、ＳＩサイリスタT1がターンオフした場合に誘導
負荷から流れる回生電流を流すための第１電流回生用ダ
イオードD1が、ＳＩサイリスタT1のカソードからアノー
ドに向かう方向が順方向となるようにＳＩサイリスタT1
のアノード・カソード間に接続されている。駆動回路
１、ＳＩサイリスタT1、第１電流回生用ダイオードD1に
よって構成される回路と同構成の回路が、駆動回路２、
ＳＩサイリスタT2、第２電流回生用ダイオードD2によっ
て構成されており、ＳＩサイリスタT1のカソードとＳＩ
サイリスタT2のアノードが接続された状態となってい
る。さらに、ＳＩサイリスタT1のアノードが直流電源E
の正極P に接続されＳＩサイリスタT2のカソードが直流
電源E の負極N に接続されてインバータアーム３を構成
している。インバータアーム３の回路では、ＳＩサイリ
スタT1，T2がそれぞれ交互にオン状態となるように駆動
回路１，２が設定されており、これにより出力端子Ａよ
り負荷である三相モータ４に一相分の電力を供給できる
ようになっている。図１２に示す回路では、インバータ
アーム３と同構成のインバータアーム５，６がインバー
タアーム３と並列に接続され、それぞれの出力が三相モ
ータ４の各相の入力に接続されているので三相モータ４
に三相の電力を供給することができる。
動力用インバータ回路を構成した一例を図１２に示す。
図１２は誘導負荷である三相モータを駆動する三相イン
バータ回路を示した回路図である。図１２に示す回路で
は、図１１に示した駆動回路１がＳＩサイリスタT1に接
続され、ＳＩサイリスタT1がターンオフした場合に誘導
負荷から流れる回生電流を流すための第１電流回生用ダ
イオードD1が、ＳＩサイリスタT1のカソードからアノー
ドに向かう方向が順方向となるようにＳＩサイリスタT1
のアノード・カソード間に接続されている。駆動回路
１、ＳＩサイリスタT1、第１電流回生用ダイオードD1に
よって構成される回路と同構成の回路が、駆動回路２、
ＳＩサイリスタT2、第２電流回生用ダイオードD2によっ
て構成されており、ＳＩサイリスタT1のカソードとＳＩ
サイリスタT2のアノードが接続された状態となってい
る。さらに、ＳＩサイリスタT1のアノードが直流電源E
の正極P に接続されＳＩサイリスタT2のカソードが直流
電源E の負極N に接続されてインバータアーム３を構成
している。インバータアーム３の回路では、ＳＩサイリ
スタT1，T2がそれぞれ交互にオン状態となるように駆動
回路１，２が設定されており、これにより出力端子Ａよ
り負荷である三相モータ４に一相分の電力を供給できる
ようになっている。図１２に示す回路では、インバータ
アーム３と同構成のインバータアーム５，６がインバー
タアーム３と並列に接続され、それぞれの出力が三相モ
ータ４の各相の入力に接続されているので三相モータ４
に三相の電力を供給することができる。
【０００８】次に、図１３に基づいて図１１に示した動
力用インバータ回路の回路動作について説明する。図１
３は、インバータアーム３で、ＳＩサイリスタT2がター
ンオフして第２電流回生用ダイオードD2に回生電流が流
れている状態でＳＩサイリスタT1がターンオンした場合
の各部の電圧または電流を示した波形図である。図１３
で、（ａ）は NPNトランジスタTr1 の開閉を制御する制
御信号を示しており、時刻t1時点で NPNトランジスタTr
1 をオン状態とする信号レベルに変化したことを示して
いる。（ｂ）はＳＩサイリスタT1のゲート・カソード間
電圧 VGK1 、（ｃ）はＳＩサイリスタT1のアノード電流
IA1、（ｄ）はＳＩサイリスタT2のアノード・カソード
間電圧 VAK2 、（ｅ）はＳＩサイリスタT2のゲート・カ
ソード間電圧 VGK2 を示したものである。図１３で時刻
t1以前は、ＳＩサイリスタT1，T2は共にオフ状態となっ
ており、それぞれのゲート・カソード間には、電圧V2の
ゲート逆バイアス電圧が印加された状態となっている。
ＳＩサイリスタT1，T2は交互にオン状態となるが共にオ
ン状態となることはなく、一方のＳＩサイリスタがター
ンオフしてから所定時間後に他方のＳＩサイリスタがタ
ーンオンするように設定されているので、それぞれのＳ
Ｉサイリスタがオン状態である期間の間には、ＳＩサイ
リスタT1，T2が共にオフ状態である期間が存在する。
力用インバータ回路の回路動作について説明する。図１
３は、インバータアーム３で、ＳＩサイリスタT2がター
ンオフして第２電流回生用ダイオードD2に回生電流が流
れている状態でＳＩサイリスタT1がターンオンした場合
の各部の電圧または電流を示した波形図である。図１３
で、（ａ）は NPNトランジスタTr1 の開閉を制御する制
御信号を示しており、時刻t1時点で NPNトランジスタTr
1 をオン状態とする信号レベルに変化したことを示して
いる。（ｂ）はＳＩサイリスタT1のゲート・カソード間
電圧 VGK1 、（ｃ）はＳＩサイリスタT1のアノード電流
IA1、（ｄ）はＳＩサイリスタT2のアノード・カソード
間電圧 VAK2 、（ｅ）はＳＩサイリスタT2のゲート・カ
ソード間電圧 VGK2 を示したものである。図１３で時刻
t1以前は、ＳＩサイリスタT1，T2は共にオフ状態となっ
ており、それぞれのゲート・カソード間には、電圧V2の
ゲート逆バイアス電圧が印加された状態となっている。
ＳＩサイリスタT1，T2は交互にオン状態となるが共にオ
ン状態となることはなく、一方のＳＩサイリスタがター
ンオフしてから所定時間後に他方のＳＩサイリスタがタ
ーンオンするように設定されているので、それぞれのＳ
Ｉサイリスタがオン状態である期間の間には、ＳＩサイ
リスタT1，T2が共にオフ状態である期間が存在する。
【０００９】図１３（ａ）に示すように、 NPNトランジ
スタTr1 がオン状態となると、コンデンサC1が徐々に充
電されてＳＩサイリスタT1のゲート・カソード間電圧 V
GK1が曲線イに示すように上昇し、その電圧がＳＩサイ
リスタT1のスレッショルド電圧 VTHを越えると、ＳＩサ
イリスタT1はオン状態となり、曲線ハに示すようにアノ
ード電流 IA1が急激に立ち上がるようになる。また、Ｓ
ＩサイリスタT1がオン状態となったことにより、曲線ホ
に示すようにＳＩサイリスタT2のアノード・カソード間
電圧 VAK2 が、略直流電源E の出力電圧まで上昇するよ
うになる。このアノード・カソード間電圧 VAK2 （第２
電流回生用ダイオードD2の両端電圧）の急激な変化によ
って、曲線トに示すように、ＳＩサイリスタT2のゲート
・カソード間の接合容量を介してゲートに大きなノイズ
が侵入してＳＩサイリスタT2のゲート・カソード間電圧
VGK2 が正電圧となりＳＩサイリスタT2が誤点弧される
ことがあったわけである。
スタTr1 がオン状態となると、コンデンサC1が徐々に充
電されてＳＩサイリスタT1のゲート・カソード間電圧 V
GK1が曲線イに示すように上昇し、その電圧がＳＩサイ
リスタT1のスレッショルド電圧 VTHを越えると、ＳＩサ
イリスタT1はオン状態となり、曲線ハに示すようにアノ
ード電流 IA1が急激に立ち上がるようになる。また、Ｓ
ＩサイリスタT1がオン状態となったことにより、曲線ホ
に示すようにＳＩサイリスタT2のアノード・カソード間
電圧 VAK2 が、略直流電源E の出力電圧まで上昇するよ
うになる。このアノード・カソード間電圧 VAK2 （第２
電流回生用ダイオードD2の両端電圧）の急激な変化によ
って、曲線トに示すように、ＳＩサイリスタT2のゲート
・カソード間の接合容量を介してゲートに大きなノイズ
が侵入してＳＩサイリスタT2のゲート・カソード間電圧
VGK2 が正電圧となりＳＩサイリスタT2が誤点弧される
ことがあったわけである。
【００１０】図１３の曲線ハに示すように、ＳＩサイリ
スタT1のアノード電流 IA1の立ち上がり時の変化が大き
いのは、ＳＩサイリスタT1を介して第２電流回生用ダイ
オードD2の逆回復電流が流れるからである。つまり、Ｓ
ＩサイリスタT2がオン状態の場合は、負荷である三相モ
ータ４から出力端子Ａを介してＳＩサイリスタT2に電流
が流れ込むが、ＳＩサイリスタT2がターンオフすると第
２電流回生用ダイオードD2を介して三相モータ４に電流
が回生されるようになり、この後にＳＩサイリスタT1が
ターンオンすると、第２電流回生用ダイオードD2は直流
電源E によって逆バイアスされ、直流電源E 、ＳＩサイ
リスタT1、第２電流回生用ダイオードD2の経路で逆回復
電流が流れるのでＳＩサイリスタT1に流れるアノード電
流 IA1が増大するわけである。
スタT1のアノード電流 IA1の立ち上がり時の変化が大き
いのは、ＳＩサイリスタT1を介して第２電流回生用ダイ
オードD2の逆回復電流が流れるからである。つまり、Ｓ
ＩサイリスタT2がオン状態の場合は、負荷である三相モ
ータ４から出力端子Ａを介してＳＩサイリスタT2に電流
が流れ込むが、ＳＩサイリスタT2がターンオフすると第
２電流回生用ダイオードD2を介して三相モータ４に電流
が回生されるようになり、この後にＳＩサイリスタT1が
ターンオンすると、第２電流回生用ダイオードD2は直流
電源E によって逆バイアスされ、直流電源E 、ＳＩサイ
リスタT1、第２電流回生用ダイオードD2の経路で逆回復
電流が流れるのでＳＩサイリスタT1に流れるアノード電
流 IA1が増大するわけである。
【００１１】この逆回復時の第２電流回生用ダイオード
D2の両端電圧の急激な変化によって発生するノイズは、
第２電流回生用ダイオードD2の逆回復電流が高速に立ち
上がって第２電流回生用ダイオードD2の逆回復時の電圧
上昇率が大きくなるほど大きなものとなり、ＳＩサイリ
スタT2が誤点弧するなどの問題があったため、第２電流
回生用ダイオードD2の逆回復をソフトにする、あるい
は、ＳＩサイリスタT1のターンオン時の電流立ち上がり
時間を遅くするなどしてノイズを減少させる必要があっ
た。
D2の両端電圧の急激な変化によって発生するノイズは、
第２電流回生用ダイオードD2の逆回復電流が高速に立ち
上がって第２電流回生用ダイオードD2の逆回復時の電圧
上昇率が大きくなるほど大きなものとなり、ＳＩサイリ
スタT2が誤点弧するなどの問題があったため、第２電流
回生用ダイオードD2の逆回復をソフトにする、あるい
は、ＳＩサイリスタT1のターンオン時の電流立ち上がり
時間を遅くするなどしてノイズを減少させる必要があっ
た。
【００１２】図１１に示した駆動回路１では、ＳＩサイ
リスタT1のゲート・カソード間に比較的容量の大きなコ
ンデンサC1を設け、ノイズをある程度小さくすることに
よって誤動作することを防止することができる。つま
り、ＳＩサイリスタT1のゲート・カソード間電圧 VGK1
はコンデンサC1の両端電圧によって決まるが、コンデン
サC1の容量が大きいと、図１３（ｂ）の曲線ロに示すよ
うに、ゲート・カソード間電圧 VGK1 は緩やかに立ち上
がりＳＩサイリスタT1のアノード・カソード間のインピ
ーダンスの変化も緩やかになるので、曲線ニに示すよう
に、ＳＩサイリスタT1のアノード電流 IA1も比較的緩や
かに立ち上がることになり、第２電流回生用ダイオード
D2の逆回復をソフトにする（逆回復電圧の上昇率を低減
する）ことができ、ノイズを小さくすることができるわ
けである。
リスタT1のゲート・カソード間に比較的容量の大きなコ
ンデンサC1を設け、ノイズをある程度小さくすることに
よって誤動作することを防止することができる。つま
り、ＳＩサイリスタT1のゲート・カソード間電圧 VGK1
はコンデンサC1の両端電圧によって決まるが、コンデン
サC1の容量が大きいと、図１３（ｂ）の曲線ロに示すよ
うに、ゲート・カソード間電圧 VGK1 は緩やかに立ち上
がりＳＩサイリスタT1のアノード・カソード間のインピ
ーダンスの変化も緩やかになるので、曲線ニに示すよう
に、ＳＩサイリスタT1のアノード電流 IA1も比較的緩や
かに立ち上がることになり、第２電流回生用ダイオード
D2の逆回復をソフトにする（逆回復電圧の上昇率を低減
する）ことができ、ノイズを小さくすることができるわ
けである。
【００１３】
【発明が解決しようとする課題】以上に説明したよう
に、図１１に示したＳＩサイリスタの駆動回路１におい
ては、コンデンサC1の容量が大きいほど、ＳＩサイリス
タT1のターンオン時のアノード電流 IA1の立ち上がりが
緩やかになり、ＳＩサイリスタT1のゲート・カソード間
に侵入するノイズを低減する効果が高くなるが、コンデ
ンサC1の容量が大きくなれば、図１３（ｃ）の曲線ニに
示すように、ＳＩサイリスタT1のターンオンが遅れ、制
御信号が変化した時点（図１３（ａ）に示した時刻t1）
からＳＩサイリスタT1のゲート・カソード間電圧 VGK1
が立ち上がり始める時点までの遅れ時間（ターンオン遅
れ時間）が増大するという問題点があった。
に、図１１に示したＳＩサイリスタの駆動回路１におい
ては、コンデンサC1の容量が大きいほど、ＳＩサイリス
タT1のターンオン時のアノード電流 IA1の立ち上がりが
緩やかになり、ＳＩサイリスタT1のゲート・カソード間
に侵入するノイズを低減する効果が高くなるが、コンデ
ンサC1の容量が大きくなれば、図１３（ｃ）の曲線ニに
示すように、ＳＩサイリスタT1のターンオンが遅れ、制
御信号が変化した時点（図１３（ａ）に示した時刻t1）
からＳＩサイリスタT1のゲート・カソード間電圧 VGK1
が立ち上がり始める時点までの遅れ時間（ターンオン遅
れ時間）が増大するという問題点があった。
【００１４】従って、負荷である三相モータ４に供給さ
れる電圧波形と制御信号の波形との差異が大きくなり、
負荷電流も歪みの大きなものになるという問題点があっ
た。さらに、コンデンサC1は、ＳＩサイリスタT1のスイ
ッチング毎に順方向電圧である約 0.7V から、逆方向電
圧である第２直流電源E2の電圧 V2 まで充放電が繰り返
されるので駆動電力が大きくなるという問題点があっ
た。
れる電圧波形と制御信号の波形との差異が大きくなり、
負荷電流も歪みの大きなものになるという問題点があっ
た。さらに、コンデンサC1は、ＳＩサイリスタT1のスイ
ッチング毎に順方向電圧である約 0.7V から、逆方向電
圧である第２直流電源E2の電圧 V2 まで充放電が繰り返
されるので駆動電力が大きくなるという問題点があっ
た。
【００１５】本発明は上記問題点に鑑みなされたもの
で、その目的とするところは、ＳＩサイリスタのターン
オン遅れ時間の増大を抑えてＳＩサイリスタの誤動作を
防止することができると共に、駆動電力の低減を図るこ
とができるＳＩサイリスタの駆動回路の構造を提供する
ことにある。
で、その目的とするところは、ＳＩサイリスタのターン
オン遅れ時間の増大を抑えてＳＩサイリスタの誤動作を
防止することができると共に、駆動電力の低減を図るこ
とができるＳＩサイリスタの駆動回路の構造を提供する
ことにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＳＩサイリスタの駆動回路は、ＳＩ
サイリスタの駆動回路において、前記ＳＩサイリスタが
ターンオンする時に、同ＳＩサイリスタに流れ始めるカ
ソード電流とカソードの浮遊インダクタンスによって発
生する逆起電力が利用され、この逆起電力が同ＳＩサイ
リスタに印加される順方向の電圧を越えることにより、
前記ＳＩサイリスタのターンオンの瞬間に伝導変調に寄
与するアノード電流がゲートからカソードにバイパスさ
れ引き抜かれることで減少されるようになしたことを特
徴とするものである。
め、請求項１記載のＳＩサイリスタの駆動回路は、ＳＩ
サイリスタの駆動回路において、前記ＳＩサイリスタが
ターンオンする時に、同ＳＩサイリスタに流れ始めるカ
ソード電流とカソードの浮遊インダクタンスによって発
生する逆起電力が利用され、この逆起電力が同ＳＩサイ
リスタに印加される順方向の電圧を越えることにより、
前記ＳＩサイリスタのターンオンの瞬間に伝導変調に寄
与するアノード電流がゲートからカソードにバイパスさ
れ引き抜かれることで減少されるようになしたことを特
徴とするものである。
【００１７】また、請求項２記載のＳＩサイリスタの駆
動回路は、請求項１記載のＳＩサイリスタの駆動回路
で、スイッチング素子を備え、そのスイッチング素子を
閉状態として前記ＳＩサイリスタのゲート・カソード間
に順方向電圧を印加しオンゲート電流を前記ＳＩサイリ
スタのゲートに流して前記ＳＩサイリスタをオン状態と
する前記ＳＩサイリスタの駆動回路であって、前記オン
ゲート電流と逆向きの電流を流すダイオードを前記スイ
ッチング素子に並列に接続したことを特徴とするもので
ある。
動回路は、請求項１記載のＳＩサイリスタの駆動回路
で、スイッチング素子を備え、そのスイッチング素子を
閉状態として前記ＳＩサイリスタのゲート・カソード間
に順方向電圧を印加しオンゲート電流を前記ＳＩサイリ
スタのゲートに流して前記ＳＩサイリスタをオン状態と
する前記ＳＩサイリスタの駆動回路であって、前記オン
ゲート電流と逆向きの電流を流すダイオードを前記スイ
ッチング素子に並列に接続したことを特徴とするもので
ある。
【００１８】さらに、請求項３記載のＳＩサイリスタの
駆動回路は、請求項１記載のＳＩサイリスタの駆動回路
で、前記ＳＩサイリスタのゲート・カソード間に順方向
電圧を印加して前記ＳＩサイリスタをオン状態とする前
記ＳＩサイリスタの駆動回路であって、１つまたは複数
のダイオードで構成したダイオード回路を前記ＳＩサイ
リスタのゲートからカソードへ向かう方向が順方向とな
るように前記ＳＩサイリスタのゲート・カソード間に接
続したことを特徴とするものである。
駆動回路は、請求項１記載のＳＩサイリスタの駆動回路
で、前記ＳＩサイリスタのゲート・カソード間に順方向
電圧を印加して前記ＳＩサイリスタをオン状態とする前
記ＳＩサイリスタの駆動回路であって、１つまたは複数
のダイオードで構成したダイオード回路を前記ＳＩサイ
リスタのゲートからカソードへ向かう方向が順方向とな
るように前記ＳＩサイリスタのゲート・カソード間に接
続したことを特徴とするものである。
【００１９】請求項４記載のＳＩサイリスタの駆動回路
は、請求項１記載のＳＩサイリスタの駆動回路で、スイ
ッチング素子を備え、そのスイッチング素子を閉状態と
して前記ＳＩサイリスタのゲート・カソード間に順方向
電圧を印加しオンゲート電流を前記ＳＩサイリスタのゲ
ートに流して前記ＳＩサイリスタをオン状態とする前記
ＳＩサイリスタの駆動回路であって、前記スイッチング
素子と前記ＳＩサイリスタのゲート間に接続されたオン
ゲート電流限流用抵抗と、コレクタが前記ＳＩサイリス
タのゲートに接続されベースがベース抵抗を介して前記
スイッチング素子と前記オンゲート電流限流用抵抗の接
続点に接続された NPNトランジスタと、正極が前記 NPN
トランジスタのエミッタに接続され負極が前記ＳＩサイ
リスタのカソードに接続された定電圧源とを備えたこと
を特徴とするものである。
は、請求項１記載のＳＩサイリスタの駆動回路で、スイ
ッチング素子を備え、そのスイッチング素子を閉状態と
して前記ＳＩサイリスタのゲート・カソード間に順方向
電圧を印加しオンゲート電流を前記ＳＩサイリスタのゲ
ートに流して前記ＳＩサイリスタをオン状態とする前記
ＳＩサイリスタの駆動回路であって、前記スイッチング
素子と前記ＳＩサイリスタのゲート間に接続されたオン
ゲート電流限流用抵抗と、コレクタが前記ＳＩサイリス
タのゲートに接続されベースがベース抵抗を介して前記
スイッチング素子と前記オンゲート電流限流用抵抗の接
続点に接続された NPNトランジスタと、正極が前記 NPN
トランジスタのエミッタに接続され負極が前記ＳＩサイ
リスタのカソードに接続された定電圧源とを備えたこと
を特徴とするものである。
【００２０】請求項５記載のＳＩサイリスタの駆動回路
は、請求項４記載のＳＩサイリスタの駆動回路で、前記
NPNトランジスタの代わりに nチャネル電界効果トラン
ジスタを用い、その nチャネル電界効果トランジスタの
ドレインを前記ＳＩサイリスタのゲートに接続し、前記
nチャネル電界効果トランジスタのゲートをゲート抵抗
を介して前記スイッチング素子と前記オンゲート電流限
流用抵抗の接続点に接続し、前記 nチャネル電界効果ト
ランジスタのソースを前記定電圧源の正極に接続したこ
とを特徴とするものである。
は、請求項４記載のＳＩサイリスタの駆動回路で、前記
NPNトランジスタの代わりに nチャネル電界効果トラン
ジスタを用い、その nチャネル電界効果トランジスタの
ドレインを前記ＳＩサイリスタのゲートに接続し、前記
nチャネル電界効果トランジスタのゲートをゲート抵抗
を介して前記スイッチング素子と前記オンゲート電流限
流用抵抗の接続点に接続し、前記 nチャネル電界効果ト
ランジスタのソースを前記定電圧源の正極に接続したこ
とを特徴とするものである。
【００２１】請求項６記載のＳＩサイリスタの駆動回路
は、請求項１記載のＳＩサイリスタの駆動回路で、前記
ＳＩサイリスタのゲート・カソード間に順方向電圧を印
加して前記ＳＩサイリスタをオン状態とする前記ＳＩサ
イリスタの駆動回路であって、前記ＳＩサイリスタのゲ
ート・カソード間に接続される第１バイアス電圧設定用
抵抗と第２バイアス電圧設定用抵抗とで構成される直列
回路と、コレクタが前記ＳＩサイリスタのゲートに接続
されエミッタが前記ＳＩサイリスタのカソードに接続さ
れベースが前記第１バイアス電圧設定用抵抗と前記第２
バイアス電圧設定用抵抗の接続点に接続された NPNトラ
ンジスタとを備えたことを特徴とするものである。
は、請求項１記載のＳＩサイリスタの駆動回路で、前記
ＳＩサイリスタのゲート・カソード間に順方向電圧を印
加して前記ＳＩサイリスタをオン状態とする前記ＳＩサ
イリスタの駆動回路であって、前記ＳＩサイリスタのゲ
ート・カソード間に接続される第１バイアス電圧設定用
抵抗と第２バイアス電圧設定用抵抗とで構成される直列
回路と、コレクタが前記ＳＩサイリスタのゲートに接続
されエミッタが前記ＳＩサイリスタのカソードに接続さ
れベースが前記第１バイアス電圧設定用抵抗と前記第２
バイアス電圧設定用抵抗の接続点に接続された NPNトラ
ンジスタとを備えたことを特徴とするものである。
【００２２】請求項７記載のＳＩサイリスタの駆動回路
は、請求項６記載のＳＩサイリスタの駆動回路で、前記
NPNトランジスタの代わりに nチャネル電界効果トラン
ジスタを用い、その nチャネル電界効果トランジスタの
ドレインを前記ＳＩサイリスタのゲートに接続し、前記
nチャネル電界効果トランジスタのゲートを前記第１バ
イアス電圧設定用抵抗と前記第２バイアス電圧設定用抵
抗の接続点に接続し、前記 nチャネル電界効果トランジ
スタのソースをＳＩサイリスタのカソードに接続したこ
とを特徴とするものである。
は、請求項６記載のＳＩサイリスタの駆動回路で、前記
NPNトランジスタの代わりに nチャネル電界効果トラン
ジスタを用い、その nチャネル電界効果トランジスタの
ドレインを前記ＳＩサイリスタのゲートに接続し、前記
nチャネル電界効果トランジスタのゲートを前記第１バ
イアス電圧設定用抵抗と前記第２バイアス電圧設定用抵
抗の接続点に接続し、前記 nチャネル電界効果トランジ
スタのソースをＳＩサイリスタのカソードに接続したこ
とを特徴とするものである。
【００２３】請求項８記載のＳＩサイリスタの駆動回路
は、ＳＩサイリスタのゲート・カソード間に順方向電圧
を印加して前記ＳＩサイリスタをオン状態とし前記ＳＩ
サイリスタのゲート・カソード間に逆方向電圧を印加し
て前記ＳＩサイリスタをオフ状態とする前記ＳＩサイリ
スタの駆動回路であって、ショットキーバリアダイオー
ドのカソードを前記ＳＩサイリスタのカソードに接続し
前記ショットキーバリアダイオードのアノードをコンデ
ンサを介して前記ＳＩサイリスタのゲートに接続すると
共に、前記逆方向電圧より小さいツェナー電圧を有し、
カソードが前記ＳＩサイリスタのカソードに接続されア
ノードが前記ＳＩサイリスタのゲートに接続されたツェ
ナーダイオードを前記ショットキーバリアダイオードに
並列に接続してなり、前記ＳＩサイリスタのターンオン
時にこのＳＩサイリスタのゲート・カソード間電圧が、
スレッショルド電圧よりわずかに小さい電圧値まで素早
く上昇した後、コンデンサの充電により緩やかに立ち上
がって同スレッショルド電圧を越えるようになしたこと
を特徴とするものである。
は、ＳＩサイリスタのゲート・カソード間に順方向電圧
を印加して前記ＳＩサイリスタをオン状態とし前記ＳＩ
サイリスタのゲート・カソード間に逆方向電圧を印加し
て前記ＳＩサイリスタをオフ状態とする前記ＳＩサイリ
スタの駆動回路であって、ショットキーバリアダイオー
ドのカソードを前記ＳＩサイリスタのカソードに接続し
前記ショットキーバリアダイオードのアノードをコンデ
ンサを介して前記ＳＩサイリスタのゲートに接続すると
共に、前記逆方向電圧より小さいツェナー電圧を有し、
カソードが前記ＳＩサイリスタのカソードに接続されア
ノードが前記ＳＩサイリスタのゲートに接続されたツェ
ナーダイオードを前記ショットキーバリアダイオードに
並列に接続してなり、前記ＳＩサイリスタのターンオン
時にこのＳＩサイリスタのゲート・カソード間電圧が、
スレッショルド電圧よりわずかに小さい電圧値まで素早
く上昇した後、コンデンサの充電により緩やかに立ち上
がって同スレッショルド電圧を越えるようになしたこと
を特徴とするものである。
【００２４】
【作用】図１０において、双方向に電流を流すことがで
きるスイッチング素子 S1 をオン状態としスイッチング
素子 S2 をオフ状態としてＳＩサイリスタ T1 をターン
オンさせる場合、第１直流電源E1、スイッチング素子 S
1 、ＳＩサイリスタ T1のゲート、ＳＩサイリスタ T1
のカソード、第２直流電源E2の経路で電流が流れる。こ
の時、ＳＩサイリスタ T1 に流れ始めるカソード電流 I
K1とカソードの浮遊インダクタンスL によって逆起電力
が発生し、その逆起電力が、ＳＩサイリスタが駆動回路
から印加される順方向の電圧を越えた場合に、ＳＩサイ
リスタ T1のゲート、スイッチング素子 S1 、第１直流
電源E1、第２直流電源E2、ＳＩサイリスタ T1 のカソー
ドの経路で電流が流れる。つまり、ＳＩサイリスタ T1
がターンオンの瞬間に流れはじめるアノード電流 IA1の
一部がゲートから引き抜かれてカソードにバイパスされ
ることになる。
きるスイッチング素子 S1 をオン状態としスイッチング
素子 S2 をオフ状態としてＳＩサイリスタ T1 をターン
オンさせる場合、第１直流電源E1、スイッチング素子 S
1 、ＳＩサイリスタ T1のゲート、ＳＩサイリスタ T1
のカソード、第２直流電源E2の経路で電流が流れる。こ
の時、ＳＩサイリスタ T1 に流れ始めるカソード電流 I
K1とカソードの浮遊インダクタンスL によって逆起電力
が発生し、その逆起電力が、ＳＩサイリスタが駆動回路
から印加される順方向の電圧を越えた場合に、ＳＩサイ
リスタ T1のゲート、スイッチング素子 S1 、第１直流
電源E1、第２直流電源E2、ＳＩサイリスタ T1 のカソー
ドの経路で電流が流れる。つまり、ＳＩサイリスタ T1
がターンオンの瞬間に流れはじめるアノード電流 IA1の
一部がゲートから引き抜かれてカソードにバイパスされ
ることになる。
【００２５】請求項１記載のＳＩサイリスタの駆動回路
は、以上に例示したように、逆起電力を利用してＳＩサ
イリスタのターンオンの瞬間に流れはじめるアノード電
流 I A1の一部をゲートから引き抜きカソードにバイパス
することによって、伝導変調に寄与するアノード電流を
減少させＳＩサイリスタ T1 の伝導変調を遅らせてアノ
ード電流の立ち上がりを緩やかにするものである。これ
により、ＳＩサイリスタ T1 の誤動作を防止することが
できる。また、ＳＩサイリスタ T1 のターンオンの瞬間
に流れはじめるアノード電流 IA1の一部をゲートから引
き抜くことによってアノード電流 IA1の立ち上がりを緩
やかにすることができるので、図１１に示した従来回路
に比べてターンオン遅れ時間を小さくすることができ
る。
は、以上に例示したように、逆起電力を利用してＳＩサ
イリスタのターンオンの瞬間に流れはじめるアノード電
流 I A1の一部をゲートから引き抜きカソードにバイパス
することによって、伝導変調に寄与するアノード電流を
減少させＳＩサイリスタ T1 の伝導変調を遅らせてアノ
ード電流の立ち上がりを緩やかにするものである。これ
により、ＳＩサイリスタ T1 の誤動作を防止することが
できる。また、ＳＩサイリスタ T1 のターンオンの瞬間
に流れはじめるアノード電流 IA1の一部をゲートから引
き抜くことによってアノード電流 IA1の立ち上がりを緩
やかにすることができるので、図１１に示した従来回路
に比べてターンオン遅れ時間を小さくすることができ
る。
【００２６】請求項２記載のＳＩサイリスタの駆動回路
では、ＳＩサイリスタがターンオンする時にＳＩサイリ
スタのカソードに逆起電力が発生して、オンゲート電流
を流すスイッチング素子に並列接続されたダイオードの
両端電圧がそのダイオードの順方向電圧を越えた場合
に、そのダイオードを介してゲートからアノード電流の
一部が引き抜かれカソードにバイパスされる。
では、ＳＩサイリスタがターンオンする時にＳＩサイリ
スタのカソードに逆起電力が発生して、オンゲート電流
を流すスイッチング素子に並列接続されたダイオードの
両端電圧がそのダイオードの順方向電圧を越えた場合
に、そのダイオードを介してゲートからアノード電流の
一部が引き抜かれカソードにバイパスされる。
【００２７】請求項３記載のＳＩサイリスタの駆動回路
では、ＳＩサイリスタのカソードに逆起電力が発生して
ゲート・カソード間電圧がゲート・カソード間に接続さ
れたダイオード回路の順方向電圧を越えた場合に、その
ダイオード回路を介してゲートからアノード電流の一部
が引き抜かれカソードにバイパスされる。
では、ＳＩサイリスタのカソードに逆起電力が発生して
ゲート・カソード間電圧がゲート・カソード間に接続さ
れたダイオード回路の順方向電圧を越えた場合に、その
ダイオード回路を介してゲートからアノード電流の一部
が引き抜かれカソードにバイパスされる。
【００２８】請求項４記載のＳＩサイリスタの駆動回路
では、定電圧源の電圧値は、逆起電力より小さい値とな
るように設定されているので、逆起電力が発生した場合
に、アノード電流 IA1の一部はゲートから引き抜かれ N
PNトランジスタのコレクタ及びエミッタ、定電圧源をバ
イパス経路としてカソードに流れるようになる。
では、定電圧源の電圧値は、逆起電力より小さい値とな
るように設定されているので、逆起電力が発生した場合
に、アノード電流 IA1の一部はゲートから引き抜かれ N
PNトランジスタのコレクタ及びエミッタ、定電圧源をバ
イパス経路としてカソードに流れるようになる。
【００２９】請求項５記載のＳＩサイリスタの駆動回路
では、定電圧源の電圧値は、逆起電力より小さい値とな
るように設定されているので、逆起電力が発生した場合
に、アノード電流 IA1の一部はゲートから引き抜かれ n
チャネル電界効果トランジスタのドレイン及びソース、
定電圧源をバイパス経路としてカソードに流れるように
なる。
では、定電圧源の電圧値は、逆起電力より小さい値とな
るように設定されているので、逆起電力が発生した場合
に、アノード電流 IA1の一部はゲートから引き抜かれ n
チャネル電界効果トランジスタのドレイン及びソース、
定電圧源をバイパス経路としてカソードに流れるように
なる。
【００３０】請求項６記載のＳＩサイリスタの駆動回路
では、第１バイアス電圧設定用抵抗と第２バイアス電圧
設定用抵抗は、逆起電力が発生した場合に NPNトランジ
スタがオン状態となるように設定されているので、逆起
電力が発生した場合に、アノード電流 IA1の一部はゲー
トから引き抜かれ NPNトランジスタのコレクタ及びエミ
ッタをバイパス経路としてカソードに流れるようにな
る。
では、第１バイアス電圧設定用抵抗と第２バイアス電圧
設定用抵抗は、逆起電力が発生した場合に NPNトランジ
スタがオン状態となるように設定されているので、逆起
電力が発生した場合に、アノード電流 IA1の一部はゲー
トから引き抜かれ NPNトランジスタのコレクタ及びエミ
ッタをバイパス経路としてカソードに流れるようにな
る。
【００３１】請求項７記載のＳＩサイリスタの駆動回路
では、第１バイアス電圧設定用抵抗と第２バイアス電圧
設定用抵抗は、逆起電力が発生した場合に nチャネル電
界効果トランジスタがオン状態となるように設定されて
いるので、逆起電力が発生した場合に、アノード電流 I
A1の一部はゲートから引き抜かれ nチャネル電界効果ト
ランジスタのドレイン及びソースをバイパス経路として
カソードに流れるようになる。
では、第１バイアス電圧設定用抵抗と第２バイアス電圧
設定用抵抗は、逆起電力が発生した場合に nチャネル電
界効果トランジスタがオン状態となるように設定されて
いるので、逆起電力が発生した場合に、アノード電流 I
A1の一部はゲートから引き抜かれ nチャネル電界効果ト
ランジスタのドレイン及びソースをバイパス経路として
カソードに流れるようになる。
【００３２】請求項８記載のＳＩサイリスタの駆動回路
では、ツェナーダイオードのツェナー電圧がＳＩサイリ
スタにゲート逆バイアス電圧を印加する第２直流電源の
電圧値よりわずかに小さい値に設定されている。これに
より、ＳＩサイリスタにゲート逆バイアス電圧が印加さ
れている時、そのゲート逆バイアス電圧の大部分は、ツ
ェナーダイオードに印加されることになるので、そのツ
ェナーダイオードに直列に接続されたコンデンサにかか
る電圧値の絶対値は小さい値となっている。その後、Ｓ
Ｉサイリスタにゲート順バイアス電圧が印加されると、
コンデンサとショットキーバリアダイオードの直列回路
にゲート順バイアス電圧が印加されるが、コンデンサの
両端電圧の絶対値は小さい値であったので、ＳＩサイリ
スタのゲート・カソード間電圧は、ＳＩサイリスタのス
レッショルド電圧よりわずかに小さい電圧値まで素早く
上昇することになる。その後、ショットキーバリアダイ
オードと直列に接続されたコンデンサの充電が緩やかに
行われ、ゲート・カソード間電圧は緩やかに上昇するの
でＳＩサイリスタのターンオン遅れ時間を長くすること
なくアノード電流の立ち上がりを緩やかにすることがで
きる。
では、ツェナーダイオードのツェナー電圧がＳＩサイリ
スタにゲート逆バイアス電圧を印加する第２直流電源の
電圧値よりわずかに小さい値に設定されている。これに
より、ＳＩサイリスタにゲート逆バイアス電圧が印加さ
れている時、そのゲート逆バイアス電圧の大部分は、ツ
ェナーダイオードに印加されることになるので、そのツ
ェナーダイオードに直列に接続されたコンデンサにかか
る電圧値の絶対値は小さい値となっている。その後、Ｓ
Ｉサイリスタにゲート順バイアス電圧が印加されると、
コンデンサとショットキーバリアダイオードの直列回路
にゲート順バイアス電圧が印加されるが、コンデンサの
両端電圧の絶対値は小さい値であったので、ＳＩサイリ
スタのゲート・カソード間電圧は、ＳＩサイリスタのス
レッショルド電圧よりわずかに小さい電圧値まで素早く
上昇することになる。その後、ショットキーバリアダイ
オードと直列に接続されたコンデンサの充電が緩やかに
行われ、ゲート・カソード間電圧は緩やかに上昇するの
でＳＩサイリスタのターンオン遅れ時間を長くすること
なくアノード電流の立ち上がりを緩やかにすることがで
きる。
【００３３】
【実施例】以下、本発明の一実施例を図１に基づいて説
明する。図１に示す回路で、T1はＳＩサイリスタで、L
はＳＩサイリスタT1のカソードの浮遊インダクタンスで
ある。ＳＩサイリスタ T1 のゲートはＳＩサイリスタ T
1 をオン状態とするためのスイッチング素子 S1 を介し
て、オンゲート電流供給用の第１直流電源E1の正極P1に
接続されると共に、ＳＩサイリスタ T1 をオフ状態とす
るためのスイッチング素子 S2 を介して第１直流電源E1
の負極N1に接続されている。スイッチング素子 S1 ， S
2 は交互にオン状態となるように駆動回路（図示省略）
により駆動されるが、共にオン状態となることはなく、
一方のスイッチング素子が閉状態となった後に他方のス
イッチング素子が開状態となるように駆動される。
明する。図１に示す回路で、T1はＳＩサイリスタで、L
はＳＩサイリスタT1のカソードの浮遊インダクタンスで
ある。ＳＩサイリスタ T1 のゲートはＳＩサイリスタ T
1 をオン状態とするためのスイッチング素子 S1 を介し
て、オンゲート電流供給用の第１直流電源E1の正極P1に
接続されると共に、ＳＩサイリスタ T1 をオフ状態とす
るためのスイッチング素子 S2 を介して第１直流電源E1
の負極N1に接続されている。スイッチング素子 S1 ， S
2 は交互にオン状態となるように駆動回路（図示省略）
により駆動されるが、共にオン状態となることはなく、
一方のスイッチング素子が閉状態となった後に他方のス
イッチング素子が開状態となるように駆動される。
【００３４】また、ＳＩサイリスタ T1 をオフさせる際
にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲート
・カソード間に印加するため、第２直流電源E2の正極P2
がＳＩサイリスタ T1 のカソードに接続され第２直流電
源E2の負極N2が第１直流電源E1の負極N1に接続されてい
る。
にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲート
・カソード間に印加するため、第２直流電源E2の正極P2
がＳＩサイリスタ T1 のカソードに接続され第２直流電
源E2の負極N2が第１直流電源E1の負極N1に接続されてい
る。
【００３５】さらに、ＳＩサイリスタ T1 のオン時にオ
ンゲート電流を流すスイッチング素子 S1 と並列に、オ
ンゲート電流と逆向きの電流を流すダイオードD3が接続
されている。
ンゲート電流を流すスイッチング素子 S1 と並列に、オ
ンゲート電流と逆向きの電流を流すダイオードD3が接続
されている。
【００３６】次に、本実施例の回路動作を図１及び図２
に基づき説明する。図２は図１に示した回路におけるＳ
Ｉサイリスタ T1 の各部の電圧波形または電流波形を示
したもので、（ａ）、（ｂ）、（ｃ）に示す波形はそれ
ぞれゲート・カソード間電圧VGK1 、ゲート電流 IG1、
アノード電流 IA1を示したものである。
に基づき説明する。図２は図１に示した回路におけるＳ
Ｉサイリスタ T1 の各部の電圧波形または電流波形を示
したもので、（ａ）、（ｂ）、（ｃ）に示す波形はそれ
ぞれゲート・カソード間電圧VGK1 、ゲート電流 IG1、
アノード電流 IA1を示したものである。
【００３７】まず、ＳＩサイリスタ T1 をターンオフさ
せる場合は、スイッチング素子 S1をオフ状態としスイ
ッチング素子 S2 をオン状態として、ＳＩサイリスタ T
1 のゲート・カソード間に逆バイアス電圧V2を印加し、
第２直流電源E2、ＳＩサイリスタ T1 のカソード、ＳＩ
サイリスタ T1 のゲート、スイッチング素子 S2 の経路
でゲート電流 IG1を引き抜けばよい。
せる場合は、スイッチング素子 S1をオフ状態としスイ
ッチング素子 S2 をオン状態として、ＳＩサイリスタ T
1 のゲート・カソード間に逆バイアス電圧V2を印加し、
第２直流電源E2、ＳＩサイリスタ T1 のカソード、ＳＩ
サイリスタ T1 のゲート、スイッチング素子 S2 の経路
でゲート電流 IG1を引き抜けばよい。
【００３８】次に、ＳＩサイリスタ T1 をターンオンさ
せる場合は、スイッチング素子 S1をオン状態としスイ
ッチング素子 S2 をオフ状態として、第１直流電源E1、
スイッチング素子 S1 、ＳＩサイリスタ T1 のゲート、
ＳＩサイリスタ T1 のカソード、第２直流電源E2の経路
で電流を流しＳＩサイリスタ T1 をオン状態とする。こ
の時、ＳＩサイリスタ T1 に流れ始めるカソード電流 I
K1とカソードの浮遊インダクタンスL によって、ゲート
・カソード間電圧 VGK1 は、図２（ａ）の区間（リ）に
示すように、ゲート・カソード間の順方向電圧（ＰＮ接
合のビルトインポテンシャル）以上のピーク電圧 VGPに
なる（例えば、 VGP= L ・dIK1/dt=3V）。
せる場合は、スイッチング素子 S1をオン状態としスイ
ッチング素子 S2 をオフ状態として、第１直流電源E1、
スイッチング素子 S1 、ＳＩサイリスタ T1 のゲート、
ＳＩサイリスタ T1 のカソード、第２直流電源E2の経路
で電流を流しＳＩサイリスタ T1 をオン状態とする。こ
の時、ＳＩサイリスタ T1 に流れ始めるカソード電流 I
K1とカソードの浮遊インダクタンスL によって、ゲート
・カソード間電圧 VGK1 は、図２（ａ）の区間（リ）に
示すように、ゲート・カソード間の順方向電圧（ＰＮ接
合のビルトインポテンシャル）以上のピーク電圧 VGPに
なる（例えば、 VGP= L ・dIK1/dt=3V）。
【００３９】ここで、ダイオード D3 の順方向の電圧降
下（順方向電圧）を VD3F 、第１直流電源E1の電圧を V
1 、第２直流電源E2の電圧を V2 とした場合、V1-V2+ V
D3F<VGPとなるように設定しておけば、ＳＩサイリスタ
T1 のターンオンの瞬間に流れ込むアノード電流 IA1の
一部がゲートから引き抜かれ、図２（ｂ）の区間（ヌ）
に示すように、ＳＩサイリスタ T1 のゲート、ダイオー
ド D3 、第１直流電源E1、第２直流電源E2、ＳＩサイリ
スタ T1 のカソードの経路でゲート電流 IG1が流れる。
このことにより、ＳＩサイリスタ T1 のターンオンの瞬
間に伝導変調に寄与するアノード電流が減少し、結果と
してＳＩサイリスタ T1 の伝導変調が遅れ、図２（ｃ）
の区間（リ）に示すように、アノード電流 IA1の立ち上
がりが緩やかになる。このように、ＳＩサイリスタ T1
のターンオンの瞬間に流れ始めるアノード電流 IA1の一
部をゲートから引き抜くことによってアノード電流 IA1
の立ち上がりを緩やかにすることができるので、図１１
に示した従来回路に比べてターンオン遅れ時間を小さく
することができる。また、コンデンサの充放電を行わな
いため、駆動電力を必要最小限に抑えることができる。
下（順方向電圧）を VD3F 、第１直流電源E1の電圧を V
1 、第２直流電源E2の電圧を V2 とした場合、V1-V2+ V
D3F<VGPとなるように設定しておけば、ＳＩサイリスタ
T1 のターンオンの瞬間に流れ込むアノード電流 IA1の
一部がゲートから引き抜かれ、図２（ｂ）の区間（ヌ）
に示すように、ＳＩサイリスタ T1 のゲート、ダイオー
ド D3 、第１直流電源E1、第２直流電源E2、ＳＩサイリ
スタ T1 のカソードの経路でゲート電流 IG1が流れる。
このことにより、ＳＩサイリスタ T1 のターンオンの瞬
間に伝導変調に寄与するアノード電流が減少し、結果と
してＳＩサイリスタ T1 の伝導変調が遅れ、図２（ｃ）
の区間（リ）に示すように、アノード電流 IA1の立ち上
がりが緩やかになる。このように、ＳＩサイリスタ T1
のターンオンの瞬間に流れ始めるアノード電流 IA1の一
部をゲートから引き抜くことによってアノード電流 IA1
の立ち上がりを緩やかにすることができるので、図１１
に示した従来回路に比べてターンオン遅れ時間を小さく
することができる。また、コンデンサの充放電を行わな
いため、駆動電力を必要最小限に抑えることができる。
【００４０】以上に説明したように、本発明の駆動方法
によれば、ターンオン遅れ時間の増大を抑えてＳＩサイ
リスタ T1 のアノード電流 IA1を緩やかに立ち上げるこ
とができるので、電流回生用ダイオードD1の逆回復電圧
の上昇率を抑制できノイズを低減してＳＩサイリスタT2
の誤動作を防止することができる。また、動力用インバ
ータ回路等に応用した場合、負荷電圧波形を制御電圧波
形に近づけることができる。
によれば、ターンオン遅れ時間の増大を抑えてＳＩサイ
リスタ T1 のアノード電流 IA1を緩やかに立ち上げるこ
とができるので、電流回生用ダイオードD1の逆回復電圧
の上昇率を抑制できノイズを低減してＳＩサイリスタT2
の誤動作を防止することができる。また、動力用インバ
ータ回路等に応用した場合、負荷電圧波形を制御電圧波
形に近づけることができる。
【００４１】図１に示した実施例で、スイッチング素子
S1が電界効果トランジスタのように双方向に電流を流す
ことができる素子であり、ゲートから引き抜かれた電流
を流すことができる性能を有するものであればダイオー
ドD3を設けなくともよい。一方、スイッチング素子S2に
は一方向にしか電流が流れないので、一方向にしか電流
が流れない素子を用いてスイッチング素子S2を構成して
もよい。
S1が電界効果トランジスタのように双方向に電流を流す
ことができる素子であり、ゲートから引き抜かれた電流
を流すことができる性能を有するものであればダイオー
ドD3を設けなくともよい。一方、スイッチング素子S2に
は一方向にしか電流が流れないので、一方向にしか電流
が流れない素子を用いてスイッチング素子S2を構成して
もよい。
【００４２】図３は、本発明の異なる実施例を示す回路
図である。図３に示す回路で、ＳＩサイリスタ T1 のゲ
ートはスイッチング素子 S1 を介してオンゲート電流供
給用の第１直流電源E1の正極P1に接続されると共に、ス
イッチング素子 S2 を介して第１直流電源E1の負極N1に
接続されている。
図である。図３に示す回路で、ＳＩサイリスタ T1 のゲ
ートはスイッチング素子 S1 を介してオンゲート電流供
給用の第１直流電源E1の正極P1に接続されると共に、ス
イッチング素子 S2 を介して第１直流電源E1の負極N1に
接続されている。
【００４３】また、ＳＩサイリスタ T1 をオフさせる際
にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲート
・カソード間に印加するため、第２直流電源E2の正極P2
がＳＩサイリスタ T1 のカソードに接続され第２直流電
源E2の負極N2が第１直流電源E1の負極N1に接続されてい
る。
にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲート
・カソード間に印加するため、第２直流電源E2の正極P2
がＳＩサイリスタ T1 のカソードに接続され第２直流電
源E2の負極N2が第１直流電源E1の負極N1に接続されてい
る。
【００４４】さらに、ＳＩサイリスタ T1 のゲート・カ
ソード間には、ショットキーバリアダイオード D4 ， D
5 で構成されるダイオード回路７がゲートからカソード
に向かう方向が順方向となるように接続されている。
ソード間には、ショットキーバリアダイオード D4 ， D
5 で構成されるダイオード回路７がゲートからカソード
に向かう方向が順方向となるように接続されている。
【００４５】次に、図３に示した実施例の回路動作につ
いて説明する。ＳＩサイリスタ T1のターンオフ時の過
渡現象については図１に示した実施例の場合と同様であ
るので説明を省略する。ＳＩサイリスタ T1 をターンオ
ンさせるには、スイッチング素子 S1 をオン状態としス
イッチング素子 S2 をオフ状態として、第１直流電源
E1、スイッチング素子 S1 、ＳＩサイリスタ T1 のゲー
ト、ＳＩサイリスタ T1のカソード、第２直流電源E2の
経路で電流を流す。この時、ＳＩサイリスタ T1に流れ
始めるカソード電流 IK1とカソードの浮遊インダクタン
スL によって、ゲート・カソード間電圧 VGK1 は、図１
に示した実施例と同様にゲート・カソード間の順方向電
圧（ＰＮ接合のビルトインポテンシャル）以上のピーク
電圧 VGPになる。
いて説明する。ＳＩサイリスタ T1のターンオフ時の過
渡現象については図１に示した実施例の場合と同様であ
るので説明を省略する。ＳＩサイリスタ T1 をターンオ
ンさせるには、スイッチング素子 S1 をオン状態としス
イッチング素子 S2 をオフ状態として、第１直流電源
E1、スイッチング素子 S1 、ＳＩサイリスタ T1 のゲー
ト、ＳＩサイリスタ T1のカソード、第２直流電源E2の
経路で電流を流す。この時、ＳＩサイリスタ T1に流れ
始めるカソード電流 IK1とカソードの浮遊インダクタン
スL によって、ゲート・カソード間電圧 VGK1 は、図１
に示した実施例と同様にゲート・カソード間の順方向電
圧（ＰＮ接合のビルトインポテンシャル）以上のピーク
電圧 VGPになる。
【００４６】この時、ピーク電圧 VGPは、ショットキー
バリアダイオード D4 ， D5 のそれぞれの順方向電圧の
和より大きくなり、ＳＩサイリスタ T1 のターンオンの
瞬間に流れ込むアノード電流 IA1の一部がゲートから引
き抜かれて、ダイオード回路７、ＳＩサイリスタ T1 の
カソードの経路で流れるようになる。これにより、図１
に示した実施例と同様に余分なターンオン遅れ時間な
く、少ない駆動電力でアノード電流 IA1の立ち上がりを
緩やかにすることができる。ピーク電圧 VGPを最大値と
する逆起電力が消滅してＳＩサイリスタT1が定常的なオ
ン状態に移行すれば、ＳＩサイリスタT1のゲート・カソ
ード間電圧 VGK1 はＳＩサイリスタT1のゲート・カソー
ド間の順方向電圧（ＰＮ接合のビルトインポテンシャ
ル）となるのでダイオード回路７はオフ状態となり電流
が流れなくなる。
バリアダイオード D4 ， D5 のそれぞれの順方向電圧の
和より大きくなり、ＳＩサイリスタ T1 のターンオンの
瞬間に流れ込むアノード電流 IA1の一部がゲートから引
き抜かれて、ダイオード回路７、ＳＩサイリスタ T1 の
カソードの経路で流れるようになる。これにより、図１
に示した実施例と同様に余分なターンオン遅れ時間な
く、少ない駆動電力でアノード電流 IA1の立ち上がりを
緩やかにすることができる。ピーク電圧 VGPを最大値と
する逆起電力が消滅してＳＩサイリスタT1が定常的なオ
ン状態に移行すれば、ＳＩサイリスタT1のゲート・カソ
ード間電圧 VGK1 はＳＩサイリスタT1のゲート・カソー
ド間の順方向電圧（ＰＮ接合のビルトインポテンシャ
ル）となるのでダイオード回路７はオフ状態となり電流
が流れなくなる。
【００４７】図３に示した実施例で、ダイオード回路７
はショットキーバリアダイオード D 4 ， D5 の直列回路
であるとしたが実施例に限定されず、同等の順方向電圧
を有するダイオードを用いて構成することができる。ま
た、ショットキーバリアダイオードを含む複数のダイオ
ードを並列に接続してダイオード回路を構成してもよ
い。図４に本発明のさらに異なる実施例を示す。図４
で、ＳＩサイリスタ T1 のゲートは、オンゲート電流限
流用抵抗R1、スイッチング素子 S1 を介してオンゲート
電流供給用の第１直流電源E1の正極P1に接続されると共
に、スイッチング素子S2 を介して第１直流電源E1の負
極N1に接続されている。
はショットキーバリアダイオード D 4 ， D5 の直列回路
であるとしたが実施例に限定されず、同等の順方向電圧
を有するダイオードを用いて構成することができる。ま
た、ショットキーバリアダイオードを含む複数のダイオ
ードを並列に接続してダイオード回路を構成してもよ
い。図４に本発明のさらに異なる実施例を示す。図４
で、ＳＩサイリスタ T1 のゲートは、オンゲート電流限
流用抵抗R1、スイッチング素子 S1 を介してオンゲート
電流供給用の第１直流電源E1の正極P1に接続されると共
に、スイッチング素子S2 を介して第１直流電源E1の負
極N1に接続されている。
【００４８】また、ＳＩサイリスタ T1 をオフさせる際
にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲート
・カソード間に印加するため、第２直流電源E2の正極P2
がＳＩサイリスタ T1 のカソードに接続され第２直流電
源E2の負極N2が第１直流電源E1の負極N1に接続されてい
る。
にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲート
・カソード間に印加するため、第２直流電源E2の正極P2
がＳＩサイリスタ T1 のカソードに接続され第２直流電
源E2の負極N2が第１直流電源E1の負極N1に接続されてい
る。
【００４９】さらに、ＳＩサイリスタ T1 のゲート・カ
ソード間には、 NPNトランジスタ Tr3が接続されてお
り、 NPNトランジスタ Tr3のコレクタがＳＩサイリスタ
T1 のゲートに接続され、 NPNトランジスタ Tr3のエミ
ッタが第３直流電源E3の正極P3に接続され、第３直流電
源E3の負極N3がＳＩサイリスタ T1 のカソードに接続さ
れ、 NPNトランジスタ Tr3のベースがベース抵抗R2を介
してスイッチング素子S1とオンゲート電流限流用抵抗R1
の接続点に接続されている。
ソード間には、 NPNトランジスタ Tr3が接続されてお
り、 NPNトランジスタ Tr3のコレクタがＳＩサイリスタ
T1 のゲートに接続され、 NPNトランジスタ Tr3のエミ
ッタが第３直流電源E3の正極P3に接続され、第３直流電
源E3の負極N3がＳＩサイリスタ T1 のカソードに接続さ
れ、 NPNトランジスタ Tr3のベースがベース抵抗R2を介
してスイッチング素子S1とオンゲート電流限流用抵抗R1
の接続点に接続されている。
【００５０】次に、図４に示した実施例の回路動作につ
いて説明する。ＳＩサイリスタ T1のターンオフ時の過
渡現象については図１に示した実施例と同様であるので
説明を省略する。ＳＩサイリスタ T1 をターンオンさせ
るには、スイッチング素子 S 1 をオン状態としスイッチ
ング素子 S2 をオフ状態として、第１直流電源E1、スイ
ッチング素子 S1 、オンゲート電流限流用抵抗R1、ＳＩ
サイリスタ T1 のゲート、ＳＩサイリスタ T1 のカソー
ド、第２直流電源E2の経路で電流を流し、ＳＩサイリス
タ T1 をオン状態とする。この時、ＳＩサイリスタ T1
に流れ始めるカソード電流 IK1とＳＩサイリスタ T1 の
カソードの浮遊インダクタンスL によって、ゲート・カ
ソード間電圧 VGK1 は、図１に示した実施例と同様にゲ
ート・カソード間の順方向電圧（ＰＮ接合のビルトイン
ポテンシャル）以上のピーク電圧VGP（例えば、3V）に
なる。
いて説明する。ＳＩサイリスタ T1のターンオフ時の過
渡現象については図１に示した実施例と同様であるので
説明を省略する。ＳＩサイリスタ T1 をターンオンさせ
るには、スイッチング素子 S 1 をオン状態としスイッチ
ング素子 S2 をオフ状態として、第１直流電源E1、スイ
ッチング素子 S1 、オンゲート電流限流用抵抗R1、ＳＩ
サイリスタ T1 のゲート、ＳＩサイリスタ T1 のカソー
ド、第２直流電源E2の経路で電流を流し、ＳＩサイリス
タ T1 をオン状態とする。この時、ＳＩサイリスタ T1
に流れ始めるカソード電流 IK1とＳＩサイリスタ T1 の
カソードの浮遊インダクタンスL によって、ゲート・カ
ソード間電圧 VGK1 は、図１に示した実施例と同様にゲ
ート・カソード間の順方向電圧（ＰＮ接合のビルトイン
ポテンシャル）以上のピーク電圧VGP（例えば、3V）に
なる。
【００５１】この時、第１直流電源E1よりスイッチング
素子S1を介して流れる電流の一部は、ベース抵抗R2を介
して NPNトランジスタ Tr3のベースに流れ、 NPNトラン
ジスタ Tr3をＳＩサイリスタ T1 と略同時にオン状態と
する。ここで、第３直流電源E3の出力電圧値V3を例えば
0.8V として、出力電圧値V3と NPNトランジスタ Tr3の
コレクタ・エミッタ間の電圧降下とＳＩサイリスタのゲ
ート・カソード間の電圧降下との和がピーク電圧 V
GP（例えば、3V）より少し小さい値になるように設定す
れば、ＳＩサイリスタ T1 のターンオンの瞬間に流れ込
むアノード電流 IA1の一部がゲートから引き抜かれて、
ＳＩサイリスタ T1 のゲート、 NPNトランジスタ Tr3の
コレクタ及びエミッタ、第３直流電源E3、ＳＩサイリス
タ T1 のカソードの経路で流れるようになるので、アノ
ード電流 IA1を緩やかに立ち上げることができる。図４
に示した実施例では、 NPNトランジスタ Tr3を用いてア
ノード電流 IA1のバイパス回路を形成したが、図５に示
すように、 nチャネル電界効果トランジスタ Tr4を用い
て構成してもよい。
素子S1を介して流れる電流の一部は、ベース抵抗R2を介
して NPNトランジスタ Tr3のベースに流れ、 NPNトラン
ジスタ Tr3をＳＩサイリスタ T1 と略同時にオン状態と
する。ここで、第３直流電源E3の出力電圧値V3を例えば
0.8V として、出力電圧値V3と NPNトランジスタ Tr3の
コレクタ・エミッタ間の電圧降下とＳＩサイリスタのゲ
ート・カソード間の電圧降下との和がピーク電圧 V
GP（例えば、3V）より少し小さい値になるように設定す
れば、ＳＩサイリスタ T1 のターンオンの瞬間に流れ込
むアノード電流 IA1の一部がゲートから引き抜かれて、
ＳＩサイリスタ T1 のゲート、 NPNトランジスタ Tr3の
コレクタ及びエミッタ、第３直流電源E3、ＳＩサイリス
タ T1 のカソードの経路で流れるようになるので、アノ
ード電流 IA1を緩やかに立ち上げることができる。図４
に示した実施例では、 NPNトランジスタ Tr3を用いてア
ノード電流 IA1のバイパス回路を形成したが、図５に示
すように、 nチャネル電界効果トランジスタ Tr4を用い
て構成してもよい。
【００５２】図６に本発明のさらに異なる実施例を示
す。図６で、ＳＩサイリスタ T1 のゲートは、スイッチ
ング素子 S1 を介してオンゲート電流供給用の第１直流
電源E1の正極P1に接続されると共に、スイッチング素子
S2 を介して第１直流電源E1の負極N1に接続されてい
る。
す。図６で、ＳＩサイリスタ T1 のゲートは、スイッチ
ング素子 S1 を介してオンゲート電流供給用の第１直流
電源E1の正極P1に接続されると共に、スイッチング素子
S2 を介して第１直流電源E1の負極N1に接続されてい
る。
【００５３】また、ＳＩサイリスタ T1 をオフ状態とす
る際にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲ
ート・カソード間に印加するため、第２直流電源E2の正
極P2がＳＩサイリスタ T1 のカソードに接続され第２直
流電源E2の負極N2が第１直流電源E1の負極N1に接続され
ている。
る際にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲ
ート・カソード間に印加するため、第２直流電源E2の正
極P2がＳＩサイリスタ T1 のカソードに接続され第２直
流電源E2の負極N2が第１直流電源E1の負極N1に接続され
ている。
【００５４】さらに、ＳＩサイリスタ T1 のゲート・カ
ソード間で、 NPNトランジスタ Tr5のコレクタがＳＩサ
イリスタ T1 のゲートに接続され、 NPNトランジスタ T
r5のエミッタがＳＩサイリスタ T1 のカソードに接続さ
れている。また、ＳＩサイリスタ T1 のゲート・カソー
ド間には第１バイアス電圧設定用抵抗R3と第２バイアス
電圧設定用抵抗R4の直列回路８が接続され、第１バイア
ス電圧設定用抵抗R3と第２バイアス電圧設定用抵抗R4の
接続点には、 NPNトランジスタ Tr5のベースが接続され
ている。
ソード間で、 NPNトランジスタ Tr5のコレクタがＳＩサ
イリスタ T1 のゲートに接続され、 NPNトランジスタ T
r5のエミッタがＳＩサイリスタ T1 のカソードに接続さ
れている。また、ＳＩサイリスタ T1 のゲート・カソー
ド間には第１バイアス電圧設定用抵抗R3と第２バイアス
電圧設定用抵抗R4の直列回路８が接続され、第１バイア
ス電圧設定用抵抗R3と第２バイアス電圧設定用抵抗R4の
接続点には、 NPNトランジスタ Tr5のベースが接続され
ている。
【００５５】次に、図６に示した実施例の回路動作につ
いて説明する。ＳＩサイリスタ T1のターンオフ時の過
渡現象は、図１に示した実施例と同様であるので説明を
省略する。ＳＩサイリスタ T1 をターンオンさせるに
は、スイッチング素子 S1 をオン状態としスイッチング
素子 S2 をオフ状態として、第１直流電源E1、スイッチ
ング素子 S1 、ＳＩサイリスタ T1 のゲート、ＳＩサイ
リスタ T1 のカソード、第２直流電源E2の経路で電流を
流し、ＳＩサイリスタ T1 をオン状態とする。この時、
ＳＩサイリスタ T1 に流れ始めるカソード電流 IK1とＳ
Ｉサイリスタ T1のカソードの浮遊インダクタンスL に
よって逆起電力が発生し、ゲート・カソード間電圧 V
GK1 は、図１に示した実施例と同様にゲート・カソード
間の順方向電圧（ＰＮ接合のビルトインポテンシャル）
以上のピーク電圧 VGPになる（例えば、 VGP= L ・dIK1
/dt=3V）。
いて説明する。ＳＩサイリスタ T1のターンオフ時の過
渡現象は、図１に示した実施例と同様であるので説明を
省略する。ＳＩサイリスタ T1 をターンオンさせるに
は、スイッチング素子 S1 をオン状態としスイッチング
素子 S2 をオフ状態として、第１直流電源E1、スイッチ
ング素子 S1 、ＳＩサイリスタ T1 のゲート、ＳＩサイ
リスタ T1 のカソード、第２直流電源E2の経路で電流を
流し、ＳＩサイリスタ T1 をオン状態とする。この時、
ＳＩサイリスタ T1 に流れ始めるカソード電流 IK1とＳ
Ｉサイリスタ T1のカソードの浮遊インダクタンスL に
よって逆起電力が発生し、ゲート・カソード間電圧 V
GK1 は、図１に示した実施例と同様にゲート・カソード
間の順方向電圧（ＰＮ接合のビルトインポテンシャル）
以上のピーク電圧 VGPになる（例えば、 VGP= L ・dIK1
/dt=3V）。
【００５６】このピーク電圧 VGPを最大値とする逆起電
力が発生した場合に NPNトランジスタ Tr5がオン状態と
なるように第１バイアス電圧設定用抵抗R3と第２バイア
ス電圧設定用抵抗R4を設定しておけば、ＳＩサイリスタ
T1がターンオンする瞬間にアノード電流 IA1の一部がゲ
ートから引き抜かれ、ＳＩサイリスタ T1 のゲート、NP
Nトランジスタ Tr5のコレクタ及びエミッタ、ＳＩサイ
リスタ T1 のカソードの経路で流れるので、図１に示し
た実施例と同様にターンオン遅れ時間を長くすることな
く、少ない駆動電力でアノード電流 IA1の立ち上がりを
緩やかにすることができる。図６に示した実施例では、
NPNトランジスタ Tr5を用いてアノード電流 IA1のバイ
パス回路を形成したが、図７に示すように、 nチャネル
電界効果トランジスタ Tr6を用いて構成してもよい。
力が発生した場合に NPNトランジスタ Tr5がオン状態と
なるように第１バイアス電圧設定用抵抗R3と第２バイア
ス電圧設定用抵抗R4を設定しておけば、ＳＩサイリスタ
T1がターンオンする瞬間にアノード電流 IA1の一部がゲ
ートから引き抜かれ、ＳＩサイリスタ T1 のゲート、NP
Nトランジスタ Tr5のコレクタ及びエミッタ、ＳＩサイ
リスタ T1 のカソードの経路で流れるので、図１に示し
た実施例と同様にターンオン遅れ時間を長くすることな
く、少ない駆動電力でアノード電流 IA1の立ち上がりを
緩やかにすることができる。図６に示した実施例では、
NPNトランジスタ Tr5を用いてアノード電流 IA1のバイ
パス回路を形成したが、図７に示すように、 nチャネル
電界効果トランジスタ Tr6を用いて構成してもよい。
【００５７】図８は本発明のさらに異なる実施例を示す
回路図である。図８で、ＳＩサイリスタ T1 のゲート
は、スイッチング素子 S1 を介してオンゲート電流供給
用の第１直流電源E1の正極P1に接続されると共に、スイ
ッチング素子 S2 を介して第１直流電源E1の負極N1に接
続されている。
回路図である。図８で、ＳＩサイリスタ T1 のゲート
は、スイッチング素子 S1 を介してオンゲート電流供給
用の第１直流電源E1の正極P1に接続されると共に、スイ
ッチング素子 S2 を介して第１直流電源E1の負極N1に接
続されている。
【００５８】また、ＳＩサイリスタ T1 をオフ状態とす
る際にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲ
ート・カソード間に印加するため、第２直流電源E2の正
極P2がＳＩサイリスタ T1 のカソードに接続され第２直
流電源E2の負極N2が第１直流電源E1の負極N1に接続され
ている。
る際にゲート逆バイアス電圧をＳＩサイリスタ T1 のゲ
ート・カソード間に印加するため、第２直流電源E2の正
極P2がＳＩサイリスタ T1 のカソードに接続され第２直
流電源E2の負極N2が第１直流電源E1の負極N1に接続され
ている。
【００５９】さらに、ＳＩサイリスタ T1 のゲート・カ
ソード間には、コンデンサC2と、ＳＩサイリスタ T1 の
ゲートからカソードへ向かう方向を順方向とするショッ
トキーバリアダイオードD6との直列回路が接続されてい
る。また、ショットキーバリアダイオードD6と極性方向
が同じツェナーダイオードZDがショットキーバリアダイ
オードD6に並列に接続されている。ここで、ショットキ
ーバリアダイオードD6としては、その順方向電圧がＳＩ
サイリスタ T1 のゲート・カソード間の順方向電圧（Ｐ
Ｎ接合のビルトインポテンシャル）よりわずかに小さい
値のものを用いる。また、ツェナーダイオードZDとして
は、スイッチング素子S2がオン状態となった場合に、第
２直流電源E2、ツェナーダイオードZD、コンデンサC2、
スイッチング素子S2で構成される経路に電流が流れるよ
うに、そのツェナー電圧が、第２直流電源E2の電圧値よ
り僅かに小さい値のものを用いる。
ソード間には、コンデンサC2と、ＳＩサイリスタ T1 の
ゲートからカソードへ向かう方向を順方向とするショッ
トキーバリアダイオードD6との直列回路が接続されてい
る。また、ショットキーバリアダイオードD6と極性方向
が同じツェナーダイオードZDがショットキーバリアダイ
オードD6に並列に接続されている。ここで、ショットキ
ーバリアダイオードD6としては、その順方向電圧がＳＩ
サイリスタ T1 のゲート・カソード間の順方向電圧（Ｐ
Ｎ接合のビルトインポテンシャル）よりわずかに小さい
値のものを用いる。また、ツェナーダイオードZDとして
は、スイッチング素子S2がオン状態となった場合に、第
２直流電源E2、ツェナーダイオードZD、コンデンサC2、
スイッチング素子S2で構成される経路に電流が流れるよ
うに、そのツェナー電圧が、第２直流電源E2の電圧値よ
り僅かに小さい値のものを用いる。
【００６０】次に、図８及び図９に基づいて、図８に示
した回路の動作について説明する。図９は図８の回路に
示したＳＩサイリスタ T1 の各部の電圧波形または電流
波形を示したもので、（ａ）は、ゲート・カソード間電
圧 VGK1 、（ｂ）はＳＩサイリスタ T1 のゲート電流 I
G1、（ｃ）は、アノード電流 IA1を示したものである。
した回路の動作について説明する。図９は図８の回路に
示したＳＩサイリスタ T1 の各部の電圧波形または電流
波形を示したもので、（ａ）は、ゲート・カソード間電
圧 VGK1 、（ｂ）はＳＩサイリスタ T1 のゲート電流 I
G1、（ｃ）は、アノード電流 IA1を示したものである。
【００６１】まず、ＳＩサイリスタ T1 をターンオフさ
せる場合は、スイッチング素子 S1をオフ状態としスイ
ッチング素子 S2 をオン状態として、第２直流電源E2、
ツェナーダイオードZD、コンデンサC2、スイッチング素
子S2の経路で電流を流す。これにより、コンデンサC
2は、その両端電圧が第２直流電源E2の電圧 V2 （例え
ば、6V）とツェナーダイオードZDのツェナー電圧 V
ZD（例えば、5V）の差電圧 VC1=V2 -VZD（例えば、1V）
となるまで充電されるので、スイッチング素子S2の電圧
降下を無視した場合、ＳＩサイリスタ T1 のゲート・カ
ソード間には、電圧 V2の逆バイアス電圧が印加される
ことになる。
せる場合は、スイッチング素子 S1をオフ状態としスイ
ッチング素子 S2 をオン状態として、第２直流電源E2、
ツェナーダイオードZD、コンデンサC2、スイッチング素
子S2の経路で電流を流す。これにより、コンデンサC
2は、その両端電圧が第２直流電源E2の電圧 V2 （例え
ば、6V）とツェナーダイオードZDのツェナー電圧 V
ZD（例えば、5V）の差電圧 VC1=V2 -VZD（例えば、1V）
となるまで充電されるので、スイッチング素子S2の電圧
降下を無視した場合、ＳＩサイリスタ T1 のゲート・カ
ソード間には、電圧 V2の逆バイアス電圧が印加される
ことになる。
【００６２】次に、ＳＩサイリスタ T1 をターンオンさ
せるには、スイッチング素子 S1 をオン状態としスイッ
チング素子 S2 をオフ状態として、第１直流電源E1、ス
イッチング素子 S1 、ＳＩサイリスタ T1 のゲート、Ｓ
Ｉサイリスタ T1 のカソード、第２直流電源E2の経路で
電流を流し、ＳＩサイリスタ T1 をオン状態とする。こ
の時、ＳＩサイリスタのカソード電流 IK1とカソードの
浮遊インダクタンスLによって生じるピーク電圧 V
GPは、ゲート・カソード間の順方向電圧（ＰＮ接合のビ
ルトインポテンシャル）以上の電圧となる（例えば、 V
GP= L ・dIK1/dt=3V）。
せるには、スイッチング素子 S1 をオン状態としスイッ
チング素子 S2 をオフ状態として、第１直流電源E1、ス
イッチング素子 S1 、ＳＩサイリスタ T1 のゲート、Ｓ
Ｉサイリスタ T1 のカソード、第２直流電源E2の経路で
電流を流し、ＳＩサイリスタ T1 をオン状態とする。こ
の時、ＳＩサイリスタのカソード電流 IK1とカソードの
浮遊インダクタンスLによって生じるピーク電圧 V
GPは、ゲート・カソード間の順方向電圧（ＰＮ接合のビ
ルトインポテンシャル）以上の電圧となる（例えば、 V
GP= L ・dIK1/dt=3V）。
【００６３】スイッチング素子 S1 をオン状態としスイ
ッチング素子 S2 をオフ状態とすると、ＳＩサイリスタ
T1 のゲート・カソード間電圧 VGK1 は、図９（ａ）の
区間（ル）に示すように、ショットキーバリアダイオー
ドD6の順方向電圧 VF （例えば、0.5V）からコンデンサ
C2の逆バイアス電圧 VC1を引いた電圧（ VF -VC1、例え
ば、-0.5V ）まで即座に上昇することになる。
ッチング素子 S2 をオフ状態とすると、ＳＩサイリスタ
T1 のゲート・カソード間電圧 VGK1 は、図９（ａ）の
区間（ル）に示すように、ショットキーバリアダイオー
ドD6の順方向電圧 VF （例えば、0.5V）からコンデンサ
C2の逆バイアス電圧 VC1を引いた電圧（ VF -VC1、例え
ば、-0.5V ）まで即座に上昇することになる。
【００６４】その後、コンデンサC2が徐々に充電される
ので、ゲート・カソード間電圧 VGK 1 は緩やかに上昇
し、ゲート・カソード間電圧 VGK1 がＳＩサイリスタ T
1 のスレッショルド電圧に到達した後もＳＩサイリスタ
T1 は緩やかにターンオンするようになり、ＳＩサイリ
スタ T1 のアノード電流 IA1も図９（ｃ）に示すように
比較的緩やかに立ち上がる。この時、コンデンサC2は、
その両端電圧がＳＩサイリスタ T1 のゲート・カソード
間順方向電圧 VGK1FとショットキーバリアダイオードD6
の順方向電圧 VF （例えば、0.5V）の差電圧 VC2=VGK1F
-VF （例えば、0.2V）となるまで充電されることにな
る。
ので、ゲート・カソード間電圧 VGK 1 は緩やかに上昇
し、ゲート・カソード間電圧 VGK1 がＳＩサイリスタ T
1 のスレッショルド電圧に到達した後もＳＩサイリスタ
T1 は緩やかにターンオンするようになり、ＳＩサイリ
スタ T1 のアノード電流 IA1も図９（ｃ）に示すように
比較的緩やかに立ち上がる。この時、コンデンサC2は、
その両端電圧がＳＩサイリスタ T1 のゲート・カソード
間順方向電圧 VGK1FとショットキーバリアダイオードD6
の順方向電圧 VF （例えば、0.5V）の差電圧 VC2=VGK1F
-VF （例えば、0.2V）となるまで充電されることにな
る。
【００６５】以上に説明したように、図８に示した実施
例の場合、ターンオン時にＳＩサイリスタ T1 のゲート
・カソード間電圧 VGK1 は、スレッショルド電圧 VTHよ
りわずかに小さい電圧（例えば、-1V ）まで即座に立ち
上がり、その後、コンデンサC2の充電により緩やかに立
ち上がる。コンデンサC2としては、比較的容量の大きな
ものを用いることができるので、制御信号から大きく遅
れることなく、ＳＩサイリスタ T1 のアノード電流 IA1
を緩やかに立ち上げることができる。
例の場合、ターンオン時にＳＩサイリスタ T1 のゲート
・カソード間電圧 VGK1 は、スレッショルド電圧 VTHよ
りわずかに小さい電圧（例えば、-1V ）まで即座に立ち
上がり、その後、コンデンサC2の充電により緩やかに立
ち上がる。コンデンサC2としては、比較的容量の大きな
ものを用いることができるので、制御信号から大きく遅
れることなく、ＳＩサイリスタ T1 のアノード電流 IA1
を緩やかに立ち上げることができる。
【００６６】また、コンデンサC1の両端電圧の変化を図
１０に示した従来例と比較すると、図１０に示した従来
の駆動回路の場合は、逆バイアス用電源電圧 V2 （例え
ば、6V）からＳＩサイリスタT1のゲート・カソード間順
方向電圧 VGK1F（例えば、0.7V）まで変化するので、そ
の変化幅は V2 +VGK1F（例えば、6.7V）となるのに対し
て、図８に示す回路の場合は、コンデンサC1の両端電圧
は、逆バイアス用電源電圧 V2 （例えば、6V）とツェナ
ー電圧 VZD（例えば、5V）との差電圧 VC1（ V C1=V2 -V
ZD、例えば、1V）から、ゲート・カソード間順方向電圧
VGK1F（例えば、0.7V）とショットキーバリアダイオー
ドD6の順方向電圧 VF （例えば、0.5V）の差電圧 V
C2（ VC2=VGK1F-VF 、例えば、0.2V）まで変化するの
で、その変化幅は VC1+VC2（例えば、1.2V）となりコン
デンサの充放電に必要な駆動電力を低減することができ
る。
１０に示した従来例と比較すると、図１０に示した従来
の駆動回路の場合は、逆バイアス用電源電圧 V2 （例え
ば、6V）からＳＩサイリスタT1のゲート・カソード間順
方向電圧 VGK1F（例えば、0.7V）まで変化するので、そ
の変化幅は V2 +VGK1F（例えば、6.7V）となるのに対し
て、図８に示す回路の場合は、コンデンサC1の両端電圧
は、逆バイアス用電源電圧 V2 （例えば、6V）とツェナ
ー電圧 VZD（例えば、5V）との差電圧 VC1（ V C1=V2 -V
ZD、例えば、1V）から、ゲート・カソード間順方向電圧
VGK1F（例えば、0.7V）とショットキーバリアダイオー
ドD6の順方向電圧 VF （例えば、0.5V）の差電圧 V
C2（ VC2=VGK1F-VF 、例えば、0.2V）まで変化するの
で、その変化幅は VC1+VC2（例えば、1.2V）となりコン
デンサの充放電に必要な駆動電力を低減することができ
る。
【００６７】
【発明の効果】以上のように、請求項１乃至請求項７記
載のＳＩサイリスタの駆動回路は、ＳＩサイリスタのタ
ーンオンの瞬間にアノード電流の一部をＳＩサイリスタ
のゲートから引き抜きカソードにバイパスすることによ
り、ＳＩサイリスタのターンオン遅れ時間を長くするこ
となく、アノード電流を緩やかに立ち上げることがで
き、ＳＩサイリスタのアノード・カソード間の急激な電
圧変化によって発生するノイズを低減することができ
る。また、コンデンサの充放電を伴わないので駆動電力
の低減を図ることもできる。
載のＳＩサイリスタの駆動回路は、ＳＩサイリスタのタ
ーンオンの瞬間にアノード電流の一部をＳＩサイリスタ
のゲートから引き抜きカソードにバイパスすることによ
り、ＳＩサイリスタのターンオン遅れ時間を長くするこ
となく、アノード電流を緩やかに立ち上げることがで
き、ＳＩサイリスタのアノード・カソード間の急激な電
圧変化によって発生するノイズを低減することができ
る。また、コンデンサの充放電を伴わないので駆動電力
の低減を図ることもできる。
【００６８】また、請求項８記載のＳＩサイリスタの駆
動回路では、ＳＩサイリスタのターンオン時にＳＩサイ
リスタのゲート・カソード間電圧は、スレッショルド電
圧よりわずかに小さい電圧値まで素早く上昇した後、コ
ンデンサの充電により緩やかに立ち上がってスレッショ
ルド電圧を越えるため、少ないターンオン遅れ時間でＳ
Ｉサイリスタのターンオンを緩やかに行うことができＳ
Ｉサイリスタの誤動作を防止することができる。また、
コンデンサの両端電圧の変化（充放電電圧の変化）を小
さくすることができるので駆動電力の低減を図ることが
できる。
動回路では、ＳＩサイリスタのターンオン時にＳＩサイ
リスタのゲート・カソード間電圧は、スレッショルド電
圧よりわずかに小さい電圧値まで素早く上昇した後、コ
ンデンサの充電により緩やかに立ち上がってスレッショ
ルド電圧を越えるため、少ないターンオン遅れ時間でＳ
Ｉサイリスタのターンオンを緩やかに行うことができＳ
Ｉサイリスタの誤動作を防止することができる。また、
コンデンサの両端電圧の変化（充放電電圧の変化）を小
さくすることができるので駆動電力の低減を図ることが
できる。
【図１】本発明に係るＳＩサイリスタの駆動回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図２】図１に示した実施例の各部の電圧または電流を
示す波形図で、（ａ）はゲート・カソード間電圧、
（ｂ）はゲート電流、（ｃ）はアノード電流を示す。
示す波形図で、（ａ）はゲート・カソード間電圧、
（ｂ）はゲート電流、（ｃ）はアノード電流を示す。
【図３】本発明に係るＳＩサイリスタの駆動回路の異な
る実施例を示す回路図である。
る実施例を示す回路図である。
【図４】本発明に係るＳＩサイリスタの駆動回路のさら
に異なる実施例を示す回路図である。
に異なる実施例を示す回路図である。
【図５】本発明に係るＳＩサイリスタの駆動回路のさら
に異なる実施例を示す回路図である。
に異なる実施例を示す回路図である。
【図６】本発明に係るＳＩサイリスタの駆動回路のさら
に異なる実施例を示す回路図である。
に異なる実施例を示す回路図である。
【図７】本発明に係るＳＩサイリスタの駆動回路のさら
に異なる実施例を示す回路図である。
に異なる実施例を示す回路図である。
【図８】本発明に係るＳＩサイリスタの駆動回路のさら
に異なる実施例を示す回路図である。
に異なる実施例を示す回路図である。
【図９】図８に示した実施例の各部の電圧または電流を
示す波形図で、（ａ）はゲート・カソード間電圧、
（ｂ）はゲート電流、（ｃ）はアノード電流を示す。
示す波形図で、（ａ）はゲート・カソード間電圧、
（ｂ）はゲート電流、（ｃ）はアノード電流を示す。
【図１０】本発明に係るＳＩサイリスタの駆動回路のさ
らに異なる実施例を示す回路図である。
らに異なる実施例を示す回路図である。
【図１１】従来のＳＩサイリスタの駆動回路の一例を示
す回路図である。
す回路図である。
【図１２】従来のＳＩサイリスタの駆動回路を動力用イ
ンバータ回路に応用した回路図である。
ンバータ回路に応用した回路図である。
【図１３】従来のＳＩサイリスタの駆動回路の各部の電
圧または電流を示す波形図で、（ａ）は制御信号、
（ｂ）はゲート・カソード間電圧、（ｃ）はアノード電
流、（ｄ）はアノード・カソード間電圧、（ｅ）はゲー
ト・カソード間電圧を示す。
圧または電流を示す波形図で、（ａ）は制御信号、
（ｂ）はゲート・カソード間電圧、（ｃ）はアノード電
流、（ｄ）はアノード・カソード間電圧、（ｅ）はゲー
ト・カソード間電圧を示す。
T1 ＳＩサイリスタ
S1 スイッチング素子
D3 ダイオード
７ ダイオード回路
R1 オンゲート電流限流用抵抗
R2 ベース抵抗（ゲート抵抗）
Tr3 NPNトランジスタ
E3 第３直流電源（定電圧源）
R3 第１バイアス電圧設定用抵抗
R4 第２バイアス電圧設定用抵抗
８ 直列回路
C2 コンデンサ
D6 ショットキーバリアダイオード
ZD ツェナーダイオード
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−262822（ＪＰ，Ａ)
特開 平２−7714（ＪＰ，Ａ)
特開 平４−373306（ＪＰ，Ａ)
特開 平５−29907（ＪＰ，Ａ)
特開 平６−5846（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
Claims (8)
- 【請求項１】 ＳＩサイリスタの駆動回路において、前
記ＳＩサイリスタがターンオンする時に、同ＳＩサイリ
スタに流れ始めるカソード電流とカソードの浮遊インダ
クタンスによって発生する逆起電力が利用され、この逆
起電力が同ＳＩサイリスタに印加される順方向の電圧を
越えることにより、前記ＳＩサイリスタのターンオンの
瞬間に伝導変調に寄与するアノード電流がゲートからカ
ソードにバイパスされ引き抜かれることで減少されるよ
うになしたことを特徴とするＳＩサイリスタの駆動回
路。 - 【請求項２】 スイッチング素子を備え、そのスイッチ
ング素子を閉状態として前記ＳＩサイリスタのゲート・
カソード間に順方向電圧を印加しオンゲート電流を前記
ＳＩサイリスタのゲートに流して前記ＳＩサイリスタを
オン状態とする前記ＳＩサイリスタの駆動回路であっ
て、前記オンゲート電流と逆向きの電流を流すダイオー
ドを前記スイッチング素子に並列に接続したことを特徴
とする請求項１記載のＳＩサイリスタの駆動回路。 - 【請求項３】 前記ＳＩサイリスタのゲート・カソード
間に順方向電圧を印加して前記ＳＩサイリスタをオン状
態とする前記ＳＩサイリスタの駆動回路であって、１つ
または複数のダイオードで構成したダイオード回路を前
記ＳＩサイリスタのゲートからカソードへ向かう方向が
順方向となるように前記ＳＩサイリスタのゲート・カソ
ード間に接続したことを特徴とする請求項１記載のＳＩ
サイリスタの駆動回路。 - 【請求項４】 スイッチング素子を備え、そのスイッチ
ング素子を閉状態として前記ＳＩサイリスタのゲート・
カソード間に順方向電圧を印加しオンゲート電流を前記
ＳＩサイリスタのゲートに流して前記ＳＩサイリスタを
オン状態とする前記ＳＩサイリスタの駆動回路であっ
て、前記スイッチング素子と前記ＳＩサイリスタのゲー
ト間に接続されたオンゲート電流限流用抵抗と、コレク
タが前記ＳＩサイリスタのゲートに接続されベースがベ
ース抵抗を介して前記スイッチング素子と前記オンゲー
ト電流限流用抵抗の接続点に接続された NPNトランジス
タと、正極が前記 NPNトランジスタのエミッタに接続さ
れ負極が前記ＳＩサイリスタのカソードに接続された定
電圧源とを備えたことを特徴とする請求項１記載のＳＩ
サイリスタの駆動回路。 - 【請求項５】 前記 NPNトランジスタの代わりに nチャ
ネル電界効果トランジスタを用い、その nチャネル電界
効果トランジスタのドレインを前記ＳＩサイリスタのゲ
ートに接続し、前記 nチャネル電界効果トランジスタの
ゲートをゲート抵抗を介して前記スイッチング素子と前
記オンゲート電流限流用抵抗の接続点に接続し、前記 n
チャネル電界効果トランジスタのソースを前記定電圧源
の正極に接続したことを特徴とする請求項４記載のＳＩ
サイリスタの駆動回路。 - 【請求項６】 前記ＳＩサイリスタのゲート・カソード
間に順方向電圧を印加して前記ＳＩサイリスタをオン状
態とする前記ＳＩサイリスタの駆動回路であって、前記
ＳＩサイリスタのゲート・カソード間に接続される第１
バイアス電圧設定用抵抗と第２バイアス電圧設定用抵抗
とで構成される直列回路と、コレクタが前記ＳＩサイリ
スタのゲートに接続されエミッタが前記ＳＩサイリスタ
のカソードに接続されベースが前記第１バイアス電圧設
定用抵抗と前記第２バイアス電圧設定用抵抗の接続点に
接続された NPNトランジスタとを備えたことを特徴とす
る請求項１記載のＳＩサイリスタの駆動回路。 - 【請求項７】 前記 NPNトランジスタの代わりに nチャ
ネル電界効果トランジスタを用い、その nチャネル電界
効果トランジスタのドレインを前記ＳＩサイリスタのゲ
ートに接続し、前記 nチャネル電界効果トランジスタの
ゲートを前記第１バイアス電圧設定用抵抗と前記第２バ
イアス電圧設定用抵抗の接続点に接続し、前記 nチャネ
ル電界効果トランジスタのソースをＳＩサイリスタのカ
ソードに接続したことを特徴とする請求項６記載のＳＩ
サイリスタの駆動回路。 - 【請求項８】 ＳＩサイリスタのゲート・カソード間に
順方向電圧を印加して前記ＳＩサイリスタをオン状態と
し前記ＳＩサイリスタのゲート・カソード間に逆方向電
圧を印加して前記ＳＩサイリスタをオフ状態とする前記
ＳＩサイリスタの駆動回路であって、ショットキーバリ
アダイオードのカソードを前記ＳＩサイリスタのカソー
ドに接続し前記ショットキーバリアダイオードのアノー
ドをコンデンサを介して前記ＳＩサイリスタのゲートに
接続すると共に、前記逆方向電圧より小さいツェナー電
圧を有し、カソードが前記ＳＩサイリスタのカソードに
接続されアノードが前記ＳＩサイリスタのゲートに接続
されたツェナーダイオードを前記ショットキーバリアダ
イオードに並列に接続してなり、前記ＳＩサイリスタの
ターンオン時にこのＳＩサイリスタのゲート・カソード
間電圧が、スレッショルド電圧よりわずかに小さい電圧
値まで素早く上昇した後、コンデンサの充電により緩や
かに立ち上がって同スレッショルド電圧を越えるように
なしたことを特徴とするＳＩサイリスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05565694A JP3448944B2 (ja) | 1994-03-25 | 1994-03-25 | Ｓｉサイリスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05565694A JP3448944B2 (ja) | 1994-03-25 | 1994-03-25 | Ｓｉサイリスタの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264031A JPH07264031A (ja) | 1995-10-13 |
| JP3448944B2 true JP3448944B2 (ja) | 2003-09-22 |
Family
ID=13004890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05565694A Expired - Fee Related JP3448944B2 (ja) | 1994-03-25 | 1994-03-25 | Ｓｉサイリスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3448944B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4307314B2 (ja) * | 2004-04-16 | 2009-08-05 | パナソニック株式会社 | 負荷駆動回路 |
| US8519751B2 (en) | 2009-09-15 | 2013-08-27 | Mitsubishi Electric Corporation | Gate drive circuit |
-
1994
- 1994-03-25 JP JP05565694A patent/JP3448944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07264031A (ja) | 1995-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |