JP3444792B2

JP3444792B2 - しきい値素子

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Publication number: JP3444792B2
Application number: JP22839898A
Authority: JP
Inventors: ビクトール・アイ・バーシャフスキー
Original assignee: 株式会社モノリス
Priority date: 1998-08-12
Filing date: 1998-08-12
Publication date: 2003-09-08
Anticipated expiration: 2018-08-12
Also published as: JP2000059205A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理演算回路に用
いるしきい値素子に関する。この発明は特にＭＩＳトラ
ンジスターを用いるしきい値素子に関する。

【０００２】

【従来の技術】従来のしきい値素子として、出力ワイア
ードＣＭＯＳインバータを基本とするものがある。図８
は従来の出力ワイアードＣＭＯＳインバータによるしき
い値素子の構成図である。この素子では入力Ｘ₁，Ｘ₂，
・・・Ｘ_nのそれぞれにインバータ１，２，・・・ｎが
設けられ、それらのインバータの出力がすべて接続され
てその部分に出力電圧Ｖoutが現れる。出力電圧Ｖoutは
比較インバータ１０に入力される。判定インバータ１０
のしきい値は多数決の結果が正しく二値化されるよう適
切に設定されている。このしきい値素子では、各入力に
対するインバータ１，２，・・・ｎの出力の合計を反映
するＶoutを比較インバーターでしきい値と比較し、Ｖo
utがしきい値より大きければ最終結果ｙとして「１」を
出力し、小さければ「０」を出力する。このしきい値素
子は各入力Ｘ₁，Ｘ₂，・・・Ｘ_nに適当な重みをつけ、
比較インバータ１０のしきい値をそれに適合するように
設定することで各種の論理式演算に用いることができ
る。

【０００３】

【発明が解決しようとする課題】上記従来技術では、各
入力に対して最低２個のトランジスターが必要であり、
基板上でのしきい値回路の占める面積が大きいという問
題点がある。また、入力に対する各々のインバータの重
み付けや判定インバータのしきい値の設計及び設定が煩
雑である。そこで、本発明が解決しようとする課題は、
より少ないトランジスターで論理式演算でき、また、素
子の重み付けやしきい値の設計、設定が容易であるしき
い値素子を提供することにある。

【０００４】

【課題を解決するための手段】上記課題を解決するた
め、本発明のしきい値素子は、論理式Ｙ＝Ｆ（Ｘi）を
Ｙ＝Sign（ΣωiＸi−１）の形に変形して得られたωi
に対応するドレーン電流を励起時に流すＭＩＳ（金属絶
縁体半導体構造）トランジスターが並列接続されてい
て、各トランジスターに対応する入力信号Ｘiを伝達す
る端子がそれぞれのゲート電極に接続されており、入力
信号により各トランジスターの励起を制御し、各トラン
ジスターのドレーン電流の和に基づいて現れる出力電圧
信号を比較インバータでしきい値と比較して結果を出力
するように構成されていることを特徴とする。

【０００５】本発明のしきい値素子は、ＭＩＳトランジ
スターがゲート電極の幅及び長さによりβ値を決定でき
るものであってもよい。なお、入力信号Ｘiを伝達する
手段として第二のＭＩＳトランジスターを設置し、第二
のトランジスターのゲート電極に入力信号を印加してス
イッチングするとともに第一のトランジスターのゲート
電極に印加する電圧によりトランジスターの実効的なβ
値を調節するものであればより望ましい。

【０００６】本発明のしきい値素子によれば、それぞれ
の並列トランジスターについて励起時に上記ωiに対応
するドレーン電流を流すように設定することにより、常
に比較インバータのしきい値をある一定の値に設定する
ことができ、しきい値素子の設計及び設定が従来型のし
きい値素子より遙かに容易になる。また、本発明のしき
い値素子によれば、各入力に対するトランジスターは原
則として１つですみ、より少ないトランジスターでしき
い値素子を形成できる。さらに、ωiに対応するドレー
ン電流を流すためのβ値をトランジスターのゲート電極
に印加する電圧によって変更するようにしたものは、個
々のトランジスターのゲート電極に印加する電圧を変化
させることによって設計、形成後においても必要に応じ
てωi値の変更が可能となり、より少ない数のしきい値
回路による論理演算回路を形成しうる。

【０００７】たとえば、論理式Ｙがｎ個の入力Ｘ₁の論
理和や論理積であるとき、従来のしきい値素子では比較
インバータを除くとトランジスターが２ｎ個必要であっ
たのに対し、本発明ではトランジスター（ｎ＋１）個
と、約半数のトランジスターでしきい値素子を形成でき
る。さらに集積回路としてしきい値素子を制作する場合
にも、すべて一方のチャンネルのものを並列接続したト
ランジスタにすべての入力を印加するようにすればよい
から、極めて簡単に設計し、配置することができる。た
とえば具体的に、論理式ＹがＸ₁（Ｘ₂＋Ｘ₃）、Ｘ₁Ｘ₂
＋Ｘ₂Ｘ₃＋Ｘ₃Ｘ₁、Ｘ₁Ｘ₂Ｘ₃等、３入力の論理式であ
る場合は従来のしきい値素子では比較インバータのほか
にトランジスターが６個必要であったのに対し、本発明
のしきい値素子はトランジスター４個のみで成立する。
また、ＮＯＴ理論に対してはインバータを挿入する事で
対応できる。

【０００８】

【発明の実施の形態】論理式Ｙは次の式で定義される。Ｙ＝Sign（ΣＷiＸi−Ｔ） (１) ここで、Ａ≧１のときSign(Ａ)＝１，Ａ＜０のときSign
(Ａ)＝０とする。式中、Σはi＝１，２，・・・ｎに関
する総和である。Ｗiは第i入力の重み、Ｔはしきい値に
相当する。この式を変形して、Ｙ＝Sign（ΣωiＸi−１） (２) となる。ただし、ωi＝Ｗi／Ｔである。これにより、常
にしきい値を一定にとることが可能になる。

【０００９】図１は(２)式をしきい値素子に変換した状
態を示す回路図である。ＭＩＳトランジスター２１，２
２，・・・ｍにはそれぞれωｉに対応するようにβ値
（後述）が設定されており、比較インバータ３０のしき
い値は式中、Sign（ΣωiＸi−１）の「１」に対応する
値に設定されている。ＭＩＳトランジスター２１，２
２，・・・ｍの一方は電源にプルアップされており、も
う一方は常にｏｎであるトランジスター２０を介して接
地されている。なお、トランジスター２０を電源にプル
アップし、ＭＩＳトランジスター２１，２２，・・・ｍ
を接地するように構成してもよい。ＭＩＳトランジスタ
ー２１，２２，・・・ｍのドレーン電流が合流し、その
合計電流とトランジスター２０の出力との対応により決
まる電圧Ｖoutを比較インバータ３０に入力し、予め決
められたしきい値と比較するようになっている。入力信
号はＭＩＳトランジスター２１，２２，・・・ｍのゲー
ト電極に接続されており、入力Ｘiに応じて各トランジ
スターの励起を制御している。

【００１０】ＭＩＳトランジスターjの電流増幅率βj
は、よく知られた関係式を用いて βj＝με／ｔox・（Ｗj／Ｌj）＝με／ｔox・（Ｗ0／Ｌ0）ωj (３) と表すことができる。ここで、μはチャンネル領域にお
ける電子の移動度、εは絶縁体の誘電率、ｔoxは絶縁体
の厚さ、ＷjとＬjはそれぞれｊ番目のトランジスターの
ゲート電極の幅と長さである。したがって、所望の重み
ωjが与えられたとき、基準となるＷ0／Ｌ0にωjを掛け
た値Ｗj／Ｌj＝（Ｗ0／Ｌ0）ωjになるように電極の幅
Ｗjと長さＬjを調整することにより必要なβ値βjを得
ることができる。このようにして、トランジスターへの
入力Ｘjに対する重みωjを対応するトランジスターの形
状寸法に基づいて決定して、出力としてωjＸjに対応す
る信号を発生するトランジスターを得ることができる。

【００１１】しきい値素子をこのように構成すると、入
力関数に対応したトランジスターを一方のチャンネル側
に集積し、他方のチャンネルのトランジスターと比較イ
ンバータを定形のまま配置することにより、任意の論理
演算を行うしきい値素子を極めて小型に集積回路上に形
成することができる。

【００１２】さらに、完全に導通したｎチャンネルとｐ
チャンネルのＭＯＳ（金属酸化物半導体構造）トランジ
スターを直列に接続して成る図２に示したようなＣＭＯ
Ｓ回路について考えると、もしＶth＜Ｖout＜Ｖdd−Ｖt
hであって両方のトランジスターが不飽和状態であると
すれば、Ｉn＝βn((Ｖdd−Ｖth)Ｖout−Ｖout²／２) (４) Ｉp＝−βp((Ｖdd−Ｖth)(Ｖdd−Ｖout)−(Ｖdd−Ｖout)²／２) (５) なる関係が成立することが知られている。ＩnとＩpはそ
れぞれｎチャンネルとｐチャンネルのＭＯＳトランジス
ターを流れるドレーン電流、βnとβpはそれぞれの電流
増幅率、Ｖddはゲートに印加される電源電圧、Ｖthはト
ランジスターのしきい値電圧である。ただし簡単のため
両トランジスターとも同じ値とした。またはドレーン電
圧に当たる出力電圧である。

【００１３】ここで、Ｉn＋Ｉp＝０、Ｖdd＝５Ｖ、Ｖt
＝０．８Ｖとし、α＝βn／βpとおくと、式（４）と式
（５）の辺々を加えて整理して αＶout(２(Ｖdd−Ｖth)−Ｖout)−(Ｖdd−Ｖout)(２
(Ｖdd−Ｖth)−(Ｖdd−Ｖout))＝０すなわち、 αＶout(８．４−Ｖout)−(５−Ｖout)(３．４＋Ｖout)＝０（６）となる。これからαの解を求めて、ｄＶout／ｄαを算
出すると、ｄＶout／ｄα ＝（８．４−Ｖout)²Ｖout²／（１４２．８−６．８(５−Ｖout)Ｖout) （７）となる。従って、α＝１、Ｖout＝２．５Ｖのとき、ｄ
Ｖout／ｄαはほぼ２となる。

【００１４】図１の回路では、α＝Σ_j=1〜mωjｘjであ
る。ｘjが変化したときの出力変化ΔＶoutは約２ωjと
なる。またＴ＝１００のとき最小のωは１／Ｔすなわち
０．０１になるので、最小の出力変化はたとえばほぼ２
０ｍＶとなる。式（４）に基づいたしきい値関数を用い
る方法との違いは、最小の出力変化ΔＶoutがΣ_j=1〜 _m
ωjによるのではなくしきい値のみに基づいて決まるこ
とである。このしきい値素子を用いてニューロンを組み
上げるときの精度やしきい値関数の再現精度は学習によ
る重み係数ωjの精度によって決まる。別の言い方をす
ると、これらの精度は入力の重みを形成する方法による
ということができる。

【００１５】なお、式(４)に明らかなように、トランジ
スターを流れるドレーン電流Ｉnと電流増幅率βnの間に
は線形の関係がある。しかし、ドレーン電流Ｉnはまた
ゲート電圧と単調な関数関係を有する。従って、ゲート
電極の形状によらずゲート電圧を調整してドレーン電流
を制御することによっても実効的なβ値βnを調整する
ことができることが分かる。

【００１６】これを用いてゲート電極に印加する電圧を
変化させることでβ値を変化させうるしきい値素子を形
成できる。図３はβ値を電極の形状で決定する代わりに
ゲート電極に印加する電圧に基づいて調節できるように
したしきい値素子の入力素子を表した回路図である。図
１のＭＩＳトランジスター２１の代わりに第一のＭＩＳ
トランジスター３１と第二のＭＩＳトランジスター３２
を備えたトランジスターセットを用いる。第一のＭＩＳ
トランジスター３１のゲート電極に入力Ｘiを印加し、
第二のＭＩＳトランジスター３２のゲート電極に適当な
電圧Ｖcontrを印加する。電圧Ｖcontrによってトランジ
スターセットが導通したときの電流値が調節できるの
で、ωiに対応するトランジスターの実効的β値を設定
することが可能になる。このトランジスターセットの一
方は電源に接続されており、もう一方は図１のトランジ
スター２０に相当するトランジスターを介して接地され
ていると同時に比較インバータに接続されている。

【００１７】本発明のしきい値素子は、相補的なチャン
ネル形式を有するＭＩＳトランジスターを用いて形成す
ることにより、スイッチングの高速化や消費電力の節減
が可能である。図４は相補的なチャンネル形式を有する
ＭＩＳトランジスター、特にｎチャンネルとｐチャンネ
ルのＭＯＳトランジスターを用いた本発明のしきい値素
子の回路図である。並列接続されたｎチャンネルＭＯＳ
トランジスター４１，４２，・・・ｋの一方の接続端子
は接地されており、もう一方の接続端子は常にｏｎ状態
であるｐチャンネルＭＯＳトランジスター４０を介して
電源に接続されているとともに比較インバータ５０の入
力端子に接続されている。ｎチャンネルＭＯＳトランジ
スターとｐチャンネルＭＯＳトランジスター及び電源と
接地を入れ替えてもよい。この例では、実効的β_p値を
有するｐチャンネルＭＯＳトランジスター４０を流れる
電流と実効的β_n値を有するｎチャンネルＭＯＳトラン
ジスター４１，４２，・・・ｋのうち励起されたものを
流れる電流の総合値との相互作用によって出力電圧Ｖou
tが決定される。

【００１８】ここで、ｐチャンネルＭＯＳトランジスタ
ー４０の実効的β値をほぼ１であって、１に対してもっ
とも小さいωiに対応する値より小さい偏倚δを有する
ように設定し、ｎチャンネルＭＯＳトランジスター４
１，４２，・・・ｋの実効的β値をすべて相対的に１よ
り小さい値に設定し、比較インバータ５０のしきい値を
電源電圧と接地電圧の中央値とすることが設計、設定の
簡便のために有効である。ｐチャンネルＭＯＳトランジ
スター４０のβ値に偏倚δを持たせるのは、製作上のば
らつきや自然発生的な電圧のぶれを吸収し、比較インバ
ータ５０が常に正しい判定を行うようにするためであ
る。この偏倚に対応するものを比較インバータ５０のし
きい値に持たせることでも同様の効果が得られる。

【００１９】ここで、ｎチャンネルＭＯＳトランジスタ
ー４１，４２，・・・ｋには図３に示したトランジスタ
ーセットを用いれば、ｎチャンネルＭＯＳトランジスタ
ー４１，４２，・・・ｋの実効的β値を変化させるだけ
で異なる論理式の演算ができるよう変更できるので設
計、製作上非常に便利である。以下、この例においてい
くつかの論理式について具体的に説明する。

【００２０】論理式Ｙがｎ個のＸｉの論理和Ｙ＝ΣＸi
であるとき、Ｘiのいずれかが１であれば論理式の値は
１になるので、論理式ＹはＹ＝Sign（Σ１・Ｘｉ−１） (８) と変形できる。この場合、係数ωiの値はすべて１であ
るので、図５に示すｎチャンネルＭＯＳトランジスター
４１，４２，・・・ｋの実効的β値及びｐチャンネルＭ
ＯＳトランジスター４０の実効的β値をすべて１に対応
する値に設定し、判定インバータ５０のしきい値を電源
電圧と接地電圧の中央値に設定すればこの論理式Ｙを演
算するしきい値素子が形成される。

【００２１】すなわち、入力Ｘiがすべて０であれば、
ｎチャンネルＭＯＳトランジスター４１，４２，・・・
ｋが遮断するのに対しｐチャンネルＭＯＳトランジスタ
ー４０が導通しているため、ＶoutはＶddに近い値にな
り、判定インバータ５０の出力は０になる。また、入力
Ｘiのうちのひとつが１であれば、ＶoutはほぼＶdd／２
になり、判定インバータ５０の出力は１となる。また、
複数の入力が１であればＶoutはより低い値になるから
判定インバータ５０の出力は１となる。

【００２２】論理式Ｙがｎ個のＸｉの論理積であると
き、ｎ個のＸiすべてが１の時のみ論理式の値が１にな
るので、論理式ＹはＹ＝Sign（Σ（１／ｎ）Ｘｉ−１） (９) と変形できる。この場合、係数ωiの値はすべて１／ｎ
である。従って、ｎチャンネルＭＯＳトランジスター４
１，４２，・・・ｋの実効的β値を１／ｎに設定し直せ
ば、前記論理和の場合のｐチャンネルＭＯＳトランジス
ター４０のβ値と判定インバータ５０のしきい値を変更
しなくてもｎ個のＸiの論理積である論理式Ｙを演算す
るしきい値素子を形成することができる。

【００２３】さらに具体化するため、基本となる３入力
の論理式について取り上げる。まず、たとえば論理式Ｙ
がＸ₁（Ｘ₂＋Ｘ₃）であるときを考えると、Ｘ₁が１であ
り、Ｘ₂及びＸ₃の少なくともどちらかが１の時に論理式
の値が１になるため、論理式ＹはＹ＝Sign（２Ｘ₁＋Ｘ₂＋Ｘ₃−３）＝Sign（（２／３）Ｘ₁＋（１／３）Ｘ₂＋（１／３）Ｘ₃−１） (10) と変形できる。図５はこの論理式Ｙを演算するしきい値
素子の回路図である。ｐチャンネルＭＯＳトランジスタ
ー６０の実効的β値は１に対応する値、ｎチャンネルＭ
ＯＳトランジスター６１の実効的β値は２／３、ｎチャ
ンネルＭＯＳトランジスター６２，６３の実効的β値は
１／３に対応する値に設定されており、比較インバータ
７０のしきい値は電源電圧と接地電圧の中央値である。
実際はｎチャンネルＭＯＳトランジスターは図２で示し
たトランジスターセットであることが望ましいが、図で
はｎチャンネルＭＯＳトランジスターの実効的β値を変
更するための設備は省略されている。

【００２４】論理式ＹがＸ₁Ｘ₂＋Ｘ₂Ｘ₃＋Ｘ₃Ｘ₁である
ときは、Ｘ₁からＸ₃のうち少なくともいずれか２個のＸ
が１のとき式の値が１になるため、論理式ＹはＹ＝Sign（（１／２）Ｘ₁＋（１／２）Ｘ₂＋（１／２）Ｘ₃−１） (11) と変形できる。この論理式Ｙを演算するしきい値素子
は、図６のｎチャンネルＭＯＳトランジスター６１、６
２，６３の実効的β値を１／２に設定するだけで形成さ
れる。また、論理式ＹがＸ₁Ｘ₂Ｘ₃であるときは、すべ
てのＸが１のときに式の値が１になるので、論理式ＹはＹ＝Sign（（１／３）Ｘ₁＋（１／３）Ｘ₂＋（１／３）Ｘ₃−１） (12) で表される。これは、ｎチャンネルＭＯＳトランジスタ
ー６１，６２，６３のβ値を１／３に変更するだけで対
応できる。

【００２５】また、ＮＯＴ論理に対してインバータを用
いることによって！Ｘ₁Ｘ₂Ｘ₃（！ＸiはＸiの反対を表
す）などのＮＯＴ論理を含む論理式に対応するしきい値
素子を形成することができる。たとえば、論理式Ｙが前
記の！Ｘ₁Ｘ₂Ｘ₃である場合、論理式Ｙは式(13)のＸ₁を
！Ｘ₁に置き換えてＹ＝Sign（（１／３）！Ｘ₁＋（１／３）Ｘ₂＋（１／３）Ｘ₃−１） (13) で表せる。図６はこの論理式Ｙを演算するしきい値回路
の回路図である。ｐチャンネルＭＯＳトランジスター８
０の実効的β値は１、ｎチャンネルＭＯＳトランジスタ
ー８１，８２，８３のβ値は１／３に設定されており、
比較インバータ９０のしきい値は電源電圧と接地電圧の
中央値に設定されている。インバータ９１はｎチャンネ
ルＭＯＳトランジスター８１のゲート電極への入力Ｘ₁
を反転させるもので、インバータ９１がＸ₁の入力を
「１」の時は「０」に、「０」の時は「１」に変換する
ことで！Ｘ₁の入力になおし、ＮＯＴ論理に対応させる
役割を果たす

【００２６】同様に論理式Ｙが！（Ｘ₁＋Ｘ₂＋Ｘ₃）で
ある場合、論理式（Ｘ₁＋Ｘ₂＋Ｘ₃）の値が１の時論理
式Ｙは０，０の時論理式Ｙは１であるので、論理式ＹはＹ＝１−Sign（（１／３）Ｘ₁＋（１／３）Ｘ₂＋（１／３）Ｘ₃−１） (14) と変形できる。これに対するしきい値素子はＸ₁＋Ｘ₂＋
Ｘ₃を演算するしきい値回路の判定インバータの後にイ
ンバータを挿入することで形成できる。図７に式(15)を
演算するしきい値素子の回路図を示した。ここでは、ｐ
チャンネルＭＯＳトランジスター１００のβ値は１、ｎ
チャンネルＭＯＳトランジスター１０１，１０２，１０
２のβ値は１／３、判定インバータ１１０のしきい値は
電源電圧と接地電圧の中央値に設定されている。

【００２７】判定インバーターで判定した結果、すなわ
ち（Ｘ₁＋Ｘ₂＋Ｘ₃）の結果をインバータ１１１で反転
することにより、このしきい値素子全体の出力は！（Ｘ
₁＋Ｘ₂＋Ｘ₃）の結果に変換される。なお、図４から図
７の実施例では入力素子をｎチャンネルＭＯＳトランジ
スターにより構成した場合を示したが、ｐチャンネルＭ
ＯＳトランジスターで構成してもよいことはいうまでも
ない。この場合、入力、出力、あるいは判定インバータ
のしきい値等の極性が反転することは当然である。

【００２８】さらに複雑な論理式も容易にSign（Σωi
Ｘi−１）の形に変形することができる。以下に、論理
式ＹからSign（ΣωiＸi−１）に変形する一般的な方法
の一例を挙げる。まず、論理式ＹをSign（ΣＷiＸi−
Ｔ）に変形する。このときのＷiは以下の論理に基づい
て内側のかっこ内から順に決定できる。ただし、Ｘjは
内側のかっこ内のＸiから順に計算していってｊ番目に
問題とするＸiとする。１．かっこ内がｎ個のＸiの論理和である場合、Sign
（ΣＸi−１）であり、ｎ個のＸiの論理積である場合、
Sign（ΣＸi−ｎ）である。２．新たな変数Ｘjがそれまでの式に対して論理和演算
される場合は、その係数Ｗjはそれまでのしきい値Ｔ_j-1
と同じ値になり、そのときのしきい値Ｔjはそれまでの
値Ｔ_j-1と変わらない。３．新たな変数Ｘjがそれまでの式に対して論理積演算
される場合は、その係数Ｗjはそれまでの変数の係数の
和ΣＷ_j-1からそれまでのしきい値Ｔ_j-1を引いた値
に１を加えた値（ΣＷ_j-1−Ｔ_j-1＋１）になり、そのと
きのしきい値Ｔ jはΣＷ_j-1＋１になるこうして決定されたSign（ΣＷiＸi−Ｔ）をしきい値Ｔ
で除算し、Sign（ΣωiＸi−１）を算出すればよい。

【００２９】この手順に従って、たとえばＹ＝Ｘ₁（Ｘ₂＋Ｘ₃（Ｘ₄＋Ｘ₅（Ｘ₆＋Ｘ₇））） (15) をまずＹ＝Sign（ΣＷiＸi−１）に変形すると、Ｙ＝Sign（１３Ｘ₁＋８Ｘ₂＋５Ｘ₃＋３Ｘ₄＋２Ｘ₅＋Ｘ₆＋Ｘ₇−２１） (16) となり、これをＹ＝Sign（ΣωiＸi−１）に変形するとＹ＝Sign（０．６５Ｘ₁＋０．３４４Ｘ₂＋０．２１５Ｘ₃＋０．１２９Ｘ₄ ＋０．０８６Ｘ₅＋０．０４３Ｘ₆＋０．０４３Ｘ₇−２１） (17) となる。

【００３０】

【発明の効果】以上のように、本発明のしきい値素子は
従来型に比べて設計及び制作が容易であり、設定の煩雑
さも軽減されている。また、従来型に比べより少ないト
ランジスターによってしきい値素子が成立する。さらに
設置後も演算する論理式を変更することが可能であり、
論理演算回路を形成するに当たって大幅な小型化とコス
トダウンを実現することができる。

【００３１】

【図面の簡単な説明】

【図１】本発明のしきい値素子の１実施例を表す回路図
である。

【図２】ＣＭＯＳインバ−タの回路図である。

【図３】本実施例のしきい値素子に用いるトランジスタ
ーセットの回路図である。

【図４】本実施例のしきい値素子の別の様態を表す回路
図である。

【図５】本実施例のしきい値素子によりひとつの論理式
を演算するときの回路図である。

【図６】本実施例において別の論理式を演算するときの
回路図である。

【図７】本実施例においてさらに別の論理式を演算する
ときの回路図である。

【図８】従来技術によるしきい値素子の回路図の一例で
ある。

【符号の説明】

２１，２２，３１，３２，ｍＭＩＳトランジスター１０，３０，５０，７０，９０，１１０判定インバー
タ４１，４２，６１，６２，６３，８１，８２，８３，１
０１，１０２，１０３，ｋｎチャンネルＭＯＳトラン
ジスター４０，６０，８０，１００ｐチャンネルＭＯＳトラン
ジスター１，２，ｎ，９１，１１１インバータ２０トランジスターＶcontr ＭＩＳトランジスター３２のゲート電極に印
加される電圧Ｘ₁，Ｘ₂，Ｘ₃，Ｘ_n 入力

Claims

(57)【特許請求の範囲】

【請求項１】 Sign(Ａ)をＡ≧０のとき１、Ａ＜０のと
き０を表すものとし、論理式Ｙ＝Ｆ(Ｘi）を、Ｙ＝Sign
（ΣωiＸi−１）の形に変形して得られたωiに対応す
るドレーン電流を励起時に流すＭＩＳトランジスターが
並列接続されていると共に、対応する入力信号Ｘiを伝
達する端子がそれぞれのゲート電極に接続されていて該
トランジスターの励起を制御し、各トランジスターのド
レーン電流の和により現れる出力電圧信号を比較インバ
ータでしきい値と比較して結果を出力するように構成さ
れたしきい値素子。
【請求項２】前記ＭＩＳトランジスターがゲート電極
の幅および長さによりβ値を調整したものであることを
特徴とする請求項１記載のしきい値素子。
【請求項３】前記ωiに対応するドレーン電流を流す
ＭＩＳトランジスターが直列接続した２個のＭＩＳトラ
ンジスターからなり、第１のトランジスターのゲート電
極に印加する電圧により該直列接続トランジスターの実
効的なβ値を調整し、第２のトランジスターのゲート電
極に入力信号を印加してスイッチングすることを特徴と
する請求項１記載のしきい値素子。
【請求項４】前記並列接続されたＭＩＳトランジスタ
ーの第１の接続端子が共通電極に接続され、第２の接続
端子が常時通電する相補的なチャンネル形式を有するＭ
ＩＳトランジスターを介して電源電極に接続されている
と共に比較インバータに接続されていることを特徴とす
る請求項１から３のいずれかに記載のしきい値素子。
【請求項５】前記並列接続されたＭＩＳトランジスタ
ーがｎチャンネルのＭＯＳトランジスターであって、前
記相補的なチャンネル形式を有するＭＩＳトランジスタ
ーがｐチャンネルのＭＯＳトランジスターであることを
特徴とする請求項４記載のしきい値素子。
【請求項６】前記相補的なチャンネル形式を有するＭ
ＩＳトランジスターの実効的β値をほぼ１であって１に
対して最も小さいωiに対応する値より小さい偏倚を有
するように設定し、前記ωiに対応するドレーン電流を
流すＭＩＳトランジスターの実効的β値を全て相対的に
１より小さい値に設定し、前記比較インバータのしきい
値を中央値とすることを特徴とする請求項４または５記
載のしきい値素子。
【請求項７】前記論理式Ｙがｎ個の入力Ｘiの論理和
であるときＹ＝Sign（Σ１・Ｘi−１）と変形してこれ
らの係数ωiに対応するドレーン電流を流すようにした
ＭＩＳトランジスターを用いることを特徴とする請求項
１から６のいずれかに記載のしきい値素子。
【請求項８】前記論理式Ｙがｎ個の入力Ｘiの論理積
であるときＹ＝Sign（Σ(１／ｎ)Ｘi−１）と変形して
これらの係数ωiに対応するドレーン電流を流すように
したＭＩＳトランジスターを用いることを特徴とする請
求項１から６のいずれかに記載のしきい値素子。
【請求項９】前記論理式ＹがＸ₁(Ｘ₂＋Ｘ₃)であると
きＹ＝Sign((２／３)Ｘ₁＋(１／３)Ｘ₂＋(１／３)Ｘ₃−
１)と変形してこれらのωiに対応するドレーン電流を流
すようにしたＭＩＳトランジスターを用いることを特徴
とする請求項１から６のいずれかに記載のしきい値素
子。
【請求項１０】前記論理式ＹがＸ₁Ｘ₂＋Ｘ₂Ｘ₃＋Ｘ₃
Ｘ₁であるときＹ＝Sign((１／２)Ｘ₁＋(１／２)Ｘ₂＋
(１／２)Ｘ₃−１)と変形してこれらのωiに対応するド
レーン電流を流すようにしたＭＩＳトランジスターを用
いることを特徴とする請求項１から６のいずれかに記載
のしきい値素子。
【請求項１１】前記論理式ＹがＸ₁Ｘ₂Ｘ₃であるとき
Ｙ＝Sign((１／３)Ｘ ₁＋(１／３)Ｘ₂＋(１／３)Ｘ₃−
１)と変形してこれらのωiに対応するドレーン電流を流
すようにしたＭＩＳトランジスターを用いることを特徴
とする請求項１から６のいずれかに記載のしきい値素
子。
【請求項１２】前記論理式におけるＮＯＴ論理に対し
てインバータを対応させることを特徴とする請求項１か
ら１１のいずれかに記載のしきい値素子。