JP3440982B2 - デジタル信号中継伝送装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、半二重伝送システ
ムやローカルエリアネットワーク（ＬＡＮ）などにあっ
てハイレベルデータリンク制御手順（ＨＤＬＣ：High L
evel Data Link Control Procedure) 方式のメッセージ
フォーマットのフレームを連続伝送するデジタル信号中
継伝送装置に関する。 【０００２】 【従来の技術】従来、この種のＨＤＬＣのメッセージフ
ォーマットには、情報メッセージ転送用の情報フレー
ム、データリンク監視用の監視フレーム、及び動作モー
ドの設定や異常状態報告用に使用する非番号制フレーム
を有しており、それぞれの前後フィールドにフラグシー
ケンス（例えば、８ビットフラグパターン、固定ビット
「０１１１１１１０」）が付加されている。図７は従来
のＬＡＮに設けられるデジタル信号中継伝送装置の構成
を示すブロック図である。図７において、この従来例の
デジタル信号中継伝送装置はＬＡＮなどに設けられるも
のであり、受信ポートＴＲを通じた受信データをローレ
ベルの制御信号の入力で送出するレシーバ１と、ハイレ
ベルの制御信号の入力で送信データを送信ポートＴＸを
通じて送出するドライバ２とを有している。また、この
従来例のデジタル信号中継伝送装置は、受信データのプ
リアンブルから同期を確立するための同期確立信号及び
受信クロック信号を抽出するＤＰＬＬ回路３と、８ビッ
ト単位で受信データを直列／並列変換する８ビットシフ
トレジスタ５と、開始フラグパターン（以下、開始フラ
グのみで示す）及び終了フラグパターン（以下、開始フ
ラグのみで示す）の二つを検出するためのフラグ一致検
出回路６とを有している。更に、ドライバ２を駆動して
送信期間を制御する送信制御回路７とを有し、この送信
制御回路７からの制御信号でドライバ２が駆動され、受
信データを中継した送信データを送信ポートＴＸから送
出する。次に、このデジタル信号中継伝送装置の中継動
作について説明する。図８は図７に示すデジタル信号中
継伝送装置の中継動作のタイミング図である。図７及び
図８において、受信ポートＴＲを通じた図８（ａ）に示
すプリアンブル、開始フラグ、アドレス、制御データ、
伝送データ、チェックコード及び終了フラグからなる＃
１フレームの受信データをレシーバ１で受信し、このレ
シーバ１からの受信データが、ＤＰＬＬ回路３及び８ビ
ットシフトレジスタ５に入力される。ＤＰＬＬ回路３
は、同期確立信号を抽出して送信制御回路７へ送出し、
また、受信クロック信号を抽出して８ビットシフトレジ
スタ５に送出する。次に、送信制御回路７からドライバ
２へハイレベル制御信号を送出して、この中継期間に送
信ポートＴＸから図８（ｂ）に示すプリアンブル、開始
フラグ、アドレス、制御データ、伝送データ、チェック
コード及び終了フラグからなる＃１フレームの送信デー
タの送出を開始する。８ビットシフトレジスタ５で受信
データを並列データに変換する。この８ビットシフトレ
ジスタ５で変換した出力並列データがフラグ一致検出回
路６に入力される。フラグ一致検出回路６では、図８
（ａ）に示す受信データにおける開始フラグ及び終了フ
ラグの二つのフラグを検出する。ここで二つのフラグを
検出すると送信制御回路７へ送信終了を指示する信号を
送出し、送信制御回路７がドライバ２にハイレベル制御
信号を送出して送信ポートＴＸを通じた送信データの送
出を停止する。図９は、この従来例にあって連続伝送フ
レームを説明するための図であり、図１０は、この従来
例にあって異常伝送フレームの中継動作を説明するため
の図である。図９において、この連続伝送フレームは、
プリアンブル、開始フラグ、アドレス、制御データ、伝
送データ、チェックコード及び終了フラグからなる図９
（ａ）に示す＃１フレームと、図９（ｂ）に示すように
開始フラグから終了フラグからなる＃２以降のフレーム
とを有している。この連続伝送フレームには、更に、図
９（ｃ）に示すように開始フラグから終了フラグ及びア
ボートパターンからなる最終フレームを有している。図
１０（ａ）に示すように開始フラグ及び終了フラグで囲
まれたＨＤＬＣフレーム（＃１フレーム、＃２フレー
ム、＃Ｎフレーム、最終フレーム）を連続受信した場
合、まず、図１０（ｂ）（ｃ）に示すように先頭の＃１
フレームを送信制御回路７の出力（ハイレベル制御信
号）でドライバ２から送信する。この後の図１０（ａ）
に示す＃２フレームから最終フレームまでのフレームに
は、プリアンブルが付加されていないため、ＤＰＬＬ回
路３は、開始フラグの受信前で同期確立することができ
なくなり、フレームの途中から同期が確立して中継動作
を再開する。したがって、図１０（ｃ）に示すように＃
２フレーム以降では、異常フレームを送信する。なお、
このデジタル信号中継伝送装置は、受信データを双方向
伝送するように図７に示す構成を二組を配置して、その
双方向に中継するようにしても良い。図１１は従来例に
あってデジタル信号中継伝送装置が接続された半二重伝
送システムの構成を示すブロック図である。図１１にあ
って、この半二重伝送システムは、２線式の伝送回線１
１にデータ伝送するステーション１２，１３，１４と、
ステーション１２，１３との間の伝送回線１１に設けら
れるデジタル信号伝送中継装置１５とを有している。こ
の半二重伝送システムは、伝送回線１１を通じてデジタ
ル中継装置１５のポートＡ（又はＢ）で受け取った受信
データがポートＢ（又はＡ）から中継して伝送回線１１
へ送出される。図１２は図１１に示すデジタル信号中継
伝送装置の詳細構成を示すブロック図である。図１１及
び図１２において、このデジタル信号中継伝送装置は双
方向データ中継するための伝送部Ａ，Ｂを有し、伝送部
Ａ，Ｂではデータの受信及び送出方向が反対である。伝
送部Ａ，Ｂはそれぞれ同一の構成であり、ポートＴ１を
通じた受信データをローレベル制御信号の入力で送出す
るレシーバ２１と、送信データ（中継データ）をハイレ
ベルの制御信号の入力で送出するドライバ２２とを有し
ている。更に、デジタル信号中継伝送装置は、受信デー
タのプリアンブルから同期を確立するための同期確立信
号及び受信クロック信号を抽出するＤＰＬＬ回路２３
と、受信データのジッタを吸収してジッタの少ない送信
データ（中継データ）を出力するためのジッタ吸収回路
２４と有している。かつ、８ビット単位で受信データを
直列／並列変換した並列出力データを送出する８ビット
シフトレジスタ２５と、ＨＤＬＣフレームにおける開始
フラグ及び終了フラグの二つのフラグを検出するための
フラグ一致検出回路２６と、ドライバ２２をハイレベル
制御信号で駆動して送信期間を制御する送信制御回路２
７とを有している。次に、図１２に示すデジタル信号中
継伝送装置の動作について説明する。図１３は図１２に
示すデジタル信号中継伝送装置の中継動作のタイミング
図である。図１２及び図１３において、レシーバ２１が
送信制御回路２７からのローレベル制御信号の入力でポ
ートＴ１を通じた図１３（ａ）に示すプリアンブル、開
始フラグ、アドレス、制御データ、伝送データ、チェッ
クコード及び終了フラグ、アボートパターンからなる＃
１フレームの受信データを取り込み、ここから受信デー
タがＤＰＬＬ回路２３、ジッタ吸収回路２４及び８ビッ
トシフトレジスタ２５に入力される。ＤＰＬＬ回路２３
ではＨＤＬＣフレームから同期確立信号及び受信クロッ
ク信号を抽出する。ＤＰＬＬ回路２３からのクロック信
号がジッタ吸収回路２４及び８ビットシフトレジスタ２
５に入力される。ジッタ吸収回路２４では、レシーバ２
１からの受信データのジッタを吸収してドライバ２２に
送出する。また、ＤＰＬＬ回路２３からの同期確立信号
が送信制御回路２７に入力される。８ビットシフトレジ
スタ２５では、直列データである受信データをＤＰＬＬ
回路２３からのクロック信号で同期を確立して出力並列
データ（受信データ）に変換してフラグ一致検出回路２
６に入力される。フラグ一致検出回路２６が受信データ
から開始フラグ及び終了フラグの二つのフラグを検出す
ると、図１３に示すように送信制御回路２７へ送信終了
を指示する信号を送出する。送信制御回路２７がドライ
バ２２にハイレベルの制御信号を送出してポートＴ２か
らジッタ吸収回路２４が出力する図１３（ｂ）に示すプ
リアンブル、開始フラグ、アドレス、制御データ、伝送
データ、チェックコード及び終了フラグからなる送信デ
ータ（受信データ）を送出して、その中継を終了する。
同時に送信制御回路２７がＤＰＬＬ回路２３をリセット
して同期確立を解除して、次のフレームの受信待機状態
となる。このような中継動作にあって、上記の図１０
（ａ）に示すように開始フラグ及び終了フラグで囲まれ
たＨＤＬＣフレーム（＃１フレームから最終フレーム）
の受信データをレシーバ２１が連続受信した場合、ま
ず、上記図１０（ｂ）（ｃ）に示すように先頭の＃１フ
レームを送信制御回路２７の出力（ハイレベル制御信
号）でドライバ２２から送信する。この後の上記図１０
（ａ）に示す＃２フレームから最終フレームには、プリ
アンブルが付加されていないため、ＤＰＬＬ回路２３
は、開始フラグの受信前で同期確立することができなく
なり、フレームの途中から同期が確立して中継動作を再
開する。したがって、図１０（ｃ）に示すように＃２フ
レーム以降では、異常フレームを送信する。図１４及び
図１５は従来例にあって異常時の中継動作を説明するた
めのタイミング図である。図１４（ａ）に示すようにポ
ートＴ１でのＨＤＬＣフレームの受信データを連続して
受信した場合、このフレーム間での伝送回路での反射波
が発生すると、この反射波発生区間で図１４（ｂ）に示
すように誤り受信となる。この結果、図１４（ｃ）に示
すように同期ずれが発生し、図１４（ｄ）に示すように
送信制御回路２７からのハイレベル制御信号もずれてし
まい、図１４（ｅ）に示すようにポートＴ２からの送信
データが送信されなくなる。すなわち、次の送信フレー
ムが送信失敗となる。また、図１５（ａ）に示すように
送信制御回路２７がハイレベル制御信号を送出した後
に、ポートＴ２から図１５（ｂ）に示すように送信デー
タを送出する。この後の受信フレームの受信時に反射波
が発生すると、この反射波発生区間で図１５（ｃ）に示
すように誤り受信となり、図１５（ｄ）に示すように同
期ずれが発生し、図１５（ｅ）に示すように送信制御回
路２７からのハイレベル制御信号もずれてしまい、図１
５（ｆ）に示すようにポートＴ２からの送信データが送
信されなくなる。すなわち、次の送信フレームが送信失
敗となる。このように図１４及び図１５において、伝送
回路での反射波が発生するとフレームの受信完了又は送
信完了から次のフレームの受信待機状態になった場合、
伝送回線上に発生する反射波をプリアンブルと誤検認識
して同期を確立してしまい、次のフレームの受信同期ず
れが発生するため、正常に中継することができなくな
る。 【０００３】 【発明が解決しようとする課題】このように、上記従来
例の前者及び後者のデジタル信号中継伝送装置では、開
始フラグ、終了フラグで囲まれたＨＤＬＣフレームを連
続した受信した場合、先頭フレームで送信が終了し、フ
レームの途中から同期を確立して中継動作を再開してし
まい、その異常フレームを送信してしまう。また、上記
従来例の後者のデジタル信号中継伝送装置では、フレー
ムの受信完了又は送信完了から次のフレームの受信待機
状態になった場合、伝送回線上で発生する反射波をプリ
アンブルと誤認識して、次のフレームの受信同期ずれが
発生して、正常にデータ中継することができなくなる。
本発明は、上記事情に鑑みて成されたもので、ＬＡＮに
あってＨＤＬＣフレームを連続した受信した場合、フレ
ームの途中で途切れることなく中継することができるデ
ジタル信号中継伝送装置を提供することを目的とする。
更に、本発明は半二重伝送システムにあってＨＤＬＣフ
レームを連続した受信した場合、フレームの途中で途切
れることなく中継することができるとともに、伝送回線
上で発生する反射波による次のフレームの受信同期ずれ
が発生することなく、確実にデータ中継することができ
るデジタル信号中継伝送装置を提供することを目的とす
る。 【０００４】 【課題を解決するための手段】本発明のデジタル信号中
継伝送装置は、ＨＤＬＣ方式を用いた半二重伝送システ
ムに接続し、双方向のデータを中継する伝送部を備えた
デジタル信号中継伝送装置において、前記伝送部のそれ
ぞれが、前記フラグ一致手段及び前記アボート一致手段
の出力結果に基づいて、ＨＤＬＣフレームのデータ中継
動作終了を判定する送信終了判定手段と、前記送信終了
判定手段の出力結果に基づいて、連続フレームの受信を
示す終了フラグ及びアボートパターンの検出で前記受信
データの送出を制御する送信制御手段と、前記送信終了
判定手段の判定結果に基づいて、フレーム受信完了から
一定期間、ＨＤＬＣフレームのデータ受信動作を禁止
し、また前記送信制御手段の出力結果に基づいて、フレ
ーム送信完了から一定期間、ＨＤＬＣフレームの受信動
作を禁止する受信動作禁止手段とを具備したものであ
る。このような構成の本発明のデジタル信号中継伝送装
置は、ＨＤＬＣ伝送方式を適用し、半二重伝送システム
に接続して受信データを中継する際に、ＨＤＬＣフレー
ムのデータ伝送終了を示す終了フラグ及びこの終了フラ
グに続くアボートパターンを検出してＨＤＬＣフレーム
のデータ中継動作終了を判定する。さらに、この判定出
力から一定時間に受信動作を禁止するようにしている。
この場合も、半二重伝送システムにあって、開始フラ
グ、終了フラグで囲まれたＨＤＬＣフレームを連続した
受信した場合、フレームの途中で途切れることなく中継
することができる。更に、フレームの受信完了又は送信
完了から次のフレームの受信待機状態になった場合、伝
送回線上で発生する反射波をプリアンブルと誤認識しな
くなり、次のフレームの受信同期ずれが発生せずに、確
実にデータ中継することができる。 【０００５】 【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明のデジタル信号中継
伝送装置の第１実施の形態の構成を示すブロック図であ
る。図１において、このデジタル信号中継伝送装置はＬ
ＡＮなどに設けられるものであり、受信ポートＴＲを通
じた受信データをローレベルの制御信号の入力で送出す
るレシーバ３１と、受信データをハイレベルの制御信号
の入力で送信データ（中継データ）として送信ポートＴ
Ｘを通じて送信するドライバ３２とを有している。ま
た、このデジタル信号中継伝送装置は、受信データのプ
リアンブルから同期を確立するための同期確立信号及び
受信クロック信号を抽出するＤＰＬＬ回路３３と、８ビ
ット単位で受信データを直列／並列変換した出力並列デ
ータをドライバ３２に送出する８ビットシフトレジスタ
３５を有し、更に、開始フラグ及び終了フラグの二つを
検出するためのフラグ一致検出回路３６と、ドライバ３
２の送信データの送信期間をハイレベル制御信号を送出
して、送信制御する送信制御回路３７とを有している。
この送信制御回路３７は、ポートＡ（又はＢ）での送信
中にハイレベル制御信号をドライバ３２に送出して受信
データを中継した送信データを送出する。更に、このデ
ジタル信号中継伝送装置は、１６ビット単位で受信デー
タを直列／並列変換して送出し、８ビットシフトレジス
タ３５の前段に設けられた８ビットシフトレジスタ３８
と、この８ビットシフトレジスタ３８の並列出力データ
からアボートパターンを検出するアボート一致検出回路
３９と、フラグ一致検出回路３６とアボート一致検出回
路３９が同時に出力する結果データから送信終了を判定
する送信終了判定回路４０とを有している。次に、この
第１実施の形態の動作について説明する。図２は単一フ
レームの中継動作のタイミング図である。図２におい
て、レシーバ３が受信ポートＴＲを通じた受信データ
を、ローレベル制御信号の入力によってＤＰＬＬ回路３
３及び８ビットシフトレジスタ３８へ送出する。中継動
作の開始では、図２（ａ）に示すように＃１フレームの
先頭に付加されたプリアンブルビットでＤＰＬＬ回路３
３が同期を確立する。同時にＤＰＬＬ回路３３が送信要
求信号を送信制御回路３７へ送出する。更に、図２
（ｂ）に示すように送信制御回路３７がハイレベル制御
信号をドライバ３２に送出して、図２（ｃ）に示すよう
に受信データを中継した送信データをドライバ３２から
送出する。この中継動作の終了は、１６ビット単位で受
信データをフラグ一致検出回路３６及びアボート一致検
出回路３９で、終了フラグとアボートパターンとをサー
チし、かつ、送信終了判定回路４０で終了フラグとアボ
ートパターンとを検出した際に実行される。図２（ａ）
（ｂ）（ｃ）にあって、２回目以降のフレームについて
も同様の動作である。図３は連続フレームの中継動作の
タイミング図である。図３において、フレームの構成は
上記の図９と同様である。中継の開始動作は図２に示す
単一フレームの場合と同様である。図３（ａ）に示すよ
うに受信データの＃１フレーム、＃２フレーム、＃ｎフ
レーム、最終フレームが受信される。同時に図３（ｂ）
に示すように送信制御回路３７がハイレベル制御信号を
ドライバ３２に送出する。更に、図３（ｃ）に示すよう
にドライバ３２から受信データを中継した送信データの
＃１フレーム、＃２フレーム、＃ｎフレーム、最終フレ
ームを送信する。この中継の終了動作は、終了フラグと
アボートパターンとをサーチし、かつ、送信終了判定回
路４０で終了フラグとアボートパターンとを同時に検出
した際に実行される。これ以外のでは中継動作を継続す
る。なお、このデジタル信号中継伝送装置は、受信デー
タを双方向伝送するように図１に示す構成を二組を配置
して、その双方向に中継するようにしても良い。図４は
本発明のデジタル信号中継伝送装置の第２実施の形態の
構成を示すブロック図である。図４において、このデジ
タル信号中継伝送装置は上記の図１１に示す半二重伝送
システムに設けられるものであり、双方向の伝送部Ａ，
Ｂを有し、データの受信及び送出方向が反対である。伝
送部Ａ，Ｂはそれぞれ同一の構成であり、ポートＴ１か
らの受信データをローレベルの制御信号の入力で出力す
るレシーバ５１と、受信データを中継した送信データを
ハイレベル制御信号の入力でポートＴ２を通じて送信す
るドライバ５２とを有している。更に、このデジタル信
号中継伝送装置は受信データのプリアンブルから同期を
確立するための同期確立信号及び受信クロック信号を抽
出するＤＰＬＬ回路５３と、受信データのジッタを吸収
した送信データ（中継データ）を出力するためのジッタ
吸収回路５４とを有し、かつ、８ビット単位で受信デー
タを直列／並列変換する８ビットシフトレジスタ５５
と、開始フラグ及び終了フラグの二つを検出するための
フラグ一致検出回路５６とを有している。また、このデ
ジタル信号中継伝送装置は、ドライバ５２の送信データ
の送信期間をハイレベル制御信号を送出して、送信制御
する送信制御回路５７を有している。この送信制御回路
５７は、ポートＴ１（又はＴ２）での送信中に送信制御
回路５７からのハイレベル制御信号でドライバ５２が駆
動され、受信データを中継した送信データをポートＴ２
（又はＴ１）から送出する。更に、このデジタル信号中
継伝送装置は１６ビット単位で受信データを直列／並列
変換し、８ビットシフトレジスタ５５の前段に設けられ
た８ビットシフトレジスタ５８と、この８ビットシフト
レジスタ５８の並列出力データからアボートパターンを
検出するアボート一致検出回路５９を有し、更に、フラ
グ一致検出回路５６とアボート一致検出回路５９が同時
に出力する結果データから送信終了を判定する送信終了
判定回路６０を有している。また、このデジタル信号中
継伝送装置は、送信制御回路５７からのハイレベル制御
信号を、その立ち下がりの一定時間遅延後に出力するオ
フディレイタイマ６１と、送信終了判定回路６０の出力
信号立ち下がりの変化時点から一定時間のみハイレベル
パルスを出力するワンショットパルス発生回路６２と、
オフディレイタイマ６１と伝送部Ｂ側の図示しないワン
ショットパルス回路との二つの出力データをオア処理
し、送信完了後又は受信完了後に伝送回線上に発生する
反射波を受信しないようにレシーバ５１の出力を一定時
間禁止するための禁止信号ＳＥを送出するオアゲート６
３ａ，６３ｂとを有している。ワンショットパルス発生
回路６２からのパルス幅は、フレーム受信完了から一定
時間のみ受信を禁止して、伝送回線上に発生した反射波
のレベルを受信レベル以下まで減衰できる時間に設定す
る。また、オフディレイタイマ６１では、自ポートＴ
１，Ｔ２のフレーム送信完了から一定時間だけ遅延させ
て自ポートＴ１，Ｔ２の受信を禁止して伝送回線上に発
生する反射波のレベルを受信レベル以下まで減衰できる
遅延時間に設定する。次に、この第２実施形態の動作に
ついて説明する。中継動作は第１実施の形態の図１及び
図２の場合と同様であり、その開始では＃１フレームの
先頭に付加されたプリアンブルビットでＤＰＬＬ回路５
３が同期を確立する。ＤＰＬＬ回路５３が送信要求信号
を送信制御回路５７へ送出する。中継動作の終了は、１
６ビット単位で受信データをフラグ一致検出回路５６及
びアボート一致検出回路５９で、終了フラグとアボート
パターンとをサーチし、かつ、送信終了判定回路６０で
終了フラグとアボートパターンとを検出した際に実行さ
れる。２回目以降のフレームについても同様の動作であ
る。中継の開始動作は図１及び図３に示す第１実施の形
態と同様であり、単一フレームの場合と同様である。中
継の終了動作は、終了フラグとアボートパターンとをサ
ーチし、かつ、送信終了判定回路６０で終了フラグとア
ボートパターンとを同時に検出した際に実行される。こ
れ以外のでは中継動作を継続する。図５及び図６は第２
実施の形態の中継動作のタイミング図である。この動作
では、第１実施の形態の図１及び図２の場合と同様の中
継動作及び中継動作終了、及び、図１及び図３に示す第
１実施の形態と同様の中継の開始動作を実行する。更
に、ワンショットパルス発生回路６２が、フレーム受信
完了から一定時間のみ受信を禁止して、伝送回線上に発
生した反射波のレベルを受信レベル以下まで減衰できる
時間間隔のパルスを送出する。また、オフディレイタイ
マ６１が、自ポートＴ１，Ｔ２のフレーム送信完了から
一定時間だけ遅延させて自ポートＴ１，Ｔ２の受信を禁
止して伝送回線上に発生する反射波のレベルを受信レベ
ル以下まで減衰できる時間遅延する。図５（ａ）に示す
ようにポートＴ１でのＨＤＬＣフレームの受信データが
連続して受信し、かつ、このフレーム間での伝送回路で
の反射波が発生している。図５（ｂ）示すワンショット
パルス発生回路６２及びオフディレイタイマ６１からの
出力信号をオアゲート６３ｂ（６３ａ）でオア処理した
禁止信号ＳＥをレシーバ５１に入力する。レシーバ５１
は反射波発生区間で受信禁止となり、この禁止区間以降
では受信可となる。この禁止信号ＳＥの入力で図５
（ｃ）に示すようにレシーバ５１が受信データを出力す
る。この場合、図５（ｄ）に示すようにポートＴ２では
同期が確立しており、次の受信フレームの同期ずれが発
生せず、図５（ｅ）に示すように送信制御回路５７がハ
イレベル制御信号を送出して、送信制御する。したがっ
て、図５（ｆ）に示すようにポートＴ２からの送信デー
タが送信され、次の送信フレームが送信成功となる。ま
た、この送信の後の次のフレーム（受信データ）の中継
では、図６（ａ）に示すように送信制御回路５７がハイ
レベル制御信号を送出した後に、ポートＴ２から図６
（ｂ）に示すように送信データを送出する。この後の受
信フレームの受信時に反射波が発生すると、この反射波
発生区間までの間に図６（ｃ）に示すように送信制御回
路５７がハイレベル制御信号をレシーバ５１に出力す
る。この結果、レシーバ５１は図（ｄ）（ｅ）に示すよ
うにポート２では同期が確立しており、次の受信フレー
ムの同期ずれが発生せず、図６（ｆ）に示すように送信
制御回路５７がハイレベル制御信号を送出して、送信制
御する。したがって、図６（ｇ）に示すようにポートＴ
２からの送信データが送信され、次の送信フレームが送
信成功となる。 【０００６】 【発明の効果】以上説明したように、本発明のデジタル
信号中継伝送装置によれば、データ伝送の終了を示す終
了フラグおよびこの終了フラグに続くフラグパターン又
はアボートパターンを検出してデータ中継動作の終了を
判定している。この結果、ＨＤＬＣ伝送方式を適用した
ＬＡＮにあって、受信データを中継する際に開始フラ
グ、終了フラグで囲まれたＨＤＬＣフレームを連続した
受信した場合、フレームの途中で途切れることなく中継
することができる。また、本発明のデジタル信号中継伝
送装置によれば、データ伝送の終了を示す終了フラグ及
びこの終了フラグに続くアボートパターンを検出してデ
ータ中継動作終了を判定し、さらに、この判定出力から
一定時間、受信動作を禁止するようにしている。この結
果、ＨＤＬＣ伝送方式を適用し、半二重伝送システムに
接続して受信データを中継する際に、開始フラグ、終了
フラグで囲まれたＨＤＬＣフレームを連続した受信した
場合、フレームの途中で途切れることなく中継動作する
ことができる。更に、伝送回線上で発生する反射波で次
のフレームの受信同期ずれが発生することなく、確実に
データ中継することができる。

【図面の簡単な説明】 【図１】本発明のデジタル信号中継伝送装置の第１実施
の形態の構成を示すブロック図である。 【図２】第１実施の形態の単一フレームの中継動作のタ
イミング図である。 【図３】第１実施の形態の連続フレームの中継動作のタ
イミング図である。 【図４】第２実施の形態の構成を示すブロック図であ
る。 【図５】第２実施の形態の中継動作を説明するためのタ
イミング図である。 【図６】第２実施の形態の中継動作を説明するための他
のタイミング図である。 【図７】従来のＬＡＮに設けられるデジタル信号中継伝
送装置の構成を示すブロック図である。 【図８】図７に示すデジタル信号中継伝送装置の中継動
作のタイミング図である。 【図９】従来例にあって連続伝送フレームを説明するた
めの図である。 【図１０】従来例にあって異常伝送フレームの中継動作
を説明するための図である。 【図１１】従来例にあってデジタル信号中継伝送装置が
接続された半二重伝送システムの構成を示すブロック図
である。 【図１２】図１１に示すデジタル信号中継伝送装置の詳
細構成を示すブロック図である。 【図１３】図１２に示すデジタル信号中継伝送装置の中
継動作のタイミング図である。 【図１４】従来例にあって異常時の中継動作を説明する
ためのタイミング図である。 【図１５】従来例にあって異常時の中継動作を説明する
ためのタイミング図である。 【符号の説明】 ３１，５１ レシーバ ３２，５２ ドライバ ３３，５３ ＤＰＬＬ回路 ３５，３８，５５，５８ ８ビットシフトレジスタ ３６，５６ フラグ一致検出回路 ３７，５７ 送信制御回路 ３９，５９ アボート一致検出回路 ４０，６０ 送信終了判定回路 ５４ ジッタ吸収回路 ６１ オフディレイタイマ ６２ ワンショットパルス発生回路 ６３ａ，６３ｂ オアゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/40 H04L 29/08

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】ＨＤＬＣ方式を用いた半二重伝送システム
   に接続し、双方向のデータを中継する伝送部を備えたデ
   ジタル信号中継伝送装置において、前記伝送部のそれぞ
   れが、 前記フラグ一致手段及び前記アボート一致手段の出力結
   果に基づいて、ＨＤＬＣフレームのデータ中継動作終了
   を判定する送信終了判定手段と、 前記送信終了判定手段の出力結果に基づいて、連続フレ
   ームの受信を示す終了フラグ及びアボートパターンの検
   出で前記受信データの送出を制御する送信制御手段と、 前記送信終了判定手段の判定結果に基づいて、フレーム
   受信完了から一定期間、ＨＤＬＣフレームのデータ受信
   動作を禁止し、また前記送信制御手段の出力結果に基づ
   いて、フレーム送信完了から一定期間、ＨＤＬＣフレー
   ムの受信動作を禁止する受信動作禁止手段とを具備した
   ことを特徴とするデジタル信号中継伝送装置。