JP3439298B2 - Clock loss detection circuit - Google Patents
Clock loss detection circuitInfo
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロックの断を検
出する回路に関するものである。
【０００２】
【従来の技術】従来、ＰＬＬ（Phase Locked Loop:クロ
ック逓倍回路）による自走パルスでクロック断を監視し
たり、クロックの積分値と基準電圧との比較を利用して
クロック断を検出する回路があった。
【０００３】従来例（例えば、特開平５−１６０８２３
号公報等）について図を用いて説明する。図３はクロッ
クの積分値と基準電圧との比較を利用した従来のクロッ
ク断検出回路である。同図において１はクロック入力端
子、２、３はインバータ、４は抵抗５とコンデンサ６と
から構成された積分回路、７は基準電圧ＶB（０＜ＶB＜
２．５）の電圧を出力する基準電圧発生回路、８は積分
回路４の出力と基準電圧ＶB との比較を行って基準電圧
ＶB の方が大きいと「Ｌ」レベル（０Ｖ）を出力し、基
準電圧ＶB の方が小さいと「Ｈ」レベル（５Ｖ）を出力
するコンパレータ、９はコンパレータ８の出力を外部に
出力するためのクロック断検出信号出力端子である。
【０００４】以上の構成による図３の動作について図を
用いて説明する。図４は図３の動作を示すタイムチャー
トと波形図である。（ａ）、（ｂ）、（ｃ）はクロック
が正常な場合、（ａ’）、（ｂ’）、（ｃ’）はクロッ
クが０Ｖに固定されてクロック断が生じた場合を示す。
なお、クロックの振幅は５Ｖとする。
【０００５】まず、正常時においては、クロック入力端
子１から供給されたクロックは（ａ）、インバータ２、
３を介して積分回路４に供給される。この供給されたク
ロックは、抵抗５、コンデンサ６によって積分されて時
間の経過と共に０Ｖから徐々に増加していく（ｂ）。そ
して、ＶB （Ｖ）になるとコンパレータ８の出力は０Ｖ
から５Ｖに変化してクロック断検出信号出力端子９から
出力される（ｃ）。その後、（ｂ）の波形は（ａ）の波
形を積分しているためほぼ２．５Ｖに収束する。
【０００６】次に、クロック入力端子１の入力が０Ｖに
固定されてクロック断が生じると（（ａ’）、積分回路
４の積分値は２．５Ｖから徐々に減少して行く
（ｂ’）。そして、ＶB （Ｖ）になるとコンパレータ８
の出力は５Ｖから０Ｖに変化する（ｃ’）。その後、
（ｂ’）の波形は０Ｖに収束する。
【０００７】このように、クロック断検出信号出力端子
９の出力が５Ｖであればクロックは正常であり、０Ｖに
なるとクロック断が発生したことがわかる。よって、ク
ロック断検出信号出力端子９の出力を監視することによ
ってクロック断を検出することができる。なお、基準電
圧ＶBを２．５＜ＶB＜５と設定することによってクロッ
クが５Ｖに固定された場合のクロック断を検出すること
もできるが、この場合は上記とは逆にクロック断検出信
号出力端子９の出力が０Ｖであればクロックは正常であ
り、５Ｖになるとクロック断が発生したことになる。
【０００８】
【発明が解決しようとする課題】以上のように従来は、
クロックが０Ｖ（「Ｌ」レベル）に固定された場合、ま
たは、５Ｖ（「Ｈ」レベル）に固定された場合のいずれ
か一方のみのクロック断を検出していた。しかし、実際
にはどちらのクロック断が発生するかを予め知ることは
できない。そのため、同時に両レベルのクロック断を検
出しなければならないが、上記のように従来は不可能で
あった。本発明はこのような課題を解決するためのもの
であり、「Ｈ」レベル、「Ｌ」レベルのいずれのクロッ
ク断も同時に検出できるクロック断検出回路を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるクロック断検出回路は、供給さ
れたクロックを積分する積分回路と、この積分回路によ
って積分されたクロックを正の入力とし、かつ、所定の
第１の基準電圧を負の入力として両者を比較し、第１の
基準電圧の方が小さいと所定レベルの電圧を出力する第
１のコンパレータと、前記積分回路によって積分された
クロックを負の入力とし、かつ、第１の基準電圧よりも
大きい所定の第２の基準電圧を正の入力として両者を比
較し、第２の基準電圧の方が大きいと前記所定レベルの
電圧を出力する第２のコンパレータと、第１のコンパレ
ータの出力と第２のコンパレータの出力との論理積をと
るＡＮＤ回路とを備えている。このように構成すること
により、クロックの出力が「Ｈ」レベル、または、
「Ｌ」レベルのいずれに固定されてもクロック断を検出
することができる。
【００１０】
【発明の実施の形態】次に、本発明の詳細について図面
を参照して説明する。図１は本発明の一つの実施の形態
を示したブロック図である。同図において１はクロック
入力端子、４は抵抗５とコンデンサ６とから構成された
積分回路、７１は１Ｖの基準電圧（第１の基準電圧）を
発生する基準電圧発生回路、７２は４Ｖの基準電圧（第
２の基準電圧）を発生する基準電圧発生回路、８１は積
分回路４の出力を正端子に入力し、基準電圧１Ｖを負端
子に入力し、両電圧を比較して基準電圧の方が大きいと
「Ｌ」レベル（０Ｖ）を出力し、基準電圧の方が小さい
と「Ｈ」レベル（５Ｖ）を出力するコンパレータ（第１
のコンパレータ）、８２は積分回路４の出力を負端子に
入力し、基準電圧４Ｖを正端子に入力し、両電圧を比較
して基準電圧の方が小さいと「Ｌ」レベル（０Ｖ）を出
力し、基準電圧の方が大きいと「Ｈ」レベル（５Ｖ）を
出力するコンパレータ（第２のコンパレータ）である。
１０はコンパレータ８１、８２の出力の論理積をとるＡ
ＮＤ回路であり、結果はクロック断検出信号出力端子９
から出力される。なお、基準電圧は任意に設定すること
ができる。
【００１１】以上の構成による本発明の動作について図
を用いて詳細に説明する。図２は図１の動作を示すタイ
ムチャートと波形図である。（ａ）、（ｂ）、（ｃ）は
クロックが正常な場合、（ａ’）、（ｂ’）、（ｃ’）
はクロックが０Ｖに固定されてクロック断が生じた場
合、（ａ”）、（ｂ”）、（ｃ”）はクロックが５Ｖに
固定されてクロック断が生じた場合を示す。
【００１２】まず、正常時においては、クロック入力端
子１から供給されたクロックは（ａ）、積分回路４に供
給され、時間の経過と共に抵抗５、コンデンサ６によっ
て積分されて０Ｖから徐々に増加し、２．５Ｖに収束す
る（ｂ）。さて、この積分された値はコンパレータ８
１、８２に供給されて基準電圧１Ｖ、４Ｖと比較される
が、最初は両基準電圧より小さいのでコンパレータ８１
の出力は０Ｖ、コンパレータ８２の出力は５Ｖである。
したがって、ＡＮＤ回路１０の出力は０Ｖである。その
後、積分値が増加して１Ｖを越えるとコンパレータ８
１、８２の出力は５Ｖとなり、ＡＮＤ回路１０の出力は
５Ｖとなる。これらＡＮＤ回路１０の出力はクロック断
検出信号出力端子９から出力される（ｃ）。
【００１３】次に、クロック入力端子１に供給されるク
ロックが０Ｖに固定されてクロック断が生じると
（ａ’）、積分回路４の積分値は２．５Ｖから徐々に減
少し、０Ｖに収束する（ｂ’）。そして、積分値が１Ｖ
になるとコンパレータ８１の出力は０Ｖになり、コンパ
レータ８２の出力は５Ｖのままである。したがって、Ａ
ＮＤ回路１０の出力は０Ｖとなり、クロック断検出信号
出力端子９から出力される（ｃ’）。
【００１４】また、クロック入力端子１の入力が５Ｖに
固定されてクロック断が生じると（ａ”）、積分回路４
の積分値は２．５Ｖから徐々に増加して行く（ｂ”）。
そして、４Ｖになるとコンパレータ８２の出力は０Ｖに
なり、コンパレータ８１の出力は５Ｖのままである。し
たがって、ＡＮＤ回路１０の出力は０Ｖとなり、クロッ
ク断検出信号出力端子９から出力される（ｃ”）。
【００１５】このように、クロック断検出信号出力端子
９の出力が５Ｖであればクロックは正常であり、０Ｖに
なるとクロック断が発生したことを知ることができる。
したがって、クロック断検出信号出力端子９の出力を監
視することによってクロック断を検出できる。なお、積
分回路４を構成する抵抗５、コンデンサ６のそれぞれの
値を変えることによって積分回路４の時定数を調整する
ことができる。その結果、ＰＬＬの自走時間より長くな
るようにクロック断検出マスク時間を所望の長さに調整
することができる。
【００１６】
【発明の効果】以上説明したように、本発明は、コンパ
レータを並列に接続し、基準電圧を２つ設定することに
よりクロックの積分値が所定の電圧値の範囲にあるかど
うかを検出することができる。そのため、クロックが
「Ｈ」レベル、「Ｌ」レベルのいずれかに固定されても
クロック断を同時に検出することができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for detecting a clock disconnection. 2. Description of the Related Art Conventionally, a clock break is monitored by a self-running pulse by a PLL (Phase Locked Loop: clock multiplying circuit), or the clock break is detected by using a comparison between an integrated value of a clock and a reference voltage. There was a circuit to do. [0003] Conventional examples (for example, see Japanese Patent Application Laid-Open No. 5-160823)
Will be described with reference to the drawings. FIG. 3 shows a conventional clock disconnection detection circuit utilizing a comparison between an integrated value of a clock and a reference voltage. In the figure, 1 is a clock input terminal, 2 and 3 are inverters, 4 is an integrating circuit composed of a resistor 5 and a capacitor 6, and 7 is a reference voltage V B (0 <V B <
Reference voltage generating circuit for outputting a voltage of 2.5), 8 outputs the "L" level and the larger of the reference voltage V B by performing a comparison between the output and the reference voltage V B of the integrating circuit 4 (0V) and, comparator and towards the reference voltage V B is lower outputs "H" level (5V), 9 denotes a clock interruption detection signal output terminal for outputting the output of the comparator 8 to the outside. The operation of FIG. 3 having the above configuration will be described with reference to the drawings. FIG. 4 is a time chart and waveform chart showing the operation of FIG. (A), (b) and (c) show the case where the clock is normal, and (a '), (b') and (c ') show the case where the clock is fixed to 0 V and the clock is cut off.
The amplitude of the clock is 5V. First, in a normal state, the clock supplied from the clock input terminal 1 is (a)
The signal is supplied to the integration circuit 4 via the reference numeral 3. The supplied clock is integrated by the resistor 5 and the capacitor 6 and gradually increases from 0 V over time (b). When the voltage reaches V B (V), the output of the comparator 8 becomes 0 V
, And is output from the clock disconnection detection signal output terminal 9 (c). Thereafter, the waveform of (b) converges to approximately 2.5 V because the waveform of (a) is integrated. Next, when the input of the clock input terminal 1 is fixed to 0 V and the clock is cut off ((a ')), the integrated value of the integrating circuit 4 gradually decreases from 2.5 V (b'). Then, when it reaches V B (V), the comparator 8
Changes from 5V to 0V (c '). afterwards,
The waveform of (b ′) converges to 0V. As described above, when the output of the clock-disconnection detection signal output terminal 9 is 5 V, the clock is normal, and when the output becomes 0 V, it is understood that the clock-disconnection has occurred. Therefore, by monitoring the output of the clock loss detection signal output terminal 9, the clock loss can be detected. Although the clock by setting the reference voltage V B 2.5 <a V B <5 it is also possible to detect the clock loss when fixed to 5V, the case is opposite to the clock loss detection and the If the output of the signal output terminal 9 is 0 V, the clock is normal, and if it becomes 5 V, the clock is cut off. [0008] As described above, conventionally,
The disconnection of the clock is detected only when the clock is fixed to 0 V (“L” level) or when the clock is fixed to 5 V (“H” level). However, it is not possible to actually know in advance which clock interruption will occur. For this reason, both levels of clock interruption must be detected at the same time, but as described above, conventionally, it was impossible. An object of the present invention is to solve such a problem, and an object of the present invention is to provide a clock loss detection circuit that can simultaneously detect both an “H” level and an “L” level clock loss. In order to achieve the above object, a clock disconnection detecting circuit according to the present invention comprises an integrating circuit for integrating a supplied clock, and an integrating circuit for integrating the clock .
The integrated clock is used as a positive input, and a predetermined first reference voltage is used as a negative input to compare the two. If the first reference voltage is smaller, a first level voltage is output. And the clock integrated by the integration circuit as a negative input, and a voltage higher than the first reference voltage.
A large predetermined second reference voltage is used as a positive input to compare the two. If the second reference voltage is higher, a second comparator that outputs the predetermined level of voltage, an output of the first comparator and a second comparator And an AND circuit for performing a logical product with the outputs of the two comparators. With this configuration, the output of the clock is at “H” level, or
The clock loss can be detected regardless of whether the clock is fixed to the “L” level. Next, details of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, 1 is a clock input terminal, 4 is an integrating circuit composed of a resistor 5 and a capacitor 6, 71 is a reference voltage generating circuit for generating a reference voltage (first reference voltage) of 1V, and 72 is a reference voltage of 4V. A reference voltage generation circuit 81 for generating a voltage (second reference voltage) 81 inputs the output of the integration circuit 4 to the positive terminal, inputs the reference voltage 1V to the negative terminal, compares the two voltages, and outputs the reference voltage. Is larger, the L level (0 V) is output. If the reference voltage is smaller, the H level (5 V) is output.
, 82 inputs the output of the integration circuit 4 to the negative terminal, inputs the reference voltage 4 V to the positive terminal, compares the two voltages, and outputs an “L” level (0 V) when the reference voltage is smaller. If the reference voltage is higher, the comparator (second comparator) outputs an “H” level (5 V).
Reference numeral 10 denotes an A that takes the logical product of the outputs of the comparators 81 and 82
ND circuit, and the result is the clock cutoff detection signal output terminal 9
Output from The reference voltage can be set arbitrarily. The operation of the present invention having the above configuration will be described in detail with reference to the drawings. FIG. 2 is a time chart and waveform chart showing the operation of FIG. (A), (b), and (c) show that when the clock is normal, (a '), (b'), and (c ')
(A "), (b"), and (c ") show the cases where the clock is fixed at 5 V and the clock is cut off. In a normal state, the clock supplied from the clock input terminal 1 is supplied to the integrating circuit 4 (a), and is integrated by the resistor 5 and the capacitor 6 with the elapse of time and gradually increases from 0V to 2.5V. (B) The integrated value is calculated by the comparator 8
1 and 82, which are compared with the reference voltages 1V and 4V.
Is 0V, and the output of the comparator 82 is 5V.
Therefore, the output of the AND circuit 10 is 0V. Thereafter, when the integral value increases and exceeds 1 V, the comparator 8
The outputs of 1, 82 become 5V, and the output of the AND circuit 10 becomes 5V. The outputs of these AND circuits 10 are output from the clock cutoff detection signal output terminal 9 (c). Next, when the clock supplied to the clock input terminal 1 is fixed at 0 V and the clock is cut off (a '), the integrated value of the integrating circuit 4 gradually decreases from 2.5 V and converges to 0 V. (B '). And the integral value is 1V
, The output of the comparator 81 becomes 0V, and the output of the comparator 82 remains at 5V. Therefore, A
The output of the ND circuit 10 becomes 0 V and is output from the clock cutoff signal output terminal 9 (c '). When the input of the clock input terminal 1 is fixed at 5 V and the clock is cut off (a ″), the integration circuit 4
Is gradually increased from 2.5 V (b ″).
When the voltage becomes 4V, the output of the comparator 82 becomes 0V, and the output of the comparator 81 remains at 5V. Accordingly, the output of the AND circuit 10 becomes 0 V and is output from the clock cutoff detection signal output terminal 9 (c "). Thus, if the output of the clock cutoff detection signal output terminal 9 is 5 V, the clock is It is normal, and when it becomes 0 V, it can be known that a clock interruption has occurred.
Therefore, the clock loss can be detected by monitoring the output of the clock loss detection signal output terminal 9. The time constant of the integration circuit 4 can be adjusted by changing the values of the resistor 5 and the capacitor 6 that constitute the integration circuit 4. As a result, the clock cutoff detection mask time can be adjusted to a desired length so as to be longer than the self-running time of the PLL. As described above, the present invention connects a comparator in parallel and sets two reference voltages to determine whether or not the integrated value of the clock is within a predetermined voltage value range. Can be detected. Therefore, even if the clock is fixed at either the “H” level or the “L” level, it is possible to detect the clock break at the same time.
【図面の簡単な説明】
【図１】 本発明のクロック断検出回路の一つの実施の
形態を示すブロック図である。
【図２】 図１の動作を示すタイムチャートと波形図で
ある。
【図３】 従来のクロック断検出回路を示すブロック図
である。
【図４】 図３の動作を示すタイムチャートと波形図で
ある。
【符号の説明】
１…クロック入力端子、２、３…インバータ、４…積分
回路、５…抵抗、６…コンデンサ、７、７１、７２…基
準電圧発生回路、８、８１、８２…コンパレータ、９…
クロック断検出信号出力端子、１０…ＡＮＤ回路、ＶB
…基準電圧。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing one embodiment of a clock disconnection detection circuit according to the present invention. FIG. 2 is a time chart and waveform chart showing the operation of FIG. FIG. 3 is a block diagram illustrating a conventional clock loss detection circuit. FIG. 4 is a time chart and waveform chart showing the operation of FIG. [Description of References] 1 ... clock input terminal, 2, 3 ... inverter, 4 ... integration circuit, 5 ... resistor, 6 ... capacitor, 7, 71, 72 ... reference voltage generation circuit, 8, 81, 82 ... comparator, 9 …
Clock disconnection detection signal output terminal, 10 AND circuit, V B
... reference voltage.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 教之 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (56)参考文献 特開 平９−55769（ＪＰ，Ａ) 特開 昭49−114848（ＪＰ，Ａ) 特開 平４−371038（ＪＰ，Ａ) 特開 平２−37854（ＪＰ，Ａ) 特開 平５−160823（ＪＰ，Ａ) 特開 昭56−119547（ＪＰ，Ａ) 特開 昭56−119548（ＪＰ，Ａ) 特開 平５−114842（ＪＰ，Ａ) 実開 昭57−189033（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04L 25/02 301 H04L 29/14 ──────────────────────────────────────────────────続 き Continuation of front page (72) Inventor Noriyuki Sato 3-9-1-2 Nishi-Shinjuku, Shinjuku-ku, Tokyo Nippon Telegraph and Telephone Corporation (56) References JP-A-9-55769 (JP, A) JP-A-49-114848 (JP, A) JP-A-4-371038 (JP, A) JP-A-2-37854 (JP, A) JP-A-5-160823 (JP, A) JP-A-56-119547 (JP, A) JP, A) JP-A-56-119548 (JP, A) JP-A-5-114842 (JP, A) JP-A-57-189033 (JP, U) (58) Fields investigated (Int. Cl. 7 , (DB name) H04L 7/00 H04L 25/02 301 H04L 29/14
Claims (1)
と、この積分回路によって 積分されたクロックを正の入力と
し、かつ、所定の第１の基準電圧を負の入力として両者
を比較し、第１の基準電圧の方が小さいと所定レベルの
電圧を出力する第１のコンパレータと、前記積分回路によって 積分されたクロックを負の入力と
し、かつ、前記第１の基準電圧よりも大きい所定の第２
の基準電圧を正の入力として両者を比較し、第２の基準
電圧の方が大きいと前記所定レベルの電圧を出力する第
２のコンパレータと、前記 第１のコンパレータの出力と前記第２のコンパレー
タの出力との論理積をとるＡＮＤ回路とを備えているこ
とを特徴とするクロック断検出回路。(57) an integrating circuit [Claims 1 integrates the supplied clock, and a clock that is integrated by the integrating circuit with positive input and a negative predetermined first reference voltage of comparing the two as an input, the direction of the first reference voltage is as small as a first comparator for outputting a predetermined level of voltage, a clock that is integrated by the integrating circuit with a negative input, and the first Predetermined second voltage that is higher than the reference voltage
Comparing both the reference voltage as the positive input of the second comparator and the first comparator output and said second comparator for outputting a predetermined level of voltage and is larger in the second reference voltage And a AND circuit for performing an AND operation with an output of the clock disconnection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13817496A JP3439298B2 (en) | 1996-05-31 | 1996-05-31 | Clock loss detection circuit |
Applications Claiming Priority (1)
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| JP13817496A JP3439298B2 (en) | 1996-05-31 | 1996-05-31 | Clock loss detection circuit |
Publications (2)
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| JPH09321746A JPH09321746A (en) | 1997-12-12 |
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1996
- 1996-05-31 JP JP13817496A patent/JP3439298B2/en not_active Expired - Lifetime
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| JPH09321746A (en) | 1997-12-12 |
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