JP3245872B2 - Peak value detection circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明はピーク値検出回路に係わ
り、特に、出力バッファのDCオフセットの影響を低減
するようにしたピーク値検出回路に用いて好適なもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a peak value detecting circuit, and more particularly, to a peak value detecting circuit suitable for use in a peak value detecting circuit for reducing the influence of a DC offset of an output buffer.
【0002】[0002]
【従来の技術】周知の通り、種々の電子機器の分野にお
いてピーク値検出回路が使用されている。このようなピ
ーク値検出回路は、入力信号電圧の大きさを常に監視
し、今までに入力された信号の内の最も大きな電圧の値
を保持するようにしている。その構成は、一般的には電
圧比較部,ピーク電圧保持回路,保持電圧制御回路,信
号出力回路等により構成されている。上記ピーク値検出
回路においては、外部から入力される信号を上記電圧比
較部を構成するコンパレータの比較入力端子に与えると
ともに、上記ピーク電圧保持回路で保持している電圧を
上記コンパレータの比較入力端子に供給し、これら2つ
の信号の大小を比較するようにしている。そして、外部
から入力される信号の方が大きい場合には、それを新し
いピーク値として上記ピーク電圧保持回路のピークホー
ルド用コンデンサに保持するようにしている。したがっ
て、上記したようにピーク電圧保持回路には、過去に入
力された信号の内の最も大きなものが常に保持されるよ
うになる。2. Description of the Related Art As is well known, peak value detection circuits are used in various electronic equipment fields. Such a peak value detection circuit constantly monitors the magnitude of the input signal voltage, and holds the largest voltage value of the input signals so far. The configuration generally includes a voltage comparison unit, a peak voltage holding circuit, a holding voltage control circuit, a signal output circuit, and the like. In the peak value detection circuit, a signal input from the outside is applied to a comparison input terminal of a comparator constituting the voltage comparison unit, and a voltage held by the peak voltage holding circuit is applied to a comparison input terminal of the comparator. And the magnitudes of these two signals are compared. When a signal input from the outside is larger, the signal is held as a new peak value in the peak holding capacitor of the peak voltage holding circuit. Therefore, as described above, the largest one of the signals input in the past is always held in the peak voltage holding circuit.
【0003】[0003]
【発明が解決しようとする課題】上記ピーク電圧保持回
路に保持されているピーク電圧を外部に導出するための
信号出力回路は、外部回路との緩衝用として設けられて
いるもので、上記信号出力回路としてはインピーダンス
変換を行うバッファアンプが用いられる。しかし、上記
バッファアンプにはDCオフセットが生じることがある
ので、上記バッファアンプを通してピーク電圧保持回路
に保持しているピーク値を外部に出力すると、プラス側
のオフセットや、マイナス側のオフセットがピーク値検
出回路の出力にそのまま現れてしまう不都合があった。
このため、従来のピーク値検出回路は入力/出力特性が
ばらついてしまい、特に、取り扱う信号レベルが小さい
場合には上記DCオフセットが大きな問題になってい
た。A signal output circuit for deriving the peak voltage held in the peak voltage holding circuit to the outside is provided for buffering with an external circuit. A buffer amplifier that performs impedance conversion is used as the circuit. However, since a DC offset may occur in the buffer amplifier, if the peak value held in the peak voltage holding circuit is output to the outside through the buffer amplifier, the positive offset or the negative offset becomes the peak value. There is a disadvantage that the signal appears as it is in the output of the detection circuit.
For this reason, the input / output characteristics of the conventional peak value detection circuit vary, and especially when the signal level to be handled is small, the DC offset has been a serious problem.
【0004】本発明の出願人は、上述のDCオフセット
による不都合を解決するために、出力段に設けられる信
号出力回路にDCオフセットが生じてもそれが外部出力
信号に現れないようにすることができるピーク値検出回
路を、特願平2−214592号にて提案した。上記ピ
ーク値検出回路は、図5のブロック図に示すように電圧
比較部20、充電制御部21、出力バッファ22、ホー
ルド用コンデンサ23、放電手段24等によって構成さ
れている。In order to solve the above-mentioned disadvantage caused by the DC offset, the applicant of the present invention has proposed to prevent a signal output circuit provided in an output stage from appearing in an external output signal even if the DC offset occurs. A possible peak value detection circuit has been proposed in Japanese Patent Application No. 2-214592. The peak value detection circuit includes a voltage comparison unit 20, a charge control unit 21, an output buffer 22, a holding capacitor 23, a discharging unit 24, and the like, as shown in the block diagram of FIG.
【0005】一般に、図5における充電制御部21とし
ては、図6の回路図に示すようにエミッタフォロワが用
いられるが、上記エミッタフォロワを用いると次のよう
な不都合があった。すなわち、入力電位がホールド用コ
ンデンサ23のホット側の電位より低いときはホールド
モードとなるが、このときトランジスタP1 はオフ状態
となるため、トランジスタQ1 のベース電位はエミッタ
電位より低くなる。トランジスタQ1 のエミッタ電位は
入力信号のピーク値に対応し、また、定電流源I1 の回
路形式にもよるが、トランジスタQ1のベース電位はG
NDからある値だけ高い電位となる。例えば、定電流源
I1 が、図7の回路図に示されるようにトランジスタQ
5と電源V1とで構成されている場合は、トランジスタ
Q1のベース電位は,V1−1・VBE+VCE(sat)
となる。In general, an emitter follower is used as the charge control unit 21 in FIG. 5 as shown in the circuit diagram of FIG. 6, but using the emitter follower has the following disadvantages. That is, when the input potential is lower than the potential on the hot side of the hold capacitor 23, the hold mode is set. At this time, since the transistor P1 is turned off, the base potential of the transistor Q1 becomes lower than the emitter potential. The emitter potential of the transistor Q1 corresponds to a peak value of the input signal and, depending on the constant current source circuit form of I 1, the base potential of the transistor Q1 is G
The potential becomes higher by a certain value from ND. For example, the constant current source I 1 is the transistor Q, as shown in the circuit diagram of FIG. 7
5 and when configured for the power source V1, the base potential of the transistor Q1, V1-1 · V BE + V CE (sat)
Becomes
【0006】トランジスタQ1のベースおよびエミッタ
の電位を図8に示す。入力信号の正ピーク値が、ホール
ドしている電圧すなわちトランジスタQ1のエミッタ電
位より低い場合、トランジスタQ1のベース電位はエミ
ッタ電位より低くなる。したがって、動作条件によって
はVBE逆電圧が、トランジスタQ1のベース・エミッタ
間の耐圧を越え、この現象により次の問題を生じる。す
なわち、 (1)ホールドモードでは、ホールドコンデンサ
と抵抗とによりリカバリ時定数が所定の値になるように
設定しているが、上記ホールドコンデンサ23の電荷が
トランジスタQ1のエミッタからベースに抜け、これが
定電流源I1 を通して放電されてしまうため、リカバリ
が速くなり時定数を正しく設定できないという問題があ
った。FIG. 8 shows the potentials of the base and the emitter of the transistor Q1. When the positive peak value of the input signal is lower than the held voltage, that is , the emitter potential of the transistor Q1, the base potential of the transistor Q1 becomes lower than the emitter potential. Therefore, depending on the operating conditions, the V BE reverse voltage exceeds the breakdown voltage between the base and the emitter of the transistor Q1, and this phenomenon causes the following problem. That is, (1) In the hold mode, the recovery time constant is set to a predetermined value by the hold capacitor and the resistor. However, the charge of the hold capacitor 23 escapes from the emitter of the transistor Q1 to the base, and this is fixed. since thus is discharged through current source I 1, there is a problem that recovery can not set the time constant becomes faster correctly.
【0007】また、 (2)トランジスタQ1のベース・エ
ミッタ間の逆耐圧を越えるため、トランジスタQ1が劣
化する。これらの問題を避けるための対策としては、次
の対策が考えられる。すなわち、 (a)定電流源I1 を削除する。 (b)トランジスタQ1のVBEが逆耐圧を越えないように
動作条件を設定する。などである。 しかし、 (a)の場合は、初段部分のリークによる誤差を
生じる不都合がある。また (b)の場合は、入力信号振幅
や入力信号の基準電位を必然的に下げることとなり、ピ
ークディテクタ回路としてのダイナミックレンジが狭く
なる不都合が生じる。また、ダイナミックレンジが狭く
なるため、入力信号に対して、相対的にΔVBE等による
誤差成分の比率が大きくなり、精度が悪化する。本発明
は上述の問題点に鑑み、充電制御部の出力段に設けられ
ているエミッタフォロアを構成するトランジスタのベー
ス電圧がホールドモード時に下がり過ぎないようにする
ことを目的とする。(2) Since the reverse breakdown voltage between the base and the emitter of the transistor Q1 is exceeded, the transistor Q1 is deteriorated. The following measures can be considered as measures to avoid these problems. In other words, to remove the constant current source I 1 (a). (b) Set operating conditions so that V BE of transistor Q1 does not exceed the reverse breakdown voltage. And so on. However, in the case of (a), there is an inconvenience that an error occurs due to leakage at the first stage. In the case (b), the input signal amplitude and the reference potential of the input signal are inevitably reduced, and the dynamic range of the peak detector circuit becomes narrow. Further, since the dynamic range is narrowed, the ratio of the error component due to ΔV BE or the like becomes relatively large with respect to the input signal, and the accuracy is deteriorated. SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to prevent a base voltage of a transistor constituting an emitter follower provided in an output stage of a charge control unit from excessively decreasing in a hold mode.
【0008】[0008]
【課題を解決するための手段】本発明のピーク値検出回
路は、入力信号電圧のピーク値を保持するピーク電圧保
持回路と、上記ピーク電圧保持回路で保持しているピー
ク電圧と外部から入力される信号電圧とを比較する電圧
比較部と、上記電圧比較部が上記ピーク電圧よりも上記
外部から入力される信号電圧の方が大きいと判断したと
きにその入力される信号電圧に基づいて上記ピーク電圧
保持回路を充電制御するために設けられていて、その出
力段がエミッタフォロワ回路により構成されている充電
制御回路と、上記入力信号電圧の大きさが上記ピーク電
圧保持回路で保持しているピーク電圧よりも小さいとき
に、上記充電制御回路の出力段に設けられているエミッ
タフォロワ回路のベース電圧を所定の電圧以下にならな
いように制限するクランプ手段とを具備している。A peak value detecting circuit according to the present invention comprises a peak voltage holding circuit for holding a peak value of an input signal voltage, a peak voltage held by the peak voltage holding circuit, and a peak voltage input from the outside. A voltage comparing unit that compares the signal voltage with the peak voltage.
It is determined that the signal voltage input from outside is higher
A charge control circuit, which is provided for controlling the charging of the peak voltage holding circuit based on the input signal voltage when the input signal voltage is high, and whose output stage is constituted by an emitter follower circuit; That limits the base voltage of the emitter follower circuit provided at the output stage of the charge control circuit so that the base voltage does not fall below a predetermined voltage when the peak voltage is smaller than the peak voltage held by the peak voltage holding circuit. Means.
【0009】[0009]
【作用】ピーク電圧保持回路で保持しているピーク電圧
よりも入力信号電圧の方が小さくなり、動作モードがホ
ールドモードになった場合には、充電制御回路の出力段
に設けられているエミッタフォロワ回路のトランジスタ
のベース電圧を所定の電圧以下にならないように制限す
る。これにより、ホールドモード時に上記エミッタフォ
ロワ回路のトランジスタのベース電位が下がり過ぎるこ
とが防止される。When the input signal voltage is smaller than the peak voltage held by the peak voltage holding circuit and the operation mode is the hold mode, the emitter follower provided at the output stage of the charge control circuit is used. Limit the base voltage of the transistors in the circuit so that it does not fall below a specified voltage.
You . This prevents the base potential of the transistor of the emitter follower circuit from dropping too much during the hold mode.
【0010】[0010]
【実施例】図1は、本発明の一実施例を示すピーク値検
出回路の構成図、図2は図1の回路の具体的な構成を示
す回路図である。図1および図2に示すように、本実施
例のピーク値検出回路は電圧比較部1、充電制御部2、
出力バッファ3、ホールド用コンデンサ4、放電手段
5、電圧クランプ手段6等によって構成されている。す
なわち、図5に示したピーク値検出回路に電圧クランプ
手段6を設けたものである。電圧クランプ手段6は、図
2において示したようにトランジスタQ2のコレクタを
電源Vccに接続するとともに、エミッタをトランジス
タQ1のベースに接続し、かつそのベースに出力バッフ
ァ3の出力電圧を与えることにより構成されている。FIG. 1 is a configuration diagram of a peak value detection circuit showing one embodiment of the present invention, and FIG. 2 is a circuit diagram showing a specific configuration of the circuit of FIG. As shown in FIGS. 1 and 2, a peak value detection circuit according to the present embodiment includes a voltage comparison unit 1, a charge control unit 2,
It comprises an output buffer 3, a holding capacitor 4, a discharging means 5, a voltage clamping means 6, and the like. That is, the voltage clamp means 6 is provided in the peak value detection circuit shown in FIG. Voltage clamp means 6 is constructed by connecting the collector of transistor Q2 to power supply Vcc, connecting the emitter to the base of transistor Q1, and applying the output voltage of output buffer 3 to the base, as shown in FIG. Have been.
【0011】このように構成された本実施例のピーク値
検出回路は、入力信号のピーク値が出力電位より高いと
きは、トランジスタP1,Q1がオンするとともに、ト
ランジスタQ2がオフし、このときは従来例と同じ動作
を行う。一方、入力信号のピーク値が出力電位より低い
ときは、ホールドモードとなり、トランジスタP1,Q
1がオフするとともに、Q2がオンする。このとき、ト
ランジスタQ1のベース・エミッタ間電圧は、トランジ
スタQ2のベース・エミッタ間電圧の極性を逆にした値
と等しくなり、この値に固定される。したがって、トラ
ンジスタQ1のベース・エミッタ間において電圧値が逆
転して降伏を生じる不都合を完全に防止することがで
き、従来例の問題点は完全に解決することができる。In the peak value detecting circuit according to the present embodiment, when the peak value of the input signal is higher than the output potential, the transistors P1 and Q1 are turned on and the transistor Q2 is turned off. The same operation as the conventional example is performed. On the other hand, when the peak value of the input signal is lower than the output potential, a hold mode is set, and the transistors P1 and Q
1 turns off and Q2 turns on. At this time, the base-emitter voltage of the transistor Q1 becomes equal to a value obtained by reversing the polarity of the base-emitter voltage of the transistor Q2, and is fixed to this value. Therefore, it is possible to completely prevent the disadvantage that the voltage value is reversed between the base and the emitter of the transistor Q1 to cause breakdown, and the problem of the conventional example can be completely solved.
【0012】次に、図3に従って本発明の他の実施例を
説明する。図3から明らかなように、本実施例の場合は
トランジスタQ2,抵抗器R1,R2により電圧クラン
プ手段6が構成されている。この場合、トランジスタQ
2のベース電位は、(基準電位+2・VBE)より低い電
位に設定する。図3のピーク値検出回路において、入力
信号のピーク値が出力電位より高いときはトランジスタ
P1,Q1がオンする。このため、トランジスタQ1 の
ベース電位は、(基準電位+1・VBE)よりも高くなる
ので、トランジスタQ2はオフする。このときの動作は
従来例と同じである。Next, another embodiment of the present invention will be described with reference to FIG. As is clear from FIG. 3, in the case of the present embodiment, the voltage clamp means 6 is constituted by the transistor Q2 and the resistors R1 and R2. In this case, the transistor Q
2 is set to a potential lower than (reference potential + 2 · V BE ). In the peak value detection circuit of FIG. 3, when the peak value of the input signal is higher than the output potential, the transistors P1 and Q1 turn on. Therefore, the base potential of the transistor Q1 becomes higher than (reference potential + 1.V BE ), so that the transistor Q2 is turned off. The operation at this time is the same as the conventional example.
【0013】一方、入力信号のピーク値が出力電位より
低いときは、トランジスタP1,Q1がオフし、Q2が
オンする。このとき、トランジスタQ1のベース電位は
(Q2のベース電位−1・VBE)となる。図3の実施例
では、入力信号の振幅が大きい場合には、トランジスタ
Q2のベース・エミッタ間の逆電圧が耐圧を越える場合
もあるが、従来例と異なりトランジスタQ1のベース電
位がクランプされるため、設計上の自由度は従来例より
はるかに高くなる。なお、図3におけるR1,R2,Q
2の回路部分は、図4の(a) に示すようにダイオード1
0を用いて構成してもよい。また、図4の(b) に示すよ
うにツェナダイオード11を用いたり、図4の(c) に示
すようにダイオード10や定電流源12を用いたりして
構成してもよく、上記クランプ回路の構成方法は任意に
構成すればよい。On the other hand, when the peak value of the input signal is lower than the output potential, the transistors P1 and Q1 turn off and the transistor Q2 turns on. At this time, the base potential of the transistor Q1 becomes (base potential of Q2−1 · V BE ). In the embodiment of FIG. 3, when the amplitude of the input signal is large, the reverse voltage between the base and the emitter of the transistor Q2 may exceed the breakdown voltage. However, unlike the conventional example, the base potential of the transistor Q1 is clamped. The degree of freedom in design is much higher than in the prior art. Note that R1, R2, Q in FIG.
The circuit part 2 is a diode 1 as shown in FIG.
0 may be used. Alternatively, a zener diode 11 may be used as shown in FIG. 4B, or a diode 10 or a constant current source 12 may be used as shown in FIG. May be arbitrarily configured.
【0014】また、上記実施例においては、出力バッフ
ァ3の出力側から電圧比較部1へ負帰還を行う形式のピ
ーク値検出回路に関して説明したが、出力バッファの入
力側(Q1のエミッタ)から電圧比較部へ負帰還を行う
形式のピーク値検出回路においても全く同様に考えるこ
とができ、本発明を適用することができる。In the above embodiment, a description has been given of the peak value detection circuit of the type that performs negative feedback from the output side of the output buffer 3 to the voltage comparison unit 1. The same can be considered for a peak value detection circuit of the type that performs negative feedback to the comparison section, and the present invention can be applied.
【0015】[0015]
【発明の効果】本発明は上述したように、電圧クランプ
手段を設け、ピーク電圧保持回路で保持しているピーク
電圧よりも入力信号電圧の方が小さくなり、動作モード
がホールドモードになった場合には、充電制御回路の出
力段に設けられているエミッタフォロワ回路のトランジ
スタのベース電圧を上記電圧クランプ手段の作用により
所定の電圧以下にならないように制限するようにしたの
で、ホールドモード時に上記エミッタフォロワ回路のト
ランジスタのベース電位が下がり過ぎるのを防止するこ
とができる。したがって、充電制御部のエミッタフォロ
ワトランジスタのベース−エミッタ間の降伏を生じない
ようにすることができるので、リカバリ定数を正しく設
定することができるとともに、エミッタフォロワトラン
ジスタのベース−エミッタ間降伏による劣化を生じない
ようにすることができる。According to the present invention, as described above, the voltage clamp means is provided, and the input signal voltage becomes smaller than the peak voltage held by the peak voltage holding circuit, and the operation mode becomes the hold mode. The base voltage of the transistor of the emitter follower circuit provided at the output stage of the charge control circuit by the action of the voltage clamp means.
Since the voltage is limited so as not to be lower than the predetermined voltage, it is possible to prevent the base potential of the transistor of the emitter follower circuit from excessively dropping in the hold mode. Therefore, it is possible to prevent the breakdown between the base and the emitter of the emitter follower transistor of the charge control unit from occurring, so that the recovery constant can be set correctly and the deterioration due to the base-emitter breakdown of the emitter follower transistor can be prevented. Can be prevented.
【0016】また、クランプ電圧を、ピークディテクタ
の出力電圧とは無関係な一定電圧に設定した場合には、
入力信号の振幅が大きいときは充電制御部のエミッタフ
ォロワトランジスタのベース・エミッタ間降伏を生じる
ので、入力信号の振幅は制限されるが、従来例に比較し
て電圧ホールド時のエミッタフォロワトランジスタのベ
ース電位の低下がはるかに小さいため、電源電圧、信号
振幅等の設計自由度をはるかに高くすることができる。
このため、最大信号振幅を大きく設定することができる
ため、ピークディテクタとしての精度を良好に保つこと
ができる。When the clamp voltage is set to a constant voltage independent of the output voltage of the peak detector,
When the amplitude of the input signal is large, breakdown occurs between the base and the emitter of the emitter follower transistor of the charge control unit, so that the amplitude of the input signal is limited. Since the decrease in potential is much smaller, the degree of freedom in designing the power supply voltage, signal amplitude, and the like can be made much higher.
For this reason, the maximum signal amplitude can be set large, so that the accuracy as a peak detector can be kept good.
【図1】本発明の一実施例を示すピーク値検出回路の構
成図である。FIG. 1 is a configuration diagram of a peak value detection circuit showing one embodiment of the present invention.
【図2】ピーク値検出回路の具体例を示す回路図であ
る。FIG. 2 is a circuit diagram showing a specific example of a peak value detection circuit.
【図3】図1と異なる例を示すピーク値検出回路の回路
図である。FIG. 3 is a circuit diagram of a peak value detection circuit showing an example different from FIG.
【図4】電圧クランプ手段の変形例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a modification of the voltage clamping means.
【図5】従来のピーク値検出回路の一例を示す構成図で
ある。FIG. 5 is a configuration diagram illustrating an example of a conventional peak value detection circuit.
【図6】図5のピーク値検出回路の具体的な回路構成を
示す回路図である。6 is a circuit diagram showing a specific circuit configuration of the peak value detection circuit of FIG.
【図7】定電流源の一例を示す回路図である。FIG. 7 is a circuit diagram illustrating an example of a constant current source.
【図8】各部の電位を説明する図である。FIG. 8 is a diagram illustrating the potential of each unit.
1 電圧比較部 2 充電制御部 3 出力バッファ 4 ホールド用コンデンサ 5 放電手段 6 電圧クランプ手段 DESCRIPTION OF SYMBOLS 1 Voltage comparison part 2 Charge control part 3 Output buffer 4 Hold capacitor 5 Discharge means 6 Voltage clamp means
Claims (1)
ク電圧保持回路と、 上記ピーク電圧保持回路で保持しているピーク電圧と外
部から入力される信号電圧とを比較する電圧比較部と、 上記電圧比較部が上記ピーク電圧よりも上記外部から入
力される信号電圧の方が大きいと判断したときにその入
力される信号電圧に基づいて上記ピーク電圧保持回路を
充電制御するために設けられていて、その出力段がエミ
ッタフォロワ回路により構成されている充電制御回路
と、 上記入力信号電圧の大きさが上記ピーク電圧保持回路で
保持しているピーク電圧よりも小さいときに、上記充電
制御回路の出力段に設けられているエミッタフォロワ回
路のベース電圧を所定の電圧以下にならないように制限
するクランプ手段とを具備することを特徴とするピーク
値検出回路。1. A peak voltage holding circuit for holding a peak value of an input signal voltage, a voltage comparing unit for comparing a peak voltage held by the peak voltage holding circuit with a signal voltage input from the outside, The voltage comparator receives the external voltage higher than the peak voltage.
When it is determined that the input signal voltage is
The peak voltage holding circuit on the basis of the force the signal voltage
A charge control circuit which is provided for charge control and whose output stage is formed by an emitter follower circuit; and the magnitude of the input signal voltage is smaller than the peak voltage held by the peak voltage holding circuit. A peak value detecting circuit provided with a clamp means for limiting a base voltage of an emitter follower circuit provided at an output stage of the charge control circuit so as not to be lower than a predetermined voltage.
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JP01296491A JP3245872B2 (en) | 1991-01-09 | 1991-01-09 | Peak value detection circuit |
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JP01296491A JP3245872B2 (en) | 1991-01-09 | 1991-01-09 | Peak value detection circuit |
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JPH04235410A JPH04235410A (en) | 1992-08-24 |
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