JP3862419B2 - Video signal processing device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明はパーソナルコンピュータ、家庭用ゲーム機器やビデオプリンタ等のようにアナログビデオ信号をデジタルビデオ信号に変換することが必要な機器に用いられるビデオ信号処理装置に関する。
【０００２】
【従来の技術】
従来のビデオ信号処理装置を図３に示す。図３において、アナログビデオ信号Ｖはクランプ用コンデンサ４０で直流成分が遮断された後にクランプ回路４１に入力される。アナログビデオ信号Ｖはクランプ回路４１でクランプ処理された後にＡ／Ｄ変換器４２でＡ／Ｄ変換される。Ａ／Ｄ変換器４２より出力されるデジタルビデオ信号は例えば８ビットのデジタル信号である。シンクチップ検出回路４３はこのデジタルビデオ信号を入力し、デジタルビデオ信号に含まれるシンクチップの検出を行い、その検出結果に基づいてシンクチップクランプコントロール信号Ｓ１を出力する。このシンクチップの検出は例えばＡ／Ｄ変換器４２より出力されるデジタルビデオ信号の最小値を検出することにより行われる。
【０００３】
シンクチップが検出されたときには、コントロール信号Ｓ１によってクランプ回路４１でアナログビデオ信号Ｖは一定のクランプレベルにクランプされる。一方、シンクチップが検出されないときには、コンデンサ４０を通して入力されるアナログビデオ信号Ｖはクランプ動作を受けずにそのまま出力される。このようにしてアナログビデオ信号がクランプ処理された後にＡ／Ｄ変換器４２でＡ／Ｄ変換され、信号処理回路４４で各種の画像処理が行われる。
【０００４】
上記従来のビデオ信号処理装置について、さらに詳しく説明するために、アナログビデオ信号Ｖの波形を図４に示す。図４において、アナログビデオ信号Ｖのフロントポーチ５０から説明を始める。アナログビデオ信号Ｖはフロントポーチ５０の後に水平同期信号のシンクチップ５１を有し、そのシンクチップ５１の後にバックポーチ５２が設けられ、バックポーチ５２の期間中にカラーバースト５３が付加される。その後、アナログビデオ信号Ｖは画像に応じた走査期間の信号５４となる。
【０００５】
その後、再びアナログビデオ信号Ｖはフロントポーチ５５、シンクチップ５６、バックポーチ５７となる。バックポーチ５７の期間中にはカラーバースト５８が付加されている。そして、画像に応じた走査期間の信号５９となり、続いてフロントポーチ６０、シンクチップ６１となる。このように、アナログビデオ信号Ｖには一定の周期でシンクチップ５１、５６、６１が設けられている。シンクチップ５１、５６、６１はアナログビデオ信号Ｖの最も低いところとなっているので、シンクチップ検出回路４３ではＡ／Ｄ変換器４２でデジタルビデオ信号の最小値を検出することによりシンクチップを検出することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のビデオ信号処理装置（図３）では、Ａ／Ｄ変換器４２が８ビットＡ／Ｄ変換器である場合、図５の波形７０に示すように、０〜２５５のＡ／Ｄ変換できる領域を超えてシンクチップがデジタル値で０となる電圧よりも低いところに現れ、その結果、全体のビデオ信号のレベルが下がると、シンクチップ検出回路４３ではシンクチップ７３、７４以外のフロントポーチやバックポーチの期間をもシンクチップと判断してしまう可能性がある。つまり、レベル３２よりも低い部分はシンクチップと判断してしまう。
【０００７】
一旦このような誤動作状態となると、上記従来のビデオ信号処理装置では、誤判断が引き続き発生して正常動作に復帰するのが難しい。そのため、上記従来のビデオ信号処理装置では、クランプレベルを３２以上の大きな値に設定することにより、このような誤動作が生じないようにしていた。すなわち、例えばクランプレベルが３２に設定されているときには波形７１に示すようなアナログビデオ信号ＶがＡ／Ｄ変換器４２でＡ／Ｄ変換されるようになってるので、０〜３２の領域ＢにＡ／Ｄ変換の余裕を設けて、波形７０のようなアナログビデオ信号ＶがＡ／Ｄ変換器４２に入力されないようになっていた。
【０００８】
ところが、シンクチップはＡ／Ｄ変換を行い得る０〜２５５のダイナミックレンジＡの３２のレベルにクランプされるので、その３２よりも低いレベルである領域Ｂにはビデオ信号が存在しない形でＡ／Ｄ変換器４２にアナログビデオ信号Ｖが入力される。したがって、ダイナミックレンジＡを有効に活用しているとはいいがたい。そのため、Ａ／Ｄ変換器４２でＡ／Ｄ変換された後のデジタルビデオ信号の画質が悪くなるという問題があった。
【０００９】
本発明は上記課題を解決するものであり、Ａ／Ｄ変換器のダイナミックレンジを有効に活用することによって画質の向上を図ることのできるビデオ信号処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明では、シンクチップを含むアナログビデオ信号をクランプした後にＡ／Ｄ変換器でＡ／Ｄ変換するビデオ信号処理装置において、前記Ａ／Ｄ変換器の出力に基づいて前記シンクチップを検出する第１検出回路と、第１検出回路の検出結果に応じて前記アナログビデオ信号をクランプレベルでクランプ処理する第１クランプ回路と、前記Ａ／Ｄ変換器の出力に基づいて第１検出回路が前記シンクチップを正常に検出することができるか否かを検出する第２検出回路と、正常に検出できないとき、前記アナログビデオ信号を正常に検出できる方向にシフトするように動作する第２クランプ回路とを備え、前記アナログ信号路と前記クランプレベルとの間に第１スイッチを設け、この第１スイッチのオン、オフを前記第１検出回路の出力で制御するとともに、前記アナログ信号路と直流電圧源との間に第２スイッチを設け、この第２スイッチのオン、オフを第２検出回路の出力で制御するようにしている。
【００１１】
このような構成によると、ビデオ信号処理装置はシンクチップを有するアナログビデオ信号を第１検出回路及び第１クランプ回路でクランプレベルでクランプ処理した後にＡ／Ｄ変換器でデジタルビデオ信号に変換する。さらに、ビデオ信号処理装置は第１検出回路が正常にシンクチップを検出するこができるか否かを検出することができる第２検出回路を備えている。正常に検出することができないとき、第２クランプ回路が動作して第１検出回路が正常に検出することができるようにアナログビデオ信号をレベルシフトする。これにより、ビデオ信号処理装置は正常動作に復帰する。
【００１２】
【発明の実施の形態】
以下、本発明の一実施形態について説明する。図１は本実施形態のビデオ信号処理装置のブロック図である。ビデオ信号処理装置はＬＳＩ（Large Scale Integrated circuit）１とクランプ用コンデンサ２とから成る。ＬＳＩ１は各種の画像処理を行うものであり、パーソナルコンピュータ等の機器に用いられる。アナログビデオ信号Ｖは上述したように図４に示すような波形である。
【００１３】
図１において、アナログビデオ信号Ｖはクランプ用コンデンサ２で直流成分が遮断された後にＬＳＩ１に入力される。ＬＳＩ１の内部において、入力されたアナログビデオ信号Ｖはノード１１に導入される。ノード１１には点線枠で示すシンクチップクランプ回路（第１クランプ回路）１０とＶDDクランプ回路（第２クランプ回路）３が接続されている。後述するように、シンクチップクランプ回路１０はシンクチップコントロール信号Ｓ１の制御によってクランプレベルＶ４でクランプ処理し、一方のＶDDクランプ回路３はＶDDクランプコントロール信号Ｓ２によってクランプレベルＶDDでクランプ処理する。
【００１４】
ＶDDクランプ回路３はスイッチ４で構成され、スイッチ４はノード１１と電源電圧ＶDDの間に接続されている。スイッチ４はＶDDクランプコントロール信号Ｓ２によって制御される。スイッチ４はＯＮしたときにはアナログビデオ信号Ｖを電源電圧ＶDDのクランプレベルでクランプする。一方、スイッチ４がＯＦＦしたときにはＶDDクランプ回路３は動作しない。
【００１５】
電源電圧ＶDDとグランドの間に直列に接続された抵抗Ｒ１、抵抗群Ｒ４と抵抗Ｒ３を用いて、シンクチップクランプ回路１０内の抵抗群Ｒ４の途中からデジタル値が４となるクランプレベルＶ４が取り出されるようになっており、増幅回路６の非反転入力端子（＋）に入力される。増幅回路６の出力側と反転入力端子（−）は直接接続されている。増幅回路６はバッファとして機能する。増幅回路６の出力側とノード１１の間にスイッチ５が接続されている。スイッチ５はシンクチップコントロール信号Ｓ１によって制御される。スイッチ５がＯＮしたときには、アナログビデオ信号ＶをクランプレベルＶ４でクランプする。一方、スイッチ５がＯＦＦしたときにはシンクチップクランプ回路１０は動作しない。
【００１６】
このようにノード１１に伝送されたアナログビデオ信号ＶはＡ／Ｄ変換器７でデジタルビデオ信号にＡ／Ｄ変換される。後述するように、Ａ／Ｄ変換器７は図２に示すような並列比較型Ａ／Ｄ変換器である。Ａ／Ｄ変換器７は８ビットのＡ／Ｄ変換を行うために、電源電圧ＶDDとグランドの間に直列に接続された抵抗Ｒ１、抵抗群Ｒ２と抵抗Ｒ３によって与えられる２５６個の基準電圧Ｖ２５５、Ｖ２５４・・・Ｖ０がＡ／Ｄ変換器７に入力される。これらの基準電圧Ｖ２５５、Ｖ２５４・・・Ｖ０は抵抗群Ｒ２から取り出すことができるようになっている。Ａ／Ｄ変換器７より出力されるデジタルビデオ信号はシンクチップ検出回路（第１検出回路）８、異常クランプ検出回路（第２検出回路）１２及び信号処理回路９に入力される。
【００１７】
シンクチップ検出回路８ではデジタルビデオ信号の最小値を検出することによりシンクチップの検出を行い、シンクチップクランプコントロール信号Ｓ１を出力する。最小値を検出するには、例えば所定の値より低い領域にデジタルビデオ信号の値が入っていることを検出することにより行うことができる。シンクチップ検出回路８はシンクチップを検出したときには水平同期信号の期間アナログビデオ信号をクランプレベルＶ４でクランプするようにシンクチップクランプコントロール信号Ｓ１を出力する。一方、シンクチップが検出されないときにはスイッチ５をＯＦＦするようにシンクチップクランプコントロール信号Ｓ１を出力する。
【００１８】
異常クランプ検出回路１２は入力されるデジタルビデオ信号が０の値が一定期間継続したか否かを判断して、ＶDDクランプコントロール信号Ｓ２をＶDDクランプ回路３に出力する。本実施形態ではＡ／Ｄ変換器７のダイナミックレンジＡを超えた部分（７３、７４）を有する信号の入力があると、図２に示すようにＡ／Ｄ変換器７の内部に設けられている比較器Ｎ２５５、Ｎ２５４・・・Ｎ０の出力がすべて０となるのでＡ／Ｄ変換器７の出力は０となる。
【００１９】
したがって、デジタルビデオ信号が０の値が一定期間継続したときには、図５における波形７０のようにＡ／Ｄ変換器７のダイナミックレンジＡを超えた部分（７３、７４）を有する信号の入力があると判断でき、異常クランプ検出回路１２はシンクチップ検出回路８がシンクチップを正常に検出することができないと判断することができる。このとき、異常クランプ検出回路１２はスイッチ４を水平同期期間の数区間分ＯＮするようにＶDDクランプコントロール信号Ｓ２を出力する。
【００２０】
信号Ｓ２によってスイッチ４がＯＮになると、コンデンサ２に電流Ｉが図示のように流れ込み、コンデンサ２の右側の電圧を上昇させることになる。このとき、スイッチ４はトランジスタ等で構成されているので、導通時抵抗を有することになり、したがって或る時定数でコンデンサ２は充電される（充電電流Ｉ）。
【００２１】
その結果、Ａ／Ｄ変換器７に入力されるアナログビデオ信号７０は図５において上方にシフトする。そして、シンクチップ７３、７４が領域Ａに入ると検出回路１２は、シンクチップ検出回路８が正常にシンクチップを検出することができると判断してスイッチ４をＯＦＦするようにＶDDクランプコントロール信号Ｓ２を出力する。
【００２２】
このように、シンクチップクランプ回路１０及びＶDDクランプ回路３でクランプ処理されたアナログビデオ信号ＶはＡ／Ｄ変換器７でデジタルビデオ信号に変換され、信号処理回路９で種々の画像処理が行われる。
【００２３】
上述のように、本実施形態のビデオ信号処理装置ではクランプレベルＶ４がデジタル値４の電圧に設定されているが、シンクチップ検出回路８が誤動作するようなときには、異常クランプ検出回路１２とＶDDクランプ回路３が動作することにより正常に動作できよう方向にアナログビデオ信号Ｖをシフトするので、ビデオ信号処理装置は正常動作に復帰できる。なお、この正常動作に復帰するためにには水平同期期間数回分の時間が必要であるが、この期間は再生画面を人が見るときには問題とならない程度に短い。逆に、アナログビデオ信号をＡ／Ｄ変換するＡ／Ｄ変換器７のダイナミックレンジを有効に活用できるので画質が向上するという利点がある。なお、本実施形態ではクランプレベルＶ４デジタル値で４のレベルとしていたが、これに限ることなく、十分に０に近い別の値にしてもよい。
【００２４】
続いて、Ａ／Ｄ変換器７について詳述する。図２はＡ／Ｄ変換器７の内部構成を示す回路図である。アナログビデオ信号Ｖはノード１１に接続されているＶDDクランプ回路３とシンクチップクランプ回路１０でそれぞれクランプ処理された後に、Ａ／Ｄ変換器７の内部における２５６個の比較器Ｎ２５５、Ｎ２５４・・・Ｎ０の各々の非反転入力端子（＋）に入力される。
【００２５】
また、電源電圧ＶDDとグランドの間には直列に抵抗Ｒ１、抵抗群Ｒ２と抵抗Ｒ３が接続されている。抵抗群Ｒ２は抵抗値の等しい２５５個の抵抗Ｒが直列に接続されている。抵抗Ｒ１と抵抗群Ｒの接続中点ｎ２５５ではデジタル値２５５を示す基準電圧Ｖ２５５が得られ、この基準電圧Ｖ２５５が比較器Ｎ２５５の反転入力端子（−）に入力される。そして、接続中点ｎ２５５から抵抗群Ｒ２における１個の抵抗Ｒを介した点ｎ２５４ではデジタル値２５４を示す基準電圧Ｖ２５４が得られ、この基準電圧Ｖ２５４が比較器Ｎ２５４の反転入力端子（−）に入力される。
【００２６】
同様に、抵抗群Ｒ２において１個の抵抗Ｒを介すごとにそれぞれの基準電圧が得られる。最後に抵抗群Ｒ２と抵抗Ｒ３の接続中点ｎ０ではデジタル値０の基準電圧Ｖ０が得られ、この基準電圧Ｖ０は比較器Ｎ０の反転入力端子（−）に入力される。２５６個の比較器Ｎ０〜Ｎ２５５の比較結果がエンコーダ２３に入力され、８ビットのデジタルビデオ信号となってＡ／Ｄ変換器２３より出力される。
【００２７】
このような並列型Ａ／Ｄ変換器７を用いることにより、アナログビデオ信号Ｖの入力に対して並列に設けられている比較器Ｎ２５５、Ｎ２５４・・・Ｎ０で直ちに比較され、これをエンコーダ２３で８ビットのデジタル信号に変換してＡ／Ｄ変換しているので変換速度が高速であるという利点がある。
【００２８】
図１において、シンクチップクランプ回路１０でクランプレベルＶ４では上述した抵抗群Ｒ２と同様の構成の抵抗群Ｒ４が抵抗群Ｒ２と並列に接続されており、クランプレベルＶ４がデジタル値で４となるように基準電圧Ｖ４が増幅回路６に与えられる。尚、Ｒ２とＲ４を共通にしても構わない。
【００２９】
【発明の効果】
以上説明したように、本発明のビデオ信号処理装置はアナログビデオ信号を第１検出回路及び第１クランプ回路でシンクチップを用いて所定のクランプレベルでクランプ処理を行う。さらに、ビデオ信号処理装置の第２検出回路は第１検出回路のシンクチップの検出が正常に行われるか否かを判断して、該検出が正常に行われないと判断したときには、第２クランプ回路で正常に動作出来る方向にアナログビデオ信号をシフトする。これにより、ビデオ信号処理装置は正常動作に復帰できるようになる。したがって、上記従来のビデオ信号処理装置では誤検出が生じないように設定されていたクランプレベルを、従来なら誤検出される領域まで更に拡げるように設定することが可能となるので、Ａ／Ｄ変換器のダイナミックレンジを有効に活用することができる。そのため、Ａ／Ｄ変換器の分解能を有効に活用できるのでデジタル変換されたビデオ信号の画質を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態のビデオ信号処理装置のブロック図。
【図２】 そのビデオ信号処理装置のＡ／Ｄ変換器の内部構成を示す回路図。
【図３】 従来のビデオ信号処理装置のブロック図。
【図４】 アナログビデオ信号の波形図。
【図５】 従来のビデオ信号処理装置のダイナミックレンジを示す図。
【符号の説明】
１ ＬＳＩ
２ クランプ用コンデンサ
３ ＶDDクランプ回路（第２クランプ回路）
４ スイッチ
５ スイッチ
６ 増幅回路
７ Ａ／Ｄ変換器
８ シンクチップ検出回路（第１検出回路）
９ 信号処理回路
１０ クランプ回路（第１クランプ回路）
１２ 異常クランプ検出回路（第２検出回路）
２３ エンコーダ
Ｎ２５５、Ｎ２５４・・・Ｎ０ 比較器
Ｒ、Ｒ１、Ｒ３ 抵抗
Ｒ２、Ｒ４ 抵抗群
Ｓ１ シンクチップコントロール信号
Ｓ２ ＶDDクランプコントロール信号
Ｖ２５５、Ｖ２５４・・・Ｖ０ 基準電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video signal processing apparatus used for a device that needs to convert an analog video signal into a digital video signal, such as a personal computer, a home game machine, and a video printer.
[0002]
[Prior art]
A conventional video signal processing apparatus is shown in FIG. In FIG. 3, the analog video signal V is input to the clamp circuit 41 after the DC component is cut off by the clamp capacitor 40. The analog video signal V is clamped by the clamp circuit 41 and then A / D converted by the A / D converter 42. The digital video signal output from the A / D converter 42 is, for example, an 8-bit digital signal. The sync chip detection circuit 43 receives the digital video signal, detects a sync chip included in the digital video signal, and outputs a sync chip clamp control signal S1 based on the detection result. The sync chip is detected by detecting the minimum value of the digital video signal output from the A / D converter 42, for example.
[0003]
When the sync chip is detected, the analog video signal V is clamped to a certain clamp level by the clamp circuit 41 by the control signal S1. On the other hand, when the sync chip is not detected, the analog video signal V input through the capacitor 40 is output as it is without being clamped. After the analog video signal is clamped in this manner, the A / D converter 42 performs A / D conversion, and the signal processing circuit 44 performs various image processing.
[0004]
In order to describe the conventional video signal processing apparatus in more detail, the waveform of the analog video signal V is shown in FIG. In FIG. 4, the description starts from the front porch 50 of the analog video signal V. The analog video signal V has a horizontal synchronization signal sync chip 51 after the front porch 50, and a back porch 52 is provided after the sync chip 51, and a color burst 53 is added during the period of the back porch 52. Thereafter, the analog video signal V becomes a signal 54 of a scanning period corresponding to the image.
[0005]
Thereafter, the analog video signal V becomes the front porch 55, the sync chip 56, and the back porch 57 again. A color burst 58 is added during the period of the back porch 57. Then, the signal 59 becomes a scanning period 59 corresponding to the image, followed by the front porch 60 and the sync chip 61. As described above, the analog video signal V is provided with the sync chips 51, 56, and 61 at a constant cycle. Since the sync chips 51, 56 and 61 are the lowest part of the analog video signal V, the sync chip detection circuit 43 detects the sync chip by detecting the minimum value of the digital video signal by the A / D converter 42. can do.
[0006]
[Problems to be solved by the invention]
However, in the conventional video signal processing apparatus (FIG. 3), when the A / D converter 42 is an 8-bit A / D converter, an A / D of 0 to 255 as shown by a waveform 70 in FIG. If the sync chip appears lower than the voltage at which the digital value is 0 beyond the conversion range, and as a result, the level of the entire video signal is lowered, the sync chip detection circuit 43 causes the front of the sync chip other than the sync chips 73 and 74. There is a possibility that the period of the pouch or the back porch is also determined as a sink chip. That is, a portion lower than level 32 is determined as a sync chip.
[0007]
Once such a malfunction occurs, it is difficult for the conventional video signal processing apparatus to return to normal operation due to continued misjudgment. Therefore, in the conventional video signal processing apparatus, such a malfunction is prevented from occurring by setting the clamp level to a large value of 32 or more. That is, for example, when the clamp level is set to 32, the analog video signal V as shown in the waveform 71 is A / D converted by the A / D converter 42. The analog video signal V like the waveform 70 is not input to the A / D converter 42 by providing a margin for A / D conversion.
[0008]
However, since the sync chip is clamped to 32 levels of the dynamic range A of 0 to 255 that can perform A / D conversion, the A / D is not present in the region B, which is a level lower than 32. An analog video signal V is input to the D converter 42. Therefore, it cannot be said that the dynamic range A is effectively utilized. Therefore, there is a problem that the image quality of the digital video signal after A / D conversion by the A / D converter 42 is deteriorated.
[0009]
The present invention solves the above-described problems, and an object thereof is to provide a video signal processing apparatus capable of improving the image quality by effectively utilizing the dynamic range of the A / D converter.
[0010]
[Means for Solving the Problems]
To achieve the above object, according to the present invention, an analog video signal including a sync chip is clamped and then A / D converted by an A / D converter, based on the output of the A / D converter. A first detection circuit for detecting the sync chip, a first clamp circuit for clamping the analog video signal at a clamp level according to a detection result of the first detection circuit, and an output of the A / D converter. A second detection circuit for detecting whether or not the first detection circuit can normally detect the sync chip; and when the first detection circuit cannot detect normally, the analog video signal is shifted in a direction in which it can be normally detected. and a second clamp circuit which operates the first switch is provided between the analog signal path and the clamp level, on the first switch, the off In addition to being controlled by the output of the first detection circuit, a second switch is provided between the analog signal path and the DC voltage source, and ON / OFF of the second switch is controlled by the output of the second detection circuit. ing.
[0011]
According to such a configuration, the video signal processing apparatus clamps the analog video signal having the sync chip at the clamp level by the first detection circuit and the first clamp circuit, and then converts the analog video signal to the digital video signal by the A / D converter. Further, the video signal processing apparatus includes a second detection circuit that can detect whether or not the first detection circuit can normally detect the sync chip. When normal detection is not possible, the analog video signal is level-shifted so that the second clamp circuit operates and the first detection circuit can detect normally. As a result, the video signal processing apparatus returns to normal operation.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described. FIG. 1 is a block diagram of a video signal processing apparatus according to this embodiment. The video signal processing apparatus comprises an LSI (Large Scale Integrated circuit) 1 and a clamping capacitor 2. The LSI 1 performs various types of image processing and is used in devices such as a personal computer. As described above, the analog video signal V has a waveform as shown in FIG.
[0013]
In FIG. 1, the analog video signal V is input to the LSI 1 after the direct current component is cut off by the clamping capacitor 2. Inside the LSI 1, the input analog video signal V is introduced into the node 11. A sync tip clamp circuit (first clamp circuit) 10 and a V DD clamp circuit (second clamp circuit) 3 indicated by a dotted frame are connected to the node 11. As will be described later, the sync chip clamp circuit 10 performs the clamp process at the clamp level V4 under the control of the sync chip control signal S1, and the V DD clamp circuit 3 performs the clamp process at the clamp level V DD by the V DD clamp control signal S2. .
[0014]
The V DD clamp circuit 3 includes a switch 4, and the switch 4 is connected between the node 11 and the power supply voltage V DD . The switch 4 is controlled by the V DD clamp control signal S2. When the switch 4 is turned on, the analog video signal V is clamped at the clamp level of the power supply voltage V DD . On the other hand, the VDD clamp circuit 3 does not operate when the switch 4 is turned OFF.
[0015]
Using the resistor R1, the resistor group R4, and the resistor R3 connected in series between the power supply voltage V DD and the ground, a clamp level V4 at which a digital value becomes 4 from the middle of the resistor group R4 in the sink chip clamp circuit 10 is obtained. The signal is extracted and input to the non-inverting input terminal (+) of the amplifier circuit 6. The output side of the amplifier circuit 6 and the inverting input terminal (−) are directly connected. The amplifier circuit 6 functions as a buffer. A switch 5 is connected between the output side of the amplifier circuit 6 and the node 11. The switch 5 is controlled by a sync chip control signal S1. When the switch 5 is turned on, the analog video signal V is clamped at the clamp level V4. On the other hand, when the switch 5 is turned OFF, the sync tip clamp circuit 10 does not operate.
[0016]
The analog video signal V transmitted to the node 11 in this way is A / D converted into a digital video signal by the A / D converter 7. As will be described later, the A / D converter 7 is a parallel comparison type A / D converter as shown in FIG. In order to perform 8-bit A / D conversion, the A / D converter 7 has 256 reference voltages provided by a resistor R1, a resistor group R2, and a resistor R3 connected in series between the power supply voltage V DD and the ground. V255, V254,... V0 are input to the A / D converter 7. These reference voltages V255, V254,... V0 can be taken out from the resistor group R2. The digital video signal output from the A / D converter 7 is input to a sync chip detection circuit (first detection circuit) 8, an abnormal clamp detection circuit (second detection circuit) 12, and a signal processing circuit 9.
[0017]
The sync chip detection circuit 8 detects the sync chip by detecting the minimum value of the digital video signal and outputs the sync chip clamp control signal S1. The minimum value can be detected by, for example, detecting that the value of the digital video signal is in an area lower than a predetermined value. When the sync chip detection circuit 8 detects the sync chip, it outputs the sync chip clamp control signal S1 so as to clamp the analog video signal at the clamp level V4 during the horizontal synchronizing signal. On the other hand, when no sync chip is detected, the sync chip clamp control signal S1 is output so that the switch 5 is turned off.
[0018]
The abnormal clamp detection circuit 12 determines whether or not the input digital video signal has a value of 0 continued for a certain period, and outputs a V DD clamp control signal S2 to the V DD clamp circuit 3. In this embodiment, when there is an input of a signal having a portion (73, 74) exceeding the dynamic range A of the A / D converter 7, it is provided inside the A / D converter 7 as shown in FIG. Since the outputs of the comparators N255, N254... N0 are all 0, the output of the A / D converter 7 is 0.
[0019]
Therefore, when the digital video signal continues to have a value of 0 for a certain period, there is input of a signal having portions (73, 74) exceeding the dynamic range A of the A / D converter 7 as shown by the waveform 70 in FIG. The abnormal clamp detection circuit 12 can determine that the sync chip detection circuit 8 cannot normally detect the sync chip. At this time, the abnormal clamp detection circuit 12 outputs the VDD clamp control signal S2 so that the switch 4 is turned ON for several intervals of the horizontal synchronization period.
[0020]
When the switch 4 is turned on by the signal S2, the current I flows into the capacitor 2 as shown in the figure, and the voltage on the right side of the capacitor 2 is increased. At this time, since the switch 4 is composed of a transistor or the like, it has a resistance when conducting, and therefore the capacitor 2 is charged with a certain time constant (charging current I).
[0021]
As a result, the analog video signal 70 input to the A / D converter 7 is shifted upward in FIG. Then, the sync tip 73 enters the detection circuit 12 in the area A, the sync tip detector circuit 8 is V DD clamp control signal to turn OFF the switch 4 determines that it is possible to detect the normal sync tip S2 is output.
[0022]
As described above, the analog video signal V clamped by the sync chip clamp circuit 10 and the V DD clamp circuit 3 is converted into a digital video signal by the A / D converter 7, and various image processing is performed by the signal processing circuit 9. Is called.
[0023]
As described above, in the video signal processing apparatus of this embodiment, the clamp level V4 is set to a voltage of digital value 4, but when the sync chip detection circuit 8 malfunctions, the abnormal clamp detection circuit 12 and V DD Since the analog video signal V is shifted in a direction so that the clamp circuit 3 can operate normally by operating the clamp circuit 3, the video signal processing apparatus can return to normal operation. In order to return to this normal operation, several horizontal synchronization periods are required, but this period is short enough not to cause a problem when a person views the playback screen. On the contrary, since the dynamic range of the A / D converter 7 for A / D converting the analog video signal can be used effectively, there is an advantage that the image quality is improved. In the present embodiment, the clamp level V4 is a digital value of 4. However, the present invention is not limited to this, and another value that is sufficiently close to 0 may be used.
[0024]
Next, the A / D converter 7 will be described in detail. FIG. 2 is a circuit diagram showing the internal configuration of the A / D converter 7. The analog video signal V is clamped by the V DD clamp circuit 3 and the sink chip clamp circuit 10 connected to the node 11, respectively, and then the 256 comparators N255, N254,. • Input to each non-inverting input terminal (+) of N0.
[0025]
A resistor R1, a resistor group R2, and a resistor R3 are connected in series between the power supply voltage V DD and the ground. In the resistor group R2, 255 resistors R having the same resistance value are connected in series. A reference voltage V255 indicating a digital value 255 is obtained at a connection midpoint n255 between the resistor R1 and the resistor group R, and this reference voltage V255 is input to the inverting input terminal (−) of the comparator N255. A reference voltage V254 indicating a digital value 254 is obtained from a connection middle point n255 through a single resistor R in the resistor group R2, and this reference voltage V254 is applied to the inverting input terminal (−) of the comparator N254. Entered.
[0026]
Similarly, each reference voltage is obtained via one resistor R in the resistor group R2. Finally, a reference voltage V0 having a digital value of 0 is obtained at the connection middle point n0 between the resistor group R2 and the resistor R3, and this reference voltage V0 is input to the inverting input terminal (−) of the comparator N0. The comparison results of the 256 comparators N0 to N255 are input to the encoder 23 and output from the A / D converter 23 as an 8-bit digital video signal.
[0027]
By using such a parallel A / D converter 7, the comparators N255, N254... N0 provided in parallel with the input of the analog video signal V are immediately compared, and this is compared with the encoder 23. Since it is converted into an 8-bit digital signal and A / D converted, there is an advantage that the conversion speed is high.
[0028]
In FIG. 1, at the clamp level V4 in the sync chip clamp circuit 10, a resistor group R4 having the same configuration as the resistor group R2 described above is connected in parallel with the resistor group R2, so that the clamp level V4 is 4 in digital value. The reference voltage V4 is applied to the amplifier circuit 6. Note that R2 and R4 may be shared.
[0029]
【The invention's effect】
As described above, the video signal processing apparatus according to the present invention performs clamp processing of an analog video signal at a predetermined clamp level using a sync chip in the first detection circuit and the first clamp circuit. Further, the second detection circuit of the video signal processing device determines whether or not the sync chip of the first detection circuit is normally detected. When it is determined that the detection is not normally performed, the second clamp circuit The analog video signal is shifted in the direction in which the circuit can operate normally. As a result, the video signal processing apparatus can return to normal operation. Therefore, the clamp level that has been set so as not to cause erroneous detection in the conventional video signal processing apparatus can be set so as to be further expanded to a region where erroneous detection is made in the prior art. The dynamic range of the vessel can be used effectively. Therefore, since the resolution of the A / D converter can be effectively used, the image quality of the digitally converted video signal can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram of a video signal processing apparatus according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing an internal configuration of an A / D converter of the video signal processing apparatus.
FIG. 3 is a block diagram of a conventional video signal processing apparatus.
FIG. 4 is a waveform diagram of an analog video signal.
FIG. 5 is a diagram showing a dynamic range of a conventional video signal processing apparatus.
[Explanation of symbols]
1 LSI
2 Clamping capacitor 3 V DD clamp circuit (second clamp circuit)
4 switch 5 switch 6 amplifying circuit 7 A / D converter 8 sink chip detection circuit (first detection circuit)
9 Signal processing circuit 10 Clamp circuit (first clamp circuit)
12 Abnormal clamp detection circuit (second detection circuit)
23 Encoder N255, N254 ... N0 Comparator R, R1, R3 Resistor R2, R4 Resistor group S1 Sync chip control signal S2 V DD Clamp control signal V255, V254 ... V0 Reference voltage

Claims (1)

シンクチップを含むアナログビデオ信号をクランプした後にＡ／Ｄ変換器でＡ／Ｄ変換するビデオ信号処理装置において、
前記Ａ／Ｄ変換器の出力に基づいて前記シンクチップを検出する第１検出回路と、第１検出回路の検出結果に応じて前記アナログビデオ信号をクランプレベルでクランプ処理する第１クランプ回路と、前記Ａ／Ｄ変換器の出力に基づいて第１検出回路が前記シンクチップを正常に検出することができるか否かを検出する第２検出回路と、正常に検出できないとき、前記アナログビデオ信号を正常に検出できる方向にシフトするように動作する第２クランプ回路とを備え、
前記アナログ信号路と前記クランプレベルとの間に第１スイッチを設け、この第１スイッチのオン、オフを前記第１検出回路の出力で制御するとともに、
前記アナログ信号路と直流電圧源との間に第２スイッチを設け、この第２スイッチのオン、オフを第２検出回路の出力で制御するようにしたことを特徴とするビデオ信号処理装置。In a video signal processing apparatus that clamps an analog video signal including a sync chip and performs A / D conversion by an A / D converter,
A first detection circuit for detecting the sync chip based on an output of the A / D converter; a first clamp circuit for clamping the analog video signal at a clamp level according to a detection result of the first detection circuit; A second detection circuit for detecting whether or not the first detection circuit can normally detect the sync chip based on an output of the A / D converter; A second clamp circuit that operates to shift in a direction that can be normally detected ;
A first switch is provided between the analog signal path and the clamp level, and the on / off of the first switch is controlled by the output of the first detection circuit,
2. A video signal processing apparatus according to claim 1, wherein a second switch is provided between the analog signal path and the DC voltage source, and the on / off of the second switch is controlled by the output of the second detection circuit .
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