JP3436607B2 - 厚膜形成用プラズマｃｖｄ装置 - Google Patents
厚膜形成用プラズマｃｖｄ装置Info
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- JP3436607B2 JP3436607B2 JP8626795A JP8626795A JP3436607B2 JP 3436607 B2 JP3436607 B2 JP 3436607B2 JP 8626795 A JP8626795 A JP 8626795A JP 8626795 A JP8626795 A JP 8626795A JP 3436607 B2 JP3436607 B2 JP 3436607B2
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Description
【０００１】
【産業上の利用分野】本発明は、１０〜３０μｍという
厚いシリコン又は酸化シリコン皮膜を形成するに適した
プラズマＣＶＤ装置に関する。
厚いシリコン又は酸化シリコン皮膜を形成するに適した
プラズマＣＶＤ装置に関する。
【０００２】
【従来の技術】近年、マイクロマシーニングによる微小
部品が注目を集めているが、現在の技術レベルでは、マ
イクロマシーニングが可能となるためには少なくとも数
十μｍ程度の寸法がなければならない。また、部品自体
の特性から、所定以上の寸法が必要とされるものもあ
る。例えば、光通信等で用いる光導波路チップ（埋め込
み型光導波路とも呼ぶ）は、基板上にバッファ層、コア
層、クラッド層等の層を形成し、コア層により２次元的
な光導波路パターンを形成するものであるが、導波路を
通過させる光の波長から、クラッド層は３０μｍ程度以
上の厚みが必要と言われている。
部品が注目を集めているが、現在の技術レベルでは、マ
イクロマシーニングが可能となるためには少なくとも数
十μｍ程度の寸法がなければならない。また、部品自体
の特性から、所定以上の寸法が必要とされるものもあ
る。例えば、光通信等で用いる光導波路チップ（埋め込
み型光導波路とも呼ぶ）は、基板上にバッファ層、コア
層、クラッド層等の層を形成し、コア層により２次元的
な光導波路パターンを形成するものであるが、導波路を
通過させる光の波長から、クラッド層は３０μｍ程度以
上の厚みが必要と言われている。
【０００３】光導波路チップ５０は、図３に示すよう
に、基板５１上に２次元パターンを有する光の光導波路
５６を形成したものであり、光通信路における合波、分
波等のために用いられる。
に、基板５１上に２次元パターンを有する光の光導波路
５６を形成したものであり、光通信路における合波、分
波等のために用いられる。
【０００４】従来の光導波路チップ５０の製造方法を図
４により説明する。まず、ガラス等の基板５１にバッフ
ァ層５２を形成し、その上にコア層５３を形成する
（ａ）。更に、コア層５３の上にＷＳｉx等のメタル層
５４を形成し（ｂ）、フォトリソグラフィにより光導波
路以外の部分のメタル層５４を除去する。次に、残され
たメタル層５４をマスクとして、ドライエッチングによ
り光導波路以外の部分のコア層５３を除去する。そし
て、コア層５３上部のマスク層５４を除去した後
（ｃ）、全体をクラッド層５５で覆う（ｄ）。これによ
り、周囲をバッファ層５２及びクラッド層５５で囲まれ
たコア層５３から成る光導波路５６が形成される。な
お、バッファ層を設けず、基板上に直接コア層を設ける
場合や、クラッド層の上部を削除してコア層の上面を露
出させる場合もある。
４により説明する。まず、ガラス等の基板５１にバッフ
ァ層５２を形成し、その上にコア層５３を形成する
（ａ）。更に、コア層５３の上にＷＳｉx等のメタル層
５４を形成し（ｂ）、フォトリソグラフィにより光導波
路以外の部分のメタル層５４を除去する。次に、残され
たメタル層５４をマスクとして、ドライエッチングによ
り光導波路以外の部分のコア層５３を除去する。そし
て、コア層５３上部のマスク層５４を除去した後
（ｃ）、全体をクラッド層５５で覆う（ｄ）。これによ
り、周囲をバッファ層５２及びクラッド層５５で囲まれ
たコア層５３から成る光導波路５６が形成される。な
お、バッファ層を設けず、基板上に直接コア層を設ける
場合や、クラッド層の上部を削除してコア層の上面を露
出させる場合もある。
【０００５】光導波路チップの各層は、通常、酸化シリ
コンで形成されるが、その堆積法としては従来、火炎堆
積法やモノシラン（ＳｉＨ4）系の常圧ＣＶＤ法、プラ
ズマＣＶＤ法が用いられていた。一般のマイクロマシー
ニング用素材でも、シリコンや酸化シリコンの積層体が
必要な場合は、このような方法が用いられていた。そし
て、従来のプラズマＣＶＤでは、下部電極を接地し、上
部電極に高周波電力を投入する、いわゆるアノード結合
プラズマＣＶＤ装置が用いられていた。
コンで形成されるが、その堆積法としては従来、火炎堆
積法やモノシラン（ＳｉＨ4）系の常圧ＣＶＤ法、プラ
ズマＣＶＤ法が用いられていた。一般のマイクロマシー
ニング用素材でも、シリコンや酸化シリコンの積層体が
必要な場合は、このような方法が用いられていた。そし
て、従来のプラズマＣＶＤでは、下部電極を接地し、上
部電極に高周波電力を投入する、いわゆるアノード結合
プラズマＣＶＤ装置が用いられていた。
【０００６】
【発明が解決しようとする課題】従来のプラズマＣＶＤ
装置におけるシリコン又は酸化シリコンの成膜速度は最
大でも５０ｎｍ／ｍｉｎ程度でしかない。このような速
度では、例えば３０μｍの層を成膜しようとすると６０
０分（１０時間）かかることとなり、非常に生産性が悪
かった。また、従来のＣＶＤ法ではシリコン系原料とし
てモノシランが用いられていたが、モノシランの場合、
コア層で光導波路を形成した後のクラッド層成膜の際
に、図５に示すように２本の光導波路５６が接近してい
る箇所では両光導波路５６の間にボイド５７が生じやす
いという問題点があった。
装置におけるシリコン又は酸化シリコンの成膜速度は最
大でも５０ｎｍ／ｍｉｎ程度でしかない。このような速
度では、例えば３０μｍの層を成膜しようとすると６０
０分（１０時間）かかることとなり、非常に生産性が悪
かった。また、従来のＣＶＤ法ではシリコン系原料とし
てモノシランが用いられていたが、モノシランの場合、
コア層で光導波路を形成した後のクラッド層成膜の際
に、図５に示すように２本の光導波路５６が接近してい
る箇所では両光導波路５６の間にボイド５７が生じやす
いという問題点があった。
【０００７】本発明はこのような課題を解決するために
成されたものであり、その目的とするところは、高速で
シリコンや酸化シリコンの成膜を行なうことのできるプ
ラズマＣＶＤ装置を提供することにある。
成されたものであり、その目的とするところは、高速で
シリコンや酸化シリコンの成膜を行なうことのできるプ
ラズマＣＶＤ装置を提供することにある。
【０００８】
【課題を解決するための手段、作用及び効果】上記課題
を解決するために成された本発明に係る厚膜形成用プラ
ズマＣＶＤ装置は、 a)反応室内に上部電極と、被コーティング物を載置する
下部電極とを略平行に配設し、 b)被コーティング物の上表面よりも高い位置で被コーテ
ィング物の周囲を囲い、上端が内側に張り出した第３電
極を設け、 c)原料としてシリコンアルコキシド系を含む有機ケイ素
化合物を使用し、 d)上部電極及び第３電極を接地し、高周波電源を、整合
回路を介して下部電極に接続した、ことを特徴とするも
のである。
を解決するために成された本発明に係る厚膜形成用プラ
ズマＣＶＤ装置は、 a)反応室内に上部電極と、被コーティング物を載置する
下部電極とを略平行に配設し、 b)被コーティング物の上表面よりも高い位置で被コーテ
ィング物の周囲を囲い、上端が内側に張り出した第３電
極を設け、 c)原料としてシリコンアルコキシド系を含む有機ケイ素
化合物を使用し、 d)上部電極及び第３電極を接地し、高周波電源を、整合
回路を介して下部電極に接続した、ことを特徴とするも
のである。
【０００９】まず、本発明に係るプラズマＣＶＤ装置で
は、従来の装置と異なり、下部電極を電気的に浮遊状態
として上下電極間にプラズマを生成するため、下部電極
が負となるセルフバイアスが生成され、下部電極（カソ
ード）近傍にイオンシースが生成される。このイオンシ
ースにより、プラズマ中で生成されたイオンが加速さ
れ、下部電極上に載置した被コーティング物の表面にシ
リコン又は酸化シリコンの層が高速で成膜する。この成
膜速度はセルフバイアス電圧を大きくするに従って大き
くすることができ、従来のアノード結合プラズマＣＶＤ
装置では被コーティング物を約３００℃に加熱しても成
膜速度は高々５０ｎｍ／ｍｉｎ程度でしかないのに対
し、本発明に係るプラズマＣＶＤ装置によると例えば５
００ｎｍ／ｍｉｎ程度の成膜速度が得られる。なお、セ
ルフバイアス電圧は下部電極への投入電力量により制御
することができる。
は、従来の装置と異なり、下部電極を電気的に浮遊状態
として上下電極間にプラズマを生成するため、下部電極
が負となるセルフバイアスが生成され、下部電極（カソ
ード）近傍にイオンシースが生成される。このイオンシ
ースにより、プラズマ中で生成されたイオンが加速さ
れ、下部電極上に載置した被コーティング物の表面にシ
リコン又は酸化シリコンの層が高速で成膜する。この成
膜速度はセルフバイアス電圧を大きくするに従って大き
くすることができ、従来のアノード結合プラズマＣＶＤ
装置では被コーティング物を約３００℃に加熱しても成
膜速度は高々５０ｎｍ／ｍｉｎ程度でしかないのに対
し、本発明に係るプラズマＣＶＤ装置によると例えば５
００ｎｍ／ｍｉｎ程度の成膜速度が得られる。なお、セ
ルフバイアス電圧は下部電極への投入電力量により制御
することができる。
【００１０】次に、本発明に係るプラズマＣＶＤ装置で
は、被コーティング物の上表面よりも高い位置で基板の
周囲を囲い、上端が内側に張り出した接地第３電極を設
けているため、下部電極の上部に生成されるイオンシー
スの外側への膨出が抑制される。イオンシースが外側に
膨出すると、その部分で堆積が生じ、それが厚くなると
パーティクル状に剥離して被コーティング面上に落下す
ることにより成膜品質を低下させる。本発明に係るプラ
ズマＣＶＤ装置では、接地第３電極によりイオンシース
を閉じ込め、このような余分な箇所への堆積を防止す
る。また、このような閉じ込めにより、平均成膜速度が
上昇するとともに、中央と周辺との間の成膜速度の差が
解消され、均一な成膜を行なうことができる。
は、被コーティング物の上表面よりも高い位置で基板の
周囲を囲い、上端が内側に張り出した接地第３電極を設
けているため、下部電極の上部に生成されるイオンシー
スの外側への膨出が抑制される。イオンシースが外側に
膨出すると、その部分で堆積が生じ、それが厚くなると
パーティクル状に剥離して被コーティング面上に落下す
ることにより成膜品質を低下させる。本発明に係るプラ
ズマＣＶＤ装置では、接地第３電極によりイオンシース
を閉じ込め、このような余分な箇所への堆積を防止す
る。また、このような閉じ込めにより、平均成膜速度が
上昇するとともに、中央と周辺との間の成膜速度の差が
解消され、均一な成膜を行なうことができる。
【００１１】原料としては、ＴＥＯＳ（Tetraethoxy Si
lane）、ＴＭＯＳ（Tetramethoxy Silane）等のシリコ
ンアルコキシド系を含む有機ケイ素化合物を用いる。こ
のような原料を用いることにより、従来のようなモノシ
ランを用いる場合と比較するとステップカバレージが良
好となるため、例えば、図５のような光導波路５６の近
接した部分でもボイド５７の発生が防止される。なお、
このような近接部分がない場合には、もちろんモノシラ
ンを用いてもよい。この場合でも、成膜速度が大きいと
いう利点は同様に得ることができる。
lane）、ＴＭＯＳ（Tetramethoxy Silane）等のシリコ
ンアルコキシド系を含む有機ケイ素化合物を用いる。こ
のような原料を用いることにより、従来のようなモノシ
ランを用いる場合と比較するとステップカバレージが良
好となるため、例えば、図５のような光導波路５６の近
接した部分でもボイド５７の発生が防止される。なお、
このような近接部分がない場合には、もちろんモノシラ
ンを用いてもよい。この場合でも、成膜速度が大きいと
いう利点は同様に得ることができる。
【００１２】本装置で成膜を行なう際は、少なくとも下
部電極を加熱することが望ましい。３０μｍという厚い
層を堆積すると層内に亀裂が生じやすいが、下部電極を
加熱しておくことによりこのような亀裂を防止すること
ができる。なお、これに加え、上部電極を加熱してもよ
い。反応室内のプラズマＣＶＤプロセスにより生成され
るシリコン又は酸化シリコンは、上記のような電極構造
によりほとんどが被コーティング面上に堆積するが、一
部は反応室内のその他の箇所にも堆積する。上部電極に
堆積したシリコンや酸化シリコンは、パーティクル状に
剥離して被コーティング面に落下する可能性が高い。そ
こで、上部電極を加熱することによりそのような剥離を
防止し、被コーティング物の製造歩留まりを向上させる
ことができる。
部電極を加熱することが望ましい。３０μｍという厚い
層を堆積すると層内に亀裂が生じやすいが、下部電極を
加熱しておくことによりこのような亀裂を防止すること
ができる。なお、これに加え、上部電極を加熱してもよ
い。反応室内のプラズマＣＶＤプロセスにより生成され
るシリコン又は酸化シリコンは、上記のような電極構造
によりほとんどが被コーティング面上に堆積するが、一
部は反応室内のその他の箇所にも堆積する。上部電極に
堆積したシリコンや酸化シリコンは、パーティクル状に
剥離して被コーティング面に落下する可能性が高い。そ
こで、上部電極を加熱することによりそのような剥離を
防止し、被コーティング物の製造歩留まりを向上させる
ことができる。
【００１３】パーティクルの問題は、下部電極に投入す
る高周波電力をパルス駆動することによっても防止する
ことができる。これについては、渡辺等「ＲＦシランプ
ラズマ中のパウダー生成とその抑制」（応用物理誌第６
２巻（１９９３年）第７号p.699〜）に詳しい記載があ
る。
る高周波電力をパルス駆動することによっても防止する
ことができる。これについては、渡辺等「ＲＦシランプ
ラズマ中のパウダー生成とその抑制」（応用物理誌第６
２巻（１９９３年）第７号p.699〜）に詳しい記載があ
る。
【００１４】
【実施例】本発明の一実施例である光導波路チップ成膜
用プラズマＣＶＤ装置の構成を図１及び図２により説明
する。密閉された反応室１１中に上部電極１２及び下部
電極１３を略平行に配し、上部電極１２は接地し、下部
電極１３は整合回路２３を介して高周波電源２４（13.5
6MHz）に接続する。光導波路チップを作製する基板（ウ
エハ）１８は下部電極１３の上に載置する。下部電極１
３の下には絶縁層１４を介して接地台１５を設け、接地
台１５の周囲は上部に突出させ、その上端から内側に張
り出す第３電極１６を設けて下部電極１３の周囲を覆う
ようにする。上部電極１２を吊り下げる棒１７にはガス
通路を設け、上部電極１２の下面に設けた穴から原料ガ
スをシャワー状に反応室１１内に供給する。接地台１５
を支えるステム１９にはガス排出口２０を設け、ポンプ
２１により反応室１１内の圧力を調整する。
用プラズマＣＶＤ装置の構成を図１及び図２により説明
する。密閉された反応室１１中に上部電極１２及び下部
電極１３を略平行に配し、上部電極１２は接地し、下部
電極１３は整合回路２３を介して高周波電源２４（13.5
6MHz）に接続する。光導波路チップを作製する基板（ウ
エハ）１８は下部電極１３の上に載置する。下部電極１
３の下には絶縁層１４を介して接地台１５を設け、接地
台１５の周囲は上部に突出させ、その上端から内側に張
り出す第３電極１６を設けて下部電極１３の周囲を覆う
ようにする。上部電極１２を吊り下げる棒１７にはガス
通路を設け、上部電極１２の下面に設けた穴から原料ガ
スをシャワー状に反応室１１内に供給する。接地台１５
を支えるステム１９にはガス排出口２０を設け、ポンプ
２１により反応室１１内の圧力を調整する。
【００１５】上部電極１２、下部電極１３及び第３電極
１６の周辺を拡大して図２に示す。上部電極１２の下側
には多数の孔を有する上部電極カバー２６を固定する。
この上部電極カバー２６は原料ガスの分散板であり、成
膜の均一性を改善するためのものである。上部電極１２
及び接地台１５の内部にはそれぞれヒータ（図示せず）
を設け、下部電極１３の中心にはヘリウムガスを下部電
極１３の上面に供給するための通路２８を設ける。ヘリ
ウムガスは熱伝導率が極めて良好な物質であるため、こ
のヘリウムガス噴出により接地台１５内部のヒータの熱
は速やかに基板１８に伝達されるようになる。なお、接
地台１５のヒータは下部電極１３に内蔵させるようにし
てもよい。下部電極１３の基板１８を載置した箇所の周
辺には絶縁体の下部電極カバー２７を設け、この部分か
ら堆積物の剥離が生じてパーティクルが基板１８上に落
下することを防止する。
１６の周辺を拡大して図２に示す。上部電極１２の下側
には多数の孔を有する上部電極カバー２６を固定する。
この上部電極カバー２６は原料ガスの分散板であり、成
膜の均一性を改善するためのものである。上部電極１２
及び接地台１５の内部にはそれぞれヒータ（図示せず）
を設け、下部電極１３の中心にはヘリウムガスを下部電
極１３の上面に供給するための通路２８を設ける。ヘリ
ウムガスは熱伝導率が極めて良好な物質であるため、こ
のヘリウムガス噴出により接地台１５内部のヒータの熱
は速やかに基板１８に伝達されるようになる。なお、接
地台１５のヒータは下部電極１３に内蔵させるようにし
てもよい。下部電極１３の基板１８を載置した箇所の周
辺には絶縁体の下部電極カバー２７を設け、この部分か
ら堆積物の剥離が生じてパーティクルが基板１８上に落
下することを防止する。
【００１６】図４で説明した工程で光導波路チップ５０
のバッファ層５２、コア層５３、クラッド層５５の各層
を成膜する際の手順を次に説明する。多数のチップを形
成すべき基板（ウエハ）１８をこのプラズマＣＶＤ装置
の下部電極１３の上に載置する。そして、原料としてＴ
ＥＯＳ、ＴＭＯＳ等のシリコンアルコキシドと酸素ガス
との混合ガスを使用し、コア層５３を堆積する際には何
も添加せずそのまま、また、バッファ層５２及びクラッ
ド層５５を堆積する際には屈折率調整用ガスとしてフッ
化炭素ガスを添加する。なお、シリコンアルコキシドは
常温常圧で液体であるものの方が取り扱いに便である
が、固体のものを昇華させてガス化してもよい。
のバッファ層５２、コア層５３、クラッド層５５の各層
を成膜する際の手順を次に説明する。多数のチップを形
成すべき基板（ウエハ）１８をこのプラズマＣＶＤ装置
の下部電極１３の上に載置する。そして、原料としてＴ
ＥＯＳ、ＴＭＯＳ等のシリコンアルコキシドと酸素ガス
との混合ガスを使用し、コア層５３を堆積する際には何
も添加せずそのまま、また、バッファ層５２及びクラッ
ド層５５を堆積する際には屈折率調整用ガスとしてフッ
化炭素ガスを添加する。なお、シリコンアルコキシドは
常温常圧で液体であるものの方が取り扱いに便である
が、固体のものを昇華させてガス化してもよい。
【００１７】整合回路２３を介して下部電極１３に高周
波電力を投入すると、上部電極１２の下面から供給され
る原料ガスがプラズマ化し、酸化シリコンが生成され
る。そして、下部電極１３の近傍にイオンシースが生成
され、このイオンシースにより加速されたイオンが基板
１８上に高速で衝突し、緻密な酸化シリコン層が高速で
堆積してゆく。堆積速度は下部電極１３に投入する高周
波電力により制御することができる。また、セルフバイ
アスの値は、下部電極１３に設けた電圧計２２により測
定することができる。
波電力を投入すると、上部電極１２の下面から供給され
る原料ガスがプラズマ化し、酸化シリコンが生成され
る。そして、下部電極１３の近傍にイオンシースが生成
され、このイオンシースにより加速されたイオンが基板
１８上に高速で衝突し、緻密な酸化シリコン層が高速で
堆積してゆく。堆積速度は下部電極１３に投入する高周
波電力により制御することができる。また、セルフバイ
アスの値は、下部電極１３に設けた電圧計２２により測
定することができる。
【００１８】一例として、バッファ層／クラッド層とコ
ア層のＣＶＤ条件を表１に示す。
ア層のＣＶＤ条件を表１に示す。
【表１】
【００１９】表１に示す通り、本発明に係るプラズマＣ
ＶＤ装置を用いることにより、各層は５００ｎｍ／ｍｉ
ｎという速い速度で堆積され、３０μｍの層も６０分程
度で成膜することができる。
ＶＤ装置を用いることにより、各層は５００ｎｍ／ｍｉ
ｎという速い速度で堆積され、３０μｍの層も６０分程
度で成膜することができる。
【００２０】なお、ここでは光導波路チップの各層の成
膜を取り上げたが、これは単なる一例であり、本発明に
係るプラズマＣＶＤ装置は、その他の各種成膜にも使用
可能であることは言うまでもない。
膜を取り上げたが、これは単なる一例であり、本発明に
係るプラズマＣＶＤ装置は、その他の各種成膜にも使用
可能であることは言うまでもない。
【図１】 本発明の一実施例である光導波路チップ成膜
用プラズマＣＶＤ装置の概略構成図。
用プラズマＣＶＤ装置の概略構成図。
【図２】 同プラズマＣＶＤ装置の電極周辺の拡大図。
【図３】 光導波路チップの平面図（ａ）及び断面図
（ｂ）。
（ｂ）。
【図４】 光導波路チップの製造方法の説明図。
【図５】 光導波路が近接している箇所におけるボイド
の生成を説明する図。
の生成を説明する図。
【符号の説明】
１１…プラズマＣＶＤ反応室
１２…接地上部電極
１３…下部電極
１４…絶縁層
１５…接地台
１６…接地第３電極
１８…基板
２６…上部電極カバー
２７…下部電極カバー
５０…光導波路チップ
５１…基板
５２…バッファ層
５３…コア層
５４…メタル（マスク）層
５５…クラッド層
５６…光導波路
５７…ボイド
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−326410（ＪＰ，Ａ)
特開 平６−333849（ＪＰ，Ａ)
特開 平６−347657（ＪＰ，Ａ)
特開 平３−220506（ＪＰ，Ａ)
実開 平４−69465（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
C23C 16/50
G02B 6/13
Claims (5)
- 【請求項１】 a)反応室内に上部電極と、被コーティン
グ物を載置する下部電極とを略平行に配設し、 b)被コーティング物の上表面よりも高い位置で被コーテ
ィング物の周囲を囲い、上端が内側に張り出した第３電
極を設け、 c)上部電極及び第３電極を接地し、高周波電源を、整合
回路を介して下部電極に接続した、 ことを特徴とする厚膜形成用プラズマＣＶＤ装置。 - 【請求項２】 原料としてシリコンアルコキシド系を含
む有機ケイ素化合物を使用することを特徴とする請求項
１に記載の厚膜形成用プラズマＣＶＤ装置。 - 【請求項３】 少なくとも下部電極を加熱することを特
徴とする請求項１または２に記載の厚膜形成用プラズマ
ＣＶＤ装置。 - 【請求項４】 下部電極に加え、上部電極も加熱するこ
とを特徴とする請求項３に記載の厚膜形成用プラズマＣ
ＶＤ装置。 - 【請求項５】 下部電極に投入される高周波電力がパル
ス駆動されることを特徴とする請求項１〜４のいずれか
に記載の厚膜形成用プラズマＣＶＤ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8626795A JP3436607B2 (ja) | 1995-03-17 | 1995-03-17 | 厚膜形成用プラズマｃｖｄ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8626795A JP3436607B2 (ja) | 1995-03-17 | 1995-03-17 | 厚膜形成用プラズマｃｖｄ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08260156A JPH08260156A (ja) | 1996-10-08 |
| JP3436607B2 true JP3436607B2 (ja) | 2003-08-11 |
Family
ID=13882052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8626795A Expired - Lifetime JP3436607B2 (ja) | 1995-03-17 | 1995-03-17 | 厚膜形成用プラズマｃｖｄ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436607B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8192806B1 (en) * | 2008-02-19 | 2012-06-05 | Novellus Systems, Inc. | Plasma particle extraction process for PECVD |
-
1995
- 1995-03-17 JP JP8626795A patent/JP3436607B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH08260156A (ja) | 1996-10-08 |
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