JP3436056B2 - ３相クロック発生方法および３相クロック発生回路 - Google Patents
３相クロック発生方法および３相クロック発生回路Info
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- JP3436056B2 JP3436056B2 JP06765497A JP6765497A JP3436056B2 JP 3436056 B2 JP3436056 B2 JP 3436056B2 JP 06765497 A JP06765497 A JP 06765497A JP 6765497 A JP6765497 A JP 6765497A JP 3436056 B2 JP3436056 B2 JP 3436056B2
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- circuit
- flip
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
走査検査（スキャンテスト）で用いられるフリップフロ
ップ回路に供給するためのクロックに関するものであ
り、クロック発生方法とクロック発生回路に関するもの
である。
走査検査（スキャンテスト）で用いられるフリップフロ
ップ回路に供給するためのクロックに関するものであ
り、クロック発生方法とクロック発生回路に関するもの
である。
【０００２】
【従来の技術】半導体集積回路の微細化によりシステム
オンチップが進み、より大きな回路規模が取り扱われる
ようになってきた。回路規模の増大に伴って問題になっ
てくるのは、製造時欠陥の検出のための回路検査パター
ンの作成に膨大な手間がかかることであり、その自動化
が不可欠になりつつある。その手法として回路的には順
序回路素子であるフリップフロップ回路をスキャン構造
として検査用にシフトレジスタを構成する方法がある。
この方法を説明すると次のようなものである。検査時に
はフリップフロップ回路をシフトレジスタ動作させてテ
ストデータを走査入力しフリップフロップ回路間の組み
合わせ回路に入力する。さらにその出力をフリップフロ
ップ回路に取り込んで走査出力し、期待値判定を行う。
検査対象回路を順序回路ではなくフリップフロップ回路
間の単純な組み合わせ回路として扱えるため検査パター
ンの自動化が容易になる。
オンチップが進み、より大きな回路規模が取り扱われる
ようになってきた。回路規模の増大に伴って問題になっ
てくるのは、製造時欠陥の検出のための回路検査パター
ンの作成に膨大な手間がかかることであり、その自動化
が不可欠になりつつある。その手法として回路的には順
序回路素子であるフリップフロップ回路をスキャン構造
として検査用にシフトレジスタを構成する方法がある。
この方法を説明すると次のようなものである。検査時に
はフリップフロップ回路をシフトレジスタ動作させてテ
ストデータを走査入力しフリップフロップ回路間の組み
合わせ回路に入力する。さらにその出力をフリップフロ
ップ回路に取り込んで走査出力し、期待値判定を行う。
検査対象回路を順序回路ではなくフリップフロップ回路
間の単純な組み合わせ回路として扱えるため検査パター
ンの自動化が容易になる。
【０００３】図５はダイナミック型フリップフロップ回
路の構成を示している。同図に示すフリップフロップ回
路はクロックＣＫ１とＣＫＴをマスター側の制御クロッ
クとして用い、クロックＣＫ２をスレーブ側の制御クロ
ックとして用いている。また、実動作時にはクロックＣ
Ｋ１とＣＫ２を用いてデータＤを入力し、走査検査時に
はクロックＣＫＴとＣＫ２を用いてテストデータＤＴを
入力する回路である。
路の構成を示している。同図に示すフリップフロップ回
路はクロックＣＫ１とＣＫＴをマスター側の制御クロッ
クとして用い、クロックＣＫ２をスレーブ側の制御クロ
ックとして用いている。また、実動作時にはクロックＣ
Ｋ１とＣＫ２を用いてデータＤを入力し、走査検査時に
はクロックＣＫＴとＣＫ２を用いてテストデータＤＴを
入力する回路である。
【０００４】同図において３０、３１および３２はＮチ
ャネルＭＯＳトランジスタである。ＮチャネルＭＯＳト
ランジスタ３０はクロックＣＫ１を制御端子（ゲート端
子）に入力して、フリップフロップ回路へのデータＤの
入力を制御している。またＮチャネルＭＯＳトランジス
タ３１はクロックＣＫＴを制御端子（ゲート端子）に入
力して、フリップフロップ回路へのテストデータＤＴの
入力を制御している。またＮチャネルＭＯＳトランジス
タ３２はクロックＣＫ２を制御端子（ゲート端子）に入
力して、インバータ回路３５と３６の間のデータの導通
／非導通を制御している。
ャネルＭＯＳトランジスタである。ＮチャネルＭＯＳト
ランジスタ３０はクロックＣＫ１を制御端子（ゲート端
子）に入力して、フリップフロップ回路へのデータＤの
入力を制御している。またＮチャネルＭＯＳトランジス
タ３１はクロックＣＫＴを制御端子（ゲート端子）に入
力して、フリップフロップ回路へのテストデータＤＴの
入力を制御している。またＮチャネルＭＯＳトランジス
タ３２はクロックＣＫ２を制御端子（ゲート端子）に入
力して、インバータ回路３５と３６の間のデータの導通
／非導通を制御している。
【０００５】３３と３４はＰチャネルＭＯＳトランジス
タであり、それぞれのゲート端子にはインバータ回路３
５と３６の出力が接続され、インバータ回路３５の入力
電位と電源３７、およびインバータ回路３６の入力電位
と電源３８との導通／非導通を制御している。
タであり、それぞれのゲート端子にはインバータ回路３
５と３６の出力が接続され、インバータ回路３５の入力
電位と電源３７、およびインバータ回路３６の入力電位
と電源３８との導通／非導通を制御している。
【０００６】またインバータ回路３６の出力はフリップ
フロップ回路の出力端子Ｑに接続されている。
フロップ回路の出力端子Ｑに接続されている。
【０００７】このような構成のフリップフロップ回路の
動作について説明する。まず、実動作時には、クロック
ＣＫ１とＣＫ２が入力されてデータＤが入力される。ク
ロックＣＫ１とＣＫ２は互いのハイレベル期間が重なり
合わないように入力される。
動作について説明する。まず、実動作時には、クロック
ＣＫ１とＣＫ２が入力されてデータＤが入力される。ク
ロックＣＫ１とＣＫ２は互いのハイレベル期間が重なり
合わないように入力される。
【０００８】クロックＣＫ１がハイレベルのときには、
ＮチャネルＭＯＳトランジスタ３０が導通状態になるの
で、データＤはインバータ回路３５に入力される。この
ときクロックＣＫ２はロウレベルになっているので、Ｎ
チャネルＭＯＳトランジスタ３２は非導通状態になって
おり、インバータ回路３５の出力はＰチャネルＭＯＳト
ランジスタ３３のゲート端子にのみ供給される。入力デ
ータＤがハイレベルのときには、インバータ回路３５の
出力はロウレベルになるのでＰチャネルＭＯＳトランジ
スタ３３が導通し、インバータ回路３５の入力点が電源
３７の電位になる。すなわち、入力データＤはハイレベ
ルを保持する。また、入力データＤがロウレベルのとき
には、インバータ回路３５の出力はハイレベルになるの
でＰチャネルＭＯＳトランジスタ３３が非導通になり、
インバータ回路３５の入力点、すなわち、入力データＤ
はロウレベルを保持する。
ＮチャネルＭＯＳトランジスタ３０が導通状態になるの
で、データＤはインバータ回路３５に入力される。この
ときクロックＣＫ２はロウレベルになっているので、Ｎ
チャネルＭＯＳトランジスタ３２は非導通状態になって
おり、インバータ回路３５の出力はＰチャネルＭＯＳト
ランジスタ３３のゲート端子にのみ供給される。入力デ
ータＤがハイレベルのときには、インバータ回路３５の
出力はロウレベルになるのでＰチャネルＭＯＳトランジ
スタ３３が導通し、インバータ回路３５の入力点が電源
３７の電位になる。すなわち、入力データＤはハイレベ
ルを保持する。また、入力データＤがロウレベルのとき
には、インバータ回路３５の出力はハイレベルになるの
でＰチャネルＭＯＳトランジスタ３３が非導通になり、
インバータ回路３５の入力点、すなわち、入力データＤ
はロウレベルを保持する。
【０００９】次に、クロックＣＫ１がロウレベルになり
クロックＣＫ２がハイレベルになると、ＮチャネルＭＯ
Ｓトランジスタ３０が非導通になることにより新たなデ
ータの入力は遮断され、保持されていたデータＤがイン
バータ回路３６に入力され論理を反転されて出力Ｑとな
る。また、このデータＤの値を保持するようにＰチャネ
ルＭＯＳトランジスタ３４の導通／非導通が制御され
る。
クロックＣＫ２がハイレベルになると、ＮチャネルＭＯ
Ｓトランジスタ３０が非導通になることにより新たなデ
ータの入力は遮断され、保持されていたデータＤがイン
バータ回路３６に入力され論理を反転されて出力Ｑとな
る。また、このデータＤの値を保持するようにＰチャネ
ルＭＯＳトランジスタ３４の導通／非導通が制御され
る。
【００１０】また、走査検査時には、クロックＣＫＴと
ＣＫ２が入力されてテストデータＤＴが入力される。こ
の場合、ＮチャネルＭＯＳトランジスタ３０の代わりに
ＮチャネルＭＯＳトランジスタ３１が制御される点以外
は、実動作の時と同様の動作である。
ＣＫ２が入力されてテストデータＤＴが入力される。こ
の場合、ＮチャネルＭＯＳトランジスタ３０の代わりに
ＮチャネルＭＯＳトランジスタ３１が制御される点以外
は、実動作の時と同様の動作である。
【００１１】次に、クロックＣＫ１、ＣＫ２、ＣＫＴを
発生する回路について説明する。図６は、従来の３相ク
ロック発生回路の構成を示す。同図に示す３相クロック
発生回路は基本クロックＣＬＫの入力により、３相のク
ロックＣＫ１、ＣＫ２およびＣＫＴを発生する回路であ
る。同図において、１０ａ、１０ｂおよび１０ｃは３入
力のＮＡＮＤ回路である。
発生する回路について説明する。図６は、従来の３相ク
ロック発生回路の構成を示す。同図に示す３相クロック
発生回路は基本クロックＣＬＫの入力により、３相のク
ロックＣＫ１、ＣＫ２およびＣＫＴを発生する回路であ
る。同図において、１０ａ、１０ｂおよび１０ｃは３入
力のＮＡＮＤ回路である。
【００１２】ＮＡＮＤ回路１０ａには、インバータ回路
１４から出力される基本クロックＣＬＫの反転信号と、
インバータ回路１６から出力される走査制御信号ＳＥの
反転信号と、ＮＡＮＤ回路１０ｂの出力信号が入力して
いる。これらのうちＮＡＮＤ回路１０ｂの出力信号は、
遅延回路１１ｂを介してＮＡＮＤ回路１０ａに入力して
いる。なお、遅延回路１１ｂは複数段で偶数個のインバ
ータ回路によって構成されているので、入力と出力の論
理値は反転せずに遅延機能のみを有している。
１４から出力される基本クロックＣＬＫの反転信号と、
インバータ回路１６から出力される走査制御信号ＳＥの
反転信号と、ＮＡＮＤ回路１０ｂの出力信号が入力して
いる。これらのうちＮＡＮＤ回路１０ｂの出力信号は、
遅延回路１１ｂを介してＮＡＮＤ回路１０ａに入力して
いる。なお、遅延回路１１ｂは複数段で偶数個のインバ
ータ回路によって構成されているので、入力と出力の論
理値は反転せずに遅延機能のみを有している。
【００１３】ＮＡＮＤ回路１０ｂには、基本クロックＣ
ＬＫと、ＮＡＮＤ回路１０ａの出力信号と、ＮＡＮＤ回
路１０ｃの出力信号が入力している。これらのうちＮＡ
ＮＤ回路１０ａの出力信号とＮＡＮＤ回路１０ｃの出力
信号は、遅延回路１１ａと１１ｃを介してＮＡＮＤ回路
１０ｂに入力している。なお、遅延回路１１ａと１１ｃ
は、遅延回路１１ｂと同様に複数段で偶数個のインバー
タ回路によって構成されている。
ＬＫと、ＮＡＮＤ回路１０ａの出力信号と、ＮＡＮＤ回
路１０ｃの出力信号が入力している。これらのうちＮＡ
ＮＤ回路１０ａの出力信号とＮＡＮＤ回路１０ｃの出力
信号は、遅延回路１１ａと１１ｃを介してＮＡＮＤ回路
１０ｂに入力している。なお、遅延回路１１ａと１１ｃ
は、遅延回路１１ｂと同様に複数段で偶数個のインバー
タ回路によって構成されている。
【００１４】ＮＡＮＤ回路１０ｃには、インバータ回路
１５から出力される基本クロックＣＬＫの反転信号と、
走査制御信号ＳＥと、ＮＡＮＤ回路１０ｂの出力信号が
入力している。これらのうちＮＡＮＤ回路１０ｂの出力
信号は、遅延回路１１ｂを介してＮＡＮＤ回路１０ａに
入力している。
１５から出力される基本クロックＣＬＫの反転信号と、
走査制御信号ＳＥと、ＮＡＮＤ回路１０ｂの出力信号が
入力している。これらのうちＮＡＮＤ回路１０ｂの出力
信号は、遅延回路１１ｂを介してＮＡＮＤ回路１０ａに
入力している。
【００１５】また、ＮＡＮＤ回路１０ａ、１０ｂおよび
１０ｃの出力は、それぞれインバータ回路１３ａ、１３
ｂおよび１３ｃを介して３相のクロック出力ＣＫ１、Ｃ
Ｋ２およびＣＫＴとなる。
１０ｃの出力は、それぞれインバータ回路１３ａ、１３
ｂおよび１３ｃを介して３相のクロック出力ＣＫ１、Ｃ
Ｋ２およびＣＫＴとなる。
【００１６】以上のように構成された多相クロック発生
回路のクロック出力ＣＫ１、ＣＫ２、ＣＫＴは、図５に
示したフリップフロップ回路の動作に用いることができ
る。
回路のクロック出力ＣＫ１、ＣＫ２、ＣＫＴは、図５に
示したフリップフロップ回路の動作に用いることができ
る。
【００１７】以上の構成のフリップフロップ回路に図６
の３相クロック発生回路から発生したクロックＣＫ１、
ＣＫ２、ＣＫＴを入力する場合の動作を説明する。
の３相クロック発生回路から発生したクロックＣＫ１、
ＣＫ２、ＣＫＴを入力する場合の動作を説明する。
【００１８】図７は図６の３相クロック発生回路の動作
を示す入出力信号のタイミングチャートである。なお、
同図において走査制御信号ＳＥがロウレベル（以下
「Ｌ」という）のときは実動作モードであり、ハイレベ
ル（以下「Ｈ」という）のときはデータ走査モードを示
す。
を示す入出力信号のタイミングチャートである。なお、
同図において走査制御信号ＳＥがロウレベル（以下
「Ｌ」という）のときは実動作モードであり、ハイレベ
ル（以下「Ｈ」という）のときはデータ走査モードを示
す。
【００１９】まず、フリップフロップ回路が実動作を行
う場合には、走査制御信号ＳＥがＬになっている。この
ためＮＡＮＤ回路１０ｃの出力はＮＡＮＤ回路１０ｂの
出力値と基本クロックＣＬＫの入力値に関わらず常にＨ
となる。従ってインバータ回路１３ｃの出力（すなわち
クロックＣＫＴ）は常にＬとなる。
う場合には、走査制御信号ＳＥがＬになっている。この
ためＮＡＮＤ回路１０ｃの出力はＮＡＮＤ回路１０ｂの
出力値と基本クロックＣＬＫの入力値に関わらず常にＨ
となる。従ってインバータ回路１３ｃの出力（すなわち
クロックＣＫＴ）は常にＬとなる。
【００２０】この状態で、基本クロックＣＬＫがＬの時
には、ＮＡＮＤ回路１０ｂにＬが入力することになるの
で、ＮＡＮＤ回路１０ｂの出力はＨになり、インバータ
回路１３ｂの出力（すなわちクロックＣＫ２）はＬにな
る。また、ＮＡＮＤ回路１０ａの３入力であるインバー
タ回路１４、走査制御信号ＳＥを入力とするインバータ
回路１６、ＮＡＮＤ回路１０ｂの出力は、すべてＨであ
るので、ＮＡＮＤ回路１０ａの出力はＬになり、インバ
ータ回路１３ａの出力（すなわちクロックＣＫ１）はＨ
になる。
には、ＮＡＮＤ回路１０ｂにＬが入力することになるの
で、ＮＡＮＤ回路１０ｂの出力はＨになり、インバータ
回路１３ｂの出力（すなわちクロックＣＫ２）はＬにな
る。また、ＮＡＮＤ回路１０ａの３入力であるインバー
タ回路１４、走査制御信号ＳＥを入力とするインバータ
回路１６、ＮＡＮＤ回路１０ｂの出力は、すべてＨであ
るので、ＮＡＮＤ回路１０ａの出力はＬになり、インバ
ータ回路１３ａの出力（すなわちクロックＣＫ１）はＨ
になる。
【００２１】このように実動作モード時に基本クロック
ＣＬＫがＬになるとクロック出力ＣＫ１のみがＨにな
る。このため、図５のフリップフロップ回路において、
ＮチャネルＭＯＳトランジスタ３０が導通状態になるの
でインバータ回路３５にデータＤが入力して保持され
る。
ＣＬＫがＬになるとクロック出力ＣＫ１のみがＨにな
る。このため、図５のフリップフロップ回路において、
ＮチャネルＭＯＳトランジスタ３０が導通状態になるの
でインバータ回路３５にデータＤが入力して保持され
る。
【００２２】次に、基本クロックＣＬＫがＬからＨにな
ると、インバータ回路１４の出力はＨからＬに変わるの
でＮＡＮＤ回路１０ａの出力はＬからＨになり、クロッ
クＣＬ１はＬになる。また、基本クロックＣＬＫのＬか
らＨへの変化に対してＮＡＮＤ回路１０ｂの出力はすぐ
には変化せず、ＮＡＮＤ回路１０ａの出力のＨ信号が遅
延回路１１ａの遅延時間分だけ遅れてＮＡＮＤ回路１０
ｂに入力したときに、ＮＡＮＤ回路１０ｂの出力がＨか
らＬに変化する。このように遅延回路１１ａを設けてＮ
ＡＮＤ回路１０ａと１０ｂの変化のタイミングをずらせ
ることで、ＣＫ１とＣＫ２が同時にＨになることを防
ぎ、図５のフリップフロップ回路におけるＮチャネルＭ
ＯＳトランジスタ３０と３２とが同時に導通状態になる
ことを防いでいる。これにより、データＤがフリップフ
ロップ回路で保持されずに出力端子Ｑまで抜けてしまう
こともなく、確実にクロックＣＫ１、ＣＫ２に同期した
出力Ｑを得ることができる。
ると、インバータ回路１４の出力はＨからＬに変わるの
でＮＡＮＤ回路１０ａの出力はＬからＨになり、クロッ
クＣＬ１はＬになる。また、基本クロックＣＬＫのＬか
らＨへの変化に対してＮＡＮＤ回路１０ｂの出力はすぐ
には変化せず、ＮＡＮＤ回路１０ａの出力のＨ信号が遅
延回路１１ａの遅延時間分だけ遅れてＮＡＮＤ回路１０
ｂに入力したときに、ＮＡＮＤ回路１０ｂの出力がＨか
らＬに変化する。このように遅延回路１１ａを設けてＮ
ＡＮＤ回路１０ａと１０ｂの変化のタイミングをずらせ
ることで、ＣＫ１とＣＫ２が同時にＨになることを防
ぎ、図５のフリップフロップ回路におけるＮチャネルＭ
ＯＳトランジスタ３０と３２とが同時に導通状態になる
ことを防いでいる。これにより、データＤがフリップフ
ロップ回路で保持されずに出力端子Ｑまで抜けてしまう
こともなく、確実にクロックＣＫ１、ＣＫ２に同期した
出力Ｑを得ることができる。
【００２３】同様に基本クロックＣＬＫがＨからＬに変
わるときは、まずＮＡＮＤ回路１０ｂの出力がＨになっ
てから遅延回路１１ｂの遅延時間分だけ遅れてＮＡＮＤ
回路１０ａの出力がＬに変わる。
わるときは、まずＮＡＮＤ回路１０ｂの出力がＨになっ
てから遅延回路１１ｂの遅延時間分だけ遅れてＮＡＮＤ
回路１０ａの出力がＬに変わる。
【００２４】また、走査検査を行う場合には、走査制御
信号ＳＥがＬの場合とＨの場合を使い分ける。走査制御
信号ＳＥがＬの場合の動作は上記の場合と同じであるの
で、ここでは走査制御信号ＳＥがＨの場合の動作につい
て説明する。
信号ＳＥがＬの場合とＨの場合を使い分ける。走査制御
信号ＳＥがＬの場合の動作は上記の場合と同じであるの
で、ここでは走査制御信号ＳＥがＨの場合の動作につい
て説明する。
【００２５】走査制御信号ＳＥがＨになるとインバータ
回路１６からＬの信号が入力されるためＮＡＮＤ回路１
０ａの出力が常にＨになり、クロックＣＫ１は常にＬに
なる。一方、クロックＣＫＴとＣＫ２は実動作モードの
時と同様に基本クロックＣＬＫの変化に応じてＨとＬの
変化を繰り返す。なお、走査検査時においても実動作と
同様に遅延回路１１ｂや１１ｃの働きにより、クロック
ＣＫＴあるいはＣＫ２のＬからＨへの変化は、ＨからＬ
の変化に比べて遅延時間分だけ遅れて変化する。
回路１６からＬの信号が入力されるためＮＡＮＤ回路１
０ａの出力が常にＨになり、クロックＣＫ１は常にＬに
なる。一方、クロックＣＫＴとＣＫ２は実動作モードの
時と同様に基本クロックＣＬＫの変化に応じてＨとＬの
変化を繰り返す。なお、走査検査時においても実動作と
同様に遅延回路１１ｂや１１ｃの働きにより、クロック
ＣＫＴあるいはＣＫ２のＬからＨへの変化は、ＨからＬ
の変化に比べて遅延時間分だけ遅れて変化する。
【００２６】上記のように従来のクロック発生回路を用
いると、実動作時、走査検査時のいずれの場合も遅延回
路１１ａ、１１ｂ、１１ｃが働いてクロックの変化（特
にＬからＨへの変化）に時間的なマージンをつくること
ができる。ただし、これらの遅延回路１１ａ、１１ｂ、
１１ｃの遅延時間はすべて同じであった。
いると、実動作時、走査検査時のいずれの場合も遅延回
路１１ａ、１１ｂ、１１ｃが働いてクロックの変化（特
にＬからＨへの変化）に時間的なマージンをつくること
ができる。ただし、これらの遅延回路１１ａ、１１ｂ、
１１ｃの遅延時間はすべて同じであった。
【００２７】
【発明が解決しようとする課題】上記のようなクロック
発生回路を１つだけ用いて、回路全体に共通の３相クロ
ックを供給する場合には、クロックＣＫ１、ＣＫ２およ
びＣＫＴの間のばらつきだけを考慮して遅延回路の遅延
時間を設定すればよい。しかし、クロック供給対象の回
路が大規模になってくると、複数個のクロック発生回路
を用意して、それぞれのクロック発生回路に別々のソー
スクロック（基本クロック）を供給する必要が生じてく
る。このように複数のクロック系統を持つ回路では走査
検査を行うときに特に注意を要する。異なるソースクロ
ックで動作するフリップフロップ間の信号のやり取りは
クロック周波数が異なることからデータの取り込みが１
サイクル前後しても問題のないように回路システムの設
計を行う。しかしながら、走査検査においては、そのフ
リップフロップ間の論理や配線接続の確認を行うために
サイクルのずれなくデータを確実に取り込む必要があ
る。データ突き抜けの誤動作によるサイクルずれが起こ
るとフリップフロップ間の回路の不良との区別がつかな
くなるためである。こうした誤動作は異なるソースクロ
ックで動作するフリップフロップ同士が直列に接続され
ている場合に起こりやすい。走査検査時は複数のソース
クロックを同時に同じ周波数で動作させるが、やはりこ
れら複数のソースクロックからつくられる３相クロック
の間のずれは、１系統のソースクロックからつくられる
３相クロックの間のずれよりも大きくなる。このずれが
上記のクロック発生回路の遅延回路でつくった時間的な
マージンよりも大きなものになると、走査検査時のテス
ト結果出力の取り込み時に誤動作を起こす。
発生回路を１つだけ用いて、回路全体に共通の３相クロ
ックを供給する場合には、クロックＣＫ１、ＣＫ２およ
びＣＫＴの間のばらつきだけを考慮して遅延回路の遅延
時間を設定すればよい。しかし、クロック供給対象の回
路が大規模になってくると、複数個のクロック発生回路
を用意して、それぞれのクロック発生回路に別々のソー
スクロック（基本クロック）を供給する必要が生じてく
る。このように複数のクロック系統を持つ回路では走査
検査を行うときに特に注意を要する。異なるソースクロ
ックで動作するフリップフロップ間の信号のやり取りは
クロック周波数が異なることからデータの取り込みが１
サイクル前後しても問題のないように回路システムの設
計を行う。しかしながら、走査検査においては、そのフ
リップフロップ間の論理や配線接続の確認を行うために
サイクルのずれなくデータを確実に取り込む必要があ
る。データ突き抜けの誤動作によるサイクルずれが起こ
るとフリップフロップ間の回路の不良との区別がつかな
くなるためである。こうした誤動作は異なるソースクロ
ックで動作するフリップフロップ同士が直列に接続され
ている場合に起こりやすい。走査検査時は複数のソース
クロックを同時に同じ周波数で動作させるが、やはりこ
れら複数のソースクロックからつくられる３相クロック
の間のずれは、１系統のソースクロックからつくられる
３相クロックの間のずれよりも大きくなる。このずれが
上記のクロック発生回路の遅延回路でつくった時間的な
マージンよりも大きなものになると、走査検査時のテス
ト結果出力の取り込み時に誤動作を起こす。
【００２８】この誤動作の問題について図８を用いてさ
らに詳しく説明する。図８は走査検査を行うことのでき
る論理回路を示しており、論理回路ブロック２０ａと論
理回路ブロック２０ｂおよび論理回路ブロック２１から
構成されている。また、論理回路ブロック２０ａには、
ソースクロックＣＬＫ１を入力とする３相クロック発生
回路５０ａから３相クロックが供給され、論理回路ブロ
ック２０ｂには、ソースクロックＣＬＫ２を入力とする
３相クロック発生回路５０ｂから３相クロックが供給さ
れる。すなわち、２つの論理回路ブロック２０ａおよび
２０ｂのそれぞれには、異なるソースクロックＣＬＫ１
とＣＬＫ２に基づいた３相クロックが供給される。な
お、３相クロック発生回路５０ａおよび５０ｂの回路構
成は、図６に示したものと同じ構成であり、走査制御信
号として働くＣＫ１／ＣＫＴ出力切り替え信号ＳＥによ
り、実動作モードでは実動作用マスター側クロックとス
レーブ側クロックを発生し、データ走査モードではデー
タ走査用マスター側クロックとスレーブ側クロックを発
生する。また、論理回路ブロック２１はソースクロック
ＣＬＫ１に基づいた３相クロックで動作するフリップフ
ロップとソースクロックＣＬＫ２に基づいた３相クロッ
クで動作するフリップフロップの間にある組み合わせ回
路ブロックである。また、４０ａおよび４０ｂは組み合
わせ回路ブロックであり、それぞれ論理回路ブロック２
０ａ、２０ｂ内に設けられている。また、４１ａおよび
４１ｂは論理回路ブロック２１内に設けられている組み
合わせ回路ブロックである。論理回路ブロック２１内に
は、フリップフロップ３５ａと３４ｂの間および３８ａ
と３１ｂの間のようにフリップフロップ出力が直接フリ
ップフロップデータ入力に接続されている回路部分もあ
る。また、３０ａ〜３９ａと、３０ｂ〜３９ｂは３相フ
リップフロップ回路であり、それぞれが図５に示したよ
うな回路構成を備えている。
らに詳しく説明する。図８は走査検査を行うことのでき
る論理回路を示しており、論理回路ブロック２０ａと論
理回路ブロック２０ｂおよび論理回路ブロック２１から
構成されている。また、論理回路ブロック２０ａには、
ソースクロックＣＬＫ１を入力とする３相クロック発生
回路５０ａから３相クロックが供給され、論理回路ブロ
ック２０ｂには、ソースクロックＣＬＫ２を入力とする
３相クロック発生回路５０ｂから３相クロックが供給さ
れる。すなわち、２つの論理回路ブロック２０ａおよび
２０ｂのそれぞれには、異なるソースクロックＣＬＫ１
とＣＬＫ２に基づいた３相クロックが供給される。な
お、３相クロック発生回路５０ａおよび５０ｂの回路構
成は、図６に示したものと同じ構成であり、走査制御信
号として働くＣＫ１／ＣＫＴ出力切り替え信号ＳＥによ
り、実動作モードでは実動作用マスター側クロックとス
レーブ側クロックを発生し、データ走査モードではデー
タ走査用マスター側クロックとスレーブ側クロックを発
生する。また、論理回路ブロック２１はソースクロック
ＣＬＫ１に基づいた３相クロックで動作するフリップフ
ロップとソースクロックＣＬＫ２に基づいた３相クロッ
クで動作するフリップフロップの間にある組み合わせ回
路ブロックである。また、４０ａおよび４０ｂは組み合
わせ回路ブロックであり、それぞれ論理回路ブロック２
０ａ、２０ｂ内に設けられている。また、４１ａおよび
４１ｂは論理回路ブロック２１内に設けられている組み
合わせ回路ブロックである。論理回路ブロック２１内に
は、フリップフロップ３５ａと３４ｂの間および３８ａ
と３１ｂの間のようにフリップフロップ出力が直接フリ
ップフロップデータ入力に接続されている回路部分もあ
る。また、３０ａ〜３９ａと、３０ｂ〜３９ｂは３相フ
リップフロップ回路であり、それぞれが図５に示したよ
うな回路構成を備えている。
【００２９】以上のような構成についての動作を、実動
作と走査検査動作に分けて説明する。まず、実働作時に
は、３相クロック発生回路５０ａおよび５０ｂからクロ
ックが発生し、すべての３相フリップフロップ回路にク
ロックＣＫ１とＣＫ２が供給される。このときクロック
ＣＫＴは常にロウレベルになっている。従って、データ
入力端子Ｄが有効となり、すべての３相フリップフロッ
プ回路は、クロックＣＫ１に同期してデータを入力端子
Ｄから取り込んで、クロックＣＫ２に同期してデータを
出力端子Ｑから出力する。出力されたデータは組み合わ
せ回路ブロック４０ａや４０ｂに入力され、所定の処理
の後、組み合わせ回路ブロック４０ａや４０ｂからの出
力は次段の３相フリップフロップ回路に取り込まれる。
作と走査検査動作に分けて説明する。まず、実働作時に
は、３相クロック発生回路５０ａおよび５０ｂからクロ
ックが発生し、すべての３相フリップフロップ回路にク
ロックＣＫ１とＣＫ２が供給される。このときクロック
ＣＫＴは常にロウレベルになっている。従って、データ
入力端子Ｄが有効となり、すべての３相フリップフロッ
プ回路は、クロックＣＫ１に同期してデータを入力端子
Ｄから取り込んで、クロックＣＫ２に同期してデータを
出力端子Ｑから出力する。出力されたデータは組み合わ
せ回路ブロック４０ａや４０ｂに入力され、所定の処理
の後、組み合わせ回路ブロック４０ａや４０ｂからの出
力は次段の３相フリップフロップ回路に取り込まれる。
【００３０】また、走査検査時には、クロックＣＫＴと
ＣＫ２、およびクロックＣＫ１とＣＫ２を使い分ける。
その動作を説明すると、まず、３相クロック発生回路５
０ａおよび５０ｂから、すべての３相フリップフロップ
回路にクロックＣＫＴとＣＫ２が供給される。このとき
クロック入力ＣＫ１には常にロウレベルである。従っ
て、テストデータ入力端子ＤＴが有効となり、すべての
３相フリップフロップ回路は、クロックＣＫＴに同期し
てテストデータを入力端子ＤＴから取り込んで、クロッ
クＣＫ２に同期してテストデータを出力端子Ｑから出力
する。各３相フリップフロップ回路は入力端子Ｄからデ
ータを取り込まず、隣の３相フリップフロップ回路から
の出力を取り込む。すなわち、走査信号（テスト用の信
号）入力ＳＩａおよびＳＩｂが外部から論理回路ブロッ
ク２０ａおよび２０ｂに入力すると、その信号はクロッ
クに同期しながら３相フリップフロップ回路３０ａ、３
１ａ、３２ａ、・・・・、３９ａおよび３０ｂ、３１
ｂ、３２ｂ、・・・・、３９ｂの順につながれた、いわ
ゆるスキャンチェーンに沿って送られる。そして、テス
トデータが順にフリップフロップ回路に送られると、次
の動作では、クロックＣＫ１とＣＫ２を有効にして実動
作と同様に各３相フリップフロップ回路は入力端子Ｄよ
り組み合わせ回路ブロックからの１つのテストデータを
取り込む。そして、再びクロックＣＫＴとＣＫ２を有効
にして、スキャンチェーンに沿ってデータを順に送り、
走査信号出力ＳＯａおよびＳＯｂとして取り出す。この
ように、組み合わせ回路ブロックへの入力信号を外部か
ら供給し、また組み合わせ回路ブロックからの出力信号
を外部に取り出すことができるので、組み合わせ回路ブ
ロックの入出力の値を明確にでき、組み合わせ回路ブロ
ックの検査を正確に行うことができる。
ＣＫ２、およびクロックＣＫ１とＣＫ２を使い分ける。
その動作を説明すると、まず、３相クロック発生回路５
０ａおよび５０ｂから、すべての３相フリップフロップ
回路にクロックＣＫＴとＣＫ２が供給される。このとき
クロック入力ＣＫ１には常にロウレベルである。従っ
て、テストデータ入力端子ＤＴが有効となり、すべての
３相フリップフロップ回路は、クロックＣＫＴに同期し
てテストデータを入力端子ＤＴから取り込んで、クロッ
クＣＫ２に同期してテストデータを出力端子Ｑから出力
する。各３相フリップフロップ回路は入力端子Ｄからデ
ータを取り込まず、隣の３相フリップフロップ回路から
の出力を取り込む。すなわち、走査信号（テスト用の信
号）入力ＳＩａおよびＳＩｂが外部から論理回路ブロッ
ク２０ａおよび２０ｂに入力すると、その信号はクロッ
クに同期しながら３相フリップフロップ回路３０ａ、３
１ａ、３２ａ、・・・・、３９ａおよび３０ｂ、３１
ｂ、３２ｂ、・・・・、３９ｂの順につながれた、いわ
ゆるスキャンチェーンに沿って送られる。そして、テス
トデータが順にフリップフロップ回路に送られると、次
の動作では、クロックＣＫ１とＣＫ２を有効にして実動
作と同様に各３相フリップフロップ回路は入力端子Ｄよ
り組み合わせ回路ブロックからの１つのテストデータを
取り込む。そして、再びクロックＣＫＴとＣＫ２を有効
にして、スキャンチェーンに沿ってデータを順に送り、
走査信号出力ＳＯａおよびＳＯｂとして取り出す。この
ように、組み合わせ回路ブロックへの入力信号を外部か
ら供給し、また組み合わせ回路ブロックからの出力信号
を外部に取り出すことができるので、組み合わせ回路ブ
ロックの入出力の値を明確にでき、組み合わせ回路ブロ
ックの検査を正確に行うことができる。
【００３１】このような図８の構成において、論理回路
ブロック２１のテストは、論理回路ブロック内のスキャ
ンチェーンに沿って送られたデータのうち３相フリップ
フロップ回路３５ａ〜３９ａの出力が論理回路ブロック
２１の入力となり、テスト結果出力データが次段の３相
フリップフロップ回路に取り込まれることで行われる。
これらの３相フリップフロップ回路３５ａ〜３９ａと３
０ｂ〜３４ｂを制御するクロックは、異なる３相クロッ
ク発生回路５０ａと５０ｂのそれぞれから供給されてお
り、しかも３相クロック発生回路５０ａと５０ｂのソー
スクロックは、それぞれ独立のクロックＣＬＫ１とＣＬ
Ｋ２である。別々の（独立の）ソースクロックに基づい
て発生する３相クロックは、同じソースクロックから発
生する３相クロックよりもばらつきが大きくなるのでク
ロックスキューの原因になりやすい。特に、３相フロッ
プフロップ回路３５ａから３４ｂおよび３８ａから３１
ｂへ送られるデータは２つの３相フリップフロップ間に
データの伝達を遅らせる組み合わせ回路がないため正し
く保持されずに突き抜けを起こす可能性が大きい。この
ように複数のソースクロックを利用した回路で走査検査
を行うと、クロックスキューが発生し易くなりデータ突
き抜けの原因となっていた。
ブロック２１のテストは、論理回路ブロック内のスキャ
ンチェーンに沿って送られたデータのうち３相フリップ
フロップ回路３５ａ〜３９ａの出力が論理回路ブロック
２１の入力となり、テスト結果出力データが次段の３相
フリップフロップ回路に取り込まれることで行われる。
これらの３相フリップフロップ回路３５ａ〜３９ａと３
０ｂ〜３４ｂを制御するクロックは、異なる３相クロッ
ク発生回路５０ａと５０ｂのそれぞれから供給されてお
り、しかも３相クロック発生回路５０ａと５０ｂのソー
スクロックは、それぞれ独立のクロックＣＬＫ１とＣＬ
Ｋ２である。別々の（独立の）ソースクロックに基づい
て発生する３相クロックは、同じソースクロックから発
生する３相クロックよりもばらつきが大きくなるのでク
ロックスキューの原因になりやすい。特に、３相フロッ
プフロップ回路３５ａから３４ｂおよび３８ａから３１
ｂへ送られるデータは２つの３相フリップフロップ間に
データの伝達を遅らせる組み合わせ回路がないため正し
く保持されずに突き抜けを起こす可能性が大きい。この
ように複数のソースクロックを利用した回路で走査検査
を行うと、クロックスキューが発生し易くなりデータ突
き抜けの原因となっていた。
【００３２】この対策として走査検査時には複数のクロ
ックをマルチプレクサを用いて１本のクロックで制御す
る方法がある。しかし、回路の大規模化が進んだ昨今で
は同一クロック系統内でのクロックスキュー低減は可能
であっても、複数のクロック系統間でのスキュー低減が
難しい状況にある。
ックをマルチプレクサを用いて１本のクロックで制御す
る方法がある。しかし、回路の大規模化が進んだ昨今で
は同一クロック系統内でのクロックスキュー低減は可能
であっても、複数のクロック系統間でのスキュー低減が
難しい状況にある。
【００３３】また、このようなクロックスキューの影響
を避ける方法として、マスター側クロックとスレーブ側
クロックの両信号が共に非動作となるような時間（マー
ジン）がより大きくなるように設計することもできる。
しかし、スキューに対する動作マージンを十分大きくと
ると、システムクロックとして高い周波数を用いること
ができず実動作時において回路の高速動作の妨げとなっ
たり、走査検査時間の増大を招く。
を避ける方法として、マスター側クロックとスレーブ側
クロックの両信号が共に非動作となるような時間（マー
ジン）がより大きくなるように設計することもできる。
しかし、スキューに対する動作マージンを十分大きくと
ると、システムクロックとして高い周波数を用いること
ができず実動作時において回路の高速動作の妨げとなっ
たり、走査検査時間の増大を招く。
【００３４】本発明は、ソースクロックが複数のクロッ
ク系統を持つような半導体集積回路においても、テスト
モードにおいてフリップフロップ回路が誤動作すること
なく走査検査を確実に行うことができ、しかも実動作モ
ードでは高速動作を維持することができ、走査検査時間
もほとんど増えることのない３相クロック発生方法と回
路を提供する。
ク系統を持つような半導体集積回路においても、テスト
モードにおいてフリップフロップ回路が誤動作すること
なく走査検査を確実に行うことができ、しかも実動作モ
ードでは高速動作を維持することができ、走査検査時間
もほとんど増えることのない３相クロック発生方法と回
路を提供する。
【００３５】
【課題を解決するための手段】この問題を解決するため
に、走査検査時にテストデータ取り込み用（実動作用）
マスター側クロックが動作信号レベルから非動作信号レ
ベルに変化したタイミングからスレーブ側クロックが非
動作信号レベルから動作信号レベルに変化するまでの遅
延時間が実動作時に実動作用マスター側クロックが動作
信号レベルから非動作信号レベルに変化したタイミング
からスレーブ側クロックが非動作信号レベルから動作信
号レベルに変化するまでの遅延時間よりも長くなるよう
にクロックの発生タイミングを設定する３相クロック発
生方法と３相クロック発生回路を提供する。
に、走査検査時にテストデータ取り込み用（実動作用）
マスター側クロックが動作信号レベルから非動作信号レ
ベルに変化したタイミングからスレーブ側クロックが非
動作信号レベルから動作信号レベルに変化するまでの遅
延時間が実動作時に実動作用マスター側クロックが動作
信号レベルから非動作信号レベルに変化したタイミング
からスレーブ側クロックが非動作信号レベルから動作信
号レベルに変化するまでの遅延時間よりも長くなるよう
にクロックの発生タイミングを設定する３相クロック発
生方法と３相クロック発生回路を提供する。
【００３６】
【発明の実施の形態】まず、各請求項に記載した発明の
概要について説明する。
概要について説明する。
【００３７】この問題を解決するために、請求項１記載
のクロック発生方法によれば、走査検査時に実動作用マ
スター側クロックとスレーブ側クロックが交互に動作信
号レベルになるようにクロックを発生する場合に、実動
作用マスター側クロックが動作信号レベルから非動作信
号レベルに変化したタイミングからスレーブ側クロック
が非動作信号レベルから動作信号レベルに変化するタイ
ミングまでの遅延時間を実動作時に実動作用クロックが
動作信号レベルから非動作信号レベルに変化したタイミ
ングからスレーブ側クロックが非動作信号レベルから動
作信号レベルに変化するまでの遅延時間よりも長くなる
ようにクロックの発生タイミングを設定する。
のクロック発生方法によれば、走査検査時に実動作用マ
スター側クロックとスレーブ側クロックが交互に動作信
号レベルになるようにクロックを発生する場合に、実動
作用マスター側クロックが動作信号レベルから非動作信
号レベルに変化したタイミングからスレーブ側クロック
が非動作信号レベルから動作信号レベルに変化するタイ
ミングまでの遅延時間を実動作時に実動作用クロックが
動作信号レベルから非動作信号レベルに変化したタイミ
ングからスレーブ側クロックが非動作信号レベルから動
作信号レベルに変化するまでの遅延時間よりも長くなる
ようにクロックの発生タイミングを設定する。
【００３８】また、請求項２記載の３相クロック発生回
路では、第１、第２および第３の論理ゲート回路のそれ
ぞれの出力に基づいて第１、第２および第３のクロック
を出力する３相クロック発生回路において、第１の論理
ゲート回路は、第２の論理ゲート回路の出力を第２の遅
延手段を介して得られる信号と基本クロック信号の反転
信号と走査制御信号ＳＥの反転信号とを入力とし、ま
た、第２の論理ゲート回路は、第１の論理ゲートの出力
を第１の遅延手段を介して得られる信号と第３の論理ゲ
ート回路の出力を第３の遅延手段を介して得られる信号
と基本クロック信号とを入力とし、また、第３の論理ゲ
ート回路は、第２の論理ゲート回路の出力を第２の遅延
手段を介して得られる信号と基本クロック信号の反転信
号と走査制御信号とを入力とし、第１の遅延手段の遅延
時間をテスト制御信号により第２の遅延手段および第３
の遅延手段の遅延時間よりも長く設定することを特徴と
する。
路では、第１、第２および第３の論理ゲート回路のそれ
ぞれの出力に基づいて第１、第２および第３のクロック
を出力する３相クロック発生回路において、第１の論理
ゲート回路は、第２の論理ゲート回路の出力を第２の遅
延手段を介して得られる信号と基本クロック信号の反転
信号と走査制御信号ＳＥの反転信号とを入力とし、ま
た、第２の論理ゲート回路は、第１の論理ゲートの出力
を第１の遅延手段を介して得られる信号と第３の論理ゲ
ート回路の出力を第３の遅延手段を介して得られる信号
と基本クロック信号とを入力とし、また、第３の論理ゲ
ート回路は、第２の論理ゲート回路の出力を第２の遅延
手段を介して得られる信号と基本クロック信号の反転信
号と走査制御信号とを入力とし、第１の遅延手段の遅延
時間をテスト制御信号により第２の遅延手段および第３
の遅延手段の遅延時間よりも長く設定することを特徴と
する。
【００３９】また、請求項３記載の３相クロック発生回
路では、請求項２記載の構成において、第１、第２およ
び第３の論理ゲート回路が第１、第２および第３のＮＡ
ＮＤ回路であることを特徴とする。
路では、請求項２記載の構成において、第１、第２およ
び第３の論理ゲート回路が第１、第２および第３のＮＡ
ＮＤ回路であることを特徴とする。
【００４０】また、請求項４記載の３相クロック発生回
路では、請求項２または３記載の構成において、第１、
第２および第３のクロックをフリップフロップ回路へ供
給するクロックとし、第１のクロックをフリップフロッ
プ回路の実動作用マスタ側クロックとして供給し、第２
のクロックをスレーブ側クロックとして供給し、第３の
クロックをデータ走査用マスタ側クロックとして供給す
ることを特徴とする。
路では、請求項２または３記載の構成において、第１、
第２および第３のクロックをフリップフロップ回路へ供
給するクロックとし、第１のクロックをフリップフロッ
プ回路の実動作用マスタ側クロックとして供給し、第２
のクロックをスレーブ側クロックとして供給し、第３の
クロックをデータ走査用マスタ側クロックとして供給す
ることを特徴とする。
【００４１】そして、これらの請求項に記載の方法およ
び回路によれば、走査検査時には実動作用マスター側ク
ロックとスレーブ側クロックの非動作信号のオーバーラ
ップ期間が長くなり、また、実動作時には実動作用マス
ター側クロックとスレーブ側クロックの非動作信号のオ
ーバーラップ期間が短くなる。従って、走査検査時に、
たとえ複数の基本クロック（ソースクロック）に基づい
て、マスター側およびスレーブ側のクロックが作られ、
それぞれの実動作用マスター側クロックが非動作信号レ
ベルになるタイミングが全クロック系統間でばらつきが
あっても、スレーブ側クロックが動作信号レベルになる
までに時間的余裕ができる。
び回路によれば、走査検査時には実動作用マスター側ク
ロックとスレーブ側クロックの非動作信号のオーバーラ
ップ期間が長くなり、また、実動作時には実動作用マス
ター側クロックとスレーブ側クロックの非動作信号のオ
ーバーラップ期間が短くなる。従って、走査検査時に、
たとえ複数の基本クロック（ソースクロック）に基づい
て、マスター側およびスレーブ側のクロックが作られ、
それぞれの実動作用マスター側クロックが非動作信号レ
ベルになるタイミングが全クロック系統間でばらつきが
あっても、スレーブ側クロックが動作信号レベルになる
までに時間的余裕ができる。
【００４２】このため、従来のように走査検査時に実動
作用マスター側クロックとスレーブ側クロックが同時に
動作信号レベルになってフリップフロップ回路内でデー
タの突き抜けを起こすことはない。また、比較的、実動
作用マスター側クロックおよびスレーブ側クロックにば
らつきのない実動作時には、実動作用マスター側クロッ
クとスレーブ側クロックの非動作信号のオーバーラップ
期間が短くなるよう設定して、時間的余裕を設けていな
いので、動作の高速化を図ることができる。
作用マスター側クロックとスレーブ側クロックが同時に
動作信号レベルになってフリップフロップ回路内でデー
タの突き抜けを起こすことはない。また、比較的、実動
作用マスター側クロックおよびスレーブ側クロックにば
らつきのない実動作時には、実動作用マスター側クロッ
クとスレーブ側クロックの非動作信号のオーバーラップ
期間が短くなるよう設定して、時間的余裕を設けていな
いので、動作の高速化を図ることができる。
【００４３】以下、本発明の具体的な実施の形態につい
て説明する。図１は本発明の一例としての３相クロック
発生回路の構成を示す。
て説明する。図１は本発明の一例としての３相クロック
発生回路の構成を示す。
【００４４】図１において、従来技術の説明に用いた図
６と同一の構成要素には同一の符号を付けて説明を省略
する。同図において図６と異なる点は、遅延回路１１ａ
を構成するインバータ回路が１２のセレクタ回路により
遅延回路１１ｂ、１１ｃと同等の段数を有する場合と同
等以上の段数を選択でき遅延回路１１ｂ、１１ｃより遅
延時間を長く設定できる点である。本実施例では遅延時
間を２倍に設定している。その他の構成については図６
に示したものと同じである。
６と同一の構成要素には同一の符号を付けて説明を省略
する。同図において図６と異なる点は、遅延回路１１ａ
を構成するインバータ回路が１２のセレクタ回路により
遅延回路１１ｂ、１１ｃと同等の段数を有する場合と同
等以上の段数を選択でき遅延回路１１ｂ、１１ｃより遅
延時間を長く設定できる点である。本実施例では遅延時
間を２倍に設定している。その他の構成については図６
に示したものと同じである。
【００４５】ここで、図１の構成で従来の課題を解決で
きる理由を説明する。すなわち、走査検査時のスレーブ
側クロックＣＫ２が非動作信号レベルから動作信号レベ
ルになるタイミングを従来の場合よりも遅らせると、従
来の課題であるフリップフロップ回路のデータ突き抜け
を防ぐことができることについて説明する。
きる理由を説明する。すなわち、走査検査時のスレーブ
側クロックＣＫ２が非動作信号レベルから動作信号レベ
ルになるタイミングを従来の場合よりも遅らせると、従
来の課題であるフリップフロップ回路のデータ突き抜け
を防ぐことができることについて説明する。
【００４６】図２は、直列に接続された２つのフリップ
フロップ回路の内部構成を示している。これらのフリッ
プフロップ回路は図８の３８ａと３１ｂのように、それ
ぞれに別のクロック発生回路からクロックを供給されて
いる。具体的には、フリップフロップ回路３８ａにクロ
ックＣＫ１とＣＫ２が供給され、フリップフロップ回路
３１ｂにクロックＣＫ１’とＣＫ２’が供給されてい
る。なお、それぞれのフリップフロップ回路は、図５を
用いて説明した構成と同じである。ただし、ここでは、
走査検査時のデータ取り込み動作についてのみ説明する
ので、説明を簡単にするために図２の図面上でクロック
ＣＫＴをゲート入力とするトランジスタを省略してい
る。
フロップ回路の内部構成を示している。これらのフリッ
プフロップ回路は図８の３８ａと３１ｂのように、それ
ぞれに別のクロック発生回路からクロックを供給されて
いる。具体的には、フリップフロップ回路３８ａにクロ
ックＣＫ１とＣＫ２が供給され、フリップフロップ回路
３１ｂにクロックＣＫ１’とＣＫ２’が供給されてい
る。なお、それぞれのフリップフロップ回路は、図５を
用いて説明した構成と同じである。ただし、ここでは、
走査検査時のデータ取り込み動作についてのみ説明する
ので、説明を簡単にするために図２の図面上でクロック
ＣＫＴをゲート入力とするトランジスタを省略してい
る。
【００４７】また図３（ａ）および（ｂ）は、いずれも
図２のフリップフロップ回路に入力されるクロックＣＫ
１，ＣＫ２，ＣＫ１’，ＣＫ２’のタイミングチャート
である。
図２のフリップフロップ回路に入力されるクロックＣＫ
１，ＣＫ２，ＣＫ１’，ＣＫ２’のタイミングチャート
である。
【００４８】これらのタイミングチャートは、ソースク
ロックのばらつきが原因となって各クロックにもばらつ
きが生じた場合の例を示している。図３（ａ）はＣＫ１
とＣＫ２よりもＣＫ１’とＣＫ２’の方が、わずかに進
んでいる場合を示し、図３（ｂ）はＣＫ１とＣＫ２より
もＣＫ１’とＣＫ２’の方が、わずかに遅れている場合
を示している。また、図中（１）、（２）、（３）の数
字はサイクルを示している。すなわち、同じ数字をつけ
たＣＫ１とＣＫ１’のパルスは理想的には（ばらつきが
無ければ）同期しているはずの部分であり、また、同じ
数字をつけたＣＫ２とＣＫ２’のパルスは理想的には同
期しているはずの部分である。
ロックのばらつきが原因となって各クロックにもばらつ
きが生じた場合の例を示している。図３（ａ）はＣＫ１
とＣＫ２よりもＣＫ１’とＣＫ２’の方が、わずかに進
んでいる場合を示し、図３（ｂ）はＣＫ１とＣＫ２より
もＣＫ１’とＣＫ２’の方が、わずかに遅れている場合
を示している。また、図中（１）、（２）、（３）の数
字はサイクルを示している。すなわち、同じ数字をつけ
たＣＫ１とＣＫ１’のパルスは理想的には（ばらつきが
無ければ）同期しているはずの部分であり、また、同じ
数字をつけたＣＫ２とＣＫ２’のパルスは理想的には同
期しているはずの部分である。
【００４９】このようにソースクロックのばらつきが原
因となってフリップフロップ回路３８ａと３１ｂのそれ
ぞれに供給されるクロックＣＫ１とＣＫ２、ＣＫ１’と
ＣＫ２’にばらつきが生じる場合には、これらの図３
（ａ），（ｂ）に示すような２通りのケースが考えられ
る。
因となってフリップフロップ回路３８ａと３１ｂのそれ
ぞれに供給されるクロックＣＫ１とＣＫ２、ＣＫ１’と
ＣＫ２’にばらつきが生じる場合には、これらの図３
（ａ），（ｂ）に示すような２通りのケースが考えられ
る。
【００５０】これらのクロックのばらつきにより、デー
タ突き抜けの問題が生じうるのはフリップフロップ回路
を構成する隣り合うゲートが同時に導通状態になる場合
である。図３（ａ）の場合、例えばＣＫ２の（１）サイ
クル目とＣＫ１’の（２）サイクル目が同時にＨレベル
になる重なり期間があるので、図２におけるフリップフ
ロップ回路３８ａのスレーブ側トランジスタとフリップ
フロップ回路３１ｂのマスター側トランジスタが同時に
導通状態になる。しかし、この場合、ＣＫ２の（１）サ
イクル目でＣＫ１’の（２）サイクル目が同時にＨレベ
ルになることになるので、データがフリップフロップ回
路３１ｂのマスター側トランジスタを突き抜けても、こ
のときフリップフロップ回路３１ｂのスレーブ側トラン
ジスタは導通状態になっていないので、データは保持さ
れる。その後、図３（ａ）に示すクロックＣＫ２’がＨ
レベルになるのはＣＫ２’の（２）サイクル目である。
このタイミングでフリップフロップ回路３１ｂのスレー
ブ側トランジスタは導通状態になるが、このタイミング
は本来の正常なタイミングでありデータ突き抜けの問題
にはならない。すなわち、図３（ａ）に示すようなＣＫ
１とＣＫ２よりもＣＫ１’とＣＫ２’の方が、わずかに
進んでいる場合には、フリップフロップ回路の一部分で
データの突き抜けが起こるが、最終的な出力は正常なタ
イミングで得られるので問題はない。
タ突き抜けの問題が生じうるのはフリップフロップ回路
を構成する隣り合うゲートが同時に導通状態になる場合
である。図３（ａ）の場合、例えばＣＫ２の（１）サイ
クル目とＣＫ１’の（２）サイクル目が同時にＨレベル
になる重なり期間があるので、図２におけるフリップフ
ロップ回路３８ａのスレーブ側トランジスタとフリップ
フロップ回路３１ｂのマスター側トランジスタが同時に
導通状態になる。しかし、この場合、ＣＫ２の（１）サ
イクル目でＣＫ１’の（２）サイクル目が同時にＨレベ
ルになることになるので、データがフリップフロップ回
路３１ｂのマスター側トランジスタを突き抜けても、こ
のときフリップフロップ回路３１ｂのスレーブ側トラン
ジスタは導通状態になっていないので、データは保持さ
れる。その後、図３（ａ）に示すクロックＣＫ２’がＨ
レベルになるのはＣＫ２’の（２）サイクル目である。
このタイミングでフリップフロップ回路３１ｂのスレー
ブ側トランジスタは導通状態になるが、このタイミング
は本来の正常なタイミングでありデータ突き抜けの問題
にはならない。すなわち、図３（ａ）に示すようなＣＫ
１とＣＫ２よりもＣＫ１’とＣＫ２’の方が、わずかに
進んでいる場合には、フリップフロップ回路の一部分で
データの突き抜けが起こるが、最終的な出力は正常なタ
イミングで得られるので問題はない。
【００５１】一方、図３（ｂ）の場合、例えばＣＫ２の
（１）サイクル目とＣＫ１’の（１）サイクル目が同時
にＨレベルになっている重なり期間がある。この場合も
上記図３（ａ）の場合と同様、図２におけるフリップフ
ロップ回路３８ａのスレーブ側トランジスタとフリップ
フロップ回路３１ｂのマスター側トランジスタが同時に
導通状態になる。またデータがフリップフロップ回路３
１ｂのマスター側トランジスタを突き抜けても、やはり
同様に、このときフリップフロップ回路３１ｂのスレー
ブ側トランジスタは導通状態になっていないので、デー
タは一旦保持される。しかし、図３（ｂ）の場合は、そ
の直後にＣＫ２’がＨレベルになってフリップフロップ
回路３１ｂのスレーブ側トランジスタも導通状態にな
り、しかもこれがＣＫ２’の（１）サイクル目に相当す
る。すなわち、同じ（１）サイクルの間に、ＣＫ２，Ｃ
Ｋ１’が同時にＨレベルになり、その直後にＣＫ２’が
Ｈレベルになるので、データは１つのサイクルの間にこ
れらのクロックで制御される３つのトランジスタを突き
抜けてフリップフロップ回路から出力されてしまうこと
になる。
（１）サイクル目とＣＫ１’の（１）サイクル目が同時
にＨレベルになっている重なり期間がある。この場合も
上記図３（ａ）の場合と同様、図２におけるフリップフ
ロップ回路３８ａのスレーブ側トランジスタとフリップ
フロップ回路３１ｂのマスター側トランジスタが同時に
導通状態になる。またデータがフリップフロップ回路３
１ｂのマスター側トランジスタを突き抜けても、やはり
同様に、このときフリップフロップ回路３１ｂのスレー
ブ側トランジスタは導通状態になっていないので、デー
タは一旦保持される。しかし、図３（ｂ）の場合は、そ
の直後にＣＫ２’がＨレベルになってフリップフロップ
回路３１ｂのスレーブ側トランジスタも導通状態にな
り、しかもこれがＣＫ２’の（１）サイクル目に相当す
る。すなわち、同じ（１）サイクルの間に、ＣＫ２，Ｃ
Ｋ１’が同時にＨレベルになり、その直後にＣＫ２’が
Ｈレベルになるので、データは１つのサイクルの間にこ
れらのクロックで制御される３つのトランジスタを突き
抜けてフリップフロップ回路から出力されてしまうこと
になる。
【００５２】このように図３（ｂ）に示す場合、すなわ
ちＣＫ１とＣＫ２よりもＣＫ１’とＣＫ２’の方がわず
かに遅れている場合にデータの突き抜けの問題を生じ
る。そこで、本発明では、図３（ｂ）に示す重なり期間
をなくすために図中の矢印で示すようにＣＫ２（あるい
はＣＫ２’）がＨレベルになるタイミングを遅延させる
ことにした。このようにすれば、上述のような問題は生
じない。
ちＣＫ１とＣＫ２よりもＣＫ１’とＣＫ２’の方がわず
かに遅れている場合にデータの突き抜けの問題を生じ
る。そこで、本発明では、図３（ｂ）に示す重なり期間
をなくすために図中の矢印で示すようにＣＫ２（あるい
はＣＫ２’）がＨレベルになるタイミングを遅延させる
ことにした。このようにすれば、上述のような問題は生
じない。
【００５３】本発明は、クロックのタイミングのずれが
生じても問題になる場合（図３（ｂ）の場合）とならな
い場合（図３（ａ）の場合）があることを考慮して、遅
延時間を設定したものである。すなわち、遅延時間を必
要最小限に抑えることにより、高速動作を維持しつつデ
ータの突き抜けを防止することができる。
生じても問題になる場合（図３（ｂ）の場合）とならな
い場合（図３（ａ）の場合）があることを考慮して、遅
延時間を設定したものである。すなわち、遅延時間を必
要最小限に抑えることにより、高速動作を維持しつつデ
ータの突き抜けを防止することができる。
【００５４】次に、図１の構成の３相クロック発生回路
について、その動作を説明する。図４は図１の構成の３
相クロック発生回路から発生するクロックのタイミング
チャートを示す。同図に示すように、本発明ではテスト
制御信号ＭＯＤＥがＨレベルのときと、Ｌレベルのとき
とを比べると、テスト制御信号ＭＯＤＥがＨレベルのと
きの方が、実動作用マスター側クロックＣＫ１が動作信
号レベルから非動作信号レベルになるタイミングから、
スレーブ側クロックＣＫ２が非動作信号レベルから動作
信号レベルに変化するタイミングが遅くなっている。以
下、テスト制御信号ＭＯＤＥがＨレベルの期間の動作
と、テスト制御信号ＭＯＤＥがＬレベルの動作につい
て、順に説明する。
について、その動作を説明する。図４は図１の構成の３
相クロック発生回路から発生するクロックのタイミング
チャートを示す。同図に示すように、本発明ではテスト
制御信号ＭＯＤＥがＨレベルのときと、Ｌレベルのとき
とを比べると、テスト制御信号ＭＯＤＥがＨレベルのと
きの方が、実動作用マスター側クロックＣＫ１が動作信
号レベルから非動作信号レベルになるタイミングから、
スレーブ側クロックＣＫ２が非動作信号レベルから動作
信号レベルに変化するタイミングが遅くなっている。以
下、テスト制御信号ＭＯＤＥがＨレベルの期間の動作
と、テスト制御信号ＭＯＤＥがＬレベルの動作につい
て、順に説明する。
【００５５】まず、走査制御信号ＳＥがＬレベルおよび
テスト制御信号ＭＯＤＥがＬレベルの実動作モード時の
回路動作について説明する。テスト制御信号ＭＯＤＥが
Ｌレベルの期間の動作は、基本的に従来と同じである。
ソースクロックＣＬＫがＨレベルの時、インバータ回路
１４の出力はＬレベルになるので、３入力ＮＡＮＤ回路
１０ａの出力は他の２入力の値に関わらずＨレベルとな
る。この３入力ＮＡＮＤ回路１０ａのＨレベル出力はイ
ンバータ回路１３ａを経て実動作用マスター側クロック
ＣＫ１となり、その論理レベルはＬレベルとなる。デー
タ走査用マスター側クロックＣＫＴについても、インバ
ータ回路１５の出力がＬレベルであり、３入力ＮＡＮＤ
回路１０ｃの出力がＨレベルになるので、同様にＬレベ
ルとなる。また、３入力ＮＡＮＤ回路１０ｂの３つの入
力３入力ＮＡＮＤ１０ａの出力および１０ｃの出力と、
ソースクロックＣＬＫのいずれもＨレベルであるため、
３入力ＮＡＮＤ回路１０ｂの出力はＬレベルになり、ス
レーブ側クロックＣＫ２はインバータ回路１３ｂを経て
Ｈレベルとなる。すなわち、テスト制御信号ＭＯＤＥが
Ｌレベル、ソースクロックＣＬＫがＨレベルのときは、
スレーブ側クロックＣＫ２がＨレベルで、実動作用マス
ター側クロックＣＫ１とデータ走査用マスター側クロッ
クＣＫＴはＬレベルになる。
テスト制御信号ＭＯＤＥがＬレベルの実動作モード時の
回路動作について説明する。テスト制御信号ＭＯＤＥが
Ｌレベルの期間の動作は、基本的に従来と同じである。
ソースクロックＣＬＫがＨレベルの時、インバータ回路
１４の出力はＬレベルになるので、３入力ＮＡＮＤ回路
１０ａの出力は他の２入力の値に関わらずＨレベルとな
る。この３入力ＮＡＮＤ回路１０ａのＨレベル出力はイ
ンバータ回路１３ａを経て実動作用マスター側クロック
ＣＫ１となり、その論理レベルはＬレベルとなる。デー
タ走査用マスター側クロックＣＫＴについても、インバ
ータ回路１５の出力がＬレベルであり、３入力ＮＡＮＤ
回路１０ｃの出力がＨレベルになるので、同様にＬレベ
ルとなる。また、３入力ＮＡＮＤ回路１０ｂの３つの入
力３入力ＮＡＮＤ１０ａの出力および１０ｃの出力と、
ソースクロックＣＬＫのいずれもＨレベルであるため、
３入力ＮＡＮＤ回路１０ｂの出力はＬレベルになり、ス
レーブ側クロックＣＫ２はインバータ回路１３ｂを経て
Ｈレベルとなる。すなわち、テスト制御信号ＭＯＤＥが
Ｌレベル、ソースクロックＣＬＫがＨレベルのときは、
スレーブ側クロックＣＫ２がＨレベルで、実動作用マス
ター側クロックＣＫ１とデータ走査用マスター側クロッ
クＣＫＴはＬレベルになる。
【００５６】この状態からソースクロックＣＬＫがＬレ
ベルになると、まず３入力ＮＡＮＤ回路１０ｂの出力が
反転しスレーブ側クロックＣＫ２がＬレベルとなる。一
方、３入力ＮＡＮＤ回路１０ａの出力はすぐには反転し
ない。すなわち、３入力ＮＡＮＤ回路１０ａの３つの入
力のうちインバータ回路１４の出力はすぐに入力される
が、遅延回路１１ｂの出力は３入力ＮＡＮＤ回路１０ｂ
の出力が反転してから遅延回路１１ｂの遅延時間分だけ
経た後で入力され、このとき初めて３つの入力がすべて
Ｈレベルになる。従って、３入力ＮＡＮＤ回路１０ａの
出力はＬレベルとなる。
ベルになると、まず３入力ＮＡＮＤ回路１０ｂの出力が
反転しスレーブ側クロックＣＫ２がＬレベルとなる。一
方、３入力ＮＡＮＤ回路１０ａの出力はすぐには反転し
ない。すなわち、３入力ＮＡＮＤ回路１０ａの３つの入
力のうちインバータ回路１４の出力はすぐに入力される
が、遅延回路１１ｂの出力は３入力ＮＡＮＤ回路１０ｂ
の出力が反転してから遅延回路１１ｂの遅延時間分だけ
経た後で入力され、このとき初めて３つの入力がすべて
Ｈレベルになる。従って、３入力ＮＡＮＤ回路１０ａの
出力はＬレベルとなる。
【００５７】結局、マスター側クロックＣＫ１はスレー
ブ側クロックＣＫ２がＬレベルになってから遅延回路１
１ｂと３入力ＮＡＮＤ回路１０ａの伝搬遅延分遅れてＨ
レベルになる。なお、データ走査用マスター側クロック
ＣＫＴについては、走査制御信号ＳＥのＬレベルが３入
力ＮＡＮＤ回路１０ｃに入力されているため、ソースク
ロックＣＬＫの信号レベルによらず常にＬレベルになっ
ている。
ブ側クロックＣＫ２がＬレベルになってから遅延回路１
１ｂと３入力ＮＡＮＤ回路１０ａの伝搬遅延分遅れてＨ
レベルになる。なお、データ走査用マスター側クロック
ＣＫＴについては、走査制御信号ＳＥのＬレベルが３入
力ＮＡＮＤ回路１０ｃに入力されているため、ソースク
ロックＣＬＫの信号レベルによらず常にＬレベルになっ
ている。
【００５８】次に、ソースクロックＣＬＫがＬレベルか
らＨレベルになるときは、まず３入力ＮＡＮＤ回路１０
ａの出力が反転しマスター側クロックＣＫ１がＬレベル
となる。一方、スレーブ側クロックＣＫ２は遅れてＨレ
ベルとなるが、テスト制御端子ＭＯＤＥがＬレベルであ
るのでセレクタ回路１２のＡ入力が選択され遅延回路１
１ａおよびセレクタ回路１２、３入力ＮＡＮＤ回路１０
ｂの伝搬遅延分だけほぼ遅れてＨレベルとなる。
らＨレベルになるときは、まず３入力ＮＡＮＤ回路１０
ａの出力が反転しマスター側クロックＣＫ１がＬレベル
となる。一方、スレーブ側クロックＣＫ２は遅れてＨレ
ベルとなるが、テスト制御端子ＭＯＤＥがＬレベルであ
るのでセレクタ回路１２のＡ入力が選択され遅延回路１
１ａおよびセレクタ回路１２、３入力ＮＡＮＤ回路１０
ｂの伝搬遅延分だけほぼ遅れてＨレベルとなる。
【００５９】次に、走査検査モードのときの回路動作に
ついて説明する。走査検査モードでは、まず走査制御信
号ＳＥをＨレベルにしテスト制御信号ＭＯＤＥをＨレベ
ルにしてデータをフリップフロップ回路を順に接続した
スキャンチェーンに沿ってデータを送り、その後で走査
制御信号ＳＥをＬレベルにして組み合わせ回路ブロック
からの出力データを取り出すことでテストを行う。
ついて説明する。走査検査モードでは、まず走査制御信
号ＳＥをＨレベルにしテスト制御信号ＭＯＤＥをＨレベ
ルにしてデータをフリップフロップ回路を順に接続した
スキャンチェーンに沿ってデータを送り、その後で走査
制御信号ＳＥをＬレベルにして組み合わせ回路ブロック
からの出力データを取り出すことでテストを行う。
【００６０】このとき走査制御信号ＳＥがＨレベルの動
作は従来回路の説明と同じであるので、ここでは走査制
御信号ＳＥがＬレベルの場合について説明する。図１に
おいて走査制御信号ＳＥのＬレベルは次段の３入力ＮＡ
ＮＤ回路１０ｃに直接入力され３入力ＮＡＮＤ回路１０
ｃの出力は他の２入力によらずＨレベルとなり、このＨ
レベル出力はインバータ回路１３ｃを経てＬレベルとな
る。すなわち、走査制御信号ＳＥがＬレベルの場合は、
常にデータ走査用マスター側クロックＣＫＴはＬレベル
である。
作は従来回路の説明と同じであるので、ここでは走査制
御信号ＳＥがＬレベルの場合について説明する。図１に
おいて走査制御信号ＳＥのＬレベルは次段の３入力ＮＡ
ＮＤ回路１０ｃに直接入力され３入力ＮＡＮＤ回路１０
ｃの出力は他の２入力によらずＨレベルとなり、このＨ
レベル出力はインバータ回路１３ｃを経てＬレベルとな
る。すなわち、走査制御信号ＳＥがＬレベルの場合は、
常にデータ走査用マスター側クロックＣＫＴはＬレベル
である。
【００６１】このとき、ソースクロックＣＬＫがＬレベ
ルのときには、スレーブ側クロックＣＫ２は、ソースク
ロックＣＬＫのＬレベルが直接３入力ＮＡＮＤ回路１０
ｂに入力され出力がＨレベルとなり、インバータ回路１
３ｂを経てＬレベルとなる。また、実動作用マスター側
クロックＣＫ１は３入力ＮＡＮＤ回路１０ａの３つの入
力、すなわち３入力ＮＡＮＤ回路１０ｂ出力およびイン
バータ回路１４およびインバータ回路１６のいずれもＨ
レベルであるため、３入力ＮＡＮＤ回路１０ａの出力は
Ｌレベルになり、実動作用マスター側クロックＣＫ１は
インバータ回路１３ａを経てＨレベルとなる。すなわ
ち、走査制御信号ＳＥがＬレベル、ソースクロックＣＬ
ＫがＬレベルのときは、実動作用マスター側クロックＣ
Ｋ１がＨレベルで、スレーブ側クロックＣＫ２とデータ
走査用マスター側クロックＣＫＴはＬレベルになる。
ルのときには、スレーブ側クロックＣＫ２は、ソースク
ロックＣＬＫのＬレベルが直接３入力ＮＡＮＤ回路１０
ｂに入力され出力がＨレベルとなり、インバータ回路１
３ｂを経てＬレベルとなる。また、実動作用マスター側
クロックＣＫ１は３入力ＮＡＮＤ回路１０ａの３つの入
力、すなわち３入力ＮＡＮＤ回路１０ｂ出力およびイン
バータ回路１４およびインバータ回路１６のいずれもＨ
レベルであるため、３入力ＮＡＮＤ回路１０ａの出力は
Ｌレベルになり、実動作用マスター側クロックＣＫ１は
インバータ回路１３ａを経てＨレベルとなる。すなわ
ち、走査制御信号ＳＥがＬレベル、ソースクロックＣＬ
ＫがＬレベルのときは、実動作用マスター側クロックＣ
Ｋ１がＨレベルで、スレーブ側クロックＣＫ２とデータ
走査用マスター側クロックＣＫＴはＬレベルになる。
【００６２】この状態からソースクロックＣＬＫがＨレ
ベルになるときは、まず３入力ＮＡＮＤ回路１０ａの出
力が反転しＨレベルとなり、インバータ回路１３ａを経
て実動作マスター側クロックＣＫ１がＬレベルとなる。
一方、３入力ＮＡＮＤ回路１０ｂはすぐには反転しな
い。すなわち３入力ＮＡＮＤ回路１０ｂの３つの入力の
うちソースクロックＣＬＫおよび遅延回路１１ｃのＨレ
ベルはすぐに入力されるが、３入力ＮＡＮＤ回路１０ａ
からの信号は遅れて入力される。このときテスト制御信
号ＭＯＤＥはＨレベルであるため、セレクタ回路１２は
Ｂ入力を選択しており、３入力ＮＡＮＤ回路１０ａの出
力は、実動作時よりさらに遅延回路１１ａ’分遅れて入
力されることになる。
ベルになるときは、まず３入力ＮＡＮＤ回路１０ａの出
力が反転しＨレベルとなり、インバータ回路１３ａを経
て実動作マスター側クロックＣＫ１がＬレベルとなる。
一方、３入力ＮＡＮＤ回路１０ｂはすぐには反転しな
い。すなわち３入力ＮＡＮＤ回路１０ｂの３つの入力の
うちソースクロックＣＬＫおよび遅延回路１１ｃのＨレ
ベルはすぐに入力されるが、３入力ＮＡＮＤ回路１０ａ
からの信号は遅れて入力される。このときテスト制御信
号ＭＯＤＥはＨレベルであるため、セレクタ回路１２は
Ｂ入力を選択しており、３入力ＮＡＮＤ回路１０ａの出
力は、実動作時よりさらに遅延回路１１ａ’分遅れて入
力されることになる。
【００６３】すなわち、スレーブ側クロックＣＫ２は遅
延回路１１ａおよび遅延回路１１ａ’、セレクタ回路１
２、３入力ＮＡＮＤ回路１０ｂの伝搬遅延分だけほぼ遅
れてＨレベルとなる。従って、スレーブ側クロックＣＫ
２は時間的余裕をもってＨレベルに変わる。
延回路１１ａおよび遅延回路１１ａ’、セレクタ回路１
２、３入力ＮＡＮＤ回路１０ｂの伝搬遅延分だけほぼ遅
れてＨレベルとなる。従って、スレーブ側クロックＣＫ
２は時間的余裕をもってＨレベルに変わる。
【００６４】このように、図１に示す回路によれば、テ
スト制御信号ＭＯＤＥがＨレベルのときに発生するスレ
ーブ側クロックＣＫ２のＨレベル（すなわち動作信号レ
ベル）になるタイミングを遅らせることができる。この
ため２種類以上のソースクロックに基づいて発生したク
ロックスキューが発生しても、フリップフロップ回路は
データの突き抜けを起こし難くなる。
スト制御信号ＭＯＤＥがＨレベルのときに発生するスレ
ーブ側クロックＣＫ２のＨレベル（すなわち動作信号レ
ベル）になるタイミングを遅らせることができる。この
ため２種類以上のソースクロックに基づいて発生したク
ロックスキューが発生しても、フリップフロップ回路は
データの突き抜けを起こし難くなる。
【００６５】
【発明の効果】本発明の３相クロック発生回路によれ
ば、走査検査時のデータ取り込み動作においては、図４
に示すようにマスター側クロックＣＫ１が立ち下がって
からスレーブ側クロックＣＫ２が立ち上がるまでの期間
が長いために、複数ソースクロック間のスキューが大き
い場合でも従来回路で発生していた図３に示すようなＣ
Ｋ１’とＣＫ２のＨレベルオーバーラップが発生しな
い。このため異種ソースクロックを持つ回路ブロック間
のフリップフロップ回路（図８の３５ａと３４ｂもしく
は３８ａと３１ｂ）で生じるシフト誤動作を回避するこ
とができる。
ば、走査検査時のデータ取り込み動作においては、図４
に示すようにマスター側クロックＣＫ１が立ち下がって
からスレーブ側クロックＣＫ２が立ち上がるまでの期間
が長いために、複数ソースクロック間のスキューが大き
い場合でも従来回路で発生していた図３に示すようなＣ
Ｋ１’とＣＫ２のＨレベルオーバーラップが発生しな
い。このため異種ソースクロックを持つ回路ブロック間
のフリップフロップ回路（図８の３５ａと３４ｂもしく
は３８ａと３１ｂ）で生じるシフト誤動作を回避するこ
とができる。
【００６６】また、実動作時にはクロックの非動作期間
は大きくないのでスレーブ側クロックが動作期間になっ
てからマスター側クロックが非動作期間になるまでの時
間が確保され、フリップフロップ間の論理回路段数は制
限されず回路システムの高速動作の妨げにはならない。
走査検査時においても、クロックの非動作期間が大きく
なるのは走査検査のデータ取り込み動作の際の実動作用
マスター側クロックが非動作信号レベルになってからス
レーブ側クロックが動作信号レベルになるまでの間だけ
であり、データ取り込み動作は走査検査の１サイクルの
動作にすぎずほとんどの時間はデータ走査動作に費やさ
れているため走査検査時間もほとんど増えることはな
い。
は大きくないのでスレーブ側クロックが動作期間になっ
てからマスター側クロックが非動作期間になるまでの時
間が確保され、フリップフロップ間の論理回路段数は制
限されず回路システムの高速動作の妨げにはならない。
走査検査時においても、クロックの非動作期間が大きく
なるのは走査検査のデータ取り込み動作の際の実動作用
マスター側クロックが非動作信号レベルになってからス
レーブ側クロックが動作信号レベルになるまでの間だけ
であり、データ取り込み動作は走査検査の１サイクルの
動作にすぎずほとんどの時間はデータ走査動作に費やさ
れているため走査検査時間もほとんど増えることはな
い。
【図１】本発明の実施例における３相クロック発生回路
の構成図
の構成図
【図２】直列接続されたフリップフロップ回路を示す回
路構成図
路構成図
【図３】クロックがばらつく場合の例を示すタイミング
チャート
チャート
【図４】図１の３相クロック発生回路から発生するクロ
ックのタイミングチャート
ックのタイミングチャート
【図５】フリップフロップ回路の構成図
【図６】従来の３相クロック発生回路の構成図
【図７】従来の３相クロック発生回路のタイミングチャ
ート
ート
【図８】操作検査を行うことのできる論理回路構成図
１０ａ〜１０ｃ ３入力ＮＡＮＤ回路
１１ａ〜１１ｃ、１１ａ’ 遅延回路
１２ セレクタ回路
１３ａ〜１３ｃ、１４、１５、１６、３５、３６ イン
バータ回路 ２０ａ、２０ｂ、２１ 論理回路ブロック ３０、３１、３２ ＮチャネルＭＯＳトランジスタ ３０ａ〜３９ｂ ３相フリップフロップ回路 ３３、３４ ＰチャネルＭＯＳトランジスタ ３７、３８ 電源 ４０ａ、４０ｂ 組み合わせ回路ブロック ４１ａ、４１ｂ 組み合わせ回路ブロック ５０ａ、５０ｂ ３相クロック発生回路 ＣＫ１、ＣＫ１’ 実動作用マスター側クロック ＣＫ２、ＣＫ２’ スレーブ側クロック ＣＫＴ データ走査用マスター側クロック ＣＬＫ ソースクロック ＣＬＫ１、ＣＬＫ２ ソースクロック ＭＯＤＥ テスト制御信号 ＳＥ 走査制御信号 ＳＩａ、ＳＩｂ 走査信号入力 ＳＯａ、ＳＯｂ 走査信号出力
バータ回路 ２０ａ、２０ｂ、２１ 論理回路ブロック ３０、３１、３２ ＮチャネルＭＯＳトランジスタ ３０ａ〜３９ｂ ３相フリップフロップ回路 ３３、３４ ＰチャネルＭＯＳトランジスタ ３７、３８ 電源 ４０ａ、４０ｂ 組み合わせ回路ブロック ４１ａ、４１ｂ 組み合わせ回路ブロック ５０ａ、５０ｂ ３相クロック発生回路 ＣＫ１、ＣＫ１’ 実動作用マスター側クロック ＣＫ２、ＣＫ２’ スレーブ側クロック ＣＫＴ データ走査用マスター側クロック ＣＬＫ ソースクロック ＣＬＫ１、ＣＬＫ２ ソースクロック ＭＯＤＥ テスト制御信号 ＳＥ 走査制御信号 ＳＩａ、ＳＩｂ 走査信号入力 ＳＯａ、ＳＯｂ 走査信号出力
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−46821（ＪＰ，Ａ)
特開 平２−61569（ＪＰ，Ａ)
特公 平７−36508（ＪＰ，Ｂ２)
欧州特許出願公開650123（ＥＰ，Ａ
１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
Claims (4)
- 【請求項１】 フリップフロップ回路を含む回路の実動
作を行う場合には、クロック発生回路から前記フリップ
フロップ回路に実動作用マスター側クロックとスレーブ
側クロックが交互に動作信号レベルになるようにクロッ
クを発生し、前記フリップフロップ回路を含む回路の走
査検査を行う場合には、クロック発生回路から前記フリ
ップフロップ回路にデータ走査用マスター側クロックと
スレーブ側クロックが交互に動作信号レベルになるよう
にクロックを発生する場合と実動作用マスター側クロッ
クとスレーブ側クロックが交互に動作信号レベルになる
ようにクロックを発生する場合とを使い分けるクロック
発生回路において、走査検査時に前記実動作用マスター
側クロックが動作信号レベルから非動作信号レベルに変
化したタイミングから前記スレーブ側クロックが非動作
信号レベルから動作信号レベルに変化するまでの遅延時
間が実動作時に前記実動作用マスター側クロックが動作
信号レベルから非動作信号レベルに変化したタイミング
から前記スレーブ側クロックが非動作信号レベルから動
作信号レベルに変化するまでの遅延時間よりも長くなる
ようにクロックの発生タイミングを設定する３相クロッ
ク発生方法。 - 【請求項２】 第１、第２および第３の論理ゲート回路
を有し、前記第１、第２および第３の論理ゲート回路の
それぞれの出力に基づいて第１、第２および第３のクロ
ックを出力する３相クロック発生回路において、前記第
１の論理ゲート回路は、前記第２の論理ゲート回路の出
力を第２の遅延手段を介して得られる信号と基本クロッ
ク信号の反転信号と走査制御信号の反転信号を入力と
し、前記第２の論理ゲート回路は、前記第１の論理ゲー
ト回路の出力を第１の遅延手段を介して得られる信号と
前記第３の論理ゲート回路の出力を第３の遅延手段を介
して得られる信号と前記基本クロック信号とを入力と
し、前記第３の論理ゲート回路は、前記第２の論理ゲー
ト回路の出力を前記第２の遅延手段を介して得られる信
号と前記基本クロック信号の反転信号と前記走査制御信
号を入力とし、前記第１の遅延手段の遅延時間をテスト
制御信号により前記第２の遅延手段および第３の遅延手
段の遅延時間よりも長い場合と同等である場合とに切り
替えることを特徴とする３相クロック発生回路。 - 【請求項３】 第１、第２および第３の論理ゲート回路
は第１、第２および第３のＮＡＮＤ回路であることを特
徴とする請求項２記載の３相クロック発生回路。 - 【請求項４】 第１、第２および第３のクロックをフリ
ップフロップ回路へ供給するクロックとし、前記第１の
クロックを前記フリップフロップ回路の実動作用マスタ
ー側クロックとして供給し、第２のクロックをスレーブ
側クロックとして供給し、前記第３のクロックをデータ
走査用マスター側クロックとして供給することを特徴と
する請求項２または３記載の３相クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06765497A JP3436056B2 (ja) | 1997-03-21 | 1997-03-21 | ３相クロック発生方法および３相クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06765497A JP3436056B2 (ja) | 1997-03-21 | 1997-03-21 | ３相クロック発生方法および３相クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10260232A JPH10260232A (ja) | 1998-09-29 |
| JP3436056B2 true JP3436056B2 (ja) | 2003-08-11 |
Family
ID=13351236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06765497A Expired - Fee Related JP3436056B2 (ja) | 1997-03-21 | 1997-03-21 | ３相クロック発生方法および３相クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436056B2 (ja) |
-
1997
- 1997-03-21 JP JP06765497A patent/JP3436056B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10260232A (ja) | 1998-09-29 |
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