JP3431373B2 - マルチメディア通信システムのための符号化領域画像複合化 - Google Patents

マルチメディア通信システムのための符号化領域画像複合化

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的にはマルチメディ
ア通信システム、より詳細には、マルチメディア通信シ
ステムとの関連で使用されるためのビデオ処理技法に関
する。
【０００２】
【従来の技術】ビデオ複合化は、複数のビデオシーケン
スを単一のビデオシーケンスを形成するために同時的に
処理する一つの技法である。この単一のビデオシーケン
スの各フレームは複数の多重ウインドウに編成される。
複数の多重ウインドウのおのおのは複数の多重ビデオシ
ーケンスの特定の一つに対応する複数のフレームを含
む。ビデオ複合技法は、マルチメディア通信の分野、特
に、マルチポイントマルチメディア会議システムの場合
のように、マルチポイント通信が関係する分野に対し
て、広範な用途を持つ。マルチポイントマルチメディア
会議においては、一群のエンドポイントの間でマルチポ
イント接続及びマルチパーティ会議呼を確立するため
に、通常、“ブリッジ”或は“マルチポイント制御ユニ
ット（ＭＣＵ）が使用される。大雑把には、ＭＣＵは、
一群のエンドポイントデバイスの間に通信を提供するた
めに複数の任意の構成にて選択的に相互接続される複数
の通信ポートを含むコンピュータ制御されたデバイスで
ある。典型的なＭＣＵは、各エンドポイントデバイスに
向けられた或はこれからのビデオ、音響、及び（幾つか
のケースにいおては）データを処理し、ルーティングす
るように装備される。
【０００３】ＭＣＵは、ＭＣＵのビデオ処理機能に基づ
いて、“switched presence （交換存在）”か、或は
“continuous presence （連続存在）”のいずれかに分
類される。“switched presence （交換存在）”ＭＣＵ
においては、“会議の司会者”の制御下に置かれるべき
であると特に指定されたエンドポイントデバイスによっ
て選択されるビデオ信号が、その会議に参加している全
てのエンドポイントデバイスにブロードカストされる。
別の場合として、“switched presence （交換存在）”
ＭＣＵは、各エンドポイントデバイスから受信される信
号のおのおののレベルを調べることによって、会議に参
加している全てのエンドポイントデバイスに送信される
べき特定のビデオ信号を選択する。ただし、“switched
presence（交換存在）”ＭＣＵは、ビデオ処理機能を
含まない点に注意する。つまり、ＭＣＵは、より限定さ
れた意味においては、ビデオ交換機能のみを遂行する。
従って、ある与えられた瞬間において、ある与えられた
会議に参加している各エンドポイントデバイスは、“会
議の司会者”によって使用される特に指定されたエンド
ポイントデバイスからのビデオ画像を表示するか、或
は、別の場合として、各エンドポイントデバイスは、現
在話している参加者によって使用されているエンドポイ
ントデバイスからのビデオ画像を表示する。
【０００４】現存のＭＣＵは、ビデオ信号を交換する設
備のみを持ち、交換に加えての他の機能を実行できない
ために、各エンドポイントデバイスは、他のエンドポイ
ントデバイスと通信を行なうために同一のビデオ転送速
度を使用することを要求される。現在の技術水準のＭＣ
Ｕについては、ITU Document H. 243 、“Proceduresfo
r Establishing Communication Between Three or More
Audiovisual Terminals Using Digital Channels up t
o 2 Mbps ”、March 1933、及びITU DocumentH.231、
“Multipoint Control Units for Audiovisual Systems
Using DigitalChannels up to 2 Mbps”、March 1993
において説明されている。
【０００５】“continuous presence （連続存在）”Ｍ
ＣＵにおいては、ＭＣＵによって複数のビデオ複合技法
が使用される。これらビデオ複合技法は、複数のビデオ
流の選択、処理、及び結合を提供する。ここで、各ビデ
オ流は、一つの対応するエンドポイントデバイスから来
る。このようにして、複数の会議参加者からのビデオ情
報が単一のビデオ流に結合される。こうして結合された
ビデオ流は、次に、その会議に参加している全てのエン
ドポイントデバイスにブロードカストされる。このよう
な会議は、各会議参加者を他の全ての会議参加者が同時
に見ることができるために、“continuous presence
（連続存在）”会議と称される。現在、ＩＴＵによって
組織された調査班が、“continuous presence （連続存
在）”ＭＣＵの標準化に関して従事しているところであ
る。
【０００６】“continuous presence （連続存在）”Ｍ
ＣＵに対するビデオ複合機能を提供するために幾つかの
技法が開発されている。最も率直な技法は、トランスコ
ーディング法（transcoding method）と称される方法で
あるが、この方法は、複数の入力ビデオビット流を復号
する過程を含む。これら複数のビット流が画素領域に復
号され、次に、複数のビデオビット流からのビデオフレ
ームが画素領域において結合され、一つの統合されたビ
デオフレームが形成される。次に、この統合されたビデ
オフレームが分配（伝送）のために再び符号化される。
【０００７】
【発明が解決しようとする課題】ビデオ複合機能を提供
するためにもう一つの技法がBellcoreによって開発され
ている。ビット流領域混合と称される。この技法は、Ｉ
ＴＵ Ｈ．２６１標準に準拠するシステムの背景内にお
いてのみ有効である。ビット流領域混合は、画像表現に
関して動作し、直角セグメント化として知られているプ
ロセスを活用する。このアプローチの問題点は、これが
複数のエンドポイントデバイスの非対称的な動作を要求
するために、現存の端末設備と互換性を持たないことで
ある。さらには、ＭＣＵ内のビット流ミキサが受動（パ
シブ）であるために、こうして結合されたビット流は、
Ｈ．２６１標準において規定されているＨＲＤ要件に違
反する可能性がある。
【０００８】一つの現在の技術水準のビデオ複合化に対
するアプローチにおいては、特別に設備されたビデオ端
末が使用される。各ビデオ端末は、ビデオチャネルを２
−４個のサブチャネルに分割し、出ビデオビット流をこ
れらチャネルの一つにのみ伝送するように設備される。
これらサブチャネルの全ては、同一のビット速度、同一
の画像フォーマット、及び同一の最大フレーム速度を使
用する。ＭＣＵは、それが各端末から受信するサブチャ
ネルを多重分離するための回路、これらサブチャネルを
適当にルーティングするための回路、及び各端末への伝
送の前にこれらサブチャネルを再多重化するための回路
を必要とする。各端末は復号及び表示のために最高４つ
までのサブチャネルを受信するビデオ受信機を含む。こ
の方法の長所は、これが最小の挿入遅延を持つことであ
る。ただし、この長所は、現存のビデオ端末にかなりの
程度の修正が要求され、この要件によって完全に相殺さ
れてしまう。
【０００９】
【課題を解決するための手段】複数の源からのビデオ情
報を複数の長方形領域を持つビデオ画像を得るために処
理するためのビデオ複合化技法について開示される。各
長方形領域は複数のビデオ源の特定の一つからのビデオ
情報を表示する。各ビデオ源からのビデオ情報は、入り
デジタルビット流の形式を持つ。第一のビデオ源からの
デジタルビット流は第一のビット速度を持ち、第二のビ
デオ源からのデジタルビット流は第二のビット速度を持
ち、ここで第一のビット速度は、第二のビット速度と同
一であってもなくてもよい。これら入りデジタルビット
流は速度整合回路に供給されるが、この速度整合回路は
全ての入りデジタルビット流を一つの共通のビット速度
に変換する。速度整合回路の出力は、同期及びマルチプ
レクサ回路に供給されるが、この同期及びマルチプレク
サ回路は特定のデジタルビット流からのビデオ情報を複
合ビデオ画像の対応する長方形領域内に置く。
【００１０】
【実施例】本発明のビデオ複合技法が実質的にＩＴＵ
Ｈ．２６１標準に準拠する動作環境の背景内で説明され
る。つまり、ビデオ構成システムの入力及び出力は、Ｉ
ＴＵ−Ｔ文書 "Recommendation H.261, Video Codec fo
r Audiovisiual Servicesat px64 kbits/s"、May 1992
、及び "Description of Reference Model 8"、June9、1
989 において規定されている符号化フォーマットを使用
して圧縮符号化されたビデオビット流から成る。本発明
は、単に解説の目的のためにＨ．２６１標準の背景内で
説明されるものであり、ここに開示される技法は、Ｈ．
２６１標準に準拠しない動作環境の背景内でも有効であ
ることを理解されるべきである。
【００１１】図１は符号化領域ビデオ複合化システムの
ハードウエアブロック図を示す。このシステムへの入力
は、第一、第二、第三、第四の符号化されたビデオビッ
ト流１０１、１０２、１０３、１０４であり、これら
は、おのおの、対応する伝送速度、Ｒ１、Ｒ２、Ｒ３、
Ｒ４ kbit/sec を持つ。システムの出力信号１５０は、
符号化されたビデオビット流であり、これは、これら入
力の任意の一つと等しい伝送速度を持つ。出力速度は、
Ｒ kbit/sec と表記される。入力は、ビデオ情報を表わ
し、上で参照されたＨ．２６１標準において説明されて
いるＱＣＩＦとして知られているフォーマットにて符号
化されている。出力は、これもＨ．２６１標準において
説明されているＣＩＦとして知られるフォーマットにて
符号化される。出力ビデオビット流は、４つの入力ビデ
オシーケンスの複合された信号を表わす複合ビデオ信号
である。符号化されたビデオビット流は、Ｈ．２６１標
準に記述される符号化アルゴリズムによって圧縮され、
次に、Ｈ．２６１構文に従って符号化されたビデオ信号
の二進表現である。
【００１２】図２及び３は、Ｈ．２６１標準に従ってビ
デオ情報を表現するための一例としての符号化フォーマ
ットを説明するデータ構造である。図２に示されるよう
に、ビデオ情報は複数のフレーム２０１、２０３、２０
５、２０７、２０９、２１１、２１３、２１５、２１
７、２１９、２２１から成る。これらフレームのおのお
のは、画素配列の形式にて、二次元ビデオ画像の表現を
含む。ある与えられたフレームは時間軸上の特定の瞬間
のビデオ画像を表わすために、動画を表わすために複数
のフレームが使用される。これら複数のフレームが一体
となって一つの動くビデオ画像を構成する。
【００１３】各フレームは、イントラフレーム符号化
（Ｉ）及び予測符号化（Ｐ）と称される二つのタイプの
圧縮アルゴリズムのいずれかの一つに従って圧縮され
る。例えば、フレーム２０１と２１１はイントラフレー
ム符号化（Ｉ）を使用して圧縮され、フレーム２０３、
２０５、２０７、２０９、２１３、２１５、２１７、２
１９、２２１は予測符号化を使用して圧縮される。図２
に示されるフレームのシーケンスは、二次元配列に配列
された複数のレベルを持つ符号化されたビデオシーケン
スの形式にてビデオ画像を表現するためのデータ構造を
確立し、ここで、各レベルは、一つの画素の値を表わ
す。この符号化されたビデオシーケンスは、符号化ビデ
オビット流と称される。
【００１４】イントラフレーム符号化（Ｉ）が任意のフ
レーム、例えば、フレーム２０１に適用された場合は、
そのフレームは、Ｉ−指定フレーム（I-designated fra
me）と称され、一方、予測符号化（Ｐ）が任意のフレー
ム、例えば、フレーム２０５に適用された場合、そのフ
レームは、Ｐ−指定フレーム（P-designated frame）と
称される。
【００１５】イントラフレーム符号化（Ｉ）圧縮プロセ
スにおいては、Ｉ−指定フレーム２０１が複数の画素ブ
ロックに分割される。ここで、各ブロックは、８×８画
素の配列から成る。次に、８×８画素ブロック内の画素
のおのおのに関して離散コサイン変換（以降、ＤＣＴと
称される）が、当業者において周知の手順に従って遂行
され、結果として、複数のＤＣＴ係数が生成される。そ
の後、これらＤＣＴ係数に関して、周知の量子化手続き
に従って、量子化が遂行される。これら量子化されたＤ
ＣＴ係数は、Ｉ−符号化されたフレーム２０１に対する
圧縮されたビデオ画像情報を構成する。
【００１６】Ｐ−指定フレーム、例えば、フレーム２０
５に関する予測符号化（Ｐ）は、以下のように行なわれ
る。つまり：１）Ｐ−指定フレームが複数のマクロブロ
ックに分割される。例えば、このフレームが複数の画素
配列を含み、おのおのの画素配列が１６×１６画素を持
つ場合（図２の２５１、２５２、２５３、２５４、２５
７、２５８）、このブロックは、４つの隣接ブロックに
分割され、ここで、各ブロックは、８×８画素配列から
成る。１６×１６画素配列（輝度）と８×８画素ブロッ
ク（クロミナンス）及びと８×８画素ブロック（クロミ
ナンス）とが一体となってマクロブロック２４７が構成
される；２）ステップ（１）において生成されたマクロ
ブロックのおのおのに対して、ステップ（１）において
生成されたマクロブロック内の画像情報に最も類似する
画像情報を含むマクロブロックに対して最も最近起こっ
たフレーム（これは、Ｐ−指定フレームである場合も、
Ｉ−指定フレームである場合も考えられるが、ここでの
例においては、フレーム２０３である）が探索される；
３）ステップ（２）の前のＩ或はＰフレーム内に発見さ
れたマクロブロックを現在圧縮されているＰフレーム内
の類似するマクロブロックの位置に空間的に移行するた
めのモーションベクトルが生成される；４）これらモー
ションベクトルを使用して最も最近起こったフレームか
ら予測フレームが生成される；５）マクロブロックごと
に、圧縮中のＰフレームから予測フレームを引くことに
よって、残留フレームのブロックが生成される。７）変
換された残留フレームのブロックの係数が量子化され
る。そして；８）量子化された残留係数とモーションベ
クトルを連結することによって圧縮ビデオ信号が形成さ
れる。
【００１７】イントラフレーム符号化（Ｉ）画像におい
ては、全てのマクロブロックがイントラ符号化される。
つまり、全てのマクロブロックが、前のＩ−或はＰ−フ
レーム内のマクロブロックを参照することなしに、符号
化される。予測符号化（Ｐ）画像においては、マクロブ
ロックは、イントラ符号化されることも、インタ符号化
することもあり得る。
【００１８】伝送のための符号化されたビデオビット流
を形成するためには、圧縮された画像情報、並びに、他
の情報、例えば、モーションベクトルが、特定のコード
語を使用して符号化される。これらコード語が次に、階
層化されたデータ構造に多重化され、こうして最終的な
ビット流が形成される。Ｈ．２６１のような環境内にお
いては、符号化されたビット流は、階層フォーマットに
編成されるが、この構造が図３に示される。
【００１９】図２において、フレーム２０１、２０３、
２０５、２０７、２０９、２１１、２１３、２１５、２
１７、２１９、２２１のシーケンスは、符号化ビデオビ
ット流を形成する。このビット流は、動くビデオ画像
（つまり、動画）を形成するように処理することができ
る符号化されたフレームの連続表現として概念化するこ
とができる。フレームの典型的なシーケンスは、ＩＰＰ
Ｐ．．ＰＩＰＰＰ．．．であり、ここで、Ｉは、イント
ラ符号化されたフレームを示し、Ｐは予測符号化された
フレームを示す。各フレーム２２１に対して、そのフレ
ームを表わす符号化ビット流は、見出し２６３と符号化
されたデータ２６５を含む。各見出し２６３は、開始コ
ード及びおのおののフレーム（つまり、画像）に関する
データを含む。Ｈ．２６１システム環境内においては、
見出し情報の多くは同期の目的に使用される。例えば、
フレーム２２１に対するフレーム（画素）層において、
見出し２６３は、画素開始コード（ＰＣＳ）欄２６７、
画素番号（ＴＲ）欄２６９、画素タイプ（PTYPE)欄２７
１、ＰＥＩ欄２７３、及びPSPARE欄２７４を含む。ＰＥ
Ｉ欄２７３及びPSPARE欄２７４は、将来の用途に対して
要求されると思われる追加の情報を収容する目的で設計
されている。
【００２０】画素データは、グループのブロック（ＧＯ
Ｂ）２２３、２２５、２２７、２２９、２３１、２３
３、２３５、２３７、２３９、２４１、２４３、及び２
４５にセグメント化される。一つのＧＯＢ（例えば、Ｇ
ＯＢ２２９）は、符号化されたＩ−フレーム（ＣＩＦ）
２２１の十二分の一から成る。従ってＧＯＢ２２９は、
符号化されたＩ−フレーム画像の面積の四分の一の三分
の一を含むものと概念化することができる。一つの符号
化されたＩ−フレーム画素の四分の一によって表わされ
る面積は、ＱＣＩＦ（one-quarter of a coded I-frame
picture）として頭文字にて示される。従って、一つの
ＣＩＦフレーム２２１内には、１２個のＧＯＢ２２３、
２２５、２２７、２２９、２３１、２３３、２３５、２
３７、２３９、２４１、２４３、２４５が存在し、一つ
のＱＣＩＦフレーム内には、３つのＧＯＢが存在する。
ＣＩＦ／ＱＣＩＦ画素内のＧＯＢのこれらの配置が図２
及び３に示される。
【００２１】各ＧＯＢは見出し欄２９１及びこれに続く
マクロブロックデータ欄２９８を含む。見出し欄２９１
は、ＧＯＢ開始コード（GBSC）欄２９２、グループ番号
（ＧＮ）欄２９３、グループタイプ（GTYPE)欄２９４、
ＧＯＢ量子化子（GQUANT) 欄２９５、及びＧＥＩ欄２９
６とGSPARE欄２９７の形式での予備情報欄を含む。各Ｇ
ＯＢ２２９は、３３個のマクロブロック、例えば、“マ
クロブロック２４”（参照番号２４７）及び“マクロブ
ロック２５”（参照番号２４９）を含む。一つのＧＯＢ
内のマクロブロックの配列が図２に示される。
【００２２】各マクロブロックは、見出し欄２７５、及
びこれに続くブロックデータ欄２７７を含む。見出し欄
２７５は、マクロブロックアドレス（ＭＢＡ）欄２７
９、ブロックタイプ情報（MTYPE)欄２８１、量子化子タ
イプ（MQUANT) 欄２８３、モーションベクトル（ＭＶ
Ｄ）欄２８５、及び符号化ブロックパターン（ＣＢＰ）
欄２８７を含む。各マクロブロック２４７のブロックデ
ータ欄２７７は、４つの輝度ブロックＹ１（参照番号２
５１）、Ｙ２（参照番号２５２）、Ｙ３（参照番号２５
３）、Ｙ４（参照番号２５４）、一つのクロミナンスブ
ロックＵ（参照番号２５７）、及び一つのクロミナンス
ブロックＶ（参照番号２５９）を含む６つのブロックか
ら成る。輝度ブロックＵ（参照番号２５７）の内容の一
例が図２に示される。このブロックは、８×８の画素配
列を含み、ここでは、全ての画素が黒の輝度値を持つ。
【００２３】一つのブロックは、それに対して離散コサ
イン変換（ＤＣＴ）を遂行されるべき一つの画素の行列
（配列）、例えば、８×８画素の配列を表わす。これら
の画素の配列は、画素配列係数（ＡＣ）の行列によって
表わされる。変換された係数（TCOEFF) ３０１（図３）
は、最初に発生したＤＣＴ係数、及びこれに続く、おの
おのの画素配列係数（ＡＣ）から成る。後者は、それら
の重要度の順番に並べられる。一例としてのブロックデ
ータ欄２７７（図３）内のＤＣＴ及びＡＣ係数の配列が
図４に示される。ブロックデータ欄２７７（図３）は、
変換係数 (TCOEFF) ３０１及び次々と発生するデータの
ブロックのおのおのの終端の所に付加されるブロック終
端コード（ＥＯＢ）３０３から成る。
【００２４】図１に戻り、第一、第二、第三、第四の入
力信号１０１、１０２、１０３、１０４は、おのおの、
Ｒ kbits/secの伝送速度を持つ符号化されたＨ．２６１
ビデオビット流を表わす。これら入力信号は、それぞ
れ、対応する受信バッファ１０５、１０６、１０７、１
０８によって緩衝される。おのおののビデオ多重デコー
ダ（ＶＭＤ）１０９、１１０、１１１、１１２は、おの
おののバッファからビット流を読み出し、これらビデオ
ビット流を処理する。ＶＭＤ１０９、１１０、１１１、
１１２は、当業者に周知のタイプの専用のハードウエア
構成を使用して製造することができる。別の方法とし
て、デジタル信号プロセッサ（ＤＳＰ）を使用してＶＭ
Ｄ１０９、１１０、１１１、１１２を構成することもで
きるが、この場合は、これらＤＳＰにＶＭＤの機能を実
現するソフトウエアがロードされる。ＤＳＰと共に使用
するための適当なソフトウエアの選択は、当業者に周知
の事項である。
【００２５】ＶＭＤ１０９、１１０、１１１、１１２が
どの方法によって実現されるかには関係なく、各ＶＭＤ
は、デコーダとデマルチプレクサとの組合わせとして概
念化することができる。ＶＤＭ１０９が入り符号化ビデ
オビット流を受信すると、これは、このビット流を多重
分離し、ビット流内に符号化された見出し情報を復号
し、圧縮されたビデオ情報、つまり、ビデオデータを回
復する。各ＶＭＤ１０９の出力は、３つの部分、つま
り：（１）量子化されたＤＣＴ（離散コサイン変換）係
数、（２）量子化情報、及び（３）オプションとしての
モーションベクトルから成る。
【００２６】ＶＭＤ１０９の場合は、第一の出力１１３
はＤＣＴ係数及び量子化パラメータを提供し、第二の出
力１１４はモーションベクトルを提供する。ここで、こ
の第一及び第二の出力１１３、１１４は、第一の入力信
号１０１から得られる。同様にして、ＶＭＤ１１０の場
合は、第一の出力１１５はＤＣＴ係数及び量子化パラメ
ータを提供し、第二の出力１１６はモーションベクトル
を提供する。ここでは、第一及び第二の出力１１５、１
１６は第二の入力信号から得られる。同様にして、ＶＭ
Ｄ１１１は第一の出力１１７及び第二の出力１１８を持
ち、第一の出力１１７はＤＣＴ係数及び量子化パラメー
タを表わし、第二の出力１１８はモーションベクトルを
表わす。ここでは、第一及び第二の出力は第三の入力信
号１０３から得られる。ＶＭＤ１１２は第一の出力１１
９及び第二の出力１２０を持ち、第一の出力１１９はＤ
ＣＴ係数及び量子化パラメータを表わし、第二の出力１
２０はモーションベクトルを表わす。ここでは、第一及
び第二の出力１１９、１２０は第四の入力１０４から得
られる。
【００２７】第一の出力１１３、１１５、１１７、１１
９はおのおののＤＣＴ処理ユニット１２１、１２２、１
２３、１２４に結合される。遅延時間及び計算の複雑さ
を低減するために、モーション推定技法は採用されな
い。つまり、第二の出力１１４、１１６、１１８、１２
０から得られたモーションベクトルは、おのおののビデ
オ多重コーダ（ＶＭＥ）１２９、１３０、１３１、１３
２の第一の入力端子に直接に供給される。ＶＭＥ１２
９、１３０、１３１、１３２は、それぞれ、新たなビデ
オビット流を生成する機能を遂行する。
【００２８】ＤＣＴ処理ユニット１２１、１２２、１２
３、１２４は、そこで第一、第二、第三、第四の入力信
号１０１、１０２、１０３、１０４からのＤＣＴ係数が
さらに処理されるユニットである。各ＤＣＴ処理ユニッ
ト１２１、１２２、１２３、１２４の所で生成されるデ
ータの量はおのおのの制御信号１４３、１４４、１４
５、１４６によって制御される。これら制御信号は速度
制御ユニット１４１によって生成される。
【００２９】各ＤＣＴ処理ユニット１２１、１２２、１
２３、１２４はおのおのの出力端子１２５、１２６、１
２７、１２８を持つ。各出力端子１２５、１２６、１２
７、１２８は、処理されたＤＣＴ係数を含む信号を提供
するが、これはおのおののＶＭＥ１２９、１３０、１３
１、１３２の第二の入力端子に結合される。各ＶＭＥ１
２９、１３０、１３１、１３２の所で、処理されたＤＣ
Ｔ係数及びモーションベクトルが符号化され、図３に示
される階層化された構造に多重化される。こうして、Ｖ
ＭＥ１２９、１３０、１３１、１３２によって生成され
た、符号化され、多重化された信号は、符号化ビット流
の形式で、おのおののバッファ１３３、１３４、１３
５、１３６に送られる。
【００３０】バッファ１３４、１３５、１３６、１３７
は、それぞれ、おのおののバッファ１３４、１３５、１
３６、１３７内のメモリ位置の占拠率として定義される
バッファ状態を示すための回路を含む。占拠率は、ある
バッファ内の占拠されたメモリ位置の数と、このバッフ
ァ内のメモリ位置の総数との比率を表わす。各バッファ
１３３、１３４、１３５、１３６に対して、様々なデー
タ転送速度に対する占拠レベルが、おのおののバッファ
出力１３７、１３８、１３９、１４０に、バッファ状態
指示信号の形式にて運ばれる。バッファ出力１３７、１
３８、１３９、１４０の所のバッファ状態指示信号は、
各ＤＣＴ係数プロセッサ１２１、１２２、１２３、１２
４によって生成される平均データ速度を調節するために
速度制御ユニット１４１に加えられる。
【００３１】速度制御ユニット１４１は、ＤＣＴ処理ユ
ニット１２１、１２２、１２３、１２４のおのおのに結
合される。速度制御ユニット１４１は、バッファ出力１
３７、１３８、１３９、１４０からバッファ状態指示信
号を受信し、おのおののバッファ１３３、１３４、１３
５、１３６の所のビデオビット流に対するフレーム当り
のビットの数を計算する。この計算は、出力伝送速度Ｒ
に基づいて各複合ＣＩＦフレームに対する総ビット数を
計算する。各複合ＣＩＦフレームに対する総ビット数が
さらに４つのＱＣＩＦ画像間で分配されるが、これら
は、４つのＤＣＴ係数プロセッサ１２１、１２２、１２
３、１２４の出力によって表わされる。
【００３２】各ＱＣＩＦ画像に割り当てされたビットが
マクロブロック当りの目標ビット数を決定するために与
えられたフレーム内の全てのマクロブロックに分配され
る。マクロブロック当りの目標ビット数に基づいて、速
度制御ユニット１４１は、ＤＣＴ係数プロセッサ１２
１、１２２、１２３、１２４に対する信号線１４３、１
４４、１４５、１４６上の対応する制御信号を生成す
る。これら制御信号の特性は、ＤＣＴ係数プロセッサ１
２１、１２２、１２３、１２４が、各マクロブロックに
対して生成された実際のビット数と、特定のＤＣＴプロ
セッサ１２１、１２２、１２３、１２４によって達成さ
れるべきマクロブロック当りの目標ビット数との間の差
が、最小にされる、或は除去されるように選択される。
マクロブロック当りの目標ビット数は、必須ではない
が、各ＤＣＴプロセッサ１２１、１２２、１２３、１２
４に対して、同一とされることに注意する。ＤＣＴプロ
セッサ１２１、１２２、１２３、１２４はＶＭＤ１０
９、１１０、１１１、１１２から回復されたＤＣＴ係数
を受信し、さらにこれら係数を、おのおのの制御信号に
よって指定された適当な数の係数を生成するために処理
する。
【００３３】以下の方法が、速度制御ユニット１４１の
制御下にてビットの総数を低減する目的で、ＤＣＴ係数
を処理するの使用することができる。これら方法のおの
おのは、人によって知覚できる劣化が最小にされる、ビ
デオ品質の“グレースフル”な劣化を実現する。第一の
方法は、ＤＣＴ係数ゼロ化と称され、第二の方法は、Ｄ
ＣＴ係数の再量子化と称され、第三の方法は、第一の方
法と第二の方法の組合わせから成る。第一の方法におい
ては、ＤＣＴ係数が様々な係数の重要度に基づいて複数
のグループに分割される。ＤＣＴ係数は、一般には、二
次元配列に編成され、この編成においては、配列の左上
の隅に近い配列エントリが、配列の右下の隅に近い配列
と比較して、低い周波数要素を含むという事実があるた
めに、様々なＤＣＴ係数の重要度は知られている。つま
り、より低い周波数要素は、より重要であり、より高い
周波数要素はより重要でない。速度制御回路１４１によ
って信号線１４３、１４４、１４５、１４６上に生成さ
れた出力に基づいて、各ＤＣＴ係数プロセッサの最も重
要でないグループの係数がゼロにセットされる。ここ
で、信号線１４３、１４４、１４５、１４６上の制御信
号は、複数の特定の重要なグループの指標のデジタル表
現から構成することも、或は、単に、マクロブロック内
のＤＣＴ係数の中の次にゼロにセットされるべき係数の
指標から構成することもできる。幾つかのＤＣＴ係数を
強制的にゼロにすることによって、ＤＣＴ係数プロセッ
サ１０７によって生成されるデータの量を、速度制御回
路１４１によって適当に制御することができる。
【００３４】ＤＣＴ係数の典型的な分割が図１０に図解
される。ＤＣＴ係数は二次元配列１０００に構成され、
ブロックデータ欄２７７（図３）に格納される。この二
次元配列１０００（図５）は、８個の行及び８個の列を
含む。この配列内の各エントリは、特定のエントリグル
ープ、例えば、グループ１００６、グループ１００７、
或はグループ１００８に対応する。これらグループは、
そこに含まれるエントリの重要度に基づいて分けられ
る。各グループは重要度レベルの特定のレンジに準拠す
るエントリを含む。これら重要度のレベルは、特定のエ
ントリが削除された場合、あるフレーム内の全体として
のビデオ画像の品質がどの程度劣化するかの相対的な程
度と関係する。図１０の例においては、グループ１００
６は最も重要なグループであり、重要度の高いレベルを
持つエントリを含む。グループ１００７は重要度の中間
のレベルを持つエントリを含み、グループ１００８は、
ビデオ画像の全体としての品質に対して最も低い重要度
を持つエントリを含む。
【００３５】ＤＣＴ係数を処理する第二の方法は再量子
化である。各ＶＭＤ１０９、１１０、１１１、１１２の
第一の出力１１３、１１５、１１７、１１９の所の出力
信号は、二つの要素、つまり、量子化されたＤＣＴ係
数、及び量子化パラメータを含む。ＤＣＴ係数に対する
値を決定するためには、以下のようにして、量子化され
たＤＣＴ係数に対して逆量子化動作が遂行される。つま
り、まず、｛ｘK i、ｉ＝０、１、２、．．６３、Ｋ−
１、２、３、４｝が各ＤＣＴ係数プロセッサＫの量子化
されたＤＣＴ係数であり；｛ｙi 、ｉ＝０、１、．．．
６３｝が各ＤＣＴ係数プロセッサＫの所の再構成された
ＤＣＴ係数であるものと想定される。ここで、ＱK ｐは
量子化パラメータを表わす。この想定の下で、Ｈ．２６
１に類似する環境との関連で、Ｉ−符号化モードにて、
再構成されたＤＣ係数ｙ0 が以下の関係を使用して計算
される。
【数１】
【００３６】次に、残りの係数が以下の式を使用して計
算される。
【数２】
【００３７】ここで、Ｉモードにおける｛ｉ＝１、
２、．．．６３｝及びＰモードにおける｛ｉ＝０、
１、．．．６３｝、及び符号（ｗ）関数は以下のように
定義される。
【数３】
【００３８】各ＤＣＴ係数プロセッサ１２１、１２２、
１２３、１２４（図１）によって生成されるデータの量
を制御するために、速度制御ユニットは、マクロブロッ
ク当りの目標ビットに基づいて適当な量子化パラメータ
Ｑk ｐnew を計算し、これらパラメータをＤＣＴ係数を
再量子化するためにＤＣＴ係数プロセッサ１２１、１２
２、１２３、１２４に送る。｛ｚK i、ｉ＝０、１、．．
６３、Ｋ＝１、２、３、４｝を新たな量子化されたＤＣ
Ｔ係数、ＱK ｐnew を速度制御回路１４１から得られる
新たな量子化パラメータであるものと想定する。次に、
新たな量子化ＤＣＴ係数が以下によって決定される。
【数４】
【００３９】ここで、ｚ0 はＩ−符号化マクロブロック
のＤＣ係数である。残りの係数は以下によって得られ
る。
【数５】 ここで、｛ｉ＝１、．．．６３｝はイントラ符号化マク
ロブロックを表わし、｛ｉ＝０、１、．．．、６３｝は
インタ符号化マクロブロックを表わし、Ｋ＝１、２、
３、４は各ＤＣＴ係数プロセッサ１２１、１２２、１２
３、１２４に対応する。
【００４０】ビデオビット速度整合のための第三の方法
を、ここに開示される一つの好ましい実施例との関連で
採用することができる。この第三の方法は、第一及び第
二の方法の様々な機能の組合わせとしての全ての方法を
含む。第一と第二の方法をどのように組合わせるかは与
えられたシステムの特定の用途によって決定される。第
一と第二の方法の一例としての組合わせとして、ＤＣＴ
係数の分割を使用してイントラ符号化されたマクロブロ
ックを処理し、次に、再量子化を使用してインタ符号化
されたマクロブロックを処理するプロセスが考えられ
る。
【００４１】ＤＣＴ係数プロセッサ１２１、１２２、１
２３、１２４は上に説明される３つの異なるスキームを
実現できるように設備されており、また、低いビット速
度における速度の低減が要求される場合、及びイントラ
符号化されたフレームに対しては満足できるが、速い速
度でビデオ情報を伝送するエンドポイントデバイスと遅
い速度にてこのビデオ情報を復号する別のエンドポイン
トデバイスの間には、不整合、つまり、“ドリフト”が
発生する。この不整合は、ビデオ符号器がビデオ復号器
よりも速いビット速度にて動作することを要求されるこ
とに起因する。この不整合は全てのインタ符号化された
フレームに発生し、イントラ符号化されたフレームが定
期的にビデオビット流に挿入されない限り、時間ととも
に累積される傾向がある。この不整合の累積を制御する
ための不整合修正要素を持つ改良されたＤＣＴプロセッ
サが図９に示される。
【００４２】図９は図１の離散コサイン変換（ＤＣＴ）
プロセッサに対する一例としての構造を説明するハード
ウエアブロック図である。図９のハードウエア構成は、
上で図１との関連で説明されたＤＣＴ係数プロセッサ、
並びに、他の現在の技術水準のシステム、例えば、“Lo
w Bitrate Coding（ＬＢＣ） for Videophone ”、文書
番号ＬＢＣ−９４−１６６という標題のＩＴＵ−Ｔ文書
において記述されるシステムに対する改良である。ＩＴ
Ｕ文書において記述されている一つの実現は、一つのモ
ーション補償予測記憶デバイス及び二つの変換動作、つ
まり：純変換動作及び逆変換動作を利用する。この実現
の主要な目的は、ビデオ符号器とビデオ復号器との間の
“ドリフト”、つまり、不整合の修正である。
【００４３】ここに開示される一つの好ましい実施例に
よると、上の節において説明される二つの変換動作が不
要となる。つまり、ここで開示される方法においては、
当業者において一般的に理解されている“モーション補
償”及び“転送領域”という言葉を使用するならば、モ
ーション補償は、“転送領域”において遂行される。図
９に示されるように、この実施例の一つの特徴は、予測
フレーム記憶デバイス９０３の画像メモリ内に格納され
るドリフト誤差信号が完全な精度にて格納される必要が
ないことである。より具体的には、画像メモリ内には、
変換係数の少数の低周波数要素を保持することのみが必
要とされる。この方法では、比較的少数の係数のみがモ
ーション補償プロセスにおいて扱われ、また、変換動作
は必要とされないために、ここに開示される実施例の実
現は、番号ＬＢＣ−９４−１６６として識別される上に
参照のＩＴＵ−Ｔ文書において記述されるシステムと比
較してかなり簡素化される。
【００４４】ここに開示される簡素化されたシステムが
図９を参照しながら以下に説明される。改良されたＤＣ
Ｔ（離散コサイン変換）プロセッサ１２１が示される
が、これは、逆量子化器９０１、量子化器９０２、及び
予測フレーム記憶デバイス９０３を含む。逆量子化器９
０１は、ＶＭＤ１０９（図１）の第一の出力１１３から
入力ビット流を受ける。逆量子化器９０１の出力は総和
器９０４の第一の入力に結合され、この出力は、また、
減算器９０６の第一の入力にも結合される。総和器９０
４の出力は量子化器９０２の第一の入力に供給される。
量子化器９０２の第二の入力は信号線１４３に接続され
るが、信号線１４３は速度制御回路１４１（図１）に結
合される。
【００４５】量子化器９０２（図９）の出力は減算器９
０６の第二の入力に供給される。減算器９０６の出力は
総和器９０５の第一の入力に接続される。総和器９０５
の出力は予測フレーム記憶デバイス９０３の第一の入力
に結合され、予測フレーム記憶デバイス９０３の第二の
入力はＶＭＤ１０９（図１）の第二の出力に接続され
る。予測フレーム記憶デバイス９０３の出力は、総和器
９０４の第二の入力に供給されるが、この出力は、総和
器９０５の第二の入力にも供給される。
【００４６】逆量子化器９０１、量子化器９０２、総和
器９０４、９０５、及び減算器９０６は、当業者に周知
のシステム要素である。これら項目に対しては従来の要
素を使用することができる。予測フレーム記憶デバイス
９０３については、このデバイスは、一つ或はそれ以上
のビデオフレームに対応する情報を格納するためのビデ
オバッファ、ランダムアクセスメモリデバイス、及びバ
ッファとランダムアクセスメモリの動作を制御するため
のマイクロプロセッサを含む。このマイクロプロセッサ
は、後に予測フレーム記憶デバイス９０３との関連で説
明されるステップを遂行するために設計されたソフトウ
エアプログラムを実行するように装備される。
【００４７】図９のハードウエア構成は以下のように動
作する。Ｒ１のビット速度を持つ入力ビデオビット流が
ＶＭＤ１０９（図１）の第一の出力１０５から逆量子化
器９０１（図９）の入力に流れるものと想定する。ＤＣ
Ｔ係数プロセッサ１２１（図１及び９）の一つの目的
は、変換係数を表わす出力信号を生成することにある。
ＤＣＴ係数プロセッサ１０７が始動された初期の状態に
おいては、ＶＭＤ１０９とＶＭＥ１２９（図１）との間
にはドリフトは存在しない。従って、初期の動作時にお
いては、逆量子化器９０１は、変換係数を含む出力信号
を提供するが、この信号は、そのまま変化されずに総和
器９０４を通過して、量子化器９０２に送られる。
【００４８】量子化器９０２の動作は、速度制御回路１
４１（図１）からの信号線１４３上の信号によって、図
１のバッファ１３３の出力の所に要求される出力ビット
速度を持つ信号が提供されるように制御される。量子化
器９０２（図１１）の出力はＤＣＴ係数プロセッサの出
力１２５を表わすことに注意する。この出力１２５が、
次に、ＶＭＥ１２９（図１）によって、再符号化され、
モーションベクトル及び量子化情報と多重化される。Ｖ
ＭＥ１２９は、次に、こうして、再符号化され、多重化
された信号を送信バッファ１３３に送る。この信号はバ
ッファ１３３内に蓄積され、その後、同期及びマルチプ
レクサ１４７（図１）の所で、同期及び多重化される。
送信バッファ１３３の満杯度、或はバッファ記憶位置占
拠の比率が、量子化器９０２に対する量子化レベルを制
御するために使用される。
【００４９】次に、逆量子化器９０１の出力が量子化器
９０２の出力と等しくないものと想定する。ここで、逆
量子化器９０１の出力は“Ａ”と称され、量子化器９０
２の出力は“Ｂ”と称される。この想定においては、Ｂ
−Ａの誤差が画像データに加えられる。Ｅｄと称される
この誤差は、画像データから図９のシステムによって減
算される。始動当初においては、Ｅｄはゼロであり、こ
のデータは、総和器９０５を修正されないままで通過
し、予測フレーム記憶デバイス９０３に至る。典型的に
は、少数の低周波数係数のみが減算器９０６に供給さ
れ、従って、Ｅｄは、再量子化に起因する実際のドリフ
ト誤差の単に近似にすぎない。次のビデオフレームの再
符号化の際に、Ｅｄは、前のフレームのドリフト誤差に
おおむね等しい。モーション補償予測の際に、予測フレ
ーム記憶デバイス９０３は、ＶＭＤ１０９（図１）の第
二の出力１１４上のモーションベクトルを使用して、変
位されたドリフト誤差信号を出力する。この誤差信号
は、ＤＣＴ係数プロセッサ出力１５、及び要求される出
力ビット速度にてビットを受信する送信バッファの所に
送られる。修正をしない場合は、このドリフト誤差は、
時間とともに累積され、最後には、許容できないシステ
ム性能を与えることとなる。
【００５０】ドリフト誤差累積の問題を改善するため
に、前のフレームのモーション補償されたドリフト誤差
Ｅｄが、量子化器９０２による再量子化の前に、現在の
フレームの信号Ａに加えられる。量子化器９０２が非常
に少ない誤差を導入する場合は、この方法によってドリ
フト誤差累積問題は完全に解決されることとなる。ただ
し、量子化器９０２は、有限量の誤差を導入するため
に、ドリフトは、部分的に修正されるのみであり、従っ
て、減算器９０６の出力は、通常は、ゼロとはならな
い。従って、総和器９０５は、現在のフレームからのド
リフト誤差を前のフレームからの近似の累積ドリフト誤
差に加えて、現在のフレームに対する近似の累積ドリフ
ト誤差Ｅｄを生成する。
【００５１】予測フレーム記憶デバイス９０３は、少数
の（つまり、Ｎ個の）補償された係数を計算するのみで
よい。ビデオデータのイントラブロックに対しては、予
測フレーム記憶デバイス９０３は、Ｅｄをゼロにセット
するようにプログラムされていることに注意する。ここ
に開示される本発明による方法を実現するために要求さ
れる計算の数は、現存の画素領域のモーション補償を使
用するプロセスを遂行するために要求される計算の数と
比較して非常に少なくてすむ。追加の長所として、ここ
に開示される方法は、現存の従来の技術による方法と比
較してかなり少ないメモリ空間を要求する。
【００５２】前述のように、速度制御ユニット１４１
は、４つの制御信号１４３、１４４、１４５、１４６を
生成するが、これら信号は、各ＤＣＴプロセッサ１２
１、１２２、１２３、１２４によって生成されるデータ
の量を制御する働きを持つ。従って、制御信号が変化さ
れると、複合出力ビデオビット流も変化する。入力ビデ
オビットＲ１、Ｒ２、Ｒ３、Ｒ４が異なる場合は、速度
制御ユニットは、適当な複合出力を生成するために、各
ＤＣＴ係数プロセッサ１２１、１２２、１２３、１２４
を制御するために異なる制御信号を生成する必要があ
る。説明の目的で、二つの動作モードが定義される。第
一の動作モードにおいては、各入力速度Ｒ１、Ｒ２、Ｒ
３、Ｒ４及び要求される出力速度Ｒに従って、速度制御
ユニット１４１が適当な量の帯域幅を各ＤＣＴ係数プロ
セッサ１２１、１２２、１２３、１２４に割り当てる。
これらの入力速度が同一であるような、つまり、Ｒ１＝
Ｒ２＝Ｒ３＝Ｒ４＝Ｒである特別のケースにおいては、
速度制御ユニット１４１は、等しい量の帯域幅を各ＤＣ
Ｔプロセッサ１２１、１２２、１２３、１２４に割り当
てる。このケースにおいては、信号線１４３、１４４、
１４５、１４６に加えられる制御信号は同一である。従
って、各ＣＴプロセッサ１２１、１２２、１２３、１２
４によって生成される総ビット数は同一であるか或は非
常に近い。最終複合画像（ＣＩＦ）内の各四分の一のフ
レーム速度及び画質は同一である。
【００５３】第二の動作モードにおいては、入力ビデオ
速度はＲ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒであり、少なくとも
一つのＤＣＴプロセッサ１２１に第一の量の帯域幅が割
り当てられ、残りのＤＣＴプロセッサ１２２、１２３、
１２４の少なくとも一つに第二の量の帯域幅が割り当て
られるが、ここで、第一の帯域幅の量と第二の帯域幅の
量は等しくない。このモードは、幾つかの参加者が、動
画ではなく、静止画像、例えば、図面から成るビデオデ
ータを送信することを望むような会議の動作環境におい
て特に有効である。
【００５４】静止画を表わす入力信号には大きな量の帯
域幅を割り当てる必要がないために、速度制御ユニット
１４１は、これら入力には、少しの帯域幅を割り当て、
同時に、動くビデオ画像のビット流を運ぶ入力信号には
より多くの帯域幅を割り当てる。これら動作モードは、
会議参加者の一人によって選択され（つまり、“司会者
制御され”）、制御プロセッサ８４０からの信号線１４
２上に受信される信号を介して与えられたエンドポイン
トデバイスから速度制御ユニット１４１に供給される。
【００５５】図４は上の節で説明された二つの動作モー
ドに対する制御手順を説明する流れ図である。このプロ
グラムは、ブロック４０１から開始され、ここで、速度
制御ユニット１４１（図１）が信号線１４２上の信号を
介してホスト制御ユニットから出力ビット速度及び要求
される一つ或は複数の動作モードを得る。また、ブロッ
ク４０１において、速度制御ユニット１１４（図１）
は、ホスト制御ユニットによって指定される動作モード
によって決定される一連の動作を実行する。例えば、R
out1、R out2、R out3、R out4がこれらビデオビット流
の目標フレーム速度としてのF out1、F out2、F out3、
F out4を持つ４つの処理されたビデオビット流に対する
目標ビット速度であるものと想定する。これらビット流
は、４つの処理されたＱＣＩＦビデオビット流の形式を
持つことに注意する。上に説明された第一の動作モード
が選択された場合は、ブロック４０１の所に示される初
期化の段階で、速度制御ユニット１４１は、以下のステ
ップを遂行する。つまり： （１）４つの処理されたビデオビット流に対する目標ビ
ット速度を指定するステップ。ここで、R out1＝R out2
＝R out3＝R out4＝Ｒ／４とされる； （２）Ｒ／４に従って、最大出力フレーム速度、R out1
＝R out2＝R out3＝R out4を決定するステップ。ここ
で、R out1＝R out2＝R out3＝R out4＝Ｒ／４とされ
る； （３）R out1＝R out2＝R out3＝R out4を信号線１４２
を介して対応するエンドポイントデバイスに、これらエ
ンドポイントデバイスが指定された最大フレーム速度に
て動作するようにするために送るステップ； （４）平均 bits per QCIF frameを計算するステッ
プ。この計算には以下の式が使用される；
【数６】 （５）４つの出力バッファをB 0/4 の初期バッファ満杯
度（メモリ位置占拠率）にて初期化するステップ； （６）ビデオ入力の第一のフレームに対して、目標 bit
s per QCIF frameを指定するステップ。ここで、
【数７】 であり、Ｋは、最大フレーム速度及び初期バッファ満杯
度Ｂ ０／４に基づいて選択される定数である； （７）マクロブロック当りの目標ビット数を計算するス
テップ；
【数８】 （８）目標 bits per mblkに従って、それぞれ、信号線
１４３、１４４、１４５、１４６の所の制御信号を指定
するステップ；マクロブロック処理段階４０２におい
て、ＤＣＴ係数プロセッサ１２１、１２２、１２３、１
２４は、以下のステップを遂行する。つまり： （１）第一の入力１１３、１１５、１１７、１１９（図
１）からマクロブロックを得るステップ； （２）速度制御ユニット１４１からバッファ出力１４
３、１４４、１４５、１４６上に制御信号を得るステッ
プ； （３）ステップ（２）において得られた制御信号に従っ
てＤＣＴ係数を処理するステップ；（ＤＣＴゼロ化方法
がＤＣＴ係数プロセッサＰ内で使用される場合は、この
制御信号は、係数サイズ等であり、一方、再量子化方法
が使用される場合は、この制御信号は量子化パラメータ
である。）
【００５６】次に、ブロック４０３において、一つのマ
クロブロックの処理が完了した後に、速度制御ユニット
１４１が、各バッファに対する新たな状態を、バッファ
出力１４３、１４４、１４５、１４６上の制御信号を得
ることによって得る。これら出力に基づいて、速度制御
ユニット１４１が制御信号を更新する。この更新を遂行
するためのステップには以下が含まれる。つまり： （１）各バッファからある与えられたマクロブロック内
で使用されているビットの総数を得るステップ。これ
が、bit per mblkとして指定される； （２）各ＤＣＴプロセッサに対して、bits per mblkの
目標数とbits per mblkの実際の数との間の差を計算す
るステップ；
【数９】 （３）以下に基づいて、速度制御ユニットの所の制御信
号、制御線１４３、１４４、１４５、１４６の制御信
号、バッファ出力１４３、１４４、１４５、１４６の所
の制御信号を更新するステップ；つまり；
【００５７】差が０より大きな場合は、制御信号を、対
応するＤＣＴプロセッサがＤＣＴ係数をバッファ出力の
所でより多くのビットが生成されるように処理するよう
に調節するステップ；差が０より小さな場合は、制御信
号を、対応するＤＣＴプロセッサがＤＣＴ係数をバッフ
ァ出力の所により少ないビットが生成されるように処理
するように調節するステップ；それ以外の場合は、制御
信号の変更は行なわれない。
【００５８】各マクロブロックの処理の終の所で、マク
ロブロックカウンタが、フレームが終了したか否か確か
めるために、マクロブロックの総数についてチェックさ
れる。フレームが終了した場合は、速度制御ユニット１
４１がフレームパラメータの更新を開始する。ブロック
４０５の所で、速度制御ユニット１４１は以下のステッ
プを遂行する。つまり； （１）各バッファに対してバッファ状態を得るステッ
プ； （２）各ＱＣＩＦフレームによって使用されるビットの
総数を得るステップ；（複合ＣＩＦフレームによって使
用されるビット数は、４つのＱＣＩＦフレームの各々に
よって使用されるビット数の総和となる）； （３）目標バッファ満杯度に基づいて、次の複合ＣＩＦ
フレームに対する目標ビット数を計算するステップ；
（各ＱＣＩＦフレームに対するビットは、次の複合ＣＩ
Ｆフレームに対する目標ビット数を４で割った値に等し
い）。ここで、各ＱＣＩＦフレーム内のマクロブロック
当りのビット数は以下のように与えられる：
【数１０】 （４）各マクロブロックに対する目標ビット数に基づい
て、次のフレームの最初のマクロブロックに対する制御
信号の特性を決定するステップ。
【００５９】フレームパラメータの更新を終えると、Ｄ
ＣＴプロセッサは次のフレームを処理できる状態とな
る。受信バッファ内にそれ以上のビットが存在しない場
合は、図４の手続きは終了する。存在する場合は、速度
制御ユニット１４１は、信号線１４２から動作モードを
指定する信号を得る。動作モードが前に指定されたモー
ドから変更された場合は、図４に説明される全手続きが
ブロック４０１において再開される；そうでない場合
は、プログラムは、ブロック４０２の所のマクロブロッ
ク処理に復帰する。
【００６０】上で述べられた第二の動作モードが指定さ
れた場合は、速度制御ユニット１４１は、第一の動作モ
ードとの関連で説明されたのとは異なる手続きを遂行す
る。これら異なる手続きについて以下に述べられる。説
明の目的のために、入力信号１０１は会議の話し手の完
全な動画ビデオを運び、一方、入力信号１０２、１０
３、１０４は、おのおの、静止画像に対応するビデオ情
報を運ぶものと想定する。すると、図４に示される手続
きのように、速度制御ユニット１４１は、ブロック４０
６の初期化の段階において、以下のステップを遂行す
る。つまり： （１）Ｒ／４に基づいて、最大フレーム速度 F out2、
F out3、F out4を指定するステップ；
【数１１】 （２）Ｒに基づいて、最大フレーム速度 F out1を指定
するステップ； （３）フレーム速度 Fout1、Fout2 、Fout3 、Fout4 を
対応するエンドポイントデバイスに、信号線１４２上の
信号を介して、これらエンドポイントデバイスが指定さ
れた最大フレーム速度を使用して動作するように送るス
テップ； （４）バッファ１３３を初期バッファ満杯度Ｂ1 にて初
期化するステップ； （５）処理された入力信号１０２、１０３、１０４に対
する最初のフレームの目標ビットを計算するステップ；
【数１２】 ここで、Ｋは最大フレーム速度 F out に基づいて選択
される定数である。目標 bits per mblkは、式、目標 b
its per mblk＝目標 bits per frame total number of
mblkによって与えられる； （６）目標 bits per mblkに従って制御信号１４４、１
４５、１４６の特性を指定するステップ； （７）処理された入力１０１に対する最初のフレームの
目標ビットを計算するステップ：
【数１３】 ここで、Ｋは、最大フレーム速度 F out1と初期バッフ
ァ満杯度Ｂ1 に基づいて選択された定数である。ここ
で、目標 bits per mblkは、
【数１４】 によって与えられる； （８）目標 bits per mblkに従って、制御信号１４３の
特性を指定するステップ。
【００６１】マクロブロック処理段階の後に、ＤＣＴ係
数プロセッサはブロック４０７に説明される手続きを遂
行するか、或は、ブロック４０８に説明される手続きを
遂行する。ブロック４０７の手続きを遂行するか、或は
ブロック４０８の手続きを遂行するかの選択は、現在の
フレームが最初のフレームであるか否かによる。最初の
フレームである場合は、ブロック４０７が遂行され；そ
うでない場合は、ブロック４０８が遂行される。ブロッ
ク４０７の手続きは、ブロック４０２、４０３、４０４
に規定されるステップを遂行することから成る。最初の
フレームが終了すると、速度制御ユニット１４１は、ブ
ロック４０９においてフレームパラメータの更新を開始
する。速度制御ユニットは、ブロック４０９において以
下のステップを遂行する： （１）バッファ出力１３７の所のバッファ状態を得るス
テップ； （２）各ＱＣＩＦフレームによって使用される総ビット
を得るステップ（複合フレームによって使用される総ビ
ット数は、４つのＱＣＩＦフレームによって使用される
ビット数の総和であることに注意する）； （３）バッファ出力１３７の所のバッファの状態及び最
初の複合ＣＩＦフレームによって使用されるビット数に
基づいて、次の複合ＣＩＦフレームに対する目標ビット
数を計算するステップ； （４）各ＱＣＩＦフレームによって使用されるべきビッ
ト数を割り当てるステップ；ここで、入力信号１０１に
対しては、ＱＣＩＦに対するビット数は以下の通りであ
る：
【数１５】 従って、１０１ＱＣＩＦフレーム内の各マクロブロック
に対する目標ビットは、
【数１６】 によって与えられる； （５）各マクロブロックに対する目標ビットに基づい
て、制御線１４３上の制御信号の特性を決定するステッ
プ； （６）信号線１４４、１４５、１４６上の制御信号を出
力１１５、１１７、１１から得られた全てのＤＣＴ係数
をクリアするようにセットするステップ。ここでは、出
力１３８、１３９、１４０上の信号がバッファ１３４、
１３５、１３６がクリアされるようにセットされる。
【００６２】図４に再び戻り、現在のフレームが最初の
フレームでない場合は、ＤＣＴ係数プロセッサはブロッ
ク４０８内のステップを実行する。ブロック４０８にお
いて、ＤＣＴ処理ユニット１２１は、ブロック４０２、
４０３、４０４の所の上に説明されたステップを実行
し、ＤＣＴ処理ユニット１２２、１２３、１２４は、以
下のステップを遂行する： （１）制御信号１４４、１４５、１４６を得るステッ
プ； （２）全ての入りＤＣＴ係数をゼロにセットするステッ
プ； （３）１３８、１３９、１４０を介してバッファ１３
４、１３５、１３６をクリアするステップ； （４）ブロック４０４の所の上で説明されたステップを
遂行するステップ。一つのフレームの処理を終えると、
速度制御ユニットはブロック４１０においてフレームパ
ラメータの更新を開始する。ブロック４１０内のステッ
プには以下が含まれる： （１）バッファ１３７の所のバッファ状態を得るステッ
プ； （２）入力信号１０１に対応するＱＣＩＦフレームによ
って使用される総ビット数を得るステップ； （３）複合ＣＩＦフレームによって使用されるビット数
を計算するステップ。これは、入力信号１０１に対応す
るＱＣＩＦフレームによって使用されるビット数を３つ
のＧＯＢ見出しによって使用されるビット数に加えるこ
とによって得られる。 （４）バッファ出力１３７の所のバッファ状態及び目標
バッファ満杯度に基づいて、次の複合ＣＩＦフレームに
対する目標ビットを計算するステップ；入力信号１０１
に対応するＱＣＩＦ内で使用されるべき目標ビット数は
以下によって与えられることに注意する：
【数１７】 従って、１０１ＱＣＩＦフレーム内の各マクロブロック
に対する目標ビット数は
【数１８】 によって与えられる； （５）各マクロブロックに対する目標ビット数に基づい
て、制御信号１４３に対する適当な信号を生成する。
【００６３】フレームパラメータの更新が終了すると、
ＤＣＴプロセッサは、新たなフレームに対する準備が整
う。バッファ内に追加のデータが存在しない場合は、こ
の手続きは終了する。そうでない場合は、速度制御ユニ
ット１４１は信号線１４２から動作モードを得る。動作
モードが変更されてない場合は、ブロック４０１から全
手続きが再開され；変更されている場合は、ブロック４
１１に戻る。
【００６４】同期及び多重化ユニット１４７は、バッフ
ァ出力１３３、１３４、１３５、１３６から４つの処理
された入力ビット流を受信する。同期及び多重化ユニッ
ト１４７は、次に、これらビット流を、新たな複合ビデ
オビット流１５０を形成するために同期及び多重化す
る。詳細なブロック図及びバッファ出力１３３、１３
４、１３５、１３６とマルチプレクサの出力１５０との
間の対応する関係が図５に示される。
【００６５】図５に示されるように、同期及びマルチプ
レクサユニット１４７は、スイッチャ５００、マルチプ
レクサプロセッサ５０１、及びバッファ５０２から成
る。信号線１４８上の制御信号は、スイッチャ５００の
動作を、スイッチャが時間軸上の第一の瞬間において第
一の入力バッファにスイッチし、時間軸上の第二の瞬間
においては第二の入力バッファにスイッチするように制
御する。これら信号線は、要求される動作モード（“動
作モード”という用語は上で定義された通りである）を
入力するためのユーザインタフェース手段を含むエンド
ポイントデバイスに結合される。マルチプレクサプロセ
ッサ５０１は、これら入力データを信号線１４８を介し
て得られた動作モードに基づいて処理し、次に、こうし
て処理されたデータをバッファ５０２に送る。
【００６６】図６は図５の同期及びマルチプレクサユニ
ット１４７によって実行される手続きを説明する流れ図
である。図６に示されるように、第一の動作モード（上
に定義）が使用される場合は、マルチプレクサプロセッ
サ５０１（図５）は、ブロック６０１に説明されるステ
ップに基づいて入力データを処理する。第二の動作モー
ドが使用される場合は、マルチプレクサプロセッサ５０
１は、ブロック６０２内に説明されるステップに基づい
て入力データを処理する。
【００６７】ブロック６０１の所で遂行されるステップ
には以下が含まれる： （１）バッファ出力１３３から最初のＧＯＢのデータを
アップローディングするステップ； （２）ステップ（１）のデータをバッファ５０２（図
５）にダウンローディングするステップ； （３）バッファ出力から最初のＧＯＢのデータをアップ
ローディングするステップ； （４）ＧＮ＝２にリセットするステップ； （５）ステップ（４）において修正されたデータをバッ
ファ５０２にダウンローディングするステップ； （６）バッファ出力１３３から第二のＧＯＢのデータを
アップローディングするステップ； （７）ステップ（６）のデータをバッファ５０２にダウ
ンローディングするステップ； （８）バッファ出力１３４から第二のＧＯＢのデータを
アップローディングするステップ； （９）ＧＮ＝４にリセットするステップ； （１０）ステップ（８）及び（９）のデータをバッファ
５０２にダウンローディングするステップ； （１１）バッファ出力１３３から第三のＧＯＢのデータ
をアップローディングするステップ； （１２）ステップ１１のデータをバッファ５０２にダウ
ンローディングするステップ； （１３）バッファ出力１３４から第三のＧＯＢのデータ
をアップローディングするステップ； （１４）ＧＮ＝６にリセットするステップ； （１５）ステップ１３及び１４のデータをバッファ５０
２にダウンローディングするステップ； （１６）バッファ出力１３５から最初のＧＯＢのデータ
をアップローディングするステップ； （１７）ＧＮ＝７にリセットするステップ； （１８）ステップ１６及び１７のデータをバッファ５０
２にダウンローディングするステップ； （１９）バッファ出力１３６から最初のＧＯＢのデータ
をアップローディングするステップ； （２０）ＧＮ＝８にリセットするステップ； （２１）ステップ１９及び２０のデータをバッファ５０
２にダウンローディングするステップ； （２２）バッファ出力１３５からの第二のＧＯＢのデー
タをアップローディングするステップ； （２３）ＧＮ＝９にセットするステップ； （２４）ステップ２２及び２３のデータをバッファ５０
２にダウンローディングするステップ； （２５）バッファ出力１３６からの第二のＧＯＢのデー
タをアップローディングするステップ； （２６）ＧＮ＝１０にリセットするステップ； （２７）ステップ２５及び２６のデータをバッファ５０
２にダウンローディングするステップ； （２８）バッファ出力１３５からの第三のＧＯＢのデー
タをアップローディングするステップ； （２９）ＧＮ＝１１にリセットするステップ； （３０）ステップ２８及び２９のデータをバッファ５０
２にダウンローディングするステップ； （３１）バッファ出力１３６からの第三のＧＯＢのデー
タをアップローディングするステップ； （３２）ＧＮ＝１２にリセットするステップ； （３３）ステップ３１及び３２のデータをバッファ５０
２にダウンローディングするステップ。
【００６８】ブロック６０１が実行された後に、プログ
ラムはブロック６０２に進む。ブロック６０２内のステ
ップには以下が含まれる： （１）入力データがビデオの第一のフレームを表わす場
合は、ブロック６０１の手続きが実行される；そうでな
い場合は以下のステップが実行される： （２）バッファ出力１３３からの最初のＧＯＢのデータ
をアップローディングし、このデータをバッファ５０２
にダウンローディングするステップ； （３）ＧＮ＝２を持つＧＯＢ見出しを生成し、このデー
タをバッファ５０２にダウンローディングするステッ
プ； （４）バッファ出力１３３からの第二のＧＯＢのデータ
をアップローディングし、このデータをバッファ５０２
にダウンローディングするステップ； （５）ＧＮ＝４を持つＧＯＢ見出しを生成し、このデー
タをバッファ５０２にダウンローディングするステッ
プ； （６）バッファ出力１３３からの第三のＧＯＢのデータ
をアップローディングし、このデータをバッファ５０２
にダウンローディングするステップ； （７）それぞれ、ＧＮ＝６、７、８、９、１０、１１、
１２を持つＧＯＢ見出しを生成し、このデータをバッフ
ァ５０２にダウンローディングするステップ。
【００６９】図７はビデオ複合化システムの一つの代替
実施例を説明するハードウエアブロック図である。この
システムは、第一、第二、第三、第四の入力７０１、７
０２、７０３、７０４を持つが、これらは、図１との関
連で説明された入力信号と類似する入力信号を符号化ビ
デオビット流の形式にて受信する。出力７１０の所の出
力信号は、Ｒ kbits/sのビット速度を持つ符号化された
ビデオビット流である。第一、第二、第三、第四の入力
７０１、７０２、７０３、７０４の所の信号は、各々の
バッファ７０５、７０６、７０７、７０８を使用して緩
衝され、その後、同期及びマルチプレクサユニット７０
９に供給される。同期及びマルチプレクサユニット７０
４の所で、これら第一、第二、第三、第四の入力７０
１、７０２、７０３、７０４の所の信号が出力７１０の
所の一つの出力信号に結合される。これら信号が結合さ
れる方法は、信号線７２３上の動作モード信号によって
決定される。この信号は同期及びマルチプレクサユニッ
ト７０９に対する要求される動作モードを指定する。例
えば、この信号は、４つの入力７０１、７０２、７０
３、７０４を同一の割合にて結合して出力７１０の所に
一つの出力信号を形成するような動作モードを指定する
こともできる。これら４つの入力７０１、７０２、７０
３、７０４は、おのおの、ＱＣＩＦフォーマットを持
つ。出力７１０の所の信号は、Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４
kbits/sの伝送速度を持つ４つのＱＣＩＦ信号が複合化
されたものである。Ｒ kbits/sの出力伝送速度を整合す
るために、出力７１０の所の信号がビデオ伝送速度低減
システム７４０に送られる。ビデオ伝送速度低減システ
ム７４０は、ビデオマルチプレックスデコーダ（ＶＭ
Ｄ）７１１、ＤＣＴ係数プロセッサ７１４、ビデオマル
チプレックスエンコーダ（ＶＭＥ）７１６、送信バッフ
ァ７１８、及び速度制御ユニット７２０を含む。ビデオ
伝送速度低減システム７４０の機能及び動作の詳細に関
しては、本発明の出願と同一の日付にて同一の出願者名
にて出願された“Video Transmission Rate Matching f
or Multimedia Communications Systems”という名称の
上に参照された特許出願において説明されている。
【００７０】同期及びマルチプレクサユニット７０９
は、制御信号１４８がバッファ７０５、７０６、７０
７、７０８からアップローディングされたデータと置換
されるのを別として、図１の参照番号１４７との関連で
説明されたそれと事実上同一である。
【００７１】図１及び７に示されるビデオ複合化システ
ムは、例えば、汎用マイクロプロセッサ、デジタル信号
プロセッサ（例えば、ＡＴ＆Ｔ ＤＳＰ３２１０或はＡ
Ｔ＆ＴＤＳＰ１６１０）、及び／或はプログラマブルビ
デオ処理チップ（例えば、当業者においてＩＴＴ ＶＣ
Ｐチップとして知られている集積回路）を使用して実現
することができる。
【００７２】本発明によるビデオ処理を使用するマルチ
メディアシステム マルチメディア会議の背景における本発明に対する様々
な典型的な用途について解説するために、図８は、ここ
に開示される符号化領域ビデオ複合技法を具現するビデ
オプロセッサを使用するマルチメディアシステムを示
す。図８には、マルチメディア会議システム８００のシ
ステムアーキテクチュアを図解するブロック図が示され
る。この会議システムは、ＭＣＵ８１０、ＩＳＤＮ網８
０４、複数のエンドポイントデバイス、例えば、第一の
エンドポイントデバイス８０１、第二のエンドポイント
デバイス８０２、及び第三のエンドポイントデバイス８
０３を含む。
【００７３】エンドポイントデバイス８０１、８０２、
８０３はＩＳＤＮ網８０４を介してＭＣＵ８１０に結合
される。これらエンドポイントデバイス８０１、８０
２、８０３は、一つ或はそれ以上のユーザインタフェー
スデバイスを含む。各インタフェースデバイスは、一つ
の入力手段、一つの出力手段、或は一つの出力手段と組
合わせられた入力手段を含む。出力手段は、音響、ビデ
オ、或はデータを表わすマルチメディア電子信号を、実
際の音響、ビデオ、或はデータに変換するように設計さ
れる。入力手段は、音響、ビデオ、及び／或はデータ入
力を受信して、これら入力を音響、ビデオ、及び／或は
データを表わす電子信号に変換するように設計される。
ユーザインタフェースデバイスの幾つかの例としては、
ビデオディスプレ、キーボード、マイクロホン、スピー
カ、及びビデオカメラ等を挙げることができる。
【００７４】エンドポイントデバイス８０１、８０２、
８０３は現存のマルチメディア通信プロトコル、例え
ば、ＩＳＤＮを使用して通信するように設計される。エ
ンドポイントデバイスマルチメディア通信プロトコル
は、エンドポイントデバイスユーザへのマルチメディア
流（音響、ビデオ、及び／或はデータ情報を表わす電子
信号）の提供を制御する。エンドポイントデバイスが、
双方向的に、マルチメディア情報の送信及び受信の両方
を行なうように機能することも、或は、別の方法とし
て、エンドポイントデバイスが、単方向に、マルチメデ
ィア情報の受信は行なうが送信は行なわないように、或
はマルチメディア情報の送信は行なうが受信は行なわな
いように機能することも考えられる。
【００７５】適当なエンドポイントデバイスの一例とし
て、ITU-T H.320 オーディオビジュアル端末を用いるこ
とができるが、ただし、デジタルマルチメディア流を受
信し、これをユーザに提供する能力を持つデバイスであ
ればどんなデバイスでもエンドポイントデバイスとして
使用することが可能である。H.320-コンパティブルなエ
ンドポイントの一つの特定の製品例として、AT&T-GIS V
istiumがある。
【００７６】ＭＣＵ８１０は、コンピュータ制御された
デバイスであり、これは、複数の通信ポート、例えば、
第一の通信ポート８７０及び第二の通信ポート８７２を
持ち、これら通信ポートは、一群のエンドデバイス８０
１、８０２、８０３の間に通信を提供するように様々な
方法に選択的に相互接続される。図８のシステムは、二
つの通信ポートを示すが、これは、単に解説の目的でこ
のように示されたものであり、都合の良い任意の数の通
信ポートを使用することができる。ＭＣＵ８１０は、さ
らに、制御プロセッサ８４０、音響プロセッサ８４１、
ビデオプロセッサ８４２、データプロセッサ８４３、及
び共通内部スイッチ８１９を含む。各通信ポートは網イ
ンタフェース、デマルチプレクサ、及びマルチプレクサ
を含む。例えば、第一の通信ポート８７０は網インタフ
ェース８１１、デマルチプレクサ８１３、及びマルチプ
レクサ８２２を含む。
【００７７】ＭＣＵ８１０は、解説の目的上、二つの通
信ポート８７０、８７２を持つように示されるが、ＭＣ
Ｕ８１０は、実際には、都合の良い任意の数の通信ポー
トを含むことができる。Ｎ個のポートを持つＭＣＵ８１
０の場合は、Ｎ個の網インタフェース、一つの制御プロ
セッサ、一つの音響プロセッサ、一つのビデオプロセッ
サ、及び一つのデータプロセッサが存在する。各プロセ
ッサに対して、Ｎ個のデマルチプレクサから入るＮ個の
入力信号及びＮ個のマルチプレクサに出るＮ個の出力信
号が存在する。従って、ＭＣＵ８１０は、Ｎ−ポートＭ
ＣＵとして概念化することができるが、ここでは、二つ
の通信ポート８７０、８７２のみが明示的に示される。
【００７８】図８に示されるように、第一の通信ポート
８７０は網インタフェース８１１、デマルチプレクサ８
１３、及びマルチプレクサ８１２を含む。網インタフェ
ース８１１は、ＩＳＤＮ網８０４によって使用される標
準の回線信号符号化法とＭＣＵ８１０によって使用され
るＰ×６４ kbps Ｈ．２２１信号との間の変換機能を提
供する回路である。網インタフェース８１１は、出力ポ
ート８１２を含むが、これはＨ．２２１信号の形式にて
出力を提供するために使用される。Ｈ．２２１信号は、
実際には、複数の異なるタイプの情報（音響、ビデオ、
データ、制御）が多重化された信号であり；従って、網
インタフェース８１１は、入りＭＣＵＨ．２２１信号を
多重分離デバイス、例えば、デマルチプレクサ８１３に
送らなければならない。同様に、網インタフェース８１
１は、マルチプレクサ８２２からのＨ．２２１信号を受
信するように設計された入力ポート８２３を持つ。マル
チプレクサ８２２は、一つの特定のエンドポイントデバ
イスに伝送されるべき複数の個別に処理された信号を結
合する。
【００７９】デマルチプレクサ８１３は、網インタフェ
ース８１１から受信された入りマルチメディア信号を４
つの成分、つまり：制御情報を表わす電子信号から成る
第一の成分８１４；音響情報を表わす電子信号から成る
第二の成分８１５；ビデオ情報を表わす電子信号から成
る第三の成分；及びデータを表わす第四の成分に分離す
る。これら第一、第二、第三、第四の成分８１４、８１
５、８１６、８１７は、デマルチメディア８１３の出力
を構成し、これらは、共通内部スイッチ８１９に結合さ
れる。
【００８０】マルチプレクサ８２２は共通内部スイッチ
８１９からの複数の入りマルチメディア信号成分、例え
ば、制御を表わす第一の成分８１８、音響を表わす第二
の成分８９１、ビデオを表わす第三の成分８２０、及び
データを表わす第四の成分８２１を受信する。マルチプ
レクサ８２２は、これら第一、第二、第三、第四の成分
８１８、８９１、８２０、８２１を単一のマルチメディ
ア信号流に統合し、これら信号流は網インタフェース８
２２に結合される。網インタフェース８１１は、これら
マルチメディア信号流を特定のエンドポイントデバイス
８０１、８０２、８０３にルートする。第二の通信ポー
ト８７２に関しては、これら４つの出力成分は、制御を
表わす第一の成分８２４、音響を表わす第二の成分８２
５、ビデオを表わす第三の成分８２６、及びデータを表
わす第四の成分８２７から成る。第二の通信ポート８７
２内のマルチプレクサへの４つの成分は、制御を表わす
第一の成分８２８、音響を表わす第二の成分８２９、ビ
デオを表わす第三の成分８３０、及びデータを表わす第
四の成分８３１から成る。
【００８１】共通内部スイッチ８１９は複数の電子スイ
ッチ、バッファ、及び／或は増幅器を含み、これらが制
御プロセッサ８４０の制御下に置かれる。共通内部スイ
ッチ８１９は、音響を表わす電子信号を混合及び交換す
るための音響プロセッサ８４２に結合される。共通内部
スイッチ９１８は、さらに、それぞれ、ビデオとデータ
を表わす電子信号を混合及び交換するために、ビデオプ
ロセッサ８４２とデータプロセッサ８４３にも結合され
る。従って、共通内部スイッチ８１９は、結果として、
各通信ポート８７０、８７２から４つの出力成分を受信
し、これら出力成分をＭＣＵ８１０内のおのおののプロ
セッサ（制御プロセッサ８４０、音響プロセッサ８４
１、ビデオプロセッサ８４２、及び／或はデータプロセ
ッサ８４３）の選択された一つにルートする。同様にし
て、共通内部スイッチ８１９は、ＭＣＵ８１０内の各プ
ロセッサの出力成分を受信し、これら出力を各通信ポー
ト８７０のマルチプレクサ８２２にルートする。
【００８２】共通内部スイッチ８１９は、制御プロセッ
サ８４０からの出力制御信号を信号線８５１を通じて受
信し、入力制御信号を制御線８５０を通じて制御プロセ
ッサ８４０に提供する。共通内部スイッチ８１９は音響
プロセッサ８４１からの音響信号を信号線８５３を通じ
て受信し、入力音響信号を制御線８５２を通じて音響プ
ロセッサ８４１に提供する。共通内部スイッチ８１９は
ビデオプロセッサ８４２からの出力ビデオ信号を信号線
８５５を通じて受信し、出力ビデオ信号を信号線８４５
を通じてビデオプロセッサ８４２に提供する。共通内部
スイッチ８１９はデータプロセッサ８４３からの出力デ
ータ信号を信号線８５７を通じて受信し、入力データ信
号を信号線８５６を通じてデータプロセッサ８４３に提
供する。制御プロセッサ８４０は、制御信号を信号線８
４４を通じて、音響プロセッサ８４１、ビデオプロセッ
サ８４２、及びデータプロセッサ８４３に提供する。
【００８３】ＩＳＤＮ網８０４は信号線８０５を通じて
ＭＣＵ８１０に接続される。ＭＣＵ８１０内において、
信号線８０５は、第一と第二の通信ポート８７０、８７
２に並列に接続される。例えば、第一の通信ポート８７
０の場合は、信号線８０５は網インタフェース８１１に
接続される。網インタフェース８１１は信号線８１２を
通じてデマルチプレクサ８１３に結合される。この網イ
ンタフェース８１１は、また、信号線８２３を通じてマ
ルチプレクサ８２２にも結合される。信号線８１２はデ
マルチプレクサ８１３の入力端子に結合され、信号線８
２３はマルチプレクサ８２２の出力端子に結合される。
【００８４】音響プロセッサ８４１は、音響信号を処理
するためのソフトウエア及びハードウエアを含む。この
処理としては、音響信号の交換、音響信号の混合、或は
両者が含まれる。音響混合の場合は、音響プロセッサ８
４１への入力信号は、ＭＣＵ８１０の通信ポート８７
０、８７２の全てからの音響出力信号から成る総和音響
信号である。Ｎ−ポートＭＣＵ８１０の場合は、この信
号は、各通信ポート８７０、８７２内のデマルチプレク
サからのＮ個の音響信号を含む。
【００８５】音響信号を混合するために、音響プロセッ
サ８４１は、各音響入力を復号し、復号化によって得ら
れた信号を線形的に加えて、これら線形総和を再符号化
する。各エンドポイントデバイスに対して、この線形総
和は、各エンドポイントデバイスにそのエンドポイント
デバイスに特有の音響情報を提供するために、追加の処
理ステップを施される。これら追加の処理ステップに
は、例えば、以下の任意のステップ、つまり：ある与え
られたエンドポイントデバイスに対する出力総和がその
エンドポイントの入力を排除するようにするステップ；
総和がその現在或は最近の値があるしきい値を超える入
力を含むようにするステップ；或はその総和を“司会者
（chair ）”と称される人によって使用される特別に指
定されたエンドポイントデバイスから制御し、これによ
って、通常、司会者コントロール（chair control ）と
して知られる機能を提供するステップ等が含まれる。従
って、音響プロセッサ８４１の出力は、Ｎ個の処理され
た音響信号の形式を持つ。
【００８６】音響交換の場合は、音響プロセッサ８４１
への入力信号は、制御プロセッサ８４０から受信される
制御信号に基づいて、与えられた通信ポート８７０或は
８７２から選択された単一の音響信号である。音響交換
のみを伴う本発明の実施例こにおいては音響処理は遂行
されない。音響入力が、全ての他の音響プロセッサ８４
１の出力に、自動的に、或は手操作による制御下でブロ
ードカストされる。データプロセッサ８４３は、当業者
に“ブロードカスト（broadcast ）”或は“ＭＬＰ”と
して知られている一つ或は両方に機能を実現するための
ハードウエア及びソフトウエア手段を含む。各タイプの
ブロードカストデータに対して、データ入力が、一時に
一つのエンドポイントデバイスのみから受理される。従
って、データプロセッサ８４３への入力信号は、通信ポ
ート８７０、８７２の一つからの出力データである。こ
のデータ出力はこれらデータを受信する特定のエンドポ
イントデバイスの能力に従って制御プロセッサ８４０に
よって決定される他のエンドポイントデバイスにブロー
ドカストされる。この特定のエンドポイントデバイスの
能力は、おのおののエンドポイントデバイスのメモリユ
ニット（ＲＡＭ或はＲＯＭ）内に格納される能力コード
によって示される。画像複合化に対して選択されたエン
ドポイントデバイスの場合は、制御処理ユニット８４０
は、それらの能力コードを、通信リンクの出力伝送速度
に基づいて新たな最大フレーム速度を指定することによ
って修正し、この新たな能力コードを、４つの選択され
たエンドポイントに、これらがビデオビット流を適当な
最大フレーム速度にて生成することができるように送信
する。これらエンドポイントデバイスのいずれからも特
別な要件が受信されない場合は、制御プロセッサ８４０
は、動作モードをモード１（第一のモード）にセットす
る。
【００８７】制御プロセッサ８４０は、マルチメディア
会議を通じての音響、ビデオ、データ及び制御信号の適
切なルーティング、交換、フォーマット及びタイミング
を決定する責任を持つ。制御プロセッサ８４０は各エン
ドポイントデバイスから一つ或はそれ以上の容量コード
を取り出す。容量コードは、エンドポイントデバイスの
ＲＡＭ及び／或はＲＯＭ内に格納されるが、これらは、
そのエンドポイントデバイスに対する音響、ビデオ、デ
ータ、及び／或は制御信号の容量を指定する。制御プロ
セッサ８４０は、あるマルチメディア会議に参加してい
る全てのＮ個のエンドポイントデバイスから容量コード
を取り出す。これら容量コードは、ＭＣＵ８１０内のメ
モリユニット（ＲＡＭ）内に、制御プロセッサ８４０が
全てのエンドポイントデバイスに対して適切に会議を管
理することができるように格納される。このメモリ装置
は、例えば、制御プロセッサ８４０と関連するランダム
アクセスメモリ（ＲＡＭ）デバイスとして実現される。
容量コードを取り出すと、ＭＵＣ８１０は、それら容量
コードをＮ個の通信ポート８７０、８７２のおのおの
に、各エンドポイントデバイス８０１、８０２、８０３
がＭＣＵ８１０によって決定された、それら特定のエン
ドポイントデバイス８０１、８０２、８０３に適当なビ
ット速度にてＭＣＵ８１０と通信を開始できるように送
信する。
【００８８】制御プロセッサ８４０は、会議参加者によ
ってエンドポイントデバイス８０１、８０２、８０３の
ユーザインタフェース内に入れられた入力を受信する。
これら入力は、司会者制御コマンド及びＨ．２２１標準
に準拠するビット流内に埋込まれたコマンドの形式を持
つ。エンドポイントデバイスからのコマンドは、それぞ
れ、音響、ビデオ、及びデータプロセッサ８４１、８４
２、８４３への適当なビット流の分配を確保するため
に、音響プロセッサ８４１内の音響ミキサへの入力の所
で適当な音響復号アルゴリズムが使用されるのを確保す
るために、及び任意の入りデータがデータプロセッサ８
４３内のデータブロードカストユニット或はＭＬＰプロ
セッサに送られることを確保するために、制御プロセッ
サ８４０にルートされる。
【００８９】制御プロセッサ８４０は、また、それぞ
れ、音響、ビデオ、及びデータプロセッサ８４１、８４
２、８４３から各マルチプレクサ８２２、８３４へのビ
ット流の交換を制御し、音響プロセッサ８４１の音響ミ
キサ内で使用される音響符号化アルゴリズム、及び音響
ミキサからの各出力の所で使用されるアルゴリズムを指
定する。これらビット流は、共通内部スイッチ８１９に
よって、制御プロセッサ８４０の制御下で、様々なプロ
セッサ８４１、８４２、８４３に向けて或はこれからル
ートされる。
【００９０】本発明の画像複合技法を具現するビデオプ
ロセッサ８４２は、共通内部スイッチ８１９から受信さ
れるビデオ信号を処理する。この処理としては、ビデオ
の交換、ビデオの混合、或はこの両方が考えられる。ビ
デオの交換においては、ビデオプロセッサ８４２はスイ
ッチ８１９から一つの選択されたビデオ信号を受信し、
このビデオ信号をある与えられたマルチメディア会議に
参加する幾つかの或は全ての他のエンドポイントデバイ
スに送信する。ビデオの選択は、自動的に行なうこと
も、或は、手動による制御下でおこなうことも考えられ
る。例えば、音響プロセッサ８４１及びビデオプロセッ
サ８４２を制御プロセッサ８４０によって、現在アクテ
ィブな音響を持つエンドポイントデバイス（つまり、所
定の音響振幅しきい値以上の音響信号をＭＣＵ８１０に
提供する“現在の話者”によって使用されるエンドポイ
ントデバイス）が前にアクティブな音響を持ったエンド
ポイントデバイス（つまり、“前の話者”によって使用
されたエンドポイントデバイス）の画像を受信し、他の
全てのエンドポイントデバイスは、現在の話者の画像を
受信するように自動的に制御することもできる。
【００９１】スプリアスな音響に起因する次第に頻繁化
するビデオ画像の変化を回避するために、ビデオプロセ
ッサ８４２によって実現されるビデオ交換に、時間遅延
を導入することも可能である。音響交換の場合と同様
に、ビデオ交換を“司会者”と称される人によって使用
される特別に指定されたエンドポイントデバイスから直
接に制御することも可能である。ビデオプロセッサ８４
２内の遅延と音響プロセッサ８４１内の遅延とが、かな
りの（人によって知覚できる程度の）量だけ異なる場合
は、補償のための遅延が適当なビット流内にリップ同期
を保持するために挿入される。
【００９２】ビデオ混合の場合は、ビデオプロセッサ８
４２は、スイッチャ８１９から４つの選択されたビデオ
ビット流を受信し、これら４つのビット流を、図１の画
像複合化システム１００、或は、ビデオ処理ユニット内
に埋込まれた図７のシステム７００を使用して、一つの
ビデオビット流に複合（化）する。この複合ビット流８
５５は共通内部スイッチ８１９に供給される。スイッチ
８１９を通じて、この複合信号は、制御処理ユニット８
４０の制御下において、それらの対応する通信ポートを
介して適当なエンドポイントデバイスにスイッチされ
る。
【図面の簡単な説明】
【図１】ここに開示される一つの好ましい実施例に従う
ビデオ複合化装置のブロック図である。
【図２】ITU H.261 標準に準拠する信号の符号化フォー
マットを表わす絵図である。
【図３】ITU H.261 標準に準拠する信号の符号化フォー
マットを表わす絵図である。
【図４】ここに開示される好ましい実施例に従うビデオ
複合（化）方法を説明する流れ図である。
【図５】同期及び多重化ユニットのハードウエアブロッ
ク図である。
【図６】図５のシステムによって使用される同期及び多
重化手続きを説明する流れ図である。
【図７】ここに開示される好ましい実施例に従って構成
されたビデオ複合化システムを説明するハードウエアブ
ロック図である。
【図８】図７のビデオプロセッサに対する一例としての
ハードウエア構成を示すブロック図である。
【図９】図１の離散コサイン変換（ＤＣＴ）に対する一
例としての構造を説明するハードウエアブロック図であ
る。
【図１０】ＤＣＴ係数の分割の一例を説明するデータ構
造の図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリン ジオフリー ハスケル アメリカ合衆国 07724 ニュージャー シィ，ティントン フォールズ，グレン ウッド ドライヴ 82 (56)参考文献 特開 平４−207287（ＪＰ，Ａ) 特開 平４−49789（ＪＰ，Ａ) 特開 平１−94786（ＪＰ，Ａ) 特開 平４−54089（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/14 - 7/15 H04N 7/24 - 7/68

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 圧縮領域において、４つまでの符号化さ
    れたビデオ入力ビットストリームを１つの複合ビデオ出
    力ビットストリームへ統合する圧縮領域ビデオ複合シス
    テムであって、 （ａ）４つまでの符号化されたビデオ入力ビットストリ
    ームにビット速度低減を選択的に適用して、対応する低
    減ビット速度を各々が有するビット速度低減ビデオビッ
    トストリームの集合を生成するビット速度低減デバイス
    と、 （ｂ）ビット速度低減ビデオビットストリームを複合ビ
    デオ出力ビットストリームに結合する複合デバイスから
    なり、該複合ビデオ出力ビットストリームは低減ビット
    速度の総和と等しいビット転送速度を有しており、 該ビット速度低減デバイスは、４つまでの符号化された
    ビデオ入力ビットストリームのいずれかに速度低減を選
    択的に適用して、所望のビット伝送速度を有する複合ビ
    デも出力ビットストリームを提供するものであり、該シ
    ステムはさらに、 （ｃ）対応する４つまでの符号化ビデオ入力ビットスト
    リームを受信する４つまでのバッファと、 （ｄ）４つまでの符号化されたビデオ入力ビットストリ
    ームを同期し、そして４つまでの符号化ビデオ入力ビッ
    トストリームを１つの圧縮された複合ビデオ出力ビット
    ストリームへ多重化する同期多重化デバイスと、 （ｅ）４つまでの符号化ビデオ入力ビットストリームの
    各々に対応する送信速度低減システムとからなり、該送
    信速度低減システムは、第１の転送速度を有する第１の
    圧縮ビデオビットストリームを第２の転送速度を有する
    第２の圧縮ビデオビットストリームへ変換するものであ
    り、該第２の転送速度は該第１の転送速度よりも遅いも
    のであり、該送信速度低減システムは、 （ｉ）第１のビデオストリームを多重分離し復号化し
    て、（ａ）第１のビデオビットストリームに対するデジ
    タル化された複数の周波数成分を表す量子化ＤＣＴ係数
    マイクロブロックと、（ｂ）マイクロブロックの各々に
    対する垂直離散と水平離散を特定するモーションベクト
    ル対と、（ｃ）圧縮されたビデオ画像と、圧縮ビデオ画
    像同期情報と、圧縮ビデオ画像の各マイクロブロックま
    たはマイクロブロック群の位置に対する開始点を特定す
    るヘッダ情報とを生成するビデオ多重デコーダと、 （ii）該ビデオ多重デコーダから量子化ＤＣＴ係数マイ
    クロブロックを受信し、該速度制御プロセッサから量子
    化情報を受信して、該ビデオ多重デコーダから受信した
    量子化ＤＣＴ係数マイクロブロックの係数の数よりも少
    ない数のＤＣＴ係数を含む、処理されたＤＣＴ係数マイ
    クロブロックの集合を生成するＤＣＴ係数プロセッサ
    と、 （iii）該ＤＣＴ係数プロセッサから得た量子化ＤＣＴ
    係数マイクロブロックを符号化し、該ＤＣＴ係数プロセ
    ッサから得たモーションベクトルを符号化し、そして符
    号化したモーションベクトルと符号化したＤＣＴ係数マ
    イクロブロックとでヘッダ情報を多重化して第２の圧縮
    されたビデオビットストリームを生成するビデオ多重エ
    ンコーダとからなり、該圧縮領域ビデオ複合システムは
    さらに、 （iv）４つまでの該ＤＣＴ係数プロセッサに対する制御
    情報を提供する中央速度制御プロセッサとからなり、該
    速度制御プロセッサは、該４つまでのＤＣＴ係数プロセ
    ッサに対して新しい量子化情報を生成するプロセッサか
    らなり、新しい量子化情報は、ビデオ送信バッファに残
    る有効ビットの数を特定する送信バッファ状態値と複合
    ビデオ出力ビットストリームに対する所望のビット速度
    とに従って生成されることを特徴とするシステム。
  2. 【請求項２】 請求項１に記載のシステムにおいて、該
    ４つまでのＤＣＴ係数プロセッサの各々はさらに、 （ａ）該ビデオ多重デコーダからの量子化情報と量子化
    ＤＣＴ係数との受信に応動して、量子化情報に従って、
    再構築されたＤＣＴ係数の形式で出力を生成する第１の
    逆量子化器と、 （ｂ）再構築されたＤＣＴ係数と帰還ＤＣＴ誤り信号と
    を受信して、該速度制御プロセッサから得た新しい量子
    化情報に従って、再量子化されたＤＣＴ係数を生成する
    量子化器と、 （ｃ）再量子化されたＤＣＴ係数を受信して、新しい量
    子化情報に基づいて再構築されたＤＣＴ係数を生成する
    第２の逆量子化器と、 （ｄ）複数のＤＣＴ係数ブロックを含むフレームを記録
    する、予測フレーム記録デバイスと、 （ｅ）該ビデオ多重デコーダから複数のモーションベク
    トル対を受信して、モーションベクトル対を処理して、
    モーションベクトル対のそれぞれが対応するＤＣＴ係数
    ブロックで整列するよう処理するモーションベクトルプ
    ロセッサと、 （ｆ）該第１の逆量子化器の出力と該フレーム記録デバ
    イスの出力からの帰還ＤＣＴ誤り信号とを加算して総和
    を生成し、以前生じたフレームに対する基準を組み入れ
    る内部符号化の符号化モードを使用するときには生成し
    た総和を量子化器の入力へ印可する、該第１の逆量子化
    器の出力と該フレーム記録デバイスの出力と該量子化器
    の入力とに結合された第１の総和デバイスと、 （ｇ）該第１の逆量子化器の出力から該第２の逆量子化
    器の出力を差し引いてＤＣＴ誤り信号を生成し、該ＤＣ
    Ｔ誤り信号を第３の総和デバイスの入力へ印可する、該
    第１の逆量子化器と該第２の逆量子化器とに結合された
    第２の総和デバイスと、 （ｈ）ＤＣＴ誤り信号に対するモーション補償を実行す
    る、該第２の総和デバイスと該フレーム記録デバイスと
    に結合された第３の総和デバイスとからなることを特徴
    とするシステム。
  3. 【請求項３】 (i)対応する入力ビット転送速度を有す
    る複数の符号化ビデオ入力ビットストリームから情報を
    記録する入力バッファと、(ii)符号化されたビデオ入力
    ビットストリームのビット転送速度を選択的に低減す
    る、バッファの集合に結合されたビット速度低減デバイ
    スと、(iii)ビット速度低減ビデオビットストリームを
    複合ビデオ出力ビットストリームと結合する複合デバイ
    スと、(iv)対応する符号化ビデオ入力ビットストリーム
    に各々が結合された複数のＤＣＴ係数プロセッサと、
    (v)複合デバイスと結合された、複数のメモリ位置を含
    む複数の送信バッファとを含む、圧縮領域ビデオ複合シ
    ステムで用いられる中央速度制御プロセッサであって、 （ａ）複数の符号化ビデオ入力にビット速度低減を選択
    的に適用して、対応する速度低減ビット速度を各々が有
    するビット速度低減ビデオビットストリームを生成して
    所望のビット転送速度を有する複合ビデオ出力ビットス
    トリームを提供する、複数の制御信号を生成する中央信
    号発生器を含み、所望のビット転送速度はビット速度低
    減ビデオビットストリームの総和と実質的に等しいもの
    であり、さらに、 （ｂ）複数の送信バッファのロードされたメモリ位置の
    相対数を監視する、複数の送信バッファに結合された監
    視デバイスを含み、ロードされたメモリ位置の相対数は
    送信バッファ状態値を示すものであり、 該中央速度制御プロセッサは、該複数のＤＣＴ係数プロ
    セッサに対して制御情報を提供し、該速度制御プロセッ
    サは該複数のＤＣＴ係数プロセッサに対して新しい量子
    化情報を生成し、そして、新しい量子化情報は、送信バ
    ッファに残る有効ビットの数を特定する送信バッファ状
    態値と、複合ビデオ出力ビットストリームに対する所望
    のビット速度とに従って生成されることを特徴とするプ
    ロセッサ。
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