JP3426731B2 - Ｐｓｋ復調器 - Google Patents
Ｐｓｋ復調器Info
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- JP3426731B2 JP3426731B2 JP24711694A JP24711694A JP3426731B2 JP 3426731 B2 JP3426731 B2 JP 3426731B2 JP 24711694 A JP24711694 A JP 24711694A JP 24711694 A JP24711694 A JP 24711694A JP 3426731 B2 JP3426731 B2 JP 3426731B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、移動体通信機に使用す
るＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復
調器に関し、特に高感度、高速変調の復調における静的
動作によるスプリアスを低減したＰＳＫ復調器に関す
る。 【０００２】 【従来の技術】 （移動体通信の説明）次世代コードレス電話とも呼ばれ
ている簡易形携帯電話システムが開発されている。この
システムは、家庭やオフィスで使用している自分のコー
ドレス電話を持って外出すれば、街頭や地下街等に設置
された公衆基地局にアクセスすることによって発呼、着
呼ができるものである。 【０００３】通信端末（コードレス電話）・公衆基地局
・デジタル擬似通信網が、それぞれ間違いなく機能する
か相互接続試験を行う必要がある。また、公衆基地局を
設置する最適な場所を選定する必要がある。その選定を
するための、簡易な携帯型の試験機が望まれていた。 【０００４】通信端末でなる、例えば、ＰＨＳ（Ｐｅｒ
ｓｏｎａｌ ＨａｎｄｙｐｈｏｎｅＳｙｓｔｅｍ）で
は、周波数分割は、周波数帯１．９ＧＨｚ（２４ＭＨｚ
幅）、チャンネルセパレート３００ＫＨｚ、チャンネル
数７７ＣＨｓとなっている。また、各周波数のチャンネ
ルを時分割で、上り４スロット、下り４スロットとして
いる。 【０００５】（従来の復調器）π／４シフトＱＰＳＫ
（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋ
ｅｙｉｎｇ）にはフェージングによる受信波位相変動が
あるため遅延検波が一般的である。図４に基づいて、
「山本、國枝、大西、牧本：１９９２年電子通信情報学
会春季全国大会予稿Ｂ３４２」で発表されたπ／４シフ
トＱＰＳＫベースバンド遅延検波器の例を、説明する。 【０００６】受信ＩＦ信号はＢＰＦとリミッタを経て非
同期直交検波される。この検波信号は瞬時位相検出され
たのち１シンボル前とで位相比較され、位相差信号とし
てビット同期部および複号部に渡され、データ再生され
る。受信ＩＦ信号は、非同期の参照信号により同相、直
交成分とそれぞれ位相比較されたのちＩＦ信号に比較し
て高速のクロックで一定期間計数され瞬時位相に比例し
た信号となる。 【０００７】ここでは、シンボル周波数（ｆｓ）とＩＦ
周波数（ｆｉ）およびカウンタの計数周波数（ｆｃ）と
の間に一定の条件が必要となる。具体的には、ｆｓ≪ｆ
ｉ≪ｆｃの関係が必要となる。ｆｃ＜１６×ｆｉのとき
は誤り率の劣化が起こる。そのため、ｆｉ＝６．２５×
ｆｓ、ｆｃ＝１６×ｆｉとした。つまり、従来の技術で
は位相検波器としての、計数周波数はシンボル周波数の
１００倍となる（ｆｃ＝１６×６．２５＝１００ｆ
ｓ）。 【０００８】 【発明が解決しようとする課題】しかし、ＰＨＳの場合
は、データレートが３８４Ｋｂｐｓであるため、ｆｃ＝
１９．２ＭＨｚとなる。そのため、カウンタを駆動する
クロックは高速であり消費電流を低減できなく携帯用に
は不向きであった。本発明は、このような事情に鑑みて
なされたものであり、低消費電流化を実現したＰＳＫ復
調器を提供することを課題とする。 【０００９】 【課題を解決するための手段】上記課題を解決するため
に本発明のＰＳＫ復調器においては、ＩＦ信号（中間
周波信号）を増幅するＬＯＧアンプ（対数型ＩＦ増幅
器）と、ＬＯＧアンプのＲＳＳＩ（Ｒｅｃｅｉｖｅｄ
Ｓｉｇｎａｌ Ｓｔｒｅｎｇｔｈ Ｉｎｄｉｃａｔｏ
ｒ）出力からクロックを抽出するＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）回路と、
ＬＯＧアンプのＬＯＧリミッタ出力を直交検波する直交
検波器と、直交検波器の出力を１シンボル遅延するサ
ンプルホールド回路と、直交検波したベースバンド信
号と、遅延した信号を演算し、ＩＦ信号を１シンボル遅
延検波するためのアナログ乗算器とからなる。 【００１０】 【作用】このように構成されたＰＳＫ復調器によれば、
高速クロックが必要ないので、スプリアスが出ない。さ
らに位相検波器としてアナログ乗算器を使用するため、
低消費電流となる。また、高速変調信号でも復調可能と
なる。 【００１１】ここでいうスプリアスとは、次の意味であ
る。本来、復調の為に必要な局部発振信号は、搬送周波
数（またはＩＦの中心周波数）ｆ1 と、クロック周波数
ｆ2のみのはずである。しかし、従来技術では上記の整
数倍のクロックＮ1 ×ｆ1 、Ｎ2 ×ｆ2 が必要であり、
また、これらの相互変調積、Ｍ1 、Ｍ2 を任意整数とし
たときの、Ｍ1 ×Ｎ1 ×ｆ1 ＋Ｍ2 ×Ｎ2 ×ｆ2 ＝ｆSP
は、１．９Ｇ帯の通信周波数、または別のＩＦ周波数に
なる可能性がある。もしこれが自局の使用中の周波数ｆ
R と一致すると妨害波となり、無線機としての機能が損
なわれる。従って、このｆSPをスプリアスと呼ぶ。本発
明では、Ｎ1 ＝１であり、Ｎ2 ＝１、または２であるの
で従来技術に比べ、ｆSPがｆR 近傍にくる可能性が少な
くなる。 【００１２】 【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１はＰＳＫ復調器のブロック図である。 【００１３】ＩＦ信号はＩＦフィルタ１を経てＬＯＧア
ンプ２で、対数増幅される。ＬＯＧアンプ２として、例
えば、アナログデバイセズ社製のＡＤ６０６を使用す
る。ＬＯＧアンプ２のＲＳＳＩ出力は、シンボルクロッ
クを抽出するためＰＬＬ回路３に入力する。ローカル信
号発生器４は、ＩＦ信号の中心周波数に一致する信号を
発生する。ＬＯＧアンプ２のＬＯＧリミッタ出力は、直
交検波器５に入力され、ローカル信号発生器４の信号で
直交検波されｉ（ｔ）、ｑ（ｔ）となる。第１のサンプ
ルホールド回路６は、そのｉ（ｔ）を前記シンボルクロ
ックでサンプルホールドし、１シンボル遅延したｉ（ｔ
−１）を出力する。また、同様に第２のサンプルホール
ド回路７は、そのｑ（ｔ）を前記シンボルクロックでサ
ンプルホールドし、１シンボル遅延したｑ（ｔ−１）を
出力する。次に、Ｉ（Ｉｎｐｈａｓｅ）およびＱ（Ｑｕ
ａｄｒａｔｕｒｅ）を求めるためアナログ乗算器を用い
て、ｉ（ｔ）、ｑ（ｔ）、ｉ（ｔ−１）、とｑ（ｔ−
１）を演算し、ＩＦ信号を遅延検波する。 【００１４】具体的には、第１の乗算器８ａで、ｉ
（ｔ）とｉ（ｔ−１）を乗算し、ｉ（ｔ）×ｉ（ｔ−
１）を得る。第２の乗算器８ｂで、ｑ（ｔ）とｑ（ｔ−
１）を乗算し、ｑ（ｔ）×ｑ（ｔ−１）を得る。第３の
乗算器８ｃで、ｑ（ｔ）とｉ（ｔ−１）を乗算し、ｑ
（ｔ）×ｉ（ｔ−１）を得る。第４の乗算器８ｄで、ｉ
（ｔ）とｑ（ｔ−１）を乗算し、ｉ（ｔ）×ｑ（ｔ−
１）を得る。次に、第１の加算器８ｅでＩ＝＋ｉ（ｔ）
×ｉ（ｔ−１）＋ｑ（ｔ）×ｑ（ｔ−１）、第２の加算
器８ｆでＱ＝＋ｑ（ｔ）×ｉ（ｔ−１）−ｉ（ｔ）×ｑ
（ｔ−１）を演算する。 【００１５】遅延検波は、１シンボル間の検波器入力信
号の位相差を求めて符号判定の処理をするものである。
ここでは説明のためシンボル同期を１としている。ＰＬ
Ｌ回路３からは、入力信号のクロックと同期した、シン
ボルクロックが出力される。シンボルクロックの立ち上
がりエッジは、複号点（アイパターンの目が完全に開く
点）と一致している。従って、この複号点においてＩ、
Ｑの符号を判定できる。このためにＩの正負を判別する
第１のコンパレータ９と、その出力（論理値）の複号点
における瞬時値を保持する為の第１のＤ型フリップフロ
ップ１０が必要となる。同様に、Ｑの正負を判別する第
２のコンパレータ１１と、その出力（論理値）の複号点
における瞬時値を保持する為の第２のＤ型フリップフロ
ップ１２が必要となる。 【００１６】Ｉ側の第１のＤ型フリップフロップ１０の
出力Ｘ、および、Ｑ側の第２のＤ型フリップフロップ１
２の出力Ｙは、シンボル周期毎に２ビットの情報をもっ
ている。これをビット周期毎に１ビットの情報に変換す
るために、マルチプレクサ１３で並列・直列変換を行
う。従って、マルチプレクサ１３からはＹ（ｔ−１）、
Ｘ（ｔ−１）、Ｙ（ｔ）、Ｘ（ｔ）の順に情報がシンボ
ル周期の半分毎に１ビットづつ出力される。 【００１７】（アナログ乗算器が低消費電力である理
由）アナログ乗算器８の入力は、ＬＯＧアンプ２のリミ
ッタ出力のベースバンド成分であり、信号を受信してい
る状態では振幅が一定となる。従って、アナログ乗算器
８のダイナミックレンジ（乗算器として動作可能な入力
振幅の範囲）は広くなくてよい。このため、アナログ乗
算器８の動作バイアス電流を小さくすることができる。
つまり、アナログ乗算器８に低消費電力のアナログ乗算
器の使用が可能となる。 【００１８】〔アナログ乗算器の他の実施例〕Ｉ＝＋ｉ
（ｔ）×ｉ（ｔ−１）＋ｑ（ｔ）×ｑ（ｔ−１）、Ｑ＝
＋ｑ（ｔ）×ｉ（ｔ−１）−ｉ（ｔ）×ｑ（ｔ−１）の
演算を行うアナログ乗算器８の他の実施例を図２に示
す。Ｕ＝（ｉ（ｔ）＋ｑ（ｔ））×ｉ（ｔ−１）、Ｖ＝
（ｉ（ｔ−１）−ｑ（ｔ−１））×ｑ（ｔ）、Ｗ＝（ｉ
（ｔ−１）＋ｑ（ｔ−１））×ｉ（ｔ）とすると、Ｉ＝
Ｕ−Ｖ、Ｑ＝Ｕ−Ｗとなる。これは、図１の第１の実施
例よりも加算器が３個増加するが、乗算器は３個で済
む。結果的に、第１の実施例よりも低消費電力となる。 【００１９】〔試験機への適用〕図３は、本発明を利用
した試験機のブロック図である。例えば、（２9 −１）
ＰＮ符号の送信し、受信機でそのビットエラーを測定す
る。パターン発生器２０で、ＰＮ符号を発生させ、その
符号をデジタル変調器２１で変調し、アンテナ２２から
送信する。デジタル変調器２１の特性は、例えば、変調
方式＝π／４シフトＱＰＳＫ、ロールオフ率：α＝０．
５ ＲＣＲＯ ルートナイキスト型、ビット速度＝３８
４Ｋｂｐｓ、キャリア周波数＝１．９ＧＨｚとする。 【００２０】π／４シフトＱＰＳＫ連続波復調器は、第
１のローカル発振器２３の周波数を１．８１０ＧＨｚ
（Ｆｃ−９０ＭＨｚ）とし、第２のローカル発振器２４
の周波数を７９．３ＭＨｚとした。ＰＳＫ復調器２５内
のＩＦフイルタ１の特性は、１０．７ＭＨｚ、ルートナ
イキストとなる。ＰＳＫ復調器２５で復調したＰＮ符号
（ＲＤ）と、シンボルクロック（ＲＴ）を、データトラ
ンスミッションアンライザ等のエラー測定器に入力し、
エラー率等を測定する。 【００２１】 【発明の効果】以上説明したように本発明のＰＳＫ復調
器によれば、入力信号（ＩＦ信号）を増幅するＬＯＧア
ンプ２と、ＬＯＧアンプ２のＲＳＳＩ出力からクロック
を抽出するＰＬＬ回路３と、ＬＯＧアンプ２のＬＯＧリ
ミッタ出力を直交検波する直交検波器５と、直交検波し
たベースバンド信号を、１シンボル遅延検波するための
アナログ乗算器８とを備える。そのため、高速クロック
が必要ないので、スプリアスが出ない。さらに位相検波
器としてアナログ乗算器８を使用するため、低消費電流
となる。また、高速変調信号でも復調可能となる。
るＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復
調器に関し、特に高感度、高速変調の復調における静的
動作によるスプリアスを低減したＰＳＫ復調器に関す
る。 【０００２】 【従来の技術】 （移動体通信の説明）次世代コードレス電話とも呼ばれ
ている簡易形携帯電話システムが開発されている。この
システムは、家庭やオフィスで使用している自分のコー
ドレス電話を持って外出すれば、街頭や地下街等に設置
された公衆基地局にアクセスすることによって発呼、着
呼ができるものである。 【０００３】通信端末（コードレス電話）・公衆基地局
・デジタル擬似通信網が、それぞれ間違いなく機能する
か相互接続試験を行う必要がある。また、公衆基地局を
設置する最適な場所を選定する必要がある。その選定を
するための、簡易な携帯型の試験機が望まれていた。 【０００４】通信端末でなる、例えば、ＰＨＳ（Ｐｅｒ
ｓｏｎａｌ ＨａｎｄｙｐｈｏｎｅＳｙｓｔｅｍ）で
は、周波数分割は、周波数帯１．９ＧＨｚ（２４ＭＨｚ
幅）、チャンネルセパレート３００ＫＨｚ、チャンネル
数７７ＣＨｓとなっている。また、各周波数のチャンネ
ルを時分割で、上り４スロット、下り４スロットとして
いる。 【０００５】（従来の復調器）π／４シフトＱＰＳＫ
（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋ
ｅｙｉｎｇ）にはフェージングによる受信波位相変動が
あるため遅延検波が一般的である。図４に基づいて、
「山本、國枝、大西、牧本：１９９２年電子通信情報学
会春季全国大会予稿Ｂ３４２」で発表されたπ／４シフ
トＱＰＳＫベースバンド遅延検波器の例を、説明する。 【０００６】受信ＩＦ信号はＢＰＦとリミッタを経て非
同期直交検波される。この検波信号は瞬時位相検出され
たのち１シンボル前とで位相比較され、位相差信号とし
てビット同期部および複号部に渡され、データ再生され
る。受信ＩＦ信号は、非同期の参照信号により同相、直
交成分とそれぞれ位相比較されたのちＩＦ信号に比較し
て高速のクロックで一定期間計数され瞬時位相に比例し
た信号となる。 【０００７】ここでは、シンボル周波数（ｆｓ）とＩＦ
周波数（ｆｉ）およびカウンタの計数周波数（ｆｃ）と
の間に一定の条件が必要となる。具体的には、ｆｓ≪ｆ
ｉ≪ｆｃの関係が必要となる。ｆｃ＜１６×ｆｉのとき
は誤り率の劣化が起こる。そのため、ｆｉ＝６．２５×
ｆｓ、ｆｃ＝１６×ｆｉとした。つまり、従来の技術で
は位相検波器としての、計数周波数はシンボル周波数の
１００倍となる（ｆｃ＝１６×６．２５＝１００ｆ
ｓ）。 【０００８】 【発明が解決しようとする課題】しかし、ＰＨＳの場合
は、データレートが３８４Ｋｂｐｓであるため、ｆｃ＝
１９．２ＭＨｚとなる。そのため、カウンタを駆動する
クロックは高速であり消費電流を低減できなく携帯用に
は不向きであった。本発明は、このような事情に鑑みて
なされたものであり、低消費電流化を実現したＰＳＫ復
調器を提供することを課題とする。 【０００９】 【課題を解決するための手段】上記課題を解決するため
に本発明のＰＳＫ復調器においては、ＩＦ信号（中間
周波信号）を増幅するＬＯＧアンプ（対数型ＩＦ増幅
器）と、ＬＯＧアンプのＲＳＳＩ（Ｒｅｃｅｉｖｅｄ
Ｓｉｇｎａｌ Ｓｔｒｅｎｇｔｈ Ｉｎｄｉｃａｔｏ
ｒ）出力からクロックを抽出するＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）回路と、
ＬＯＧアンプのＬＯＧリミッタ出力を直交検波する直交
検波器と、直交検波器の出力を１シンボル遅延するサ
ンプルホールド回路と、直交検波したベースバンド信
号と、遅延した信号を演算し、ＩＦ信号を１シンボル遅
延検波するためのアナログ乗算器とからなる。 【００１０】 【作用】このように構成されたＰＳＫ復調器によれば、
高速クロックが必要ないので、スプリアスが出ない。さ
らに位相検波器としてアナログ乗算器を使用するため、
低消費電流となる。また、高速変調信号でも復調可能と
なる。 【００１１】ここでいうスプリアスとは、次の意味であ
る。本来、復調の為に必要な局部発振信号は、搬送周波
数（またはＩＦの中心周波数）ｆ1 と、クロック周波数
ｆ2のみのはずである。しかし、従来技術では上記の整
数倍のクロックＮ1 ×ｆ1 、Ｎ2 ×ｆ2 が必要であり、
また、これらの相互変調積、Ｍ1 、Ｍ2 を任意整数とし
たときの、Ｍ1 ×Ｎ1 ×ｆ1 ＋Ｍ2 ×Ｎ2 ×ｆ2 ＝ｆSP
は、１．９Ｇ帯の通信周波数、または別のＩＦ周波数に
なる可能性がある。もしこれが自局の使用中の周波数ｆ
R と一致すると妨害波となり、無線機としての機能が損
なわれる。従って、このｆSPをスプリアスと呼ぶ。本発
明では、Ｎ1 ＝１であり、Ｎ2 ＝１、または２であるの
で従来技術に比べ、ｆSPがｆR 近傍にくる可能性が少な
くなる。 【００１２】 【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１はＰＳＫ復調器のブロック図である。 【００１３】ＩＦ信号はＩＦフィルタ１を経てＬＯＧア
ンプ２で、対数増幅される。ＬＯＧアンプ２として、例
えば、アナログデバイセズ社製のＡＤ６０６を使用す
る。ＬＯＧアンプ２のＲＳＳＩ出力は、シンボルクロッ
クを抽出するためＰＬＬ回路３に入力する。ローカル信
号発生器４は、ＩＦ信号の中心周波数に一致する信号を
発生する。ＬＯＧアンプ２のＬＯＧリミッタ出力は、直
交検波器５に入力され、ローカル信号発生器４の信号で
直交検波されｉ（ｔ）、ｑ（ｔ）となる。第１のサンプ
ルホールド回路６は、そのｉ（ｔ）を前記シンボルクロ
ックでサンプルホールドし、１シンボル遅延したｉ（ｔ
−１）を出力する。また、同様に第２のサンプルホール
ド回路７は、そのｑ（ｔ）を前記シンボルクロックでサ
ンプルホールドし、１シンボル遅延したｑ（ｔ−１）を
出力する。次に、Ｉ（Ｉｎｐｈａｓｅ）およびＱ（Ｑｕ
ａｄｒａｔｕｒｅ）を求めるためアナログ乗算器を用い
て、ｉ（ｔ）、ｑ（ｔ）、ｉ（ｔ−１）、とｑ（ｔ−
１）を演算し、ＩＦ信号を遅延検波する。 【００１４】具体的には、第１の乗算器８ａで、ｉ
（ｔ）とｉ（ｔ−１）を乗算し、ｉ（ｔ）×ｉ（ｔ−
１）を得る。第２の乗算器８ｂで、ｑ（ｔ）とｑ（ｔ−
１）を乗算し、ｑ（ｔ）×ｑ（ｔ−１）を得る。第３の
乗算器８ｃで、ｑ（ｔ）とｉ（ｔ−１）を乗算し、ｑ
（ｔ）×ｉ（ｔ−１）を得る。第４の乗算器８ｄで、ｉ
（ｔ）とｑ（ｔ−１）を乗算し、ｉ（ｔ）×ｑ（ｔ−
１）を得る。次に、第１の加算器８ｅでＩ＝＋ｉ（ｔ）
×ｉ（ｔ−１）＋ｑ（ｔ）×ｑ（ｔ−１）、第２の加算
器８ｆでＱ＝＋ｑ（ｔ）×ｉ（ｔ−１）−ｉ（ｔ）×ｑ
（ｔ−１）を演算する。 【００１５】遅延検波は、１シンボル間の検波器入力信
号の位相差を求めて符号判定の処理をするものである。
ここでは説明のためシンボル同期を１としている。ＰＬ
Ｌ回路３からは、入力信号のクロックと同期した、シン
ボルクロックが出力される。シンボルクロックの立ち上
がりエッジは、複号点（アイパターンの目が完全に開く
点）と一致している。従って、この複号点においてＩ、
Ｑの符号を判定できる。このためにＩの正負を判別する
第１のコンパレータ９と、その出力（論理値）の複号点
における瞬時値を保持する為の第１のＤ型フリップフロ
ップ１０が必要となる。同様に、Ｑの正負を判別する第
２のコンパレータ１１と、その出力（論理値）の複号点
における瞬時値を保持する為の第２のＤ型フリップフロ
ップ１２が必要となる。 【００１６】Ｉ側の第１のＤ型フリップフロップ１０の
出力Ｘ、および、Ｑ側の第２のＤ型フリップフロップ１
２の出力Ｙは、シンボル周期毎に２ビットの情報をもっ
ている。これをビット周期毎に１ビットの情報に変換す
るために、マルチプレクサ１３で並列・直列変換を行
う。従って、マルチプレクサ１３からはＹ（ｔ−１）、
Ｘ（ｔ−１）、Ｙ（ｔ）、Ｘ（ｔ）の順に情報がシンボ
ル周期の半分毎に１ビットづつ出力される。 【００１７】（アナログ乗算器が低消費電力である理
由）アナログ乗算器８の入力は、ＬＯＧアンプ２のリミ
ッタ出力のベースバンド成分であり、信号を受信してい
る状態では振幅が一定となる。従って、アナログ乗算器
８のダイナミックレンジ（乗算器として動作可能な入力
振幅の範囲）は広くなくてよい。このため、アナログ乗
算器８の動作バイアス電流を小さくすることができる。
つまり、アナログ乗算器８に低消費電力のアナログ乗算
器の使用が可能となる。 【００１８】〔アナログ乗算器の他の実施例〕Ｉ＝＋ｉ
（ｔ）×ｉ（ｔ−１）＋ｑ（ｔ）×ｑ（ｔ−１）、Ｑ＝
＋ｑ（ｔ）×ｉ（ｔ−１）−ｉ（ｔ）×ｑ（ｔ−１）の
演算を行うアナログ乗算器８の他の実施例を図２に示
す。Ｕ＝（ｉ（ｔ）＋ｑ（ｔ））×ｉ（ｔ−１）、Ｖ＝
（ｉ（ｔ−１）−ｑ（ｔ−１））×ｑ（ｔ）、Ｗ＝（ｉ
（ｔ−１）＋ｑ（ｔ−１））×ｉ（ｔ）とすると、Ｉ＝
Ｕ−Ｖ、Ｑ＝Ｕ−Ｗとなる。これは、図１の第１の実施
例よりも加算器が３個増加するが、乗算器は３個で済
む。結果的に、第１の実施例よりも低消費電力となる。 【００１９】〔試験機への適用〕図３は、本発明を利用
した試験機のブロック図である。例えば、（２9 −１）
ＰＮ符号の送信し、受信機でそのビットエラーを測定す
る。パターン発生器２０で、ＰＮ符号を発生させ、その
符号をデジタル変調器２１で変調し、アンテナ２２から
送信する。デジタル変調器２１の特性は、例えば、変調
方式＝π／４シフトＱＰＳＫ、ロールオフ率：α＝０．
５ ＲＣＲＯ ルートナイキスト型、ビット速度＝３８
４Ｋｂｐｓ、キャリア周波数＝１．９ＧＨｚとする。 【００２０】π／４シフトＱＰＳＫ連続波復調器は、第
１のローカル発振器２３の周波数を１．８１０ＧＨｚ
（Ｆｃ−９０ＭＨｚ）とし、第２のローカル発振器２４
の周波数を７９．３ＭＨｚとした。ＰＳＫ復調器２５内
のＩＦフイルタ１の特性は、１０．７ＭＨｚ、ルートナ
イキストとなる。ＰＳＫ復調器２５で復調したＰＮ符号
（ＲＤ）と、シンボルクロック（ＲＴ）を、データトラ
ンスミッションアンライザ等のエラー測定器に入力し、
エラー率等を測定する。 【００２１】 【発明の効果】以上説明したように本発明のＰＳＫ復調
器によれば、入力信号（ＩＦ信号）を増幅するＬＯＧア
ンプ２と、ＬＯＧアンプ２のＲＳＳＩ出力からクロック
を抽出するＰＬＬ回路３と、ＬＯＧアンプ２のＬＯＧリ
ミッタ出力を直交検波する直交検波器５と、直交検波し
たベースバンド信号を、１シンボル遅延検波するための
アナログ乗算器８とを備える。そのため、高速クロック
が必要ないので、スプリアスが出ない。さらに位相検波
器としてアナログ乗算器８を使用するため、低消費電流
となる。また、高速変調信号でも復調可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明のアナログ乗算器の他の実施例のブロッ
ク図である。 【図３】本発明を利用した試験装置のブロック図であ
る。 【図４】従来のπ／４シフトＱＰＳＫベースバンド遅延
検波器のブロック図である。 【符号の説明】 ２…ＬＯＧアンプ、３…ＰＬＬ回路、５…直交検波器、
６…第１のサンプルホールド回路、７…第２のサンプル
ホールド回路、８…アナログ乗算器。
ク図である。 【図３】本発明を利用した試験装置のブロック図であ
る。 【図４】従来のπ／４シフトＱＰＳＫベースバンド遅延
検波器のブロック図である。 【符号の説明】 ２…ＬＯＧアンプ、３…ＰＬＬ回路、５…直交検波器、
６…第１のサンプルホールド回路、７…第２のサンプル
ホールド回路、８…アナログ乗算器。
Claims (1)
- (57)【特許請求の範囲】 【請求項１】入力信号を対数増幅するＬＯＧアンプ
（２）と、該ＬＯＧアンプのＲＳＳＩ出力からシンボル
クロックを抽出するＰＬＬ回路（３）と、該ＬＯＧアン
プのリミッタ出力を直交検波しｉ（ｔ）、ｑ（ｔ）をそ
れぞれ出力する直交検波器（５）と、前記ｉ（ｔ）を前
記シンボルクロックでサンプルホールドし、１シンボル
遅延したｉ（ｔ−１）を出力する第１のサンプルホール
ド回路（６）と、前記ｑ（ｔ）を前記シンボルクロック
でサンプルホールドし、１シンボル遅延したｑ（ｔ−
１）を出力する第２のサンプルホールド回路（７）と、
前記ｉ（ｔ）、ｑ（ｔ）、ｉ（ｔ−１）、とｑ（ｔ−
１）を入力し演算することにより、入力信号を遅延検波
するアナログ乗算器（８）とを備えたＰＳＫ復調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24711694A JP3426731B2 (ja) | 1994-09-14 | 1994-09-14 | Ｐｓｋ復調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24711694A JP3426731B2 (ja) | 1994-09-14 | 1994-09-14 | Ｐｓｋ復調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888661A JPH0888661A (ja) | 1996-04-02 |
| JP3426731B2 true JP3426731B2 (ja) | 2003-07-14 |
Family
ID=17158680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24711694A Expired - Fee Related JP3426731B2 (ja) | 1994-09-14 | 1994-09-14 | Ｐｓｋ復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3426731B2 (ja) |
-
1994
- 1994-09-14 JP JP24711694A patent/JP3426731B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0888661A (ja) | 1996-04-02 |
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