JP3415537B2 - Method for manufacturing thin film transistor - Google Patents
Method for manufacturing thin film transistorInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にシリコン膜の上に窒化膜、酸化膜が形
成された構成の素子に対して接続を取るためのコンタク
トの形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a contact for connecting to an element having a structure in which a nitride film and an oxide film are formed on a silicon film.
【０００２】[0002]
【従来の技術】薄膜トランジスタを製造する際、図３に
示すように、基板１の上にゲート電極、ゲート遮光金属
１４、ゲート配線２２、ゲート絶縁膜３、アモルファス
シリコン（以下ａ−Ｓｉと略称する。）アイランド層、
ｎ+型アモルファスシリコン（以下ｎ+型ａ−Ｓｉと略称
する。）オーミック層と成膜し、ａ−Ｓｉアイランド
層、ｎ+型ａ−Ｓｉオーミック層からなるアイランド７
を形成していくが、ゲート絶縁膜３成膜時に異物４が混
入してしまった場合には、ゲート絶縁膜３上に形成され
るパターンに不具合が発生する。2. Description of the Related Art In manufacturing a thin film transistor, as shown in FIG. 3, a gate electrode, a gate light-shielding metal 14, a gate wiring 22, a gate insulating film 3 and amorphous silicon (hereinafter abbreviated as a-Si) are formed on a substrate 1. .) Island layer,
An island 7 formed by forming an n + -type amorphous silicon (hereinafter abbreviated as n + -type a-Si) ohmic layer and including an a-Si island layer and an n + -type a-Si ohmic layer.
However, if the foreign matter 4 is mixed in when the gate insulating film 3 is formed, a problem occurs in the pattern formed on the gate insulating film 3.
【０００３】[0003]
【発明が解決しようとする課題】即ち、図３（ａ）は、
異物４の存在によりゲート遮光金属１４の上をゲート絶
縁膜３を介して走査する信号線９に異常パターン１０が
形成されてしまった様子を示している。このように、ゲ
ート絶縁膜３成膜時での異物４発生は、次工程以降に続
くパターニング工程でパターニング不良を発生させ、点
欠陥となる。図３（ｂ）は、図３（ａ）に示す異常パタ
ーン１０を切断線Ａ−Ａ’で切断した断面図である。That is, FIG. 3 (a) shows
The abnormal pattern 10 is formed on the signal line 9 for scanning the gate light shielding metal 14 through the gate insulating film 3 due to the presence of the foreign matter 4. As described above, the generation of the foreign matter 4 at the time of forming the gate insulating film 3 causes a patterning defect in the patterning process subsequent to the next process and becomes a point defect. FIG. 3B is a cross-sectional view of the abnormal pattern 10 shown in FIG. 3A taken along the cutting line AA ′.
【０００４】本発明の目的は、ゲート絶縁膜中に含まれ
る異物をできる限り取り除き、ゲート絶縁膜上に形成す
る配線がパターン不良となる確率を低減させる薄膜トラ
ンジスタの製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a thin film transistor which removes foreign substances contained in a gate insulating film as much as possible and reduces the probability that a wiring formed on the gate insulating film has a pattern defect.
【０００５】[0005]
【課題を解決するための手段】本発明の薄膜トランジス
タの第１の製造方法は、基板上にゲート電極及びゲート
配線を形成し、前記ゲート電極及びゲート配線を含む前
記基板上にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記
絶縁膜上に半導体膜を堆積し、前記半導体膜上にマスク
パターンを形成し、前記マスクパターンをマスクとして
前記半導体膜を選択的にエッチング除去して半導体層を
形成し、前記半導体層の上に前記半導体層と接続するソ
ース・ドレイン電極を形成する薄膜トランジスタの製造
方法であって、前記半導体層を形成する工程と前記ソー
ス・ドレイン電極を形成する工程の間にあって、前記半
導体層を形成した後に、前記半導体層以外の露出した前
記絶縁膜の上層部分を除去して前記絶縁膜に含まれる異
物を除去する工程を有することを特徴とし、前記絶縁膜
の上層部分を除去する工程におけるエッチングのエッチ
ングガス条件が、前記半導体層を形成する工程における
エッチングのエッチングガス条件と異なる、というもの
である。本発明の薄膜トランジスタの第２の製造方法
は、基板上にゲート電極及びゲート配線を形成し、前記
ゲート電極及びゲート配線を含む前記基板上にゲート絶
縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上に半導体膜
を堆積し、前記半導体膜上にマスクパターンを形成し、
前記マスクパターンをマスクとして前記半導体膜を選択
的にエッチング除去して半導体層を形成し、前記半導体
層の上に前記半導体層と接続するソース・ドレイン電極
を形成する薄膜トランジスタの製造方法であって、前記
半導体層を形成する工程において、エンドポイントディ
テクターを用いて前記半導体膜のエッチングが完了した
ことをチェックし、引き続いて前記絶縁膜の一部をオー
バーエッチングする工程を有することを特徴とする。さ
らに、前記半導体層を形成する工程において用いるエッ
チングガスは、フッ素系のエッチングガスであり、前記
半導体層を形成する工程において用いるエッチングのエ
ッチングエッチングガス条件が、ガスがＳＦ ６、Ｈｅ
及びＣｌ ２、又は、ＳＦ ６、Ｈｅ及びＨＣｌからな
り、ガス流量比が、それぞれＨｅ＝ＳＦ ６、Ｈｅ：Ｃ
ｌ ２＝１：４〜６、又は、Ｈｅ＝ＳＦ ６、Ｈｅ：Ｈ
Ｃｌ＝１：４〜６であり前記絶縁膜の上層部分を除去す
る工程において用いるエッチングのエッチングガス条件
が、ガスがＳＦ ６、Ｈｅ及びＣｌ ２又は、ＳＦ
６：Ｈｅ及びＨＣｌからなり、ガス流量比が、それぞ
れＨｅ＝Ｃｌ ２、Ｈｅ：ＳＦ ６＝１：４〜６、又
は、Ｈｅ＝ＨＣｌ、Ｈｅ：ＳＦ ６＝１：４〜６であ
る、というものである。According to a first method of manufacturing a thin film transistor of the present invention, a gate electrode and a gate wiring are formed on a substrate, and the gate electrode and the gate wiring are also used as a gate insulating film on the substrate. An insulating film is deposited, a semiconductor film is deposited on the insulating film, a mask pattern is formed on the semiconductor film, and the semiconductor film is selectively removed by etching using the mask pattern as a mask to form a semiconductor layer. A method for manufacturing a thin film transistor, in which a source / drain electrode connected to the semiconductor layer is formed on the semiconductor layer, the method comprising the steps of forming the semiconductor layer and forming the source / drain electrode, After forming the semiconductor layer, the exposed upper layer portion of the insulating film other than the semiconductor layer is removed to remove the impurities contained in the insulating film.
Characterized by having a step of removing an object, the insulating etching gas etching conditions in the step of removing the upper layer portion of the film is different from the etching gas the etching conditions in the step of forming the semiconductor layer, and that
Is. Second manufacturing method of thin film transistor of the present invention
Forms a gate electrode and a gate wiring on a substrate,
No gate on the substrate including gate electrode and gate wiring.
An insulating film also serving as an edge film is deposited, and a semiconductor film is formed on the insulating film.
To form a mask pattern on the semiconductor film,
Select the semiconductor film using the mask pattern as a mask
By etching away the semiconductor layer to form a semiconductor layer.
Source / drain electrodes connected to the semiconductor layer on the layer
A method of manufacturing a thin film transistor, comprising:
In the process of forming the semiconductor layer, the endpoint
The etching of the semiconductor film is completed using a tector
Check that the part of the insulating film is
It is characterized by having a step of bar etching. Further, the etching gas used in the step of forming the semiconductor layer is a fluorine-based etching gas, and the etching etching gas conditions of the etching used in the step of forming the semiconductor layer are SF 6 and He.
And Cl 2 or SF 6 , He and HCl, and the gas flow rate ratios are He = SF 6 and He: C, respectively.
l 2 = 1: 4 to 6, or He = SF 6 , He: H
Cl = 1: 4 to 6 and the etching gas conditions of the etching used in the step of removing the upper layer portion of the insulating film are SF 6 , He and Cl 2 or SF.
6 : He and HCl, and the gas flow rate ratios are He = Cl 2 , He: SF 6 = 1: 4 to 6, or He = HCl, He: SF 6 = 1: 4 to 6, respectively. It is a thing.
【０００６】又、本発明の薄膜トランジスタの製造方法
は、前記絶縁膜の上層部分を除去する工程において用い
るエッチングのエッチングガス条件が、前記半導体層を
形成する工程におけるエッチングのエッチングガス条件
と同じであるとすることも可能である。Further, in the method of manufacturing a thin film transistor of the present invention, the etching gas conditions for etching used in the step of removing the upper layer portion of the insulating film are the same as the etching gas conditions for etching in the step of forming the semiconductor layer. It is also possible to
【０００７】上述の薄膜トランジスタの製造方法におい
て、前記マスクは、厚さ１．０〜３．０μｍのレジスト
膜であり、前記半導体層を形成する工程と前記絶縁膜の
上層部分を除去する工程とが、同一チャンバー内にて連
続して行われる、という形態を採ることもできる。[0007] In the manufacturing method described above a thin film transistor, the mask is a resist film having a thickness of 1.0 to 3.0 [mu] m, removing the upper layer portion of the step and the insulating film forming the semiconductor layer However, it is also possible to adopt a form in which it is continuously performed in the same chamber.
【０００８】[0008]
【発明の実施の形態】まず、本発明の実施形態につい
て、図１（ａ）〜（ｃ）を用いて説明する。図１は、薄
膜トランジスタのアイランド７形成前後の薄膜トランジ
スタの製造方法を工程順に示す断面図である。BEST MODE FOR CARRYING OUT THE INVENTION First, an embodiment of the present invention will be described with reference to FIGS. 1A to 1C are cross-sectional views showing a method of manufacturing a thin film transistor before and after forming the island 7 of the thin film transistor in the order of steps.
【０００９】まず、基板１の上にゲート電極２をパター
ニングし、その上にゲート絶縁膜３を成膜する（図１
（ａ））。First, the gate electrode 2 is patterned on the substrate 1, and the gate insulating film 3 is formed thereon (FIG. 1).
(A)).
【００１０】次に、ゲート絶縁膜３、ａ−Ｓｉアイラン
ド層５、ｎ+型ａ−Ｓｉオーミック層６を成膜後、アイ
ランド８を形成する。このアイランドエッチング時に、
下地であるゲート絶縁膜３の一部をオーバーエッチング
する（図１（ｂ））。このときの工程の詳細は、以下の
ようになる。まず、レジストを塗布・露光・現像してレ
ジストパターン７を形成する。このとき、レジスト膜厚
は１．０〜３．０μｍに設定するが、厚めに形成した方
がよい。Next, after forming the gate insulating film 3, the a-Si island layer 5, and the n + type a-Si ohmic layer 6, the island 8 is formed. During this island etching,
A part of the underlying gate insulating film 3 is over-etched (FIG. 1B). Details of the process at this time are as follows. First, a resist is applied, exposed, and developed to form a resist pattern 7. At this time, the resist film thickness is set to 1.0 to 3.0 μm, but it is better to form the resist film thicker.
【００１１】次に、平行平板型エッチング装置を用い、
Ｆ系ガスでエッチングを行う。このとき、異方性、等方
性エッチングどちらでもよい。通常、エッチングは、Ｅ
ＰＤ（エンドポイントディテクター：波形モニター）を
用いて、ＳｉＦ2の発光スペクトルをモニターしてい
る。Next, using a parallel plate type etching apparatus,
Etching is performed with an F-based gas. At this time, either anisotropic or isotropic etching may be used. Usually, the etching is
The emission spectrum of SiF 2 is monitored using PD (End Point Detector: Waveform Monitor).
【００１２】これにより、ａ−Ｓｉアイランド層５のエ
ッチングが完了したことをチェックでき、引き続いて、
ゲート絶縁膜３をエッチングする条件（圧力、パワー、
ガス流量など）で一定時間、同一ガスを流し、チャンバ
ー内を安定させ、ゲート絶縁膜３のエッチングを行う。
こうすることで、同一チャンバー内で連続して、ゲート
絶縁膜３のエッチングが可能となる。As a result, it can be checked that the etching of the a-Si island layer 5 is completed, and subsequently,
Conditions for etching the gate insulating film 3 (pressure, power,
The gate insulating film 3 is etched by stabilizing the inside of the chamber by flowing the same gas for a certain time with a gas flow rate).
By doing so, the gate insulating film 3 can be continuously etched in the same chamber.
【００１３】アイランド８のエッチング（オーバーエッ
チング）は（１） 〜（４）のフローで行う。（１）基
板がエッチング装置（平行平板型エッチング装置）のロ
ードロック（予備室）へ入る。（２）ロードロック内が
真空引きされるまで基板はそのまま待機する。（３）ロ
ードロック内が真空状態になると、基板はエッチングチ
ャンバー内へ運ばれる。（４）エッチング前に、チャン
バー内の雰囲気を安定させるために、エッチングを行う
条件（Ｆ系ガス）で一定時間ガス出しを行う。The etching (over-etching) of the island 8 is performed by the flow of (1) to (4) . (1) The substrate enters the load lock (preliminary chamber) of the etching device (parallel plate type etching device). (2) The substrate remains on standby until the load lock is evacuated. (3) When the load lock is evacuated, the substrate is carried into the etching chamber. (4) Before etching, in order to stabilize the atmosphere in the chamber, gas is discharged for a certain period of time under the etching conditions (F-based gas).
【００１４】ここからエッチングが開始される。まず、
第１ステップとして、ｎ+型ａ−Ｓｉオーミック層６、
ａ−Ｓｉアイランド層５のエッチングを行い、アイラン
ド８を形成する。このステップではＥＰＤ（エンドポイ
ントディテクター；波形モニター）を用いて、ｎ+型ａ
−Ｓｉオーミック層６及びａ−Ｓｉアイランド層５をジ
ャストエッチングで止める。Etching is started from here. First,
As a first step, the n + type a-Si ohmic layer 6,
The a-Si island layer 5 is etched to form the island 8. In this step EPD; using (endpoint detector waveform monitor), n + -type a
The -Si ohmic layer 6 and the a-Si island layer 5 are stopped by just etching.
【００１５】実験を行ったときの条件は、下記の通りで
ある。
・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝３０／１２０／３０
（ｓｃｃｍ）
・圧力：３０（Ｐａ）、ＲＦパワー：８００(Ｗ)
・ＥＰＤ（エンドポイントディテクター；波形モニター
使用）
・安定待ち時間：約１０（ｓｅｃ）
・エッチング時間：約６０〜６５（ｓｅｃ）程度
上記エッチング条件は、実験を行ったときの条件であ
り、レジストパターン７とｎ+型ａ−Ｓｉオーミック層
６及びａ−Ｓｉアイランド層５との選択比を向上させる
ためには、ガス組成に関しては、Ｃｌ2のＳＦ6、Ｈｅに
対する流量比を上げればよい。上記実験例では、Ｓ
Ｆ6：Ｃｌ2：Ｈｅ＝１：４：１であるが、種々の実験か
ら、ガス組成は、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４〜６：
１、圧力は、２０〜３０Ｐａの条件を適用できることが
判明した。又、上記Ｃｌ2に代えてＨＣｌを用いるても
同様の効果が得られることも判明した。The conditions under which the experiment was conducted are as follows. Gas composition: SF 6 / Cl 2 / He = 30/120/30
(Sccm) -Pressure: 30 (Pa), RF power: 800 (W) -EPD (Endpoint detector; waveform monitor used) -Stability waiting time: Approximately 10 (sec) -Etching time: Approximately 60-65 (sec) The above etching conditions are conditions at the time of conducting an experiment, and in order to improve the selection ratio between the resist pattern 7 and the n + type a-Si ohmic layer 6 and the a-Si island layer 5, the gas composition is Is to increase the flow rate ratio of Cl 2 to SF 6 and He. In the above experimental example, S
F 6 : Cl 2 : He = 1: 4: 1, but from various experiments, the gas composition was SF 6 : Cl 2 : He = 1: 4 to 6:
It was found that the pressure of 1 and the pressure of 20 to 30 Pa can be applied. It was also found that the same effect can be obtained by using HCl instead of Cl 2 .
【００１６】次に、下地のゲート絶縁膜３をエッチング
する。基板１は、そのまま、エッチングチャンバー内で
待機している。このときも使用するガスは、Ｆ系のガス
であり、第１ステップと同じガス（同じ条件なら連続処
理）でも構わないが、この第２ステップでは、被エッチ
ング膜であるゲート絶縁膜３のエッチングレートにあわ
せ、条件を決定した方がよい。このときも第１ステップ
と同様に、ガスを一定時間流し、チャンバー内を安定さ
せてから、エッチングを始める。エッチング時間は、ゲ
ート絶縁膜３の耐圧を損なわない程度に抑え、ゲート絶
縁膜３は表面から一部の厚さのみエッチングする。図１
（ｂ）では、オーバーエッチング部分１３としてエッチ
ング量を示している。ゲート絶縁膜３として、ＳｉＮｘ
膜を用いたときの、エッチング方法を以下に示す。Next, the underlying gate insulating film 3 is etched. The substrate 1 is waiting as it is in the etching chamber. The gas used at this time is also an F-based gas, and the same gas as in the first step (continuous processing under the same conditions) may be used, but in this second step, etching of the gate insulating film 3 that is the film to be etched is performed. It is better to decide the conditions according to the rate. At this time, as in the first step, the gas is allowed to flow for a certain period of time to stabilize the inside of the chamber, and then etching is started. The etching time is suppressed to such an extent that the breakdown voltage of the gate insulating film 3 is not impaired, and the gate insulating film 3 is etched from the surface to a partial thickness. Figure 1
In (b), the etching amount is shown as the over-etched portion 13. SiNx as the gate insulating film 3
The etching method using the film is shown below.
【００１７】まず、ガスの排気を行う。その後、第１ス
テップと同様に、ゲート絶縁膜３のエッチング条件（Ｆ
系ガス）で一定時間ガス出しを行い、チャンバー内の雰
囲気を安定させる。チャンバー内の雰囲気が安定した
後、下記の条件でエッチングを開始する。
・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝１２０／３０／３０
（ｓｃｃｍ）
・圧力：２５（Ｐａ）
・ＲＦパワー：１２００(Ｗ)
・安定待ち時間：約１０（ｓｅｃ）
・エッチング時間：１５（ｓｅｃ）
このとき、ＥＰＤ（エンドポイントディテクター；波形
モニター）は使用しない。上記エッチング条件は、実験
を行ったときの条件であり、ＳｉＮｘ膜のエッチングレ
ート向上とレジストを後退させ、形状をテーパー化する
ことを目的とする。ＲＦパワーは高パワーがエッチング
レートを向上させる。圧力はエッチング均一性を考慮
し、最適化される。First, gas is exhausted. Then, as in the first step, the etching conditions (F
(System gas) is discharged for a certain period of time to stabilize the atmosphere in the chamber. After the atmosphere in the chamber is stabilized, etching is started under the following conditions. Gas composition: SF 6 / Cl 2 / He = 120/30/30
(Sccm) -Pressure: 25 (Pa) -RF power: 1200 (W) -Stability waiting time: Approximately 10 (sec) -Etching time: 15 (sec) At this time, EPD (endpoint detector; waveform monitor) is used do not do. The above-mentioned etching conditions are conditions when an experiment was conducted, and the purpose is to improve the etching rate of the SiNx film, recede the resist, and taper the shape. High RF power improves the etching rate. The pressure is optimized considering the etching uniformity.
【００１８】レジストパターン７とｎ+型ａ−Ｓｉオー
ミック層６及びａ−Ｓｉアイランド層５との選択比を向
上させるためには、ガス組成に関しては、Ｃｌ2のＳ
Ｆ6、Ｈｅに対する流量比を上げればよい。上記実験例
では、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４：１であるが、種々
の実験から、ガス組成は、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４
〜６：１、圧力は、２０〜３０Ｐａの条件を適用できる
ことが判明した。又、上記Ｃｌ2に代えてＨＣｌを用い
るても同様の効果が得られることも判明した。In order to improve the selection ratio of the resist pattern 7 to the n + type a-Si ohmic layer 6 and the a-Si island layer 5, the gas composition should be Cl 2 S.
The flow rate ratio with respect to F 6 and He may be increased. In the above experimental example, SF 6 : Cl 2 : He = 1: 4: 1, but from various experiments, the gas composition was SF 6 : Cl 2 : He = 1: 4.
It was found that a condition of ˜6: 1 and pressure of 20 to 30 Pa can be applied. It was also found that the same effect can be obtained by using HCl instead of Cl 2 .
【００１９】エッチング完了後、ガス排気が行われる。
基板は、アンロードロック（予備室）へ運ばれ、アンロ
ードロック内が大気圧の状態になるまで、待機状態とな
る。基板は、アンロードロックから大気中へ運ばれ、ア
ンロードされる（以上で、ａ−Ｓｉアイランド層５、ｎ
+型ａ−Ｓｉオーミック層６及びゲート絶縁膜３（一
部）のエッチング完了となる。）。After the etching is completed, the gas is exhausted.
The substrate is carried to the unload lock (preliminary chamber) and is in a standby state until the inside of the unload lock is in the atmospheric pressure state. The substrate is transferred from the unload lock to the atmosphere and unloaded (the above is the a-Si island layer 5, n).
Etching of the + type a-Si ohmic layer 6 and the gate insulating film 3 (part) is completed. ).
【００２０】上述した各エッチング条件は一例であり、
ゲート絶縁膜３、ａ−Ｓｉアイランド層５の膜質のばら
つき等を考慮した場合、第１、２ステップのエッチング
条件は以下のように幅を有したものとなる。Each of the above etching conditions is an example,
Considering variations in the film quality of the gate insulating film 3 and the a-Si island layer 5, the etching conditions in the first and second steps have a width as described below.
【００２１】第１ステップのエッチング条件；
・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝２８〜３２ｓｃｃｍ
／１１５〜１２５ｓｃｃｍ／２８〜３２ｓｃｃｍ
・圧力：２８〜３２Ｐａ
・ＲＦパワー：７９０〜８１０Ｗ
・安定待ち時間：約１０（ｓｅｃ）
・エッチング時間：６０〜６５（ｓｅｃ）
第２ステップのエッチング条件；
・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝１１５〜１２５ｓｃ
ｃｍ／２８〜３２ｓｃｃｍ／２８〜３２ｓｃｃｍ
・圧力：２３〜２７Ｐａ
・ＲＦパワー：１１８０〜１２２０Ｗ
・安定待ち時間：約１０（ｓｅｃ）
・エッチング時間：１３〜１７（ｓｅｃ）
この後、信号線(ドレイン、ソース)９をパターニング
し、画素電極１１、保護絶縁膜１２を形成し、薄膜トラ
ンジスタの完了となる（図１（ｃ））。Etching conditions for the first step: Gas composition: SF 6 / Cl 2 / He = 28 to 32 sccm
/ 115-125 sccm / 28-32 sccm-Pressure: 28-32 Pa-RF power: 790-810 W-Stability waiting time: about 10 (sec) -Etching time: 60-65 (sec) Second step etching conditions; -Gas composition: SF 6 / Cl 2 / He = 115~125sc
cm / 28 to 32 sccm / 28 to 32 sccm ・ Pressure: 23 to 27 Pa ・ RF power: 1180 to 1220 W ・ Stability waiting time: about 10 (sec) ・ Etching time: 13 to 17 (sec) After this, the signal line (drain, The source 9 is patterned, the pixel electrode 11 and the protective insulating film 12 are formed, and the thin film transistor is completed (FIG. 1C).
【００２２】本発明の効果として、アイランドエッチン
グ後、そのまま連続して、ゲート絶縁膜３をオーバーエ
ッチすると、ゲート絶縁膜３中に混入した図２（ａ）の
ような異物４を、図２（ｂ）のように除去でき、ゲート
絶縁膜３中の異物４による配線パターン不良を低減で
き、点欠陥不良を低減できる。しかも、ｎ+型ａ−Ｓｉ
オーミック層６及びａ−Ｓｉアイランド層５のエッチン
グ時に、同一チャンバー内で連続してゲート絶縁膜のエ
ッチングができる。これにより、薄膜トランジスタの製
造における歩留まりを向上できる。As an effect of the present invention, when the gate insulating film 3 is continuously overetched after the island etching, the foreign matter 4 mixed in the gate insulating film 3 as shown in FIG. It can be removed as shown in b), the wiring pattern defect due to the foreign matter 4 in the gate insulating film 3 can be reduced, and the point defect defect can be reduced. Moreover, n + type a-Si
During the etching of the ohmic layer 6 and the a-Si island layer 5, the gate insulating film can be continuously etched in the same chamber. Thereby, the yield in manufacturing the thin film transistor can be improved.
【００２３】[0023]
【発明の効果】上述のように、ゲート絶縁膜の上に半導
体層を有する構造の薄膜トランジスタの製造において、
半導体層のアイランド形成時に、アイランド形成後、連
続して下地のゲート絶縁膜を一部エッチングすることに
より、ゲート絶縁膜中に含まれる異物を除去し、その後
の工程においてゲート絶縁膜上に形成される配線等のパ
ターン異常を低減することができる。As described above, in manufacturing a thin film transistor having a structure having a semiconductor layer on a gate insulating film,
During the formation of islands in the semiconductor layer, foreign substances contained in the gate insulating film are removed by partially etching the underlying gate insulating film after the island is formed, and are formed on the gate insulating film in subsequent steps. It is possible to reduce pattern abnormality such as wiring.
【図１】本発明の実施形態の薄膜トランジスタの製造方
法を工程順に示す断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a thin film transistor according to an embodiment of the present invention in the order of steps.
【図２】本発明の実施形態の薄膜トランジスタの製造方
法により、ゲート絶縁膜中の異物が除去される様子を示
す断面図である。FIG. 2 is a cross-sectional view showing how foreign matter in a gate insulating film is removed by the method of manufacturing a thin film transistor according to the embodiment of the present invention.
【図３】従来の薄膜トランジスタの製造方法により、ゲ
ート絶縁膜中に異物が取り込まれた場合のゲート絶縁膜
上の配線パターン不良の様子を示す断面図である。FIG. 3 is a cross-sectional view showing a state of a defective wiring pattern on a gate insulating film when foreign matter is taken into the gate insulating film by a conventional method of manufacturing a thin film transistor.
１ 基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 異物 ５ ａ−Ｓｉアイランド層 ６ ｎ+型ａ−Ｓｉオーミック層 ７ レジストパターン ８ アイランド ９ 信号線 １０ 異常パターン １１ 画素電極 １２ 保護絶縁膜 １３ オーバーエッチング部分 １４ ゲート遮光金属 ２２ ゲート配線DESCRIPTION OF SYMBOLS 1 Substrate 2 Gate electrode 3 Gate insulating film 4 Foreign material 5 a-Si island layer 6 n + type a-Si ohmic layer 7 Resist pattern 8 Island 9 Signal line 10 Abnormal pattern 11 Pixel electrode 12 Protective insulating film 13 Over-etched portion 14 Gate Light-shielding metal 22 Gate wiring
フロントページの続き (56)参考文献 特開 平10−239712（ＪＰ，Ａ) 特開 昭62−30375（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/3065 Continuation of the front page (56) Reference JP-A-10-239712 (JP, A) JP-A-62-30375 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29 / 786 H01L 21/336 H01L 21/3065
Claims (9)
成し、前記ゲート電極及びゲート配線を含む前記基板上
にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上
に半導体膜を堆積し、前記半導体膜上にマスクパターン
を形成し、前記マスクパターンをマスクとして前記半導
体膜を選択的にエッチング除去して半導体層を形成し、
前記半導体層の上に前記半導体層と接続するソース・ド
レイン電極を形成する薄膜トランジスタの製造方法であ
って、前記半導体層を形成する工程と前記ソース・ドレ
イン電極を形成する工程の間にあって、前記半導体層を
形成した後に、前記半導体層以外の露出した前記絶縁膜
の上層部分を除去して前記絶縁膜に含まれる異物を除去
する工程を有することを特徴とする薄膜トランジスタの
製造方法。1. A gate electrode and a gate wiring are formed on a substrate, an insulating film also serving as a gate insulating film is deposited on the substrate including the gate electrode and the gate wiring, and a semiconductor film is deposited on the insulating film. A mask pattern is formed on the semiconductor film, and the semiconductor film is selectively removed by etching using the mask pattern as a mask to form a semiconductor layer,
A method of manufacturing a thin film transistor, wherein source / drain electrodes connected to the semiconductor layer are formed on the semiconductor layer, wherein the semiconductor is provided between the step of forming the semiconductor layer and the step of forming the source / drain electrodes. A method of manufacturing a thin film transistor, comprising: after forming a layer, removing an exposed upper layer portion of the insulating film other than the semiconductor layer to remove foreign matter contained in the insulating film .
成し、前記ゲート電極及びゲート配線を含む前記基板上
にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上
に半導体膜を堆積し、前記半導体膜上にマスクパターン
を形成し、前記マスクパターンをマスクとして前記半導
体膜を選択的にエッチング除去して半導体層を形成し、
前記半導体層の上に前記半導体層と接続するソース・ド
レイン電極を形成する薄膜トランジスタの製造方法であ
って、前記半導体層を形成する工程において、エンドポ
イントディテクターを用いて前記半導体膜のエッチング
が完了したことをチェックし、引き続いて前記絶縁膜の
一部をオーバーエッチングする工程を有することを特徴
とする薄膜トランジスタの製造方法。 2. A gate electrode and a gate wiring are formed on a substrate.
On the substrate including the gate electrode and the gate wiring
An insulating film that also serves as a gate insulating film is deposited on the
A semiconductor film is deposited on the semiconductor film, and a mask pattern is formed on the semiconductor film.
And the semiconductor pattern is formed using the mask pattern as a mask.
The body film is selectively removed by etching to form a semiconductor layer,
A source electrode connected to the semiconductor layer on the semiconductor layer.
A method of manufacturing a thin film transistor for forming a rain electrode.
In the process of forming the semiconductor layer,
Etching of the semiconductor film using an into detector
Is completed, and then the insulation film
Characterized by having a step of overetching a part
And a method for manufacturing a thin film transistor.
成し、前記ゲート電極及びゲート配線を含む前記基板上
にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上
に半導体膜を堆積し、前記半導体膜上にマスクパターン
を形成し、前記マスクパターンをマスクとして前記半導
体膜を選択的にエッチング除去して半導体層を形成し、
前記半導体層の上に前記半導体層と接続するソース・ド
レイン電極を形成する薄膜トランジスタの製造方法であ
って、前記半導体層を形成する工程と前記ソース・ドレ
イン電極を形成する工程の間にあって、前記半導体層を
形成した後に、前記半導体層以外の露出した前記絶縁膜
の上層部分を除去する工程を有し、前記絶縁膜の上層部
分を除去する工程におけるエッチングのエッチングガス
条件が、前記半導体層を形成する工程におけるエッチン
グのエッチングガス条件と異なることを特徴とする薄膜
トランジスタの製造方法。3. Forming a gate electrode and a gate wiring on a substrate
On the substrate including the gate electrode and the gate wiring
An insulating film that also serves as a gate insulating film is deposited on the
A semiconductor film is deposited on the semiconductor film, and a mask pattern is formed on the semiconductor film.
And the semiconductor pattern is formed using the mask pattern as a mask.
The body film is selectively removed by etching to form a semiconductor layer,
A source electrode connected to the semiconductor layer on the semiconductor layer.
A method of manufacturing a thin film transistor for forming a rain electrode.
The step of forming the semiconductor layer and the source / drain.
During the step of forming the in-electrode, the semiconductor layer is
The exposed insulating film other than the semiconductor layer after formation
Thin film has a step of removing the upper layer portion, the insulating etching gas etching conditions in the step of removing the upper layer portion of the membrane, characterized in that different from the etching gas the etching conditions in the step of forming the semiconductor layer of <br/> Method for manufacturing transistor.
いるエッチングのエッチングガスは、フッ素系のエッチ
ングガスである請求項１、２又は３記載の薄膜トランジ
スタの製造方法。4. The method of manufacturing a thin film transistor according to claim 1, 2 or 3, wherein an etching gas for etching used in the step of forming the semiconductor layer is a fluorine-based etching gas.
成し、前記ゲート電極及びゲート配線を含む前記基板上
にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上
に半導体膜を堆積し、前記半導体膜上にマスクパターン
を形成し、前記マスクパターンをマスクとして前記半導
体膜を選択的にエッチング除去して半導体層を形成し、
前記半導体層の上に前記半導体層と接続するソース・ド
レイン電極を形成する薄膜トランジスタの製造方法であ
って、前記半導体層を形成する工程と前記ソース・ドレ
イン電極を形成する工程の間にあって、前記半導体層を
形成した後に、前記半導体層以外の露出した前記絶縁膜
の上層部分を除去する工程を有し、前記半導体層を形成
する工程において用いるエッチングのエッチングガス
は、フッ素系のエッチングガスであり、前記半導体層を
形成する工程において用いるエッチングのエッチングガ
ス条件が、ガスがＳＦ ６、Ｈｅ及びＣｌ２、又は、Ｓ
Ｆ ６、Ｈｅ及びＨＣｌからなり、ガス流量比が、それ
ぞれＨｅ＝ＳＦ ６、Ｈｅ：Ｃｌ ２＝１：４〜６、又
は、Ｈｅ＝ＳＦ ６、Ｈｅ：ＨＣｌ＝１：４〜６である
ことを特徴とする薄膜トランジスタの製造方法。5. A gate electrode and a gate wiring are formed on a substrate.
On the substrate including the gate electrode and the gate wiring
An insulating film that also serves as a gate insulating film is deposited on the
A semiconductor film is deposited on the semiconductor film, and a mask pattern is formed on the semiconductor film.
And the semiconductor pattern is formed using the mask pattern as a mask.
The body film is selectively removed by etching to form a semiconductor layer,
A source electrode connected to the semiconductor layer on the semiconductor layer.
A method of manufacturing a thin film transistor for forming a rain electrode.
The step of forming the semiconductor layer and the source / drain.
During the step of forming the in-electrode, the semiconductor layer is
The exposed insulating film other than the semiconductor layer after formation
Forming a semiconductor layer having a step of removing an upper layer portion of
Etching gas used in the etching process
Is a fluorine-based etching gas, and the etching gas conditions of the etching used in the step of forming the semiconductor layer are SF 6 , He and Cl 2 , or S.
It is composed of F 6 , He and HCl, and the gas flow rate ratios are He = SF 6 , He: Cl 2 = 1: 4 to 6, or He = SF 6 and He: HCl = 1: 4 to 6, respectively.
A method of manufacturing a thin film transistor, comprising:
おいて用いるエッチングのエッチングガス条件が、ガス
がＳＦ ６、Ｈｅ及びＣｌ ２又は、ＳＦ６：Ｈｅ及び
ＨＣｌからなり、ガス流量比が、それぞれＨｅ＝Ｃｌ
２、Ｈｅ：ＳＦ ６＝１：４〜６、又は、Ｈｅ＝ＨＣ
ｌ、Ｈｅ：ＳＦ ６＝１：４〜６である請求項５記載の
薄膜トランジスタの薄膜トランジスタの製造方法。6. The etching gas conditions for the etching used in the step of removing the upper layer portion of the insulating film are that the gas is SF 6 , He and Cl 2 or SF 6 : He and HCl, and the gas flow rate ratio is He = Cl
2 , He: SF 6 = 1: 4 to 6, or He = HC
The method of manufacturing a thin film transistor of a thin film transistor according to claim 5, wherein 1 and He: SF 6 = 1: 4 to 6.
おけるエッチングのエッチングガス条件が、前記半導体
層を形成する工程におけるエッチングのエッチングガス
条件と同じである請求項１又は２記載の薄膜トランジス
タの製造方法。7. The manufacturing of a thin film transistor according to claim 1, wherein the etching gas conditions for etching in the step of removing the upper layer portion of the insulating film are the same as the etching gas conditions for etching in the step of forming the semiconductor layer. Method.
のレジスト膜である請求項１、２、３、４、５、６又は
７記載の薄膜トランジスタの製造方法。8. The mask has a thickness of 1.0 to 3.0 μm.
The method of manufacturing a thin film transistor according to claim 1, wherein the resist film is the resist film of claim 1.
膜の上層部分を除去する工程とが、同一チャンバー内に
て連続して行われる請求項１、２、３、４、５、６、７
又は８記載の薄膜トランジスタの製造方法。9. The method according to claim 1, wherein the step of forming the semiconductor layer and the step of removing the upper layer portion of the insulating film are continuously performed in the same chamber. 7
Or the method of manufacturing a thin film transistor according to item 8.
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