JP3411905B2 - Ｃｍｏｓ差分電圧制御式の対数アッテネータおよびその方法 - Google Patents
Ｃｍｏｓ差分電圧制御式の対数アッテネータおよびその方法Info
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Description
【０００１】（発明の背景）
本発明は、可変利得の対数アッテネータ／増幅器に関
し、より詳細には、従来技術のものと比べより精密に線
形のこのようなデバイス、また、従来技術のデバイスと
比べＣＭＯＳ技術を使ってより一層容易に実現できるこ
のようなデバイスに関するものである。
し、より詳細には、従来技術のものと比べより精密に線
形のこのようなデバイス、また、従来技術のデバイスと
比べＣＭＯＳ技術を使ってより一層容易に実現できるこ
のようなデバイスに関するものである。
【０００２】最も近い従来技術は、１９９１年１２月３
１日発行の“アナログ信号により制御されかつ大きなダ
イナミックレンジをもつ可変利得増幅器（VARIABLE-GAI
N AMPLIFIER CONTROLLED BY AN ANALOG SIGNAL AND HAV
ING A LARGE DYNAMIC RANGE）”と題する米国特許5,07
7,541号と、１９９５年７月１１日発行の“線形補間回
路（LINEAR INTERPOLATION CIRCUIT）”と題する米国特
許5,432,478号とに記載されており、これらは両方と
も、ギルバート（Gilbert）によるものであって、アナ
ログ・デバイセス社に譲渡されている。
１日発行の“アナログ信号により制御されかつ大きなダ
イナミックレンジをもつ可変利得増幅器（VARIABLE-GAI
N AMPLIFIER CONTROLLED BY AN ANALOG SIGNAL AND HAV
ING A LARGE DYNAMIC RANGE）”と題する米国特許5,07
7,541号と、１９９５年７月１１日発行の“線形補間回
路（LINEAR INTERPOLATION CIRCUIT）”と題する米国特
許5,432,478号とに記載されており、これらは両方と
も、ギルバート（Gilbert）によるものであって、アナ
ログ・デバイセス社に譲渡されている。
【０００３】ギルバートの'541特許は、可変利得増幅器
を開示しており、これは、フィードバック回路網とし
て、ラダー・アッテネータ回路２２を備え、これは多数
の“タップ” 点を有しており、そしてこれらは、入力
として、１０個の“ｇm”段３６の＋入力に印加され、
そしてそれらの出力は、この可変利得増幅器の出力信号
を発生するため差動増幅器２８に接続している。“掃
引”された制御信号は、利得制御回路３０の導体３２と
３４との間に印加し、そして利得制御回路３０は、１０
個のトランジスタ４０と、９個のベース抵抗器ＲSと、
８個の定電流源Ｉとを備えている。この利得制御回路
は、実際上、１０個の“セグメント”を備え、これらの
各々は、制御可能なバイアス電流を対応するｇm段に供
給する。可変利得増幅器の利得範囲は、連続したセグメ
ントに部分分割されていると見ることができ、そしてそ
のセグメントは、減衰ラダーの対応するノードに接続し
たそれ自身のｇm段を有している。ＶCONTROL電圧を利得
制御回路３０に印加することは、さらに、各セグメント
増幅器の活性化を、この段のトランスコンダクタンスを
増加させそして次に減少させることにより行う。トラン
スコンダクタンスのこの増加および減少をさせること
は、互いに隣接するｇm段において、連続してオーバー
ラップする形式で発生して、全体の利得がスムーズな減
少を提供するようにする。このアッテネータの有効な
“タップ”点は、後者の回路の各ノード間で利得制御回
路３０が連続的に補間すると言える。
を開示しており、これは、フィードバック回路網とし
て、ラダー・アッテネータ回路２２を備え、これは多数
の“タップ” 点を有しており、そしてこれらは、入力
として、１０個の“ｇm”段３６の＋入力に印加され、
そしてそれらの出力は、この可変利得増幅器の出力信号
を発生するため差動増幅器２８に接続している。“掃
引”された制御信号は、利得制御回路３０の導体３２と
３４との間に印加し、そして利得制御回路３０は、１０
個のトランジスタ４０と、９個のベース抵抗器ＲSと、
８個の定電流源Ｉとを備えている。この利得制御回路
は、実際上、１０個の“セグメント”を備え、これらの
各々は、制御可能なバイアス電流を対応するｇm段に供
給する。可変利得増幅器の利得範囲は、連続したセグメ
ントに部分分割されていると見ることができ、そしてそ
のセグメントは、減衰ラダーの対応するノードに接続し
たそれ自身のｇm段を有している。ＶCONTROL電圧を利得
制御回路３０に印加することは、さらに、各セグメント
増幅器の活性化を、この段のトランスコンダクタンスを
増加させそして次に減少させることにより行う。トラン
スコンダクタンスのこの増加および減少をさせること
は、互いに隣接するｇm段において、連続してオーバー
ラップする形式で発生して、全体の利得がスムーズな減
少を提供するようにする。このアッテネータの有効な
“タップ”点は、後者の回路の各ノード間で利得制御回
路３０が連続的に補間すると言える。
【０００４】ギルバートの'478特許は、ギルバートの先
の'541特許の対数アッテネータを、その制御信号をその
範囲全体に渡って掃引するときに、複数のオーバーラッ
プする指数関数的に変化する電流を発生するものとして
言及している。この電流波形における非線形性は、制御
信号の関数としてｇm段において非線形の利得を発生す
る。しかし、ギルバートは、多くの用途においては、ギ
ルバートの先の回路において得られるものよりもより線
形の電流波形が要求される、ということを認めている。
ギルバートは、ギルバートの'541特許における補間回路
３０に起因すると考えている線形性問題について、かな
り異なった補間回路１６を提供することにより解決する
ことを提案しており、その補間回路は、５つのセクショ
ンまたは“脚部”と、このような脚部間に接続した４対
の並列接続対の分流ダイオードとを含んでいる。例え
ば、１つの脚部は、定電流源Ｉ１と、直列接続したダイ
オードＤ１を備え、これに隣接の脚部は、電流源Ｉ２と
直列接続のダイオードＤ２を備え、そして分流ダイオー
ドは、導体３６と３８との間に接続した並列接続のダイ
オードＤ２，１とＤ１，２とを備えている。導体３６は
また、出力トランジスタＱ１に接続し、そしてこのトラ
ンジスタは、バイアス電流ＩAを発生し、そしてこれ
は、実際には、対応するトランスコンダクタンス増幅器
１４Ａを“イネーブル”しそしてそのトランスコンダク
タンスを制御する。'478特許の図１を見ると、これにお
いて、トランスコンダクタンス増幅器１４Ａは、'541特
許の図１の第１トランスコンダクタンス増幅器３６と類
似している。'478特許の補間回路１６の制御ノード２８
および３０は、電流源３２および３４にそれぞれ接続
し、そしてこれらは、ダイオードＤ１−Ｄ５を介してコ
ンプリメンタリ電流を“要求（demand）”し、したがっ
て制御信号がそのフルの範囲で“掃引”されるとき、制
御ノード２８と３０との間に供給される制御信号の部分
線形関数とされるべき出力電流ＩA,B,Eを“要求”す
る。'478特許の図５Ａ−Ｅおよび図６は、補間回路１６
の部分線形の振る舞いを示しており、これは、ギルバー
トの'541特許のそれ程線形でない回路に対する改良を構
成するものである。
の'541特許の対数アッテネータを、その制御信号をその
範囲全体に渡って掃引するときに、複数のオーバーラッ
プする指数関数的に変化する電流を発生するものとして
言及している。この電流波形における非線形性は、制御
信号の関数としてｇm段において非線形の利得を発生す
る。しかし、ギルバートは、多くの用途においては、ギ
ルバートの先の回路において得られるものよりもより線
形の電流波形が要求される、ということを認めている。
ギルバートは、ギルバートの'541特許における補間回路
３０に起因すると考えている線形性問題について、かな
り異なった補間回路１６を提供することにより解決する
ことを提案しており、その補間回路は、５つのセクショ
ンまたは“脚部”と、このような脚部間に接続した４対
の並列接続対の分流ダイオードとを含んでいる。例え
ば、１つの脚部は、定電流源Ｉ１と、直列接続したダイ
オードＤ１を備え、これに隣接の脚部は、電流源Ｉ２と
直列接続のダイオードＤ２を備え、そして分流ダイオー
ドは、導体３６と３８との間に接続した並列接続のダイ
オードＤ２，１とＤ１，２とを備えている。導体３６は
また、出力トランジスタＱ１に接続し、そしてこのトラ
ンジスタは、バイアス電流ＩAを発生し、そしてこれ
は、実際には、対応するトランスコンダクタンス増幅器
１４Ａを“イネーブル”しそしてそのトランスコンダク
タンスを制御する。'478特許の図１を見ると、これにお
いて、トランスコンダクタンス増幅器１４Ａは、'541特
許の図１の第１トランスコンダクタンス増幅器３６と類
似している。'478特許の補間回路１６の制御ノード２８
および３０は、電流源３２および３４にそれぞれ接続
し、そしてこれらは、ダイオードＤ１−Ｄ５を介してコ
ンプリメンタリ電流を“要求（demand）”し、したがっ
て制御信号がそのフルの範囲で“掃引”されるとき、制
御ノード２８と３０との間に供給される制御信号の部分
線形関数とされるべき出力電流ＩA,B,Eを“要求”す
る。'478特許の図５Ａ−Ｅおよび図６は、補間回路１６
の部分線形の振る舞いを示しており、これは、ギルバー
トの'541特許のそれ程線形でない回路に対する改良を構
成するものである。
【０００５】ギルバートの'541特許および'478特許に開
示された対数増幅器は、バイポーラ集積回路構造におけ
る実現においては満足に動作するが、これらは、ＣＭＯ
Ｓ集積回路構造による実現にも適したものではない。こ
れの１つの理由は、ギルバートの'541特許および'478特
許に開示された対数アッテネータが、演算増幅器のフィ
ードバック・ループ内に配置されており、したがってギ
ルバートにより開示されたこれら回路がＣＭＯＳ技術に
おいて実現するとした場合には、その帯域幅がこのコン
フィギュレーションにより低減してしまうことになる。
示された対数増幅器は、バイポーラ集積回路構造におけ
る実現においては満足に動作するが、これらは、ＣＭＯ
Ｓ集積回路構造による実現にも適したものではない。こ
れの１つの理由は、ギルバートの'541特許および'478特
許に開示された対数アッテネータが、演算増幅器のフィ
ードバック・ループ内に配置されており、したがってギ
ルバートにより開示されたこれら回路がＣＭＯＳ技術に
おいて実現するとした場合には、その帯域幅がこのコン
フィギュレーションにより低減してしまうことになる。
【０００６】さらに、ギルバートの'541特許および'478
特許に開示されたアッテネータ回路は、明らかに、単純
なアッテネータとして使用できない、すなわち、これら
は、増幅器のフィードバック・コンポーネントとして利
用しなければならない。
特許に開示されたアッテネータ回路は、明らかに、単純
なアッテネータとして使用できない、すなわち、これら
は、増幅器のフィードバック・コンポーネントとして利
用しなければならない。
【０００７】したがって、増幅器のフィードバック・コ
ンポーネントとしてではなく、単純なアッテネータとし
て利用することができる対数アッテネータ回路を提供す
ることが望ましい。また、ギルバートの'541特許およ
び'478特許に開示された対数増幅器とは異なり、ＣＭＯ
Ｓ技術を使用して集積回路においてより一層容易に実現
できる対数アッテネータ回路を提供することも望まし
い。
ンポーネントとしてではなく、単純なアッテネータとし
て利用することができる対数アッテネータ回路を提供す
ることが望ましい。また、ギルバートの'541特許およ
び'478特許に開示された対数増幅器とは異なり、ＣＭＯ
Ｓ技術を使用して集積回路においてより一層容易に実現
できる対数アッテネータ回路を提供することも望まし
い。
【０００８】（発明の摘要）
したがって、本発明の目的は、低コストの対数アッテネ
ータあるいは対数増幅器を提供することである。
ータあるいは対数増幅器を提供することである。
【０００９】本発明の別の目的は、ＣＭＯＳ技術を使っ
て集積回路として容易に実現できる対数アッテネータま
たは対数増幅器を提供することである。本発明の別の目
的は、高度に線形の集積回路対数増幅器を提供すること
である。
て集積回路として容易に実現できる対数アッテネータま
たは対数増幅器を提供することである。本発明の別の目
的は、高度に線形の集積回路対数増幅器を提供すること
である。
【００１０】本発明の別の目的は、デシベル（ｄＢ）に
おける利得が利得制御信号の線形の関数となった増幅を
提供するための低コストで高度に正確なシステムを提供
することである。
おける利得が利得制御信号の線形の関数となった増幅を
提供するための低コストで高度に正確なシステムを提供
することである。
【００１１】本発明の別の目的は、利得回路を組み込ん
だ集積回路構造の基板において発生するあるいはこれに
印加される電源電圧により発生するコモンモード・ノイ
ズのようなノイズの影響を低減する低コストの対数利得
回路を提供することである。
だ集積回路構造の基板において発生するあるいはこれに
印加される電源電圧により発生するコモンモード・ノイ
ズのようなノイズの影響を低減する低コストの対数利得
回路を提供することである。
【００１２】簡単に説明すると、本発明の１実施形態に
よれば、本発明は、対数利得を得る技術を提供し、これ
は、抵抗性アッテネータ（８Ａ）を提供するステップで
あって、該抵抗性アッテネータが、入力導体（７）およ
び出力導体（１０）と、前記入力導体（７Ａ）と前記出
力導体（１０Ａ）との間に直列に接続した複数の直列の
抵抗性エレメント（２８）と、複数の並列の抵抗性エレ
メント（２９）であって、その各々が、前記種々の直列
抵抗性エレメント（２８）間の連続的な接合部にそれぞ
れ接続した第１の端子を有し、前記並列抵抗性エレメン
トの各々が、これの抵抗値を制御するよう動作する制御
端子を有する電気的に制御可能な抵抗性エレメントを含
み、前記並列抵抗性エレメントの各々が共通導体に結合
した第２の端子を含む、前記の複数の並列の抵抗性エレ
メントと、を含む、前記のステップと、および複数の連
続的な部分線形の制御信号（Ｖ１，２，，，１０）を、
連続的な電気的に制御可能の抵抗性エレメントの前記制
御端子に発生するステップと、により行う。前記複数の
連続的な部分線形の制御信号は、利得制御信号（ＶGC）
が第１の値から第２の値に線形に変化することに応答し
て発生する。１つの記述実施形態においては、対数増幅
器は、反転入力と、非反転入力と、出力とを有する演算
増幅器と、該演算増幅器の前記出力に結合した入力と、
前記演算増幅器の前記反転入力に結合した出力とを有す
る対数アッテネータであって、抵抗性アッテネータ（８
Ａ）であって、入力導体（７）および出力導体（１０）
と、前記入力導体（７Ａ）と前記出力導体（１０Ａ）と
の間に直列に接続した複数の直列の抵抗性エレメント
（２８）と、複数の並列の抵抗性エレメント（２９）で
あって、その各々が、前記種々の直列抵抗性エレメント
（２８）間の連続的な接合部にそれぞれ接続した第１の
端子を有し、前記並列抵抗性エレメントの各々が、これ
の抵抗値を制御するよう動作する制御端子を有する電気
的に制御可能な抵抗性エレメントを含み、前記並列抵抗
性エレメントの各々が共通導体に結合した第２の端子を
含む、前記の複数の並列の抵抗性エレメント（２９）
と、を含む、前記の抵抗性アッテネータ（８Ａ）と、制
御回路（８Ｂ）であって、利得制御信号（ＶGC）が第１
の値から第２の値に線形に変化することに応答して、連
続的な電気的に制御可能の抵抗性エレメントの前記制御
端子に、複数の連続的な部分線形の制御信号（Ｖ１，
２．．．１０）を発生する、前記の制御回路（８Ｂ）
と、を含む、前記の対数アッテネータと、から成る。別
の記述実施形態においては、対数アッテネータ回路
（８）は、抵抗性アッテネータ（８Ａ）であって、入力
導体（７）および出力導体（１０）と、前記入力導体
（７Ａ）と前記出力導体（１０Ａ）との間に直列に接続
した複数の直列の抵抗性エレメント（２８）と、複数の
並列の抵抗性エレメント（２９）であって、その各々
が、前記種々の直列抵抗性エレメント間の連続的な接合
部にそれぞれ接続した第１の端子を有する、前記の複数
の並列の抵抗性エレメント（２９）と、を含む、前記の
抵抗性アッテネータと、複数のスイッチング・エレメン
ト（２８）であって、前記連続的な接合部と第１の基準
電圧導体（４０）との間にそれぞれ前記並列抵抗性エレ
メント（２９）を制御可能に結合するよう動作し、各ス
イッチング・エレメントが制御端子を有する前記の複数
のスイッチング・エレメント（２８）と、制御回路（８
Ｂ）であって、利得制御信号（ＶGC）が第１の値から第
２の値に線形に変化することに応答して、連続的なスイ
ッチの前記制御端子に、複数の連続的に増大しそして次
に平らになる制御信号（Ｖ１，２，．．．１０）を発生
する、前記の制御回路（８Ｂ）と、から成る。各々の直
列抵抗性エレメントは、第２の基準電圧導体（ＧＮＤ）
に接続したゲートを有するＭＯＳＦＥＴを含む。各並列
抵抗性エレメントは、対応する接合部と前記第１基準電
圧導体との間の前記並列抵抗性エレメントを結合する前
記スイッチング・エレメントとしても機能するＭＯＳＦ
ＥＴ内のチャンネル領域を含む。前記制御回路（８Ｂ）
は、複数の差動増幅器（２１）であって各々が利得制御
導体９上に利得制御信号（ＶGC）を受けるように結合し
た第１の入力とそして第２の入力とを有する前記の複数
の差動増幅器と、複数の連続的なしきい値電圧であって
各々が先行するしきい値電圧よりもより大なる大きさを
有する前記の複数の連続的なしきい値電圧（Ｖ
T1,2,,,10）を発生する回路（６０）と、を含み、前記
第２入力は、前記複数のしきい値電圧をそれぞれ受ける
ように結合している。
よれば、本発明は、対数利得を得る技術を提供し、これ
は、抵抗性アッテネータ（８Ａ）を提供するステップで
あって、該抵抗性アッテネータが、入力導体（７）およ
び出力導体（１０）と、前記入力導体（７Ａ）と前記出
力導体（１０Ａ）との間に直列に接続した複数の直列の
抵抗性エレメント（２８）と、複数の並列の抵抗性エレ
メント（２９）であって、その各々が、前記種々の直列
抵抗性エレメント（２８）間の連続的な接合部にそれぞ
れ接続した第１の端子を有し、前記並列抵抗性エレメン
トの各々が、これの抵抗値を制御するよう動作する制御
端子を有する電気的に制御可能な抵抗性エレメントを含
み、前記並列抵抗性エレメントの各々が共通導体に結合
した第２の端子を含む、前記の複数の並列の抵抗性エレ
メントと、を含む、前記のステップと、および複数の連
続的な部分線形の制御信号（Ｖ１，２，，，１０）を、
連続的な電気的に制御可能の抵抗性エレメントの前記制
御端子に発生するステップと、により行う。前記複数の
連続的な部分線形の制御信号は、利得制御信号（ＶGC）
が第１の値から第２の値に線形に変化することに応答し
て発生する。１つの記述実施形態においては、対数増幅
器は、反転入力と、非反転入力と、出力とを有する演算
増幅器と、該演算増幅器の前記出力に結合した入力と、
前記演算増幅器の前記反転入力に結合した出力とを有す
る対数アッテネータであって、抵抗性アッテネータ（８
Ａ）であって、入力導体（７）および出力導体（１０）
と、前記入力導体（７Ａ）と前記出力導体（１０Ａ）と
の間に直列に接続した複数の直列の抵抗性エレメント
（２８）と、複数の並列の抵抗性エレメント（２９）で
あって、その各々が、前記種々の直列抵抗性エレメント
（２８）間の連続的な接合部にそれぞれ接続した第１の
端子を有し、前記並列抵抗性エレメントの各々が、これ
の抵抗値を制御するよう動作する制御端子を有する電気
的に制御可能な抵抗性エレメントを含み、前記並列抵抗
性エレメントの各々が共通導体に結合した第２の端子を
含む、前記の複数の並列の抵抗性エレメント（２９）
と、を含む、前記の抵抗性アッテネータ（８Ａ）と、制
御回路（８Ｂ）であって、利得制御信号（ＶGC）が第１
の値から第２の値に線形に変化することに応答して、連
続的な電気的に制御可能の抵抗性エレメントの前記制御
端子に、複数の連続的な部分線形の制御信号（Ｖ１，
２．．．１０）を発生する、前記の制御回路（８Ｂ）
と、を含む、前記の対数アッテネータと、から成る。別
の記述実施形態においては、対数アッテネータ回路
（８）は、抵抗性アッテネータ（８Ａ）であって、入力
導体（７）および出力導体（１０）と、前記入力導体
（７Ａ）と前記出力導体（１０Ａ）との間に直列に接続
した複数の直列の抵抗性エレメント（２８）と、複数の
並列の抵抗性エレメント（２９）であって、その各々
が、前記種々の直列抵抗性エレメント間の連続的な接合
部にそれぞれ接続した第１の端子を有する、前記の複数
の並列の抵抗性エレメント（２９）と、を含む、前記の
抵抗性アッテネータと、複数のスイッチング・エレメン
ト（２８）であって、前記連続的な接合部と第１の基準
電圧導体（４０）との間にそれぞれ前記並列抵抗性エレ
メント（２９）を制御可能に結合するよう動作し、各ス
イッチング・エレメントが制御端子を有する前記の複数
のスイッチング・エレメント（２８）と、制御回路（８
Ｂ）であって、利得制御信号（ＶGC）が第１の値から第
２の値に線形に変化することに応答して、連続的なスイ
ッチの前記制御端子に、複数の連続的に増大しそして次
に平らになる制御信号（Ｖ１，２，．．．１０）を発生
する、前記の制御回路（８Ｂ）と、から成る。各々の直
列抵抗性エレメントは、第２の基準電圧導体（ＧＮＤ）
に接続したゲートを有するＭＯＳＦＥＴを含む。各並列
抵抗性エレメントは、対応する接合部と前記第１基準電
圧導体との間の前記並列抵抗性エレメントを結合する前
記スイッチング・エレメントとしても機能するＭＯＳＦ
ＥＴ内のチャンネル領域を含む。前記制御回路（８Ｂ）
は、複数の差動増幅器（２１）であって各々が利得制御
導体９上に利得制御信号（ＶGC）を受けるように結合し
た第１の入力とそして第２の入力とを有する前記の複数
の差動増幅器と、複数の連続的なしきい値電圧であって
各々が先行するしきい値電圧よりもより大なる大きさを
有する前記の複数の連続的なしきい値電圧（Ｖ
T1,2,,,10）を発生する回路（６０）と、を含み、前記
第２入力は、前記複数のしきい値電圧をそれぞれ受ける
ように結合している。
【００１３】（好ましい実施形態の詳細な説明）
明確にするため、本分で使用する用語“対数アッテネー
タ”と用語“対数増幅器”は、アッテネータまたは増幅
器の利得が、これに印加される利得制御入力信号に関し
て対数となることを意味する。別の言い方をすれば、デ
シベルで表現した利得が、利得制御信号の線形の関数と
なるものである。また、明確にするため、本文で使用す
る用語“利得”は、入力信号に対する出力信号の比を指
すものとすることができ、これにおいて、このような利
得の大きさは、１よりも大きなあるいは１よりも小さな
もののいずれかとすることができ、したがってこの用語
は、アッテネータあるいは増幅器のいずれにも適用する
ことができる。さらに明確にするため、ＭＯＳＦＥＴ
（金属酸化物半導体電界効果トランジスタ）は、電圧制
御式のスイッチおよび電圧制御式の抵抗器のいずれか一
方あるいはその両方として機能することができ、このた
め、特定のＭＯＳＦＥＴがそのいずれか一方またはその
両方として機能することができることを意図している。
また、導通のちょうど“エッジ”にバイアスした（これ
によりそのゲート−ソース電圧がそのしきい値電圧に等
しくなる）ＭＯＳＦＥＴは、“ｏｆｆ”であると考え、
そしてそのゲート−ソース電圧の大きさをそのしきい値
電圧より上に増加させたときに、“ｏｎ”となると考え
る。
タ”と用語“対数増幅器”は、アッテネータまたは増幅
器の利得が、これに印加される利得制御入力信号に関し
て対数となることを意味する。別の言い方をすれば、デ
シベルで表現した利得が、利得制御信号の線形の関数と
なるものである。また、明確にするため、本文で使用す
る用語“利得”は、入力信号に対する出力信号の比を指
すものとすることができ、これにおいて、このような利
得の大きさは、１よりも大きなあるいは１よりも小さな
もののいずれかとすることができ、したがってこの用語
は、アッテネータあるいは増幅器のいずれにも適用する
ことができる。さらに明確にするため、ＭＯＳＦＥＴ
（金属酸化物半導体電界効果トランジスタ）は、電圧制
御式のスイッチおよび電圧制御式の抵抗器のいずれか一
方あるいはその両方として機能することができ、このた
め、特定のＭＯＳＦＥＴがそのいずれか一方またはその
両方として機能することができることを意図している。
また、導通のちょうど“エッジ”にバイアスした（これ
によりそのゲート−ソース電圧がそのしきい値電圧に等
しくなる）ＭＯＳＦＥＴは、“ｏｆｆ”であると考え、
そしてそのゲート−ソース電圧の大きさをそのしきい値
電圧より上に増加させたときに、“ｏｎ”となると考え
る。
【００１４】図１を参照すると、システム１は、ＣＣＤ
イメージング・アレイ３が発生するアナログ出力信号Ｖ
INをデジタル化する。ＶINは、図６に示した波形を有す
るが、これは、シグナルエンデッドのアナログ入力とし
て、相関二重サンプラ回路４の入力導体２に印加する。
相関二重サンプラ回路４は、式ＶINN＝ＶINN +−ＶINN -
により表される差分出力を発生する。図１および図２に
おいては、ＶINNを運ぶこれら導体は、集合的に番号７
で示している。図３および図６においては、ＶINN +とＶ
INN -とは差動対数アッテネータ８の入力導体７Ａおよび
７Ｂにそれぞれ現れる。図１に示した“ダミー”のフィ
ードバック・クランプ回路５は、導体７Ａおよび７Ｂの
内の一方と入力導体２との間に、サンプル／ホールド回
路６によって結合することにより、相関二重サンプラ回
路４のどのような入力オフセット電圧の補償も行う。
イメージング・アレイ３が発生するアナログ出力信号Ｖ
INをデジタル化する。ＶINは、図６に示した波形を有す
るが、これは、シグナルエンデッドのアナログ入力とし
て、相関二重サンプラ回路４の入力導体２に印加する。
相関二重サンプラ回路４は、式ＶINN＝ＶINN +−ＶINN -
により表される差分出力を発生する。図１および図２に
おいては、ＶINNを運ぶこれら導体は、集合的に番号７
で示している。図３および図６においては、ＶINN +とＶ
INN -とは差動対数アッテネータ８の入力導体７Ａおよび
７Ｂにそれぞれ現れる。図１に示した“ダミー”のフィ
ードバック・クランプ回路５は、導体７Ａおよび７Ｂの
内の一方と入力導体２との間に、サンプル／ホールド回
路６によって結合することにより、相関二重サンプラ回
路４のどのような入力オフセット電圧の補償も行う。
【００１５】差動対数アッテネータ８は、差分出力信号
ＶOUTT＝ＶOUTT +−ＶOUTT -を発生する。図１および図２
においては、ＶOUTTは、集合的に番号１０で指示した導
体が運ぶものとして示している。図３および図８におい
ては、ＶOUTT +は、導体１０Ａ上に発生され、そしてＶ
OUTT -は、導体１０Ｂ上に発生されるものとして示して
いる。ＶOUTTは、２５Ｘの差動−シングルエンデッド増
幅器１１の入力に印加する。増幅器１１は、そのシング
ルエンデッドの出力電圧ＶOUTを導体１２に発生し、そ
してこれは、高速の１０ビットのアナログ−デジタル変
換器１５の入力に接続している。アナログ−デジタル変
換器１５は、１０ビット信号出力DIGITAL OUTを発生
し、これは、ＣＣＤイメージング・アレイ３の各ピクセ
ルに対する入力電圧ＶINを正確に表す。
ＶOUTT＝ＶOUTT +−ＶOUTT -を発生する。図１および図２
においては、ＶOUTTは、集合的に番号１０で指示した導
体が運ぶものとして示している。図３および図８におい
ては、ＶOUTT +は、導体１０Ａ上に発生され、そしてＶ
OUTT -は、導体１０Ｂ上に発生されるものとして示して
いる。ＶOUTTは、２５Ｘの差動−シングルエンデッド増
幅器１１の入力に印加する。増幅器１１は、そのシング
ルエンデッドの出力電圧ＶOUTを導体１２に発生し、そ
してこれは、高速の１０ビットのアナログ−デジタル変
換器１５の入力に接続している。アナログ−デジタル変
換器１５は、１０ビット信号出力DIGITAL OUTを発生
し、これは、ＣＣＤイメージング・アレイ３の各ピクセ
ルに対する入力電圧ＶINを正確に表す。
【００１６】重要なことは、図１のシステムが、ＣＣＤ
イメージング・アレイ３の出力とアナログ−デジタル変
換器１５のデジタル出力との間の利得または減衰を、対
数形式で制御できるようにし、これにより、デシベル
（ｄＢ）におけるこの減衰または利得が、ＶGCに線形に
比例するようにする。デシベルにおけるこの利得は、導
体９が差動対数アッテネータ８の利得制御入力に印加す
る利得制御電圧ＶGCを調節することにより設定する。
イメージング・アレイ３の出力とアナログ−デジタル変
換器１５のデジタル出力との間の利得または減衰を、対
数形式で制御できるようにし、これにより、デシベル
（ｄＢ）におけるこの減衰または利得が、ＶGCに線形に
比例するようにする。デシベルにおけるこの利得は、導
体９が差動対数アッテネータ８の利得制御入力に印加す
る利得制御電圧ＶGCを調節することにより設定する。
【００１７】“ブラック・フィードバック・クランプ”
回路１３は、導体１２と増幅器１１の差分入力との間に
サンプル／ホールド回路１４によって結合する。これ
は、その出力を、モニタ上の“ブラック”イメージに対
応する信号レベルにクランプする機能を果たす。
回路１３は、導体１２と増幅器１１の差分入力との間に
サンプル／ホールド回路１４によって結合する。これ
は、その出力を、モニタ上の“ブラック”イメージに対
応する信号レベルにクランプする機能を果たす。
【００１８】図３に示した対数アッテネータ８の抵抗性
部分８Ａの差動コンフィギュレーションは、信号線形性
を向上させるように選択した。このような向上させた線
形性が生ずるのは、その差動コンフィギュレーション
が、第２高調波歪みをキャンセルする傾向があるからで
ある。また、この差動コンフィギュレーションは、良好
なコモンモード・ノイズ・リジェクションを提供する。
部分８Ａの差動コンフィギュレーションは、信号線形性
を向上させるように選択した。このような向上させた線
形性が生ずるのは、その差動コンフィギュレーション
が、第２高調波歪みをキャンセルする傾向があるからで
ある。また、この差動コンフィギュレーションは、良好
なコモンモード・ノイズ・リジェクションを提供する。
【００１９】図２を参照すると、差動対数アッテネータ
回路８は、カスケード形（すなわち、直列）コンフィギ
ュレーションで接続した１０個のアッテネータ・セクシ
ョン２０−１，２，，，１０を含む抵抗性部分８Ａを備
えている。（図２のこの１０個のアッテネータ・セクシ
ョン２０−１，２，，，１０は、図３においては括弧に
より示す）。差動入力信号ＶINN＝ＶINN +−ＶINN -は、
図３にも示したように、第１セクション２０−１の差動
入力７Ａと７Ｂとの間に印加する。差動出力電圧ＶOUTT
＝ＶOUTT +−ＶOUTT -は、最後のセクション２０−１０の
出力に、導体１０Ａと１０Ｂとの間にて発生する。図３
を参照すると、差動アッテネータ８Ａは、点線内に示し
た上側部分２６Ａと、点線内に同じく示した同一の下側
部分２６Ｂとを含む。上側部分２６Ａは、９個の“直
列”のＰチャンネルＭＯＳＦＥＴ２８１，２，，，９を
直列のコンポーネントとして接続して備えている。この
直列のＭＯＳＦＥＴ２８−１，２，，，９と４６−１，
２，，，９の全てのゲート電極は、グランドに接続して
いる。１０個の“並列”のＰチャンネルＭＯＳＦＥＴ２
９−１，２，，，１０は、直列ＭＯＳＦＥＴ２８−１，
２，，，９のソース導体とドレイン導体の連続した接合
にそれぞれ接続した並列コンポーネントとして接続して
いる。ＭＯＳＦＥＴ２８−１のソースは、導体７ＡのＶ
INN +を受ける。入力抵抗器ＲIN1は、導体７Ａと、２．
４ボルトとすることができる＋ＶREFとの間に接続す
る。ＭＯＳＦＥＴ２８−９のドレインは、導体１０Ａに
接続して、これに減衰した出力信号ＶOUTT +を発生す
る。
回路８は、カスケード形（すなわち、直列）コンフィギ
ュレーションで接続した１０個のアッテネータ・セクシ
ョン２０−１，２，，，１０を含む抵抗性部分８Ａを備
えている。（図２のこの１０個のアッテネータ・セクシ
ョン２０−１，２，，，１０は、図３においては括弧に
より示す）。差動入力信号ＶINN＝ＶINN +−ＶINN -は、
図３にも示したように、第１セクション２０−１の差動
入力７Ａと７Ｂとの間に印加する。差動出力電圧ＶOUTT
＝ＶOUTT +−ＶOUTT -は、最後のセクション２０−１０の
出力に、導体１０Ａと１０Ｂとの間にて発生する。図３
を参照すると、差動アッテネータ８Ａは、点線内に示し
た上側部分２６Ａと、点線内に同じく示した同一の下側
部分２６Ｂとを含む。上側部分２６Ａは、９個の“直
列”のＰチャンネルＭＯＳＦＥＴ２８１，２，，，９を
直列のコンポーネントとして接続して備えている。この
直列のＭＯＳＦＥＴ２８−１，２，，，９と４６−１，
２，，，９の全てのゲート電極は、グランドに接続して
いる。１０個の“並列”のＰチャンネルＭＯＳＦＥＴ２
９−１，２，，，１０は、直列ＭＯＳＦＥＴ２８−１，
２，，，９のソース導体とドレイン導体の連続した接合
にそれぞれ接続した並列コンポーネントとして接続して
いる。ＭＯＳＦＥＴ２８−１のソースは、導体７ＡのＶ
INN +を受ける。入力抵抗器ＲIN1は、導体７Ａと、２．
４ボルトとすることができる＋ＶREFとの間に接続す
る。ＭＯＳＦＥＴ２８−９のドレインは、導体１０Ａに
接続して、これに減衰した出力信号ＶOUTT +を発生す
る。
【００２０】同様に、抵抗性差動アッテネータ・セクシ
ョン８Ａの同一の下側部分２６Ｂは、９個の直列のＰチ
ャンネルＭＯＳＦＥＴ４６−１，２，，，９を備え、こ
れらは、図示のように、導体７Ｂ上のＶINN -と１０Ｂ上
のＶOUTT -との間に直列に接続している。また、下側部
分２６Ｂは、１０個の並列のＰチャンネルＭＯＳＦＥＴ
４７−１，２，，，１０を含み、これらは、図示のよう
に、直列ＭＯＳＦＥＴ４６−１，２，，，９のソースと
ドレインの連続した接合に接続している。抵抗器ＲIN1
と同一の抵抗器ＲIN2は、導体７Ｂと＋ＶREFとの間に接
続する。上記ＭＯＳＦＥＴのジオメトリを選択すること
により、これら全てが完全にターンオンしたときに、正
確なラダー回路網を形成するようにする。
ョン８Ａの同一の下側部分２６Ｂは、９個の直列のＰチ
ャンネルＭＯＳＦＥＴ４６−１，２，，，９を備え、こ
れらは、図示のように、導体７Ｂ上のＶINN -と１０Ｂ上
のＶOUTT -との間に直列に接続している。また、下側部
分２６Ｂは、１０個の並列のＰチャンネルＭＯＳＦＥＴ
４７−１，２，，，１０を含み、これらは、図示のよう
に、直列ＭＯＳＦＥＴ４６−１，２，，，９のソースと
ドレインの連続した接合に接続している。抵抗器ＲIN1
と同一の抵抗器ＲIN2は、導体７Ｂと＋ＶREFとの間に接
続する。上記ＭＯＳＦＥＴのジオメトリを選択すること
により、これら全てが完全にターンオンしたときに、正
確なラダー回路網を形成するようにする。
【００２１】図３に示したＰチャンネルＭＯＳＦＥＴは
全て、それらのＮ形“ボディ”電極がそれらのソース電
極に接続することにより、ＰチャンネルＭＯＳＦＥＴに
おけるソース−ボディ逆バイアス電圧を阻止し、そして
これによって、このようなＰチャンネルＭＯＳＦＥＴの
しきい値電圧に対する非線形の“ボディ効果”を阻止す
る。（ＮチャンネルＭＯＳＦＥＴを代表的なＣＭＯＳ集
積回路に使用するとした場合には、それらのソースをそ
れらのボディ電極に接続することは実際的ではない）。
全て、それらのＮ形“ボディ”電極がそれらのソース電
極に接続することにより、ＰチャンネルＭＯＳＦＥＴに
おけるソース−ボディ逆バイアス電圧を阻止し、そして
これによって、このようなＰチャンネルＭＯＳＦＥＴの
しきい値電圧に対する非線形の“ボディ効果”を阻止す
る。（ＮチャンネルＭＯＳＦＥＴを代表的なＣＭＯＳ集
積回路に使用するとした場合には、それらのソースをそ
れらのボディ電極に接続することは実際的ではない）。
【００２２】さらに図３を参照すると、並列ＭＯＳＦＥ
Ｔ２９−１，２，，，１０と４７−１，２，，，１０の
全てのソース電極は、差動増幅器３９が発生するコモン
モード電圧ＶCMを受けるように単一導体４０により接続
し、その差動増幅器３９は、その反転入力が導体４０に
接続し、その非反転入力が、ＰチャンネルＭＯＳＦＥＴ
１７のドレインと、ＮチャンネルＭＯＳＦＥＴ１８のド
レインと、抵抗器Ｒの一方の端子に接続している。抵抗
器Ｒの他方の端子とＭＯＳＦＥＴ１７のソース電極と
は、基準電圧ＶREF2に接続し、そしてこの基準電圧は、
２．４ボルトとすることができる。ＭＯＳＦＥＴ１８の
ソースは、ＮチャンネルＭＯＳＦＥＴ１９のドレインに
接続し、そしてＭＯＳＦＥＴ１９のソースは、グランド
に接続している。ＶREF2が３．０ボルトである場合、適
当なバイアス電圧ＶB1，ＶB2，ＶB3（好ましくは、それ
ぞれおよそ１．５ボルト，０．８ボルト，２．０ボルト
の値を有する）は、ＭＯＳＦＥＴ１８，１９，１７のそ
れぞれのゲート電極に印加する。ＭＯＳＦＥＴ１７，１
８，１９のジオメトリと、抵抗器Ｒの抵抗を選択するこ
とにより、図示のように、セクション２０−１，
２，，，１０内の並列ＭＯＳＦＥＴのゲート電極に印加
する部分線形制御電圧Ｖ１，Ｖ２，，，Ｖ１０のダイナ
ミックレンジを最適化するコモンモード電圧ＶCMの値を
提供する。ＶCMの適当な値は、１．８ボルトである。
Ｔ２９−１，２，，，１０と４７−１，２，，，１０の
全てのソース電極は、差動増幅器３９が発生するコモン
モード電圧ＶCMを受けるように単一導体４０により接続
し、その差動増幅器３９は、その反転入力が導体４０に
接続し、その非反転入力が、ＰチャンネルＭＯＳＦＥＴ
１７のドレインと、ＮチャンネルＭＯＳＦＥＴ１８のド
レインと、抵抗器Ｒの一方の端子に接続している。抵抗
器Ｒの他方の端子とＭＯＳＦＥＴ１７のソース電極と
は、基準電圧ＶREF2に接続し、そしてこの基準電圧は、
２．４ボルトとすることができる。ＭＯＳＦＥＴ１８の
ソースは、ＮチャンネルＭＯＳＦＥＴ１９のドレインに
接続し、そしてＭＯＳＦＥＴ１９のソースは、グランド
に接続している。ＶREF2が３．０ボルトである場合、適
当なバイアス電圧ＶB1，ＶB2，ＶB3（好ましくは、それ
ぞれおよそ１．５ボルト，０．８ボルト，２．０ボルト
の値を有する）は、ＭＯＳＦＥＴ１８，１９，１７のそ
れぞれのゲート電極に印加する。ＭＯＳＦＥＴ１７，１
８，１９のジオメトリと、抵抗器Ｒの抵抗を選択するこ
とにより、図示のように、セクション２０−１，
２，，，１０内の並列ＭＯＳＦＥＴのゲート電極に印加
する部分線形制御電圧Ｖ１，Ｖ２，，，Ｖ１０のダイナ
ミックレンジを最適化するコモンモード電圧ＶCMの値を
提供する。ＶCMの適当な値は、１．８ボルトである。
【００２３】再び図２を参照すると、“並例”ＭＯＳＦ
ＥＴ２９，４７のゲート電極に印加する“部分線形”制
御電圧Ｖ１，Ｖ２，，，Ｖ１０は、アッテネータ８の制
御部分８Ｂ内に含まれる差動増幅器２１−１，２，，，
１０のそれぞれの出力に発生する。差動増幅器２１−
１，２，，，１０の反転入力は、連続して大きくなるし
きい値電圧ＶT1，2，，，10にそれぞれ接続する。これ
らしきい値電圧は、図２Ａ内に示した抵抗性分圧回路６
０により発生する。回路６０は、基準電圧＋ＶREFとの
間に接続して、等しい直列接続の抵抗器６１の各々の両
端間におよそ１２０ミリボルトの等しい電圧を発生する
電流を生成する。差動増幅器の各々の非反転入力は、利
得制御導体９に接続し、そしてこの導体９には、利得制
御電圧ＶGCを印加する。
ＥＴ２９，４７のゲート電極に印加する“部分線形”制
御電圧Ｖ１，Ｖ２，，，Ｖ１０は、アッテネータ８の制
御部分８Ｂ内に含まれる差動増幅器２１−１，２，，，
１０のそれぞれの出力に発生する。差動増幅器２１−
１，２，，，１０の反転入力は、連続して大きくなるし
きい値電圧ＶT1，2，，，10にそれぞれ接続する。これ
らしきい値電圧は、図２Ａ内に示した抵抗性分圧回路６
０により発生する。回路６０は、基準電圧＋ＶREFとの
間に接続して、等しい直列接続の抵抗器６１の各々の両
端間におよそ１２０ミリボルトの等しい電圧を発生する
電流を生成する。差動増幅器の各々の非反転入力は、利
得制御導体９に接続し、そしてこの導体９には、利得制
御電圧ＶGCを印加する。
【００２４】図４において、番号２５で示すカーブは、
利得制御電圧ＶGCを最初にしきい値電圧ＶT1，2，，，
10に等しくなるように増加させそして次にしきい値電圧
ＶT1，2，，，10をそれぞれ超えるように増加させた時
に、部分線形の個々のアッテネータ・セクション制御電
圧Ｖ１，Ｖ２，，，Ｖ１０の各々がどのようにゼロから
＋ＶCに増加しそして次にＶCボルトで平らになる（leve
l off）かを示している。図４のカーブ２３は、段２０
−１，２，，，１０の並列ＭＯＳＦＥＴがＶGCを増加さ
せることによって連続してターンオフするときに、段２
０−１，２，，，１０の各々の非対数応答（デシベル）
を示している。このようなアッテネータ・セクション２
０の各々の利得（すなわち、減衰）は、その制御電圧Ｖ
１，２，，，１０がゼロ・ボルトから＋ＶCボルト（こ
れは、１．２ボルトとできる）に徐々に増加するときに
−３．６ｄＢから０ｄＢに増加する。これは、アッテネ
ータ８の全体の利得を、図４のカーブ２７が示す複合の
対数利得を有するようにし、これは、０．３ボルトのＶ
GCにおける−３６ｄＢから、ＶGCが＋２．４ボルトにあ
るときの０ｄＢまで増加する。個々の差動増幅器出力信
号Ｖ１，２，，，１０（図４のカーブ２５）に応答した
個々の利得カーブＧ２０−１，２，，，１０特性のオー
バーラップは、概して線形であるがわずかに“波形”に
なった形であって連続した尖頭２７Ａをもつものを生じ
る。
利得制御電圧ＶGCを最初にしきい値電圧ＶT1，2，，，
10に等しくなるように増加させそして次にしきい値電圧
ＶT1，2，，，10をそれぞれ超えるように増加させた時
に、部分線形の個々のアッテネータ・セクション制御電
圧Ｖ１，Ｖ２，，，Ｖ１０の各々がどのようにゼロから
＋ＶCに増加しそして次にＶCボルトで平らになる（leve
l off）かを示している。図４のカーブ２３は、段２０
−１，２，，，１０の並列ＭＯＳＦＥＴがＶGCを増加さ
せることによって連続してターンオフするときに、段２
０−１，２，，，１０の各々の非対数応答（デシベル）
を示している。このようなアッテネータ・セクション２
０の各々の利得（すなわち、減衰）は、その制御電圧Ｖ
１，２，，，１０がゼロ・ボルトから＋ＶCボルト（こ
れは、１．２ボルトとできる）に徐々に増加するときに
−３．６ｄＢから０ｄＢに増加する。これは、アッテネ
ータ８の全体の利得を、図４のカーブ２７が示す複合の
対数利得を有するようにし、これは、０．３ボルトのＶ
GCにおける−３６ｄＢから、ＶGCが＋２．４ボルトにあ
るときの０ｄＢまで増加する。個々の差動増幅器出力信
号Ｖ１，２，，，１０（図４のカーブ２５）に応答した
個々の利得カーブＧ２０−１，２，，，１０特性のオー
バーラップは、概して線形であるがわずかに“波形”に
なった形であって連続した尖頭２７Ａをもつものを生じ
る。
【００２５】アッテネータ８が利得制御電圧ＶGCに関し
て対数利得を発生する理由は、おそらく、アッテネータ
８の動作原理の以下の説明から良く理解できるはずであ
る。先ず、次の形を有する関数を発生することができる
場合、
て対数利得を発生する理由は、おそらく、アッテネータ
８の動作原理の以下の説明から良く理解できるはずであ
る。先ず、次の形を有する関数を発生することができる
場合、
【００２６】
【数１】
式（１）
【００２７】式（１）の対数を取り、その結果生じた式
の両側に２０を乗算し、そして項を簡単にすると、以下
となり、
の両側に２０を乗算し、そして項を簡単にすると、以下
となり、
【００２８】
【数２】
式（２）
【００２９】これは次にように簡単化できる。
【００３０】
【数３】
式（３）
【００３１】ここで、Ｋは定数である。次に、その“三
極管”または“非飽和”領域においてターンオンしたＭ
ＯＳＦＥＴのチャンネル抵抗は、このとき、
極管”または“非飽和”領域においてターンオンしたＭ
ＯＳＦＥＴのチャンネル抵抗は、このとき、
【００３２】
【数４】
式（４）
【００３３】となり、ここで、ＶSGはＭＯＳＦＥＴのソ
ース−ゲート電圧であり、ＶTはそのしきい値電圧であ
り、Ｗはそのチャンネル幅であり、Ｌはそのチャンネル
長であり、そして２μＣOXは定数である。
ース−ゲート電圧であり、ＶTはそのしきい値電圧であ
り、Ｗはそのチャンネル幅であり、Ｌはそのチャンネル
長であり、そして２μＣOXは定数である。
【００３４】“直列”ＭＯＳＦＥＴ（例えば図３のＭＯ
ＳＦＥＴ２８−１）の抵抗をＲｓ、そして対応する“並
列”のＭＯＳＦＥＴ２９の抵抗をＲｐとすると、これら
２つの抵抗器が形成するアッテネータの１つのセクショ
ンの減衰Ａiは、次の通りとなる。
ＳＦＥＴ２８−１）の抵抗をＲｓ、そして対応する“並
列”のＭＯＳＦＥＴ２９の抵抗をＲｐとすると、これら
２つの抵抗器が形成するアッテネータの１つのセクショ
ンの減衰Ａiは、次の通りとなる。
【００３５】
【数５】
式（５）
【００３６】式（４）を式（５）のＲｐiとＲｓiに代入
すると、上側部分２６Ａ内のアッテネータ・ステージ２
０−１，２，，，１０の各々のセクションに対して以下
となる。
すると、上側部分２６Ａ内のアッテネータ・ステージ２
０−１，２，，，１０の各々のセクションに対して以下
となる。
【００３７】
【数６】
式（６）
【００３８】アッテネータ８Ａの１０個のカスケード形
セクション２０−１，２，，，１０の総合利得（減衰）
は、ＭＯＳＦＥＴの全てが同時にターンオンした状態で
は、ある数式で提供できるが、この式は、複合アッテネ
ータ利得を利得制御電圧ＶGC（これは、式（６）におけ
るＶSGpに等しい）の線形関数としてデシベルで表現で
きるようにする対数関数ではない。
セクション２０−１，２，，，１０の総合利得（減衰）
は、ＭＯＳＦＥＴの全てが同時にターンオンした状態で
は、ある数式で提供できるが、この式は、複合アッテネ
ータ利得を利得制御電圧ＶGC（これは、式（６）におけ
るＶSGpに等しい）の線形関数としてデシベルで表現で
きるようにする対数関数ではない。
【００３９】しかし、本発明によれば、並列ＭＯＳＦＥ
Ｔ２９−１，２，，，１０を周期的に順番にターンオン
し、しかも以降のものを連続的にターンオンするときに
オンにしたままにすると（図４の差動増幅器出力カーブ
２５により示す）、アッテネータ８Ａのこの“サンプ
ル”した複合利得は、以下の形を有するものとして考え
ることができる。
Ｔ２９−１，２，，，１０を周期的に順番にターンオン
し、しかも以降のものを連続的にターンオンするときに
オンにしたままにすると（図４の差動増幅器出力カーブ
２５により示す）、アッテネータ８Ａのこの“サンプ
ル”した複合利得は、以下の形を有するものとして考え
ることができる。
【００４０】
【数７】
式（７）
【００４１】式（７）内に示した指数は、式（１）内に
示した線形指数の“サンプル”したバージョンとして考
えることができる。これは、ステップ形でＤ／Ａ変換器
のステップ状伝達特性に類似して見える減衰制御関数を
もたらす。真の線形対数特性へのより近い近似は、アッ
テネータ・セクションの数を増やせば得ることができ
る。並列ＭＯＳＦＥＴの各々のゲートに対し、ステップ
状の変動を提供するのではなく利得制御信号ＶGCと線形
に変化するような方法で電圧を提供することは、減衰制
御特性の平滑化をもたらし、そしてしきい値電圧ＶT1，
2，，，10を図示のように離間させることによって差動
増幅器出力電圧Ｖ１，Ｖ２，，，Ｖ１０の各々が次のも
のにオーバーラップするようにすれば、図４に示した上
述の線形特性カーブ２７をもたらす。
示した線形指数の“サンプル”したバージョンとして考
えることができる。これは、ステップ形でＤ／Ａ変換器
のステップ状伝達特性に類似して見える減衰制御関数を
もたらす。真の線形対数特性へのより近い近似は、アッ
テネータ・セクションの数を増やせば得ることができ
る。並列ＭＯＳＦＥＴの各々のゲートに対し、ステップ
状の変動を提供するのではなく利得制御信号ＶGCと線形
に変化するような方法で電圧を提供することは、減衰制
御特性の平滑化をもたらし、そしてしきい値電圧ＶT1，
2，，，10を図示のように離間させることによって差動
増幅器出力電圧Ｖ１，Ｖ２，，，Ｖ１０の各々が次のも
のにオーバーラップするようにすれば、図４に示した上
述の線形特性カーブ２７をもたらす。
【００４２】差動増幅器２１−１，２，，，１０のコン
フィギュレーションは、かなり在来設計のものであっ
て、図５に示す。図５の差動増幅器２１は、第１の差動
段を有し、これは、図示のように、ＰチャンネルＭＯＳ
ＦＥＴ Ｐ１，Ｐ２と、＋ＶDDとＭＯＳＦＥＴ Ｐ１，Ｐ
２のソースとの間に結合したＰチャンネル電流源ＭＯＳ
ＦＥＴ Ｐ３，Ｐ４と、入力ＭＯＳＦＥＴ Ｐ１，Ｐ２の
入力のドレインとグランドとの間に接続した負荷抵抗器
Ｒ２，Ｒ３とを備えている。抵抗器Ｒ１は、ＭＯＳＦＥ
Ｔ Ｐ１とＰ２のソース間に結合することにより、差動
増幅器２１の利得を設定する機能を実行する。およそ
２．０ボルトのバイアス電圧ＶBは、電流源ＭＯＳＦＥ
Ｔ Ｐ３，Ｐ４のゲート電極に印加することにより、所
望のバイアス電流を提供する。ＶTiは、ＭＯＳＦＥＴ
Ｐ１のゲートに接続した差動増幅器２１の反転（−）入
力に印加する図２のしきい値電圧ＶT1，2，，，10の内
の任意のものとすることができる。利得制御電圧Ｖ
GCは、ＭＯＳＦＥＴ Ｐ２のゲートに接続した（＋）入
力に印加する。
フィギュレーションは、かなり在来設計のものであっ
て、図５に示す。図５の差動増幅器２１は、第１の差動
段を有し、これは、図示のように、ＰチャンネルＭＯＳ
ＦＥＴ Ｐ１，Ｐ２と、＋ＶDDとＭＯＳＦＥＴ Ｐ１，Ｐ
２のソースとの間に結合したＰチャンネル電流源ＭＯＳ
ＦＥＴ Ｐ３，Ｐ４と、入力ＭＯＳＦＥＴ Ｐ１，Ｐ２の
入力のドレインとグランドとの間に接続した負荷抵抗器
Ｒ２，Ｒ３とを備えている。抵抗器Ｒ１は、ＭＯＳＦＥ
Ｔ Ｐ１とＰ２のソース間に結合することにより、差動
増幅器２１の利得を設定する機能を実行する。およそ
２．０ボルトのバイアス電圧ＶBは、電流源ＭＯＳＦＥ
Ｔ Ｐ３，Ｐ４のゲート電極に印加することにより、所
望のバイアス電流を提供する。ＶTiは、ＭＯＳＦＥＴ
Ｐ１のゲートに接続した差動増幅器２１の反転（−）入
力に印加する図２のしきい値電圧ＶT1，2，，，10の内
の任意のものとすることができる。利得制御電圧Ｖ
GCは、ＭＯＳＦＥＴ Ｐ２のゲートに接続した（＋）入
力に印加する。
【００４３】差動増幅器２１の第２の差動段は、Ｐチャ
ンネル入力ＭＯＳＦＥＴ Ｐ７，Ｐ８を備える。この第
２差動段は、第１差動段と同一のコンフィギュレーショ
ンを有しており、電流源ＰチャンネルＭＯＳＦＥＴ Ｐ
９，Ｐ１０を、導体５１上の電圧によりバイアスして、
必要なバイアス電流を提供する。負荷抵抗器Ｒ５，Ｒ６
は、グランドと入力ＭＯＳＦＥＴ Ｐ７，Ｐ８のそれぞ
れのドレイン電極との間に結合する。シングルエンデッ
ド出力電圧Ｖｉは、出力導体５０上に発生し、この導体
は、抵抗器Ｒ６をＭＯＳＦＥＴ Ｐ８のドレインに接続
する。ＭＯＳＦＥＴ Ｐ７のゲートは、導体４９によ
り、ＭＯＳＦＥＴ Ｐ２のドレインと負荷抵抗器Ｒ３と
の接合部に接続する。ＭＯＳＦＥＴ Ｐ８のゲートは、
導体４８により、ＭＯＳＦＥＴ Ｐ１のドレインと負荷
抵抗器Ｒ２との接合部に接続する。キャパシタＣ５，Ｃ
６は、グランドと第１段出力導体４８，４９のそれぞれ
との間に接続することにより、差動増幅器２１の帯域幅
を制限する。
ンネル入力ＭＯＳＦＥＴ Ｐ７，Ｐ８を備える。この第
２差動段は、第１差動段と同一のコンフィギュレーショ
ンを有しており、電流源ＰチャンネルＭＯＳＦＥＴ Ｐ
９，Ｐ１０を、導体５１上の電圧によりバイアスして、
必要なバイアス電流を提供する。負荷抵抗器Ｒ５，Ｒ６
は、グランドと入力ＭＯＳＦＥＴ Ｐ７，Ｐ８のそれぞ
れのドレイン電極との間に結合する。シングルエンデッ
ド出力電圧Ｖｉは、出力導体５０上に発生し、この導体
は、抵抗器Ｒ６をＭＯＳＦＥＴ Ｐ８のドレインに接続
する。ＭＯＳＦＥＴ Ｐ７のゲートは、導体４９によ
り、ＭＯＳＦＥＴ Ｐ２のドレインと負荷抵抗器Ｒ３と
の接合部に接続する。ＭＯＳＦＥＴ Ｐ８のゲートは、
導体４８により、ＭＯＳＦＥＴ Ｐ１のドレインと負荷
抵抗器Ｒ２との接合部に接続する。キャパシタＣ５，Ｃ
６は、グランドと第１段出力導体４８，４９のそれぞれ
との間に接続することにより、差動増幅器２１の帯域幅
を制限する。
【００４４】バイアス回路５８は、差動増幅器４１，４
２と、ＰチャンネルＭＯＳＦＥＴ５２と、Ｎチャンネル
ＭＯＳＦＥＴ５３と、抵抗器４３，４４，４５とを備
え、これは、導体５１にバイアス電圧を発生し、これ
は、対数アッテネータ８をその上に形成する集積回路の
ＰチャンネルＭＯＳＦＥＴのしきい値電圧ＶTPの関数と
して変化する。
２と、ＰチャンネルＭＯＳＦＥＴ５２と、Ｎチャンネル
ＭＯＳＦＥＴ５３と、抵抗器４３，４４，４５とを備
え、これは、導体５１にバイアス電圧を発生し、これ
は、対数アッテネータ８をその上に形成する集積回路の
ＰチャンネルＭＯＳＦＥＴのしきい値電圧ＶTPの関数と
して変化する。
【００４５】差動増幅器の各々の動作は、その出力電圧
Ｖｉが、並列ＭＯＳＦＥＴ２９−ｉ，４７−ｉの両方
を、ＶGSがその差動増幅器に印加されるしきい値電圧Ｖ
Tiを超えた後、ちょうどその導通エッジに維持する。Ｖ
GCが増加してそのしきい値電圧を過ぎるまで、図４のカ
ーブ２５により示したカーブＶ１，２，，，１０で示す
ように、出力Ｖｉは、線形に増加する。
Ｖｉが、並列ＭＯＳＦＥＴ２９−ｉ，４７−ｉの両方
を、ＶGSがその差動増幅器に印加されるしきい値電圧Ｖ
Tiを超えた後、ちょうどその導通エッジに維持する。Ｖ
GCが増加してそのしきい値電圧を過ぎるまで、図４のカ
ーブ２５により示したカーブＶ１，２，，，１０で示す
ように、出力Ｖｉは、線形に増加する。
【００４６】図６は、図１の在来の相関二重サンプラ回
路４を示しており、これは、ＣＣＤアレイ３が発生する
ＶIN信号における累積ノイズの影響を除去するのに使用
する。信号ＶINは、ＣＣＤアレイ３の各ピクセルに関し
て、リセット・パルス５４を含み、これは、“ゼロ”レ
ベル５６より上に上昇し、そして“基準”インターバル
の間レベル５５に落ちる。レベル５６は、“ゼロ”レベ
ル５６よりも上であったりあるいは下であったりするこ
とがあり、そしてこれはノイズを構成するが、それは、
ＣＣＤアレイ３の各ピクセルが他のものとわずかに異な
っているからである。この差は、それ自身、相関二重サ
ンプラ回路４の入力に印加される出力電圧ＶINにおける
ノイズとして現れる。各ピクセルに関するＶIN信号はま
た、負のパルス５７を含み、これは、データ情報と、レ
ベル５５が表すその同じ（すなわち、“相関”した）ノ
イズとを足したものを含む。図６のこの相関二重サンプ
ラ回路は、レベル５５とレベル５７の両方をサンプルす
るよう動作し、そして出力信号ＶINN＝ＶINN +−ＶINN -
を発生し、これは、レベル５５が表すノイズをキャンセ
ルし、そしてまた、シングルエンデッド入力信号ＶINを
共通モード電圧ＶCMを中心とする差分信号に変換する。
図１のダミー・フィードバック・クランプ回路５は、図
６の差動増幅器３３のどのような入力オフセット電圧の
影響も除去するのに使用し、これによって、図１の増幅
器１１が、相関二重サンプラ回路４に関連した入力オフ
セット電圧を“ゲイン・アップ”するのを阻止する。Ｖ
IN波形のレベル５５の間、信号をＭＯＳＦＥＴ６Ａのゲ
ートに印加して、それをターンオンすることによってレ
ベル５５をサンプルするようにする。レベル５７の間、
信号をＭＯＳＦＥＴ３１および６Ｂのゲートに印加し
て、それらをターンオンすることにより、レベル５７の
サンプリングを達成するようにする。図７は、図６に示
した差動増幅器３３の回路図である。
路４を示しており、これは、ＣＣＤアレイ３が発生する
ＶIN信号における累積ノイズの影響を除去するのに使用
する。信号ＶINは、ＣＣＤアレイ３の各ピクセルに関し
て、リセット・パルス５４を含み、これは、“ゼロ”レ
ベル５６より上に上昇し、そして“基準”インターバル
の間レベル５５に落ちる。レベル５６は、“ゼロ”レベ
ル５６よりも上であったりあるいは下であったりするこ
とがあり、そしてこれはノイズを構成するが、それは、
ＣＣＤアレイ３の各ピクセルが他のものとわずかに異な
っているからである。この差は、それ自身、相関二重サ
ンプラ回路４の入力に印加される出力電圧ＶINにおける
ノイズとして現れる。各ピクセルに関するＶIN信号はま
た、負のパルス５７を含み、これは、データ情報と、レ
ベル５５が表すその同じ（すなわち、“相関”した）ノ
イズとを足したものを含む。図６のこの相関二重サンプ
ラ回路は、レベル５５とレベル５７の両方をサンプルす
るよう動作し、そして出力信号ＶINN＝ＶINN +−ＶINN -
を発生し、これは、レベル５５が表すノイズをキャンセ
ルし、そしてまた、シングルエンデッド入力信号ＶINを
共通モード電圧ＶCMを中心とする差分信号に変換する。
図１のダミー・フィードバック・クランプ回路５は、図
６の差動増幅器３３のどのような入力オフセット電圧の
影響も除去するのに使用し、これによって、図１の増幅
器１１が、相関二重サンプラ回路４に関連した入力オフ
セット電圧を“ゲイン・アップ”するのを阻止する。Ｖ
IN波形のレベル５５の間、信号をＭＯＳＦＥＴ６Ａのゲ
ートに印加して、それをターンオンすることによってレ
ベル５５をサンプルするようにする。レベル５７の間、
信号をＭＯＳＦＥＴ３１および６Ｂのゲートに印加し
て、それらをターンオンすることにより、レベル５７の
サンプリングを達成するようにする。図７は、図６に示
した差動増幅器３３の回路図である。
【００４７】図８は、図１の在来の差動−シングルエン
デッド増幅器１１を示しており、これは、導体１０Ａ，
１０Ｂに差動入力信号ＶOUTT +，ＶOUTT -を受けて、シン
グルエンデッド出力電圧ＶOUTを導体１２に発生する。
デッド増幅器１１を示しており、これは、導体１０Ａ，
１０Ｂに差動入力信号ＶOUTT +，ＶOUTT -を受けて、シン
グルエンデッド出力電圧ＶOUTを導体１２に発生する。
【００４８】図９は、対数アッテネータ８の重要な実際
の応用を示しており、これは、演算増幅器６３の出力と
反転入力との間のフィードバック・エレメントとして接
続して、対数増幅器６２を提供する。
の応用を示しており、これは、演算増幅器６３の出力と
反転入力との間のフィードバック・エレメントとして接
続して、対数増幅器６２を提供する。
【００４９】図１０は、対数アッテネータ６７の代替実
施形態であり、これにおいては、直列の抵抗性エレメン
ト６４−１，２，，，Ｎを抵抗器として示しているが、
ただし、これらは、図３に示したとおり抵抗器としてバ
イアスしたＭＯＳＦＥＴとすることができる。並列の抵
抗性エレメント６５−１，２，，，Ｎもまた、直列抵抗
性エレメントの種々の接合部と基準電圧導体との間に結
合した抵抗器として示している。複数のＰチャンネルＭ
ＯＳＦＥＴ６６−１，２，，，Ｎは、出力導体１０と、
直列抵抗性エレメント６４−１，２，，，Ｎのそれぞれ
の連続した接合ノードとの間に接続している。この抵抗
性アッテネータ構造６７は図３のアッテネータ構造と同
じほど線形ではないが、それにも拘わらずこれは、ＭＯ
ＳＦＥＴ６６−１，２，，，Ｎのゲート電極を図３の制
御回路により駆動すれば、対数利得特性を有することに
なる。
施形態であり、これにおいては、直列の抵抗性エレメン
ト６４−１，２，，，Ｎを抵抗器として示しているが、
ただし、これらは、図３に示したとおり抵抗器としてバ
イアスしたＭＯＳＦＥＴとすることができる。並列の抵
抗性エレメント６５−１，２，，，Ｎもまた、直列抵抗
性エレメントの種々の接合部と基準電圧導体との間に結
合した抵抗器として示している。複数のＰチャンネルＭ
ＯＳＦＥＴ６６−１，２，，，Ｎは、出力導体１０と、
直列抵抗性エレメント６４−１，２，，，Ｎのそれぞれ
の連続した接合ノードとの間に接続している。この抵抗
性アッテネータ構造６７は図３のアッテネータ構造と同
じほど線形ではないが、それにも拘わらずこれは、ＭＯ
ＳＦＥＴ６６−１，２，，，Ｎのゲート電極を図３の制
御回路により駆動すれば、対数利得特性を有することに
なる。
【００５０】同様に、図１１に示した別のアッテネータ
構造６８は、同様に、図３に示したアッテネータ構造ほ
ど線形ではないが、これは、ＭＯＳＦＥＴ７０−１，
２，，，Ｎのゲート電極を図３の制御回路８Ｂで駆動す
れば、対数利得特性を有することになる。図１１におい
て、ＭＯＳＦＥＴスイッチ７０−１，２，，，Ｎの各々
は、対応の直列抵抗性エレメント６４−１，２，，，Ｎ
の両端間に結合する。
構造６８は、同様に、図３に示したアッテネータ構造ほ
ど線形ではないが、これは、ＭＯＳＦＥＴ７０−１，
２，，，Ｎのゲート電極を図３の制御回路８Ｂで駆動す
れば、対数利得特性を有することになる。図１１におい
て、ＭＯＳＦＥＴスイッチ７０−１，２，，，Ｎの各々
は、対応の直列抵抗性エレメント６４−１，２，，，Ｎ
の両端間に結合する。
【００５１】以上、本発明についていくつかの特定の実
施形態で説明したが、当業者であれば、本発明の記述し
た実施形態に対し、本発明の要旨および範囲から逸脱せ
ずに種々の変更を行うことができる。特許請求の範囲に
記載したものと非実質的に異なったあるいは実質的に同
じ機能を、実質的に同じ方法でそして同じ結果を実現す
るあらゆるエレメントおよびステップは、本発明の範囲
内にあると、意図している。
施形態で説明したが、当業者であれば、本発明の記述し
た実施形態に対し、本発明の要旨および範囲から逸脱せ
ずに種々の変更を行うことができる。特許請求の範囲に
記載したものと非実質的に異なったあるいは実質的に同
じ機能を、実質的に同じ方法でそして同じ結果を実現す
るあらゆるエレメントおよびステップは、本発明の範囲
内にあると、意図している。
【００５２】例えば、図１０および図１１に示したアッ
テネータにおいては、ギルバート（Gilbert）の'541お
よび'478特許と概して同じ方法で、抵抗性アッテネータ
回路の各段に対して、電圧Ｖ１，Ｖ２．，，，ＶNが、
ゼロから＋ＶCボルトに増加し、ＶCボルトで平らにな
り、そして次にＶCボルトからゼロ・ボルトに減少させ
ると、対数の複合の伝達関数が実現されることになる。
しかし、図３に示した通りにＣＭＯＳスイッチを提供す
ることは、抵抗性アッテネータ回路の同じ数の段に対し
より大きな線形性を提供する。 ［図面の簡単な説明］
テネータにおいては、ギルバート（Gilbert）の'541お
よび'478特許と概して同じ方法で、抵抗性アッテネータ
回路の各段に対して、電圧Ｖ１，Ｖ２．，，，ＶNが、
ゼロから＋ＶCボルトに増加し、ＶCボルトで平らにな
り、そして次にＶCボルトからゼロ・ボルトに減少させ
ると、対数の複合の伝達関数が実現されることになる。
しかし、図３に示した通りにＣＭＯＳスイッチを提供す
ることは、抵抗性アッテネータ回路の同じ数の段に対し
より大きな線形性を提供する。 ［図面の簡単な説明］
【図１】図１は、ＣＣＤイメージング・デバイスが発生
するデータをデジタル化するための、対数アッテネータ
を含むシステムのブロック図。
するデータをデジタル化するための、対数アッテネータ
を含むシステムのブロック図。
【図２】図２は、図１のブロック８の対数アッテネータ
の詳細なブロック図。
の詳細なブロック図。
【図２Ａ】図２Ａは、図２に示した電圧ＶT1,2,,,10を
発生するための回路の回路図。
発生するための回路の回路図。
【図３】図３は、図２のブロック８内に示した対数アッ
テネータの抵抗性部分８Ａの回路図。
テネータの抵抗性部分８Ａの回路図。
【図４】図４は、図２および図３の対数アッテネータに
ついて、個々のアッテネータ段のデシベルにおける利得
と、アッテネータ全体の利得とを、利得制御入力電圧の
関数として示す図。
ついて、個々のアッテネータ段のデシベルにおける利得
と、アッテネータ全体の利得とを、利得制御入力電圧の
関数として示す図。
【図５】図５は、図２に示した差動増幅器２１の内の１
つの回路図。
つの回路図。
【図６】図６は、図１の相関二重サンプラ回路４の回路
図。
図。
【図７】図７は、図６の図内の差動増幅器３３の回路
図。
図。
【図８】図８は、図１の増幅器１１の回路図。
【図９】図９は、本発明の対数増幅器の実施形態のブロ
ック図。
ック図。
【図１０】図１０は、本発明の代替の対数アッテネータ
構造の回路図。
構造の回路図。
【図１１】図１１は、本発明の代替の対数アッテネータ
構造の回路図。
構造の回路図。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭57−11511（ＪＰ，Ａ)
特開 平１−244328（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03H 11/24
F03G 11/08
H03H 7/24
G06F 7/556
Claims (13)
- 【請求項１】 対数アッテネータ回路であって、 （ａ）抵抗性アッテネータであって、 ｉ．入力導体および出力導体と、 ｉｉ．前記入力導体と前記出力導体との間に直列に接続
した複数の直列の抵抗性エレメントと、 ｉｉｉ．複数の並列の抵抗性エレメントであって、その
各々が、前記種々の直列抵抗性エレメント間の連続的な
接合部にそれぞれ接続した第１の端子を有する、前記の
複数の並列の抵抗性エレメントと、 を含む、前記の抵抗性アッテネータと、 （ｂ）複数のスイッチング・エレメントであって、前記
連続的な接合部と第１の基準電圧導体との間にそれぞれ
前記並列抵抗性エレメントを制御可能に結合するよう動
作し、各スイッチング・エレメントが制御端子を有す
る、前記の複数のスイッチング・エレメントと、 （ｃ）制御回路であって、アナログの利得制御信号が第
１の値から第２の値に徐々に線形に変化することに応答
して、連続的なスイッチング・エレメントの前記制御端
子に、複数の連続的に徐々に増大しそして次に平らにな
るアナログの制御信号を発生する、前記の制御回路と、 から成る対数アッテネータ回路。 - 【請求項２】 請求項１記載の対数アッテネータ回路に
おいて、各々の直列抵抗性エレメントは、第２の基準電
圧導体に接続したゲートを有するＭＯＳＦＥＴを含むこ
と、を特徴とする対数アッテネータ回路。 - 【請求項３】 請求項１記載の対数アッテネータ回路に
おいて、各並列抵抗性エレメントは、対応する接合部と
前記第１基準電圧導体との間に前記並列抵抗性エレメン
トを結合する前記スイッチング・エレメントとしても機
能するＭＯＳＦＥＴを含むこと、を特徴とする対数アッ
テネータ回路。 - 【請求項４】 請求項２記載の対数アッテネータ回路に
おいて、各並列抵抗性エレメントは、対応する接合部と
前記第１基準電圧導体との間に前記並列抵抗性エレメン
トを結合する前記スイッチング・エレメントとしても機
能するＭＯＳＦＥＴを含むこと、を特徴とする対数アッ
テネータ回路。 - 【請求項５】 請求項１記載の対数アッテネータ回路に
おいて、前記制御回路は、複数の差動増幅器であって各
々が利得制御導体上に利得制御信号を受けるように結合
した第１の入力とそして第２の入力とを有する前記の複
数の差動増幅器と、複数の連続的なしきい値電圧であっ
て各々が先行するしきい値電圧よりもより大なる大きさ
を有する前記の複数の連続的なしきい値電圧を発生する
回路と、を含み、前記第２入力は、前記複数のしきい値
電圧をそれぞれ受けるように結合していること、を特徴
とする対数アッテネータ回路。 - 【請求項６】 請求項４記載の対数アッテネータ回路に
おいて、前記制御回路は、複数の差動増幅器であって、
各々が利得制御導体上に利得制御信号を受けるように結
合した第１の入力とそして第２の入力とを有する前記の
複数の差動増幅器と、複数の連続的なしきい値電圧であ
って各々が先行するしきい値電圧よりもより大なる大き
さを有する前記の複数の連続的なしきい値電圧を発生す
る回路と、を含み、前記第２入力は、前記複数のしきい
値電圧をそれぞれ受けるように結合していること、を特
徴とする対数アッテネータ回路。 - 【請求項７】 請求項６記載の対数アッテネータ回路に
おいて、各差動増幅器は、出力段バイアス制御回路を含
み、該回路は、当該差動増幅器の出力を、前記利得制御
電圧の大きさが前記差動増幅器の前記第２入力に印加さ
れた前記しきい値電圧の大きさよりも小さいかあるいは
これに等しい場合に、並列抵抗性エレメントとしておよ
びスイッチング・エレメントとして機能するＭＯＳＦＥ
Ｔのしきい値電圧におよそ等しい電圧に維持すること、
を特徴とする対数アッテネータ回路。 - 【請求項８】 請求項４記載の対数アッテネータ回路に
おいて、前記ＭＯＳＦＥＴは全て、ＰチャンネルＭＯＳ
ＦＥＴであって、その各々は、そのソース電極がそのボ
ディ電極に接続したこと、を特徴とする対数アッテネー
タ回路。 - 【請求項９】 対数利得回路であって、 （ａ）抵抗性アッテネータであって、 ｉ．入力導体および出力導体と、 ｉｉ．前記入力導体と前記出力導体との間に直列に接続
した複数の直列の抵抗性エレメントと、 ｉｉｉ．複数の並列の抵抗性エレメントであって、その
各々が、前記種々の直列抵抗性エレメント間の連続的な
接合部にそれぞれ接続した第１の端子を有する、前記の
複数の並列の抵抗性エレメントと、 を含む、前記の抵抗性アッテネータと、 （ｂ）複数のスイッチング・エレメントであって、前記
連続的な接合部と第１の基準電圧導体との間にそれぞれ
前記並列抵抗性エレメントを制御可能に電気的に結合す
るよう動作し、各スイッチング・エレメントが制御端子
を有する、前記の複数のスイッチング・エレメントと、 （ｃ）アナログ制御回路であって、アナログの利得制御
信号が第１の値から第２の値に線形に変化することに応
答して、連続的なスイッチング・エレメントの前記制御
端子に、複数の連続的な制御信号をそれぞれ発生し、各
制御信号の大きさが、徐々に増大しそして次に所定の値
で平らになる、前記アナログの制御回路と、 から成る対数利得回路。 - 【請求項１０】 対数利得回路であって、 （ａ）抵抗性アッテネータであって、 ｉ．入力導体および出力導体と、 ｉｉ．前記入力導体と前記出力導体との間に直列に接続
した複数の直列の抵抗性エレメントと、 ｉｉｉ．複数の並列の抵抗性エレメントであって、その
各々が、前記種々の直列抵抗性エレメント間の連続的な
接合部にそれぞれ接続した第１の端子を有し、前記並列
抵抗性エレメントの各々が、これの抵抗値を制御するよ
う動作する制御端子を有する電気的に制御可能な抵抗性
エレメントを含み、前記並列抵抗性エレメントの各々が
共通導体に結合した第２の端子を含む、前記の複数の並
列の抵抗性エレメントと、 を含む、前記の抵抗性アッテネータと、 （ｂ）アナログ制御回路であって、アナログの利得制御
信号が第１の値から第２の値に徐々に変化することに応
答して、連続的な電気的に制御可能の抵抗性エレメント
の前記制御端子に、複数の連続的な部分線形の徐々に変
化するアナログの制御電圧信号をそれぞれ発生する、前
記のアナログ制御回路と、 から成る対数利得回路。 - 【請求項１１】 対数増幅器であって、 （ａ）反転入力と、非反転入力と、出力とを有する演算
増幅器と、 （ｂ）該演算増幅器の前記出力に結合した入力と、前記
演算増幅器の前記反転入力に結合した出力とを有する対
数アッテネータであって、 （１）抵抗性アッテネータであって、 ｉ．入力導体および出力導体と、 ｉｉ．前記入力導体と前記出力導体との間に直列に接続
した複数の直列の抵抗性エレメントと、 ｉｉｉ．複数の並列の抵抗性エレメントであって、その
各々が、前記種々の直列抵抗性エレメント間の連続的な
接合部にそれぞれ接続した第１の端子を有し、前記並列
抵抗性エレメントの各々が、これの抵抗値を制御するよ
う動作する制御端子を有する電気的に制御可能な抵抗性
エレメントを含み、前記並列抵抗性エレメントの各々が
共通導体に結合した第２の端子を含む、前記の複数の並
列の抵抗性エレメントと、 を含む、前記の抵抗性アッテネータと、 （２）アナログ制御回路であって、アナログの利得制御
信号が第１の値から第２の値に徐々に変化することに応
答して、連続的な電気的に制御可能の抵抗性エレメント
の前記制御端子に、複数の連続的な部分線形の徐々に変
化するアナログの制御電圧信号をそれぞれ発生する、前
記のアナログ制御回路と、 を含む、前記の対数アッテネータと、 から成る対数増幅器。 - 【請求項１２】 対数利得を提供するように回路を作動
する回路作動方法であって、 （ａ）抵抗性アッテネータを提供するステップであっ
て、該抵抗性アッテネータが、入力導体および出力導体
と、前記入力導体と前記出力導体との間に直列に接続し
た複数の直列の抵抗性エレメントと、複数の並列の抵抗
性エレメントであって、その各々が、前記種々の直列抵
抗性エレメント間の連続的な接合部にそれぞれ接続した
第１の端子を有し、前記並列抵抗性エレメントの各々
が、これの抵抗値を制御するよう動作する制御端子を有
する電気的に制御可能な抵抗性エレメントを含み、前記
並列抵抗性エレメントの各々が共通導体に結合した第２
の端子を含む、前記の複数の並列の抵抗性エレメント
と、を含む、前記のステップと、 （ｂ）複数の徐々に変化する連続的な部分線形のアナロ
グの制御電圧信号を、連続的な電気的に制御可能の抵抗
性エレメントの前記制御端子にそれぞれ発生するステッ
プと、 から成る回路作動方法。 - 【請求項１３】請求項１２記載の方法において、ステッ
プ（ｂ）は、利得制御信号が第１の値から第２の値に線
形に変化することに応答して、前記複数の連続的な部分
線形の制御信号を発生すること、を含むことを特徴とす
る回路作動方法。
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