JP3401840B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に高耐圧デバイスと低耐圧デバイスとを集積化した絶縁
分離基板を用いた半導体装置に関するものである。 【０００２】 【従来技術】従来、モータやソレノイド等の駆動に使わ
れるパワーＩＣとして、図２に示すように、各種のサー
ジに対してＩＣ部を保護する保護ダイオードを有する回
路が知られている。この回路は制御回路３２にパワーＭ
ＯＳ３３が接続され、パワーＭＯＳ３３のソースとＧＮ
Ｄ３７の間に負荷３４を接続したハイサイドスイッチの
構成となっている。パワーＭＯＳ３３のソース・ドレイ
ン間には寄生のダイオード３６が出来るが、このダイオ
ードの耐圧は通常６０Ｖ以上と高く、このダイオードで
は耐圧が高々３０Ｖの制御回路を保護することができな
い。そこで、ツェナーダイオード３５をＶDD−ＧＮＤ間
に接続するようにしていた。従来はこのダイオードを半
導体チップ表面に形成していたが、チップ表面に形成す
るとチップサイズが大きくなりコストが増加するという
問題点があった。 【０００３】そこで、上記問題点を解決する方法とし
て、特願平４−７９０７６号に示す構成が挙げられる。
これは図１５に示すように、Ｐ型シリコン基板２１上に
絶縁分離層１１を成膜し、絶縁分離層１１を成膜しない
部分には、Ｎ型多結晶層１３を形成するようにして、絶
縁分離層１１によりＰ型シリコン基板２１と絶縁分離さ
れたバイポーラトランジスタ８を形成し、絶縁分離層１
１のない部分に保護ダイオードを形成したものでる。こ
の構成によれば、縦方向に保護ダイオードを形成し、そ
のブレイクダウンをＰ型シリコン基板２１の不純物濃度
により設定することができるため、保護ダイオードをそ
の寸法を大きくすることなく形成できる。 【０００４】 【発明が解決しようとする課題】しかしながら、サージ
でも特に自動車用途ではロードダンプといわれる５０〜
１００Ｖの電源サージに対しては、比較的大きな電流を
流す必要からＰＮ接合面積が数ｍｍ2 以上の比較的大き
なダイオードが必要となる。従って、上述の特願平４−
７９０７６号に示す構成では、ＰＮ接合面積を数ｍｍ2
以上確保しようとすると、保護ダイオードの大きさをあ
る程度確保するためにその基板上での占有面積を大きく
取らなければならず、半導体装置としての大きさが大き
くなってしまうといった問題が発生する。 【０００５】従って、本発明は上記問題点に鑑み、ロー
ドダンプといった大きなサージにも耐えうるような保護
ダイオードを有し、且つその大きさを変える必要のない
半導体装置を提供することを目的とする。 【０００６】 【課題を解決するための手段】上記問題点を解決するた
めになされた本発明による半導体装置は、一導電型を有
する半導体基板と、該半導体基板上に形成され、絶縁分
離層により底部および側壁部を囲われた絶縁分離領域
と、前記半導体基板上に形成され、自身の底部が前記絶
縁分離領域の底部の絶縁分離層よりも下方に形成される
とともに、前記自身の底部と前記半導体基板との接合面
の端部が、前記絶縁分離層の底部に接している逆導電型
の半導体層と、前記半導体層の底部と前記半導体基板と
の前記接合面に形成されるＰＮ接合によりサージに対す
る保護ダイオードが構成され、この保護ダイオードの電
極として、前記半導体層に形成された表面電極と、前記
半導体基板に形成された裏面電極とを有することを特徴
としている。 【０００７】 【作用】本発明によると、一導電型を有する半導体基板
上に形成され、前記半導体基板とは逆導電型を有する半
導体層の底部を、前記半導体基板上に形成された絶縁分
離領域の底部の絶縁分離層よりも下方に形成するように
しているため、前記一導電型を有する半導体基板と前記
逆導電型を、有する半導体層から形成される保護ダイオ
ードのＰＮ接合面積を該半導体層の前記半導体基板上で
の占有領域を広げることなく該半導体層の底部を広げる
のみで任意に大きくすることができる。また、逆導電型
を有する半導体層の底部と一導電型を有する半導体基板
との接合面の端部が絶縁分離層の底部に接しているた
め、接合面の端部に、新たにトレンチ酸化膜などの絶縁
膜を設けることなく、絶縁分離層によって接合面の端部
を絶縁することができる。 【０００８】 【実施例】本発明の第１の実施例を図１に示す。所定の
処理を施したＮ- 型シリコン基板１とＰ- 型シリコン基
板２とを貼り合わせ、シリコン基板１の表面上にパワー
素子１０や制御回路２４を形成する。半導体基板１は酸
化膜３で絶縁分離された領域１０、１４、１９と、直接
接合の領域９とに分かれている。高耐圧のパワー部１０
と低耐圧の制御回路部２４は、各々酸化膜３で絶縁分離
されている。また、半導体基板２には図中に模式的に描
かれたツェナーダイオードとなるＰＮ接合５が形成さ
れ、基板１の直接接合領域９の表面電極６と基板２の裏
面電極７が各々ダイオードのカソード電極、アノード電
極となる。 【０００９】以上のような構造とする事でＰＮ接合５
は、酸化膜３で分離された領域の下にも形成できるた
め、比較的大きな面積のＰＮ接合を形成できる。さら
に、より大きなサージに対しても、酸化膜３下に形成す
るＮ+ 層領域を大きくするのみで任意にＰＮ接合面積を
大きくすることができるため、直接接合部の領域を大き
くする必要はなく、半導体装置としての大きさを大きく
する必要がなくなる。 【００１０】以下に、第一実施例の製造工程を図３〜１
１を用いて説明する。まず、図３に示すように、Ｎ- 型
のシリコン基板１を鏡面研磨し、化学エッチングあるい
は反応性イオンエッチング（以下、ＲＩＥという）によ
り凸部６ａを形成する。次に、図４に示すように、レジ
スト等のマスクにより凸部６ａおよび将来ＤＭＯＳ領域
となる部分１１ａにイオン注入しＮ+ 領域を形成する。 【００１１】次に、図５に示すように、酸素導入溝１ａ
をダイシングあるいは化学エッチングあるいはＲＩＥに
よって形成する。なお、この酸素導入溝１ａはシリコン
基板１の端部に連通するように形成されている。次に、
図６に示すように、Ｐ- 型シリコン基板２の鏡面研磨し
た貼り合わせ面側に部分的にイオン注入しＮ+ 層を形成
する。さらに、その反対側の面に全面にイオン注入しＰ
+ 層を形成する。 【００１２】次に、図７に示すように、シリコン基板１
およびシリコン基板２のそれぞれＮ + 層を形成した面を
貼り合わせて接合させる。このとき、凸部６ａは、シリ
コン基板２に接触することになる。その後、酸素導入溝
１ａより酸素を導入し、溝壁に酸化膜３を形成する。こ
のとき、溝は酸化膜によりすべて埋設されず、空洞４ａ
が残るようにする。 【００１３】次に、図９に示すように、基板１側より研
削・研磨して空洞４ａを露出させる。次に、図１０に示
すように多結晶シリコン４をＬＰＣＶＤ法などにより堆
積し、空洞４ａを埋め込む。その後、図１１に示すよう
に余分な多結晶シリコン４を研磨する。 【００１４】そして、酸化膜３により絶縁分離された領
域にＤＭＯＳやその他制御部を形成して図１に示すよう
な素子が形成される。第１の実施例において、半導体基
板２に形成されたＰＮ接合をフォトダイオードとして利
用することもできる。この場合には裏面電極７の一部
に、発光ダイオード等から放射される光が通過できるよ
うに窓を開ける必要がある。 【００１５】また、半導体基板１の酸化膜３で分離され
た領域に形成される素子はＭＯＳトランジスタに限ら
ず、バイポーラ素子やサイリスタ等でも良い。さらに、
図１ではパワー素子１０は酸化膜３で分離された領域に
形成し、且つ、ダイオードのカソードを単独で取り出し
ていたが、図１２に示す第２の実施例では、パワーＭＯ
Ｓのドレインとダイオードのカソードを共通としたこと
以外は第１の実施例と同じである。図２に示した回路構
成のようにパワーＭＯＳのドレインとカソードが共通で
あるような場合には、図６の構造でも同様の効果が得ら
れる。 【００１６】第２の実施例の製造工程において、第１の
実施例の製造工程と異なる点は、図１３に示すようにＮ
- 型のシリコン基板１の鏡面研磨した面の全面にイオン
注入してＮ+ 層を形成し、その後、図１４に示すように
選択エッチングにより保護ダイオード領域およびＤＭＯ
Ｓ領域となる部分Ａを形成する点である。それ以後の工
程は、図５〜図１１を踏襲する。 【００１７】 【発明の効果】以上のように本発明によると、一導電型
を有する半導体基板と前記逆導電型を有する半導体層か
ら形成される保護ダイオードのＰＮ接合面積を該半導体
層の前記半導体基板上での占有領域を広げることなく該
半導体層の底部を広げるのみで任意に大きくすることが
できるため、大きなサージに対する保護ダイオードを前
記半導体基板上に形成しても、前記半導体領域を大きく
取る必要はなく、半導体装置としての大きさを大きくす
る必要はない。
に高耐圧デバイスと低耐圧デバイスとを集積化した絶縁
分離基板を用いた半導体装置に関するものである。 【０００２】 【従来技術】従来、モータやソレノイド等の駆動に使わ
れるパワーＩＣとして、図２に示すように、各種のサー
ジに対してＩＣ部を保護する保護ダイオードを有する回
路が知られている。この回路は制御回路３２にパワーＭ
ＯＳ３３が接続され、パワーＭＯＳ３３のソースとＧＮ
Ｄ３７の間に負荷３４を接続したハイサイドスイッチの
構成となっている。パワーＭＯＳ３３のソース・ドレイ
ン間には寄生のダイオード３６が出来るが、このダイオ
ードの耐圧は通常６０Ｖ以上と高く、このダイオードで
は耐圧が高々３０Ｖの制御回路を保護することができな
い。そこで、ツェナーダイオード３５をＶDD−ＧＮＤ間
に接続するようにしていた。従来はこのダイオードを半
導体チップ表面に形成していたが、チップ表面に形成す
るとチップサイズが大きくなりコストが増加するという
問題点があった。 【０００３】そこで、上記問題点を解決する方法とし
て、特願平４−７９０７６号に示す構成が挙げられる。
これは図１５に示すように、Ｐ型シリコン基板２１上に
絶縁分離層１１を成膜し、絶縁分離層１１を成膜しない
部分には、Ｎ型多結晶層１３を形成するようにして、絶
縁分離層１１によりＰ型シリコン基板２１と絶縁分離さ
れたバイポーラトランジスタ８を形成し、絶縁分離層１
１のない部分に保護ダイオードを形成したものでる。こ
の構成によれば、縦方向に保護ダイオードを形成し、そ
のブレイクダウンをＰ型シリコン基板２１の不純物濃度
により設定することができるため、保護ダイオードをそ
の寸法を大きくすることなく形成できる。 【０００４】 【発明が解決しようとする課題】しかしながら、サージ
でも特に自動車用途ではロードダンプといわれる５０〜
１００Ｖの電源サージに対しては、比較的大きな電流を
流す必要からＰＮ接合面積が数ｍｍ2 以上の比較的大き
なダイオードが必要となる。従って、上述の特願平４−
７９０７６号に示す構成では、ＰＮ接合面積を数ｍｍ2
以上確保しようとすると、保護ダイオードの大きさをあ
る程度確保するためにその基板上での占有面積を大きく
取らなければならず、半導体装置としての大きさが大き
くなってしまうといった問題が発生する。 【０００５】従って、本発明は上記問題点に鑑み、ロー
ドダンプといった大きなサージにも耐えうるような保護
ダイオードを有し、且つその大きさを変える必要のない
半導体装置を提供することを目的とする。 【０００６】 【課題を解決するための手段】上記問題点を解決するた
めになされた本発明による半導体装置は、一導電型を有
する半導体基板と、該半導体基板上に形成され、絶縁分
離層により底部および側壁部を囲われた絶縁分離領域
と、前記半導体基板上に形成され、自身の底部が前記絶
縁分離領域の底部の絶縁分離層よりも下方に形成される
とともに、前記自身の底部と前記半導体基板との接合面
の端部が、前記絶縁分離層の底部に接している逆導電型
の半導体層と、前記半導体層の底部と前記半導体基板と
の前記接合面に形成されるＰＮ接合によりサージに対す
る保護ダイオードが構成され、この保護ダイオードの電
極として、前記半導体層に形成された表面電極と、前記
半導体基板に形成された裏面電極とを有することを特徴
としている。 【０００７】 【作用】本発明によると、一導電型を有する半導体基板
上に形成され、前記半導体基板とは逆導電型を有する半
導体層の底部を、前記半導体基板上に形成された絶縁分
離領域の底部の絶縁分離層よりも下方に形成するように
しているため、前記一導電型を有する半導体基板と前記
逆導電型を、有する半導体層から形成される保護ダイオ
ードのＰＮ接合面積を該半導体層の前記半導体基板上で
の占有領域を広げることなく該半導体層の底部を広げる
のみで任意に大きくすることができる。また、逆導電型
を有する半導体層の底部と一導電型を有する半導体基板
との接合面の端部が絶縁分離層の底部に接しているた
め、接合面の端部に、新たにトレンチ酸化膜などの絶縁
膜を設けることなく、絶縁分離層によって接合面の端部
を絶縁することができる。 【０００８】 【実施例】本発明の第１の実施例を図１に示す。所定の
処理を施したＮ- 型シリコン基板１とＰ- 型シリコン基
板２とを貼り合わせ、シリコン基板１の表面上にパワー
素子１０や制御回路２４を形成する。半導体基板１は酸
化膜３で絶縁分離された領域１０、１４、１９と、直接
接合の領域９とに分かれている。高耐圧のパワー部１０
と低耐圧の制御回路部２４は、各々酸化膜３で絶縁分離
されている。また、半導体基板２には図中に模式的に描
かれたツェナーダイオードとなるＰＮ接合５が形成さ
れ、基板１の直接接合領域９の表面電極６と基板２の裏
面電極７が各々ダイオードのカソード電極、アノード電
極となる。 【０００９】以上のような構造とする事でＰＮ接合５
は、酸化膜３で分離された領域の下にも形成できるた
め、比較的大きな面積のＰＮ接合を形成できる。さら
に、より大きなサージに対しても、酸化膜３下に形成す
るＮ+ 層領域を大きくするのみで任意にＰＮ接合面積を
大きくすることができるため、直接接合部の領域を大き
くする必要はなく、半導体装置としての大きさを大きく
する必要がなくなる。 【００１０】以下に、第一実施例の製造工程を図３〜１
１を用いて説明する。まず、図３に示すように、Ｎ- 型
のシリコン基板１を鏡面研磨し、化学エッチングあるい
は反応性イオンエッチング（以下、ＲＩＥという）によ
り凸部６ａを形成する。次に、図４に示すように、レジ
スト等のマスクにより凸部６ａおよび将来ＤＭＯＳ領域
となる部分１１ａにイオン注入しＮ+ 領域を形成する。 【００１１】次に、図５に示すように、酸素導入溝１ａ
をダイシングあるいは化学エッチングあるいはＲＩＥに
よって形成する。なお、この酸素導入溝１ａはシリコン
基板１の端部に連通するように形成されている。次に、
図６に示すように、Ｐ- 型シリコン基板２の鏡面研磨し
た貼り合わせ面側に部分的にイオン注入しＮ+ 層を形成
する。さらに、その反対側の面に全面にイオン注入しＰ
+ 層を形成する。 【００１２】次に、図７に示すように、シリコン基板１
およびシリコン基板２のそれぞれＮ + 層を形成した面を
貼り合わせて接合させる。このとき、凸部６ａは、シリ
コン基板２に接触することになる。その後、酸素導入溝
１ａより酸素を導入し、溝壁に酸化膜３を形成する。こ
のとき、溝は酸化膜によりすべて埋設されず、空洞４ａ
が残るようにする。 【００１３】次に、図９に示すように、基板１側より研
削・研磨して空洞４ａを露出させる。次に、図１０に示
すように多結晶シリコン４をＬＰＣＶＤ法などにより堆
積し、空洞４ａを埋め込む。その後、図１１に示すよう
に余分な多結晶シリコン４を研磨する。 【００１４】そして、酸化膜３により絶縁分離された領
域にＤＭＯＳやその他制御部を形成して図１に示すよう
な素子が形成される。第１の実施例において、半導体基
板２に形成されたＰＮ接合をフォトダイオードとして利
用することもできる。この場合には裏面電極７の一部
に、発光ダイオード等から放射される光が通過できるよ
うに窓を開ける必要がある。 【００１５】また、半導体基板１の酸化膜３で分離され
た領域に形成される素子はＭＯＳトランジスタに限ら
ず、バイポーラ素子やサイリスタ等でも良い。さらに、
図１ではパワー素子１０は酸化膜３で分離された領域に
形成し、且つ、ダイオードのカソードを単独で取り出し
ていたが、図１２に示す第２の実施例では、パワーＭＯ
Ｓのドレインとダイオードのカソードを共通としたこと
以外は第１の実施例と同じである。図２に示した回路構
成のようにパワーＭＯＳのドレインとカソードが共通で
あるような場合には、図６の構造でも同様の効果が得ら
れる。 【００１６】第２の実施例の製造工程において、第１の
実施例の製造工程と異なる点は、図１３に示すようにＮ
- 型のシリコン基板１の鏡面研磨した面の全面にイオン
注入してＮ+ 層を形成し、その後、図１４に示すように
選択エッチングにより保護ダイオード領域およびＤＭＯ
Ｓ領域となる部分Ａを形成する点である。それ以後の工
程は、図５〜図１１を踏襲する。 【００１７】 【発明の効果】以上のように本発明によると、一導電型
を有する半導体基板と前記逆導電型を有する半導体層か
ら形成される保護ダイオードのＰＮ接合面積を該半導体
層の前記半導体基板上での占有領域を広げることなく該
半導体層の底部を広げるのみで任意に大きくすることが
できるため、大きなサージに対する保護ダイオードを前
記半導体基板上に形成しても、前記半導体領域を大きく
取る必要はなく、半導体装置としての大きさを大きくす
る必要はない。
【図面の簡単な説明】
【図１】第１実施例の半導体装置を表す断面図である。
【図２】第１実施例の半導体装置の製造工程を表す断面
図である。 【図３】第１実施例の半導体装置の製造工程を表す断面
図である。 【図４】第１実施例の半導体装置の製造工程を表す断面
図である。 【図５】第１実施例の半導体装置の製造工程を表す断面
図である。 【図６】第１実施例の半導体装置の製造工程を表す断面
図である。 【図７】第１実施例の半導体装置の製造工程を表す断面
図である。 【図８】第１実施例の半導体装置の製造工程を表す断面
図である。 【図９】第１実施例の半導体装置の製造工程を表す断面
図である。 【図１０】第１実施例の半導体装置の製造工程を表す断
面図である。 【図１１】第１実施例の半導体装置の製造工程を表す断
面図である。 【図１２】第２実施例の半導体装置を表す断面図であ
る。 【図１３】第２実施例の半導体装置の製造工程を表す断
面図である。 【図１４】第２実施例の半導体装置の製造工程を表す断
面図である。 【図１５】従来の半導体装置の断面図である。 【符号の説明】 １ Ｎ- 型シリコン基板 ２ Ｐ- 型シリコン基板 ３ 酸化膜 ５ ＰＮ接合面
図である。 【図３】第１実施例の半導体装置の製造工程を表す断面
図である。 【図４】第１実施例の半導体装置の製造工程を表す断面
図である。 【図５】第１実施例の半導体装置の製造工程を表す断面
図である。 【図６】第１実施例の半導体装置の製造工程を表す断面
図である。 【図７】第１実施例の半導体装置の製造工程を表す断面
図である。 【図８】第１実施例の半導体装置の製造工程を表す断面
図である。 【図９】第１実施例の半導体装置の製造工程を表す断面
図である。 【図１０】第１実施例の半導体装置の製造工程を表す断
面図である。 【図１１】第１実施例の半導体装置の製造工程を表す断
面図である。 【図１２】第２実施例の半導体装置を表す断面図であ
る。 【図１３】第２実施例の半導体装置の製造工程を表す断
面図である。 【図１４】第２実施例の半導体装置の製造工程を表す断
面図である。 【図１５】従来の半導体装置の断面図である。 【符号の説明】 １ Ｎ- 型シリコン基板 ２ Ｐ- 型シリコン基板 ３ 酸化膜 ５ ＰＮ接合面
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−275450（ＪＰ，Ａ)
特開 平３−93265（ＪＰ，Ａ)
特開 平３−217052（ＪＰ，Ａ)
特開 平２−271567（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/762
H01L 21/822
H01L 27/04
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 一導電型を有する半導体基板と、 該半導体基板上に形成され、絶縁分離層により底部およ
び側壁部を囲われた絶縁分離領域と、 前記半導体基板上に形成され、自身の底部が前記絶縁分
離領域の底部の絶縁分離層よりも下方に形成されるとと
もに、前記自身の底部と前記半導体基板との接合面の端
部が、前記絶縁分離層の底部に接している逆導電型の半
導体層と、 前記半導体層の底部と前記半導体基板との前記接合面に
形成されるＰＮ接合によりサージに対する保護ダイオー
ドが構成され、この保護ダイオードの電極として、前記
半導体層に形成された表面電極と、前記半導体基板に形
成された裏面電極と を有することを特徴とした半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16913593A JP3401840B2 (ja) | 1993-07-08 | 1993-07-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16913593A JP3401840B2 (ja) | 1993-07-08 | 1993-07-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729974A JPH0729974A (ja) | 1995-01-31 |
| JP3401840B2 true JP3401840B2 (ja) | 2003-04-28 |
Family
ID=15880937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16913593A Expired - Fee Related JP3401840B2 (ja) | 1993-07-08 | 1993-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3401840B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0981163A1 (en) | 1998-08-14 | 2000-02-23 | STMicroelectronics S.r.l. | Semiconductor power device with insulated circuit and process for its manufacture |
| EP1302984A1 (en) | 2001-10-09 | 2003-04-16 | STMicroelectronics S.r.l. | Protection structure against electrostatic discharges (ESD) for an electronic device integrated on a SOI substrate and corresponding integration process |
| JP4957686B2 (ja) * | 2008-09-04 | 2012-06-20 | 富士電機株式会社 | 半導体装置 |
| FR2986373A1 (fr) * | 2012-01-31 | 2013-08-02 | St Microelectronics Crolles 2 | Circuit electronique comprenant un interrupteur d'alimentation d'un circuit logique |
-
1993
- 1993-07-08 JP JP16913593A patent/JP3401840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0729974A (ja) | 1995-01-31 |
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