JP3393283B2 - ウェルインウェル構造ｃｍｏｓ半導体装置及びウェルインウェル構造ｃｍｏｓ半導体装置の製造方法 - Google Patents
ウェルインウェル構造ｃｍｏｓ半導体装置及びウェルインウェル構造ｃｍｏｓ半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はウェルインウェル構
造ＣＭＯＳ半導体装置及びウェルインウェル構造ＣＭＯ
Ｓ半導体装置の製造方法に関し、詳しくは、電源サージ
等に起因するトランジスタのしきい値の変動、或いはそ
の破壊を防止する為のウェルインウェル構造ＣＭＯＳ半
導体装置及びその製造方法に関する。
造ＣＭＯＳ半導体装置及びウェルインウェル構造ＣＭＯ
Ｓ半導体装置の製造方法に関し、詳しくは、電源サージ
等に起因するトランジスタのしきい値の変動、或いはそ
の破壊を防止する為のウェルインウェル構造ＣＭＯＳ半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、同一半導体基板上で、集積回路内
の機能ブロック毎に電源分離をしたり、ノイズの干渉等
を防いだりする為に、ウェルインウェル構造が使用され
ている。
の機能ブロック毎に電源分離をしたり、ノイズの干渉等
を防いだりする為に、ウェルインウェル構造が使用され
ている。
【０００３】ウェルインウェル構造では、半導体基板上
に当該導電型と逆の導電型の第１のウェルが形成され、
該第１のウェル中に当該導電型と逆の導電型の第２のウ
ェルと第１のＭＯＳＦＥＴとが形成され、第２のウェル
中に第２のＭＯＳＦＥＴが形成される。
に当該導電型と逆の導電型の第１のウェルが形成され、
該第１のウェル中に当該導電型と逆の導電型の第２のウ
ェルと第１のＭＯＳＦＥＴとが形成され、第２のウェル
中に第２のＭＯＳＦＥＴが形成される。
【０００４】
【発明が解決しようとする課題】このウェルインウェル
構造には、電源サージ等に対する下記のような問題があ
った。（電源サージ等は、例えばパッケージのコーナー
に電源ピンがあり、パッケージ実装時にこの電源ピンが
先に電源に接続されることなどで起こる。）先ず問題点
の第１は、トランジスタのしきい値が変化することであ
る。具体的には、ｐチャネルの方はしきい値が高い方
へ、ｎチャネルの方はしきい値が低い方へ変動する。
構造には、電源サージ等に対する下記のような問題があ
った。（電源サージ等は、例えばパッケージのコーナー
に電源ピンがあり、パッケージ実装時にこの電源ピンが
先に電源に接続されることなどで起こる。）先ず問題点
の第１は、トランジスタのしきい値が変化することであ
る。具体的には、ｐチャネルの方はしきい値が高い方
へ、ｎチャネルの方はしきい値が低い方へ変動する。
【０００５】第２は電源サージ等で、トランジスタの破
壊が起きてしまうことである。
壊が起きてしまうことである。
【０００６】本発明の一つの目的は、このような電源サ
ージ等に起因するしきい値変動や、トランジスタ破壊を
起こさせないことにある。
ージ等に起因するしきい値変動や、トランジスタ破壊を
起こさせないことにある。
【０００７】本発明の他の目的は、この為の構造を、イ
オン濃度の調節その他のプロセス変更、プロセス追加等
無しで実現することにある。
オン濃度の調節その他のプロセス変更、プロセス追加等
無しで実現することにある。
【０００８】
【課題を解決するための手段】この目的達成のため本発
明ウェルインウェル構造ＣＭＯＳ半導体装置では、半導
体基板上に当該導電型と逆の導電型の第１のウェルを形
成し、該第１のウェル中に当該導電型と逆の導電型の第
２のウェルと第１のトランジスタとを形成し、前記第２
のウェル中に第２のトランジスタを形成したウェルイン
ウェル構造ＣＭＯＳ半導体装置に於て、前記第１のウェ
ルと前記基板との間、及び前記第２のウェルと前記基板
との間に、ダイオードが接続され、該ダイオードは、前
記第１のウェルの外部に於て横方向にこれら各ウェルと
基板との間の耐圧よりは低い耐圧が得られる距離離間し
て配置された互いに逆の導電型の領域から成り、該互い
に逆の導電型の領域は、夫々、前記第１のトランジスタ
又は前記第２のトランジスタを構成する領域とその導電
型及び濃度が共通している。
明ウェルインウェル構造ＣＭＯＳ半導体装置では、半導
体基板上に当該導電型と逆の導電型の第１のウェルを形
成し、該第１のウェル中に当該導電型と逆の導電型の第
２のウェルと第１のトランジスタとを形成し、前記第２
のウェル中に第２のトランジスタを形成したウェルイン
ウェル構造ＣＭＯＳ半導体装置に於て、前記第１のウェ
ルと前記基板との間、及び前記第２のウェルと前記基板
との間に、ダイオードが接続され、該ダイオードは、前
記第１のウェルの外部に於て横方向にこれら各ウェルと
基板との間の耐圧よりは低い耐圧が得られる距離離間し
て配置された互いに逆の導電型の領域から成り、該互い
に逆の導電型の領域は、夫々、前記第１のトランジスタ
又は前記第２のトランジスタを構成する領域とその導電
型及び濃度が共通している。
【０００９】また本発明ウェルインウェル構造ＣＭＯＳ
半導体装置の製造方法では、半導体基板上に当該導電型
と逆の導電型の第１のウェルを形成し、該第１のウェル
中に当該導電型と逆の導電型の第２のウェルと第１のト
ランジスタとを形成し、前記第２のウェル中に第２のト
ランジスタを形成するウェルインウェル構造ＣＭＯＳ半
導体装置の製造方法に於て、前記第１のウェルと前記基
板との間、及び前記第２のウェルと前記基板との間に接
続される保護用ダイオードを構成する為の互いに逆の導
電型の領域を、前記第１のトランジスタ又は前記第２の
トランジスタを構成する領域と同時に前記第１のウェル
の外部の横方向に前記第１のウェル又は前記第２のウェ
ルと前記基板との間の耐圧より低い耐圧が得られる距離
離間して夫々形成する。
半導体装置の製造方法では、半導体基板上に当該導電型
と逆の導電型の第１のウェルを形成し、該第１のウェル
中に当該導電型と逆の導電型の第２のウェルと第１のト
ランジスタとを形成し、前記第２のウェル中に第２のト
ランジスタを形成するウェルインウェル構造ＣＭＯＳ半
導体装置の製造方法に於て、前記第１のウェルと前記基
板との間、及び前記第２のウェルと前記基板との間に接
続される保護用ダイオードを構成する為の互いに逆の導
電型の領域を、前記第１のトランジスタ又は前記第２の
トランジスタを構成する領域と同時に前記第１のウェル
の外部の横方向に前記第１のウェル又は前記第２のウェ
ルと前記基板との間の耐圧より低い耐圧が得られる距離
離間して夫々形成する。
【００１０】第１のウェル又は第２のウェルとの間に
は、第１のウェルと半導体基板との間の降伏電圧より低
い降伏電圧の保護用ダイオードが接続される。電源サー
ジ等があり、第１のウェルまたは第２のウェルの電位が
上がると、この保護用ダイオードが先に降伏して、サー
ジ等により第１ウェル又は第２ウェルに注入された電荷
を逃がす。従って各ウェルの中のトランジスタのしきい
値変動や、トランジスタ破壊は起こらなくなる。
は、第１のウェルと半導体基板との間の降伏電圧より低
い降伏電圧の保護用ダイオードが接続される。電源サー
ジ等があり、第１のウェルまたは第２のウェルの電位が
上がると、この保護用ダイオードが先に降伏して、サー
ジ等により第１ウェル又は第２ウェルに注入された電荷
を逃がす。従って各ウェルの中のトランジスタのしきい
値変動や、トランジスタ破壊は起こらなくなる。
【００１１】また保護用ダイオードを構成する領域を横
方向に配置すれば、これらの離間距離でその降伏電圧が
自由に調節出来るようになる。またトランジスタの各領
域形成の形成の際、これらの保護用ダイオードの領域も
同時に形成出来る。
方向に配置すれば、これらの離間距離でその降伏電圧が
自由に調節出来るようになる。またトランジスタの各領
域形成の形成の際、これらの保護用ダイオードの領域も
同時に形成出来る。
【００１２】
【発明の実施の形態】以下本発明の詳細を説明する。本
発明の一つの実施の形態例たる半導体装置１００を図１
及び図２に示す。図１はその回路構成、図２はウェハ断
面を示す。
発明の一つの実施の形態例たる半導体装置１００を図１
及び図２に示す。図１はその回路構成、図２はウェハ断
面を示す。
【００１３】半導体装置１００はｐｓｕｂプロセスを用
いて形成したものである。図２に示すように、ｐ型の半
導体基板４１上にｎ型の第１のウェル２０，２２が形成
されている。その中に第１のトランジスタたるｐＭＯＳ
ＦＥＴ１０，１２と、ｐ型の第２のウェル２１，２３と
が形成されている。
いて形成したものである。図２に示すように、ｐ型の半
導体基板４１上にｎ型の第１のウェル２０，２２が形成
されている。その中に第１のトランジスタたるｐＭＯＳ
ＦＥＴ１０，１２と、ｐ型の第２のウェル２１，２３と
が形成されている。
【００１４】この第２のウェル２１，２３の中に第２の
トランジスタたるｎＭＯＳＦＥＴ１１，１３が形成され
ており、これらでウェルインウェル構造ＣＭＯＳ半導体
装置が実現されている。
トランジスタたるｎＭＯＳＦＥＴ１１，１３が形成され
ており、これらでウェルインウェル構造ＣＭＯＳ半導体
装置が実現されている。
【００１５】図１，図２に於て、１，５は各ＣＭＯＳＦ
ＥＴの電源端子（ドレイン）でここでは３ボルト及び５
ボルトが供給されている。２，６は接地端子（ソー
ス）、３，７は入力端子、４，８は出力端子である。ま
た３１，３３は第１のウェル２０，２２の接続端子、３
２，３４は第２のウェルの接続端子である。これらは従
来とものと同様である。
ＥＴの電源端子（ドレイン）でここでは３ボルト及び５
ボルトが供給されている。２，６は接地端子（ソー
ス）、３，７は入力端子、４，８は出力端子である。ま
た３１，３３は第１のウェル２０，２２の接続端子、３
２，３４は第２のウェルの接続端子である。これらは従
来とものと同様である。
【００１６】１４〜１７は本発明に関し新たに付加した
保護用ダイオードである。これらのうち、先ず保護用ダ
イオード１４又は１６のカソードは、接続端子３１また
は３３、即ち第１のウェルに接続されている。またこれ
らのアノードは、端子９、即ち半導体基板４１に接続さ
れている。
保護用ダイオードである。これらのうち、先ず保護用ダ
イオード１４又は１６のカソードは、接続端子３１また
は３３、即ち第１のウェルに接続されている。またこれ
らのアノードは、端子９、即ち半導体基板４１に接続さ
れている。
【００１７】保護用ダイオード１５又は１７のカソード
は、接続端子３２または３４、即ち第２のウェルに接続
されている。またこれらのアノードは、端子９、即ち半
導体基板４１に接続されている。
は、接続端子３２または３４、即ち第２のウェルに接続
されている。またこれらのアノードは、端子９、即ち半
導体基板４１に接続されている。
【００１８】なお端子９、即ち半導体基板４１にはマイ
ナス９ボルトが供給されている。
ナス９ボルトが供給されている。
【００１９】保護用ダイオード１４〜１７の詳細な断面
を図３に示す。この図は保護用ダイオード１４，１７に
ついて示すもので、保護用ダイオード１５，１６につい
ては、各領域の配置が左右反対である。
を図３に示す。この図は保護用ダイオード１４，１７に
ついて示すもので、保護用ダイオード１５，１６につい
ては、各領域の配置が左右反対である。
【００２０】図に於て、５０は十分に濃度が高いｎ+ 型
領域（ｎＳＤ拡散領域）で、トランジスタ１１，１３の
ソース、ドレイン形成の際に同時に形成される。
領域（ｎＳＤ拡散領域）で、トランジスタ１１，１３の
ソース、ドレイン形成の際に同時に形成される。
【００２１】５１はこの領域５０より十分に濃度が低い
ｎ- 型領域（ｐｃｈ ｓｔｏｐ拡散領域）で、上記領域
５０との接合付近の電界集中を緩和するものである。
ｎ- 型領域（ｐｃｈ ｓｔｏｐ拡散領域）で、上記領域
５０との接合付近の電界集中を緩和するものである。
【００２２】（トランジスタ１１，１３のソース、ドレ
インのコンタクト電極は図２の右下がりハッチングの領
域である。図が見にくくなるので、符号は付けずハッチ
ングのみで示す）。
インのコンタクト電極は図２の右下がりハッチングの領
域である。図が見にくくなるので、符号は付けずハッチ
ングのみで示す）。
【００２３】５２は十分に濃度が高いｐ+ 型領域（ｐＳ
Ｄ拡散領域）で、トランジスタ１０，１２のソース、ド
レイン形成の際、同時に形成される。５３はこの領域５
２より十分に濃度の低いｐ- 型領域（ｎｃｈ ｓｔｏｐ
拡散領域）で、上記領域５２と接合付近の電界を緩和す
るものであり、トランジスタ１０，１２のソース、ドレ
インのコンタクト電極形成の際に、同時に形成される
（トランジスタ１０，１２のソース、ドレインのコンタ
クト電極→図２の左下がりハッチングの領域。これもハ
ッチングのみ）。
Ｄ拡散領域）で、トランジスタ１０，１２のソース、ド
レイン形成の際、同時に形成される。５３はこの領域５
２より十分に濃度の低いｐ- 型領域（ｎｃｈ ｓｔｏｐ
拡散領域）で、上記領域５２と接合付近の電界を緩和す
るものであり、トランジスタ１０，１２のソース、ドレ
インのコンタクト電極形成の際に、同時に形成される
（トランジスタ１０，１２のソース、ドレインのコンタ
クト電極→図２の左下がりハッチングの領域。これもハ
ッチングのみ）。
【００２４】なお領域５０，５２の上の符号５４，５５
は接続電極である。
は接続電極である。
【００２５】保護用ダイオード１４〜１７の逆方向耐圧
は、領域５１と領域５３との間の距離ＳＰで決定され
る。具体的には例えば図４に示したようになる。
は、領域５１と領域５３との間の距離ＳＰで決定され
る。具体的には例えば図４に示したようになる。
【００２６】一般にダイオードの降伏電圧はｐｎ各領域
の濃度（インプラの量など）を変えることで調節してい
るが、本発明では、この距離ＳＰで降伏電圧を調節す
る。
の濃度（インプラの量など）を変えることで調節してい
るが、本発明では、この距離ＳＰで降伏電圧を調節す
る。
【００２７】この保護用ダイオードでは、電位差の拡大
に伴い、ｎ- 領域５１側から空乏層が伸び、これがｐ-
領域５３に到達したところで、パンチスルーのようにし
て両者間が導通する。
に伴い、ｎ- 領域５１側から空乏層が伸び、これがｐ-
領域５３に到達したところで、パンチスルーのようにし
て両者間が導通する。
【００２８】この導通時の電圧、即ち保護用ダイオード
１４〜１７の耐圧が、上述のとおりｎ- 領域５１とｐ-
領域５３との間の距離ＳＰの大小で決まる（図４）。
１４〜１７の耐圧が、上述のとおりｎ- 領域５１とｐ-
領域５３との間の距離ＳＰの大小で決まる（図４）。
【００２９】従って、夫々の品種毎に、その半導体装置
の耐圧に合せた降伏電圧を定め、図４を参照してそれに
合う離間距離ＳＰを求めるようにすれば、品種毎に所望
の保護用ダイオードが実現される。
の耐圧に合せた降伏電圧を定め、図４を参照してそれに
合う離間距離ＳＰを求めるようにすれば、品種毎に所望
の保護用ダイオードが実現される。
【００３０】具体的にはこの保護用ダイオードの逆方向
耐圧は、図１の回路動作を妨げないように各端子間の電
位差より大きな値になるように設定する。又その一方
で、第１のウェル２０，２２と基板４１との間の耐圧よ
りは低い値になるように設定する。
耐圧は、図１の回路動作を妨げないように各端子間の電
位差より大きな値になるように設定する。又その一方
で、第１のウェル２０，２２と基板４１との間の耐圧よ
りは低い値になるように設定する。
【００３１】これで電源端子１，５等からサージが入っ
たとき、これら保護用ダイオード１４〜１７が先に降伏
し、トランジスタ１０〜１３が破壊されるということは
無くなる。
たとき、これら保護用ダイオード１４〜１７が先に降伏
し、トランジスタ１０〜１３が破壊されるということは
無くなる。
【００３２】なお上記実施の形態例では、ｐｓｕｂプロ
セスを使用した。ｎｓｕｂプロセスでも勿論実施可能で
ある。
セスを使用した。ｎｓｕｂプロセスでも勿論実施可能で
ある。
【００３３】また上記実施の形態例では、第１或いは第
２のウェルへの接続端子３１〜３４と電源端子１，５或
いはグランド端子２，６とを分離しているが、接続端子
３１〜３４を夫々電源端子１，５、グランド端子２，６
に接続した形式にしても良い。
２のウェルへの接続端子３１〜３４と電源端子１，５或
いはグランド端子２，６とを分離しているが、接続端子
３１〜３４を夫々電源端子１，５、グランド端子２，６
に接続した形式にしても良い。
【００３４】また各端子への供給電圧を全部別個にする
など、接続の仕方は任意である。
など、接続の仕方は任意である。
【００３５】
【発明の効果】以上説明したように、本発明では第１及
び第２のウェルと基板との間に、夫々保護用ダイオード
を接続した。
び第２のウェルと基板との間に、夫々保護用ダイオード
を接続した。
【００３６】従ってパッケージ実装時に電源サージが流
入する等しても、それによる電荷はこれら保護用ダイオ
ードの降伏で速やかに基板に逃げ、しきい値の変動や、
トランジスタの破壊を生じさせない。
入する等しても、それによる電荷はこれら保護用ダイオ
ードの降伏で速やかに基板に逃げ、しきい値の変動や、
トランジスタの破壊を生じさせない。
【００３７】またこれら保護用ダイオードの各領域は、
当該ウェルインウェル構造ＣＭＯＳの外側に横方向に配
置することとし、これらを、トランジスタのドレイン又
はソース領域を形成する工程で、同時に形成するように
した。
当該ウェルインウェル構造ＣＭＯＳの外側に横方向に配
置することとし、これらを、トランジスタのドレイン又
はソース領域を形成する工程で、同時に形成するように
した。
【００３８】従って、これら領域の離間距離の調節だけ
で保護用ダイオードの降伏電圧を自由に設定することが
出来、又これらを形成するために新たなプロセスの追加
や変更を行なう必要が無い。
で保護用ダイオードの降伏電圧を自由に設定することが
出来、又これらを形成するために新たなプロセスの追加
や変更を行なう必要が無い。
【図１】実施の１形態例である半導体装置１００の接続
を示す回路図。
を示す回路図。
【図２】実施の１形態例である半導体装置１００のウェ
ーハの要部を示す断面図。
ーハの要部を示す断面図。
【図３】実施の１形態例である半導体装置１００のウェ
ーハの保護用ダイオード部分を拡大して示す断面図。
ーハの保護用ダイオード部分を拡大して示す断面図。
【図４】電極間距離ＳＰと降伏電圧の関係を示す線図。
１００・・・半導体装置、９・・・半導体基板４１接続
端子、１０，１２・・・第１のトランジスタ、１１，１
３・・・第２のトランジスタ、１４〜１７・・・保護用
ダイオード、２０，２２・・・第１のウェル、２１，２
３・・・第２のウェル、３１，３３・・・第１のウェル
２０，２２の接続端子、３２，３４・・・第２のウェル
の接続端子、４１・・・半導体基板、５０・・・十分に
濃度が高いｎ+ 型領域、５１・・・領域５０より十分に
濃度が低いｎ- 型領域、５２・・・十分に濃度が高いｐ
+ 型領域、５３・・・領域５２より十分に濃度の低いｐ
- 型領域、５４，５５・・・接続電極、ＳＰ・・・領域
５１と領域５３との間の距離
端子、１０，１２・・・第１のトランジスタ、１１，１
３・・・第２のトランジスタ、１４〜１７・・・保護用
ダイオード、２０，２２・・・第１のウェル、２１，２
３・・・第２のウェル、３１，３３・・・第１のウェル
２０，２２の接続端子、３２，３４・・・第２のウェル
の接続端子、４１・・・半導体基板、５０・・・十分に
濃度が高いｎ+ 型領域、５１・・・領域５０より十分に
濃度が低いｎ- 型領域、５２・・・十分に濃度が高いｐ
+ 型領域、５３・・・領域５２より十分に濃度の低いｐ
- 型領域、５４，５５・・・接続電極、ＳＰ・・・領域
５１と領域５３との間の距離
Claims (2)
- 【請求項１】 半導体基板上に当該導電型と逆の導電型
の第１のウェルを形成し、該第１のウェル中に当該導電
型と逆の導電型の第２のウェルと第１のトランジスタと
を形成し、前記第２のウェル中に第２のトランジスタを
形成したウェルインウェル構造ＣＭＯＳ半導体装置に於
て、 前記第１のウェルと前記基板との間、及び前記第２のウ
ェルと前記基板との間に、ダイオードが接続され、 該ダイオードは、前記第１のウェルの外部に於て横方向
にこれら各ウェルと基板との間の耐圧よりは低い耐圧が
得られる距離離間して配置された互いに逆の導電型の領
域から成り、 該互いに逆の導電型の領域は、夫々、前記第１のトラン
ジスタ又は前記第２のトランジスタを構成する領域とそ
の導電型及び濃度が共通していることを特徴とするウェ
ルインウェル構造ＣＭＯＳ半導体装置。 - 【請求項２】 半導体基板上に当該導電型と逆の導電型
の第１のウェルを形成し、該第１のウェル中に当該導電
型と逆の導電型の第２のウェルと第１のトランジスタと
を形成し、前記第２のウェル中に第２のトランジスタを
形成するウェルインウェル構造ＣＭＯＳ半導体装置の製
造方法に於て、 前記第１のウェルと前記基板との間、及び前記第２のウ
ェルと前記基板との間に接続される保護用ダイオードを
構成する為の互いに逆の導電型の領域を、前記第１のト
ランジスタ又は前記第２のトランジスタを構成する領域
と同時に前記第１のウェルの外部の横方向に前記第１の
ウェル又は前記第２のウェルと前記基板との間の耐圧よ
り低い耐圧が得られる距離離間して夫々形成することを
特徴とするウェルインウェル構造ＣＭＯＳ半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06220796A JP3393283B2 (ja) | 1996-03-19 | 1996-03-19 | ウェルインウェル構造ｃｍｏｓ半導体装置及びウェルインウェル構造ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06220796A JP3393283B2 (ja) | 1996-03-19 | 1996-03-19 | ウェルインウェル構造ｃｍｏｓ半導体装置及びウェルインウェル構造ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260506A JPH09260506A (ja) | 1997-10-03 |
| JP3393283B2 true JP3393283B2 (ja) | 2003-04-07 |
Family
ID=13193474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06220796A Expired - Fee Related JP3393283B2 (ja) | 1996-03-19 | 1996-03-19 | ウェルインウェル構造ｃｍｏｓ半導体装置及びウェルインウェル構造ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3393283B2 (ja) |
-
1996
- 1996-03-19 JP JP06220796A patent/JP3393283B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09260506A (ja) | 1997-10-03 |
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