JP3392766B2 - フィルタ回路 - Google Patents

フィルタ回路

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JP3392766B2
JP3392766B2 JP35804198A JP35804198A JP3392766B2 JP 3392766 B2 JP3392766 B2 JP 3392766B2 JP 35804198 A JP35804198 A JP 35804198A JP 35804198 A JP35804198 A JP 35804198A JP 3392766 B2 JP3392766 B2 JP 3392766B2
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    • H03H11/16—Networks for phase shifting
    • H03H11/18—Two-port phase shifters providing a predetermined phase shift, e.g. "all-pass" filters
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フィルタ回路に関
し、特に遅延回路に使用されるオールパスフィルタ回路
に関する。
【０００２】
【従来の技術】周知の如く、フィルタは周波数の選択性
能によって、ローパスフィルタ（ＬＰＦ）、ハイパスフ
ィルタ（ＨＰＦ）等に分類されている。ローパスフィル
タは直流からある目的の周波数までの信号を通過させ、
それ以上の周波数の信号を阻止するフィルタである。一
方、ハイパスフィルタは、目的の周波数よりも高い周波
数の信号を通過させ、これより低い周波数の信号を阻止
する。
【０００３】図５（ａ）は、最も簡単なＲＣによるロー
パスフィルタである。図５の電圧方程式は次の（１）の
ようになる。
【０００４】 Ｉ＝（Ｖ１−Ｖ２）／Ｒ＝ｊωＣＶ２ …（１） この式から入出力の電圧比を求めると、 Ｖ２／Ｖ１＝１／（１＋ｊωＣＲ） …（２） となり、この式はローパスフィルタの伝達関数と呼ばれ
ている。
【０００５】図５（ｂ）は、最も簡単なＣＲ回路による
ハイパスフィルタでありその伝達関数は同様にして、 Ｖ２／Ｖ１＝ｊωＣＲ／（１＋ｊωＣＲ） …（３） となる。
【０００６】一方、信号の位相あるいは伝送時間のみを
変化させ、振幅には影響を与えないオールパスフィルタ
（ＡＰＦ）がある。これは、テレビ受像機やＶＴＲ等の
波形電送回路では、位相あるいは遅延時間の歪みが画像
の乱れとなるので、これを補正する目的で使用される。
その伝達関数は（４）式のようになる。
【０００７】 Ｖ２／Ｖ１＝（１−ｊωＣＲ）／（１＋ｊωＣＲ） …（４） 従来集積回路では、図６に示すように、バイポーラトラ
ンジスタにてオペアンプを構成し、オールパスフィルタ
（ＡＰＦ）を実現している。すなわち、オペアンプの２
つの入力に、（Ｖｉｎ＋Ｖｏ）／２およびＶｉｎ／（１
＋ｊωＣ１Ｒ１）を入力して、出力に（１−ｊωＣ１Ｒ
１）／（１＋ｊωＣ１Ｒ１）を得ている。
【０００８】今日、電子機器のデジタル化が進む流れの
中で、アナログフィルタを実現する場合、アナログフィ
ルタのためのバイポーラトランジスタと、デジタル処理
を行うためのＭＯＳトランジスタとを混在させたプロセ
スで、集積回路を構成するのが一般的であるが、製造プ
ロセスが複雑であり、コストが高くなるという問題があ
る。
【０００９】
【発明が解決しようとする課題】本発明は、上記事情に
鑑みて為されたものであり、ＭＯＳトランジスタにより
構成されたオールパスフィルタを実現するものである。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明のフィルタ回路（請求項１）は、ソースが第
１の電源端子に接続され、入力端子がゲートに接続され
た１導電型チャネルを有する第１のＭＯＳトランジスタ
と、ソースが前記第１のＭＯＳトランジスタのドレイン
に接続され、ゲートが第１のバイアス供給回路に接続さ
れ、ドレインが第２の電源端子に接続された前記１導電
型チャネルを有する第２のＭＯＳトランジスタと、ソー
スが前記第１の電源端子に接続され、ゲートが抵抗を介
して前記入力端子に接続されるとともに、キャパシタを
介して前記第１の電源端子に接続された前記１導電型チ
ャネルを有する第３のＭＯＳトランジスタと、ゲートが
第２のバイアス供給回路に接続され、ソースが前記第３
のＭＯＳトランジスタのドレインに接続され、ドレイン
が前記第２の電源端子に接続され、前記第３のＭＯＳト
ランジスタのゲート面積の略１／４のゲート面積を有す
る前記１導電型チャネルを有する第４のＭＯＳトランジ
スタと、ソースが前記第１の電源端子に接続され、ゲー
トに前記第４のＭＯＳトランジスタのソースが接続され
た前記１導電型チャネルを有する第５のＭＯＳトランジ
スタと、ゲートが、前記第２のＭＯＳトランジスタのソ
ースに接続され、ソースが前記第５のＭＯＳトランジス
タのドレインと出力端子に接続され、ドレインが前記第
２の電源端子に接続された前記１導電型のチャネルを有
する第６のＭＯＳトランジスタとを具備することを特徴
とする。
【００１１】前記第４のＭＯＳトランジスタのゲート幅
／ゲート長の値が、前記第３のＭＯＳトランジスタのそ
れの略１／４であることが望ましい（請求項２）。
【００１２】また、前記第１のバイアス供給回路は、ソ
ースが前記第１の電源端子に接続され、ドレインとゲー
トが相互に接続された前記１導電型チャネルを有する第
７のＭＯＳトランジスタと、ソースが前記第７のＭＯＳ
トランジスタのドレインに接続され、ドレインとゲート
が相互に接続された前記１導電型チャネルを有する第８
のＭＯＳトランジスタと、ソースが前記第８のＭＯＳト
ランジスタのドレインに接続され、ドレインとゲートが
相互に接続されるとともに、一端が前記第２の電源端子
に接続された第１の電流源の他端に接続された前記１導
電型チャネルを有する第９のＭＯＳトランジスタとを具
備し、前記第９のＭＯＳトランジスタのドレインとゲー
トの相互接続ノードがバイアス出力端であり、前記第２
のバイアス供給回路は、ソースが前記第１の電源端子に
接続され、ドレインとゲートが相互に接続された前記１
導電型チャネルを有する第１０のＭＯＳトランジスタ
と、ソースが前記第１０のＭＯＳトランジスタのドレイ
ンに接続され、ドレインとゲートが相互に接続されると
ともに、一端が前記第２の電源端子に接続された第２の
電流源の他端に接続された前記１導電型チャネルを有す
る第１１のトランジスタを具備し、前記第１１のＭＯＳ
トランジスタのドレインとゲートの相互接続ノードがバ
イアス出力端であることを特徴とする（請求項３）。
【００１３】さらに、前記第１乃至第３、第５乃至第１
０のＭＯＳトランジスタの電圧電流特性が略一致し、前
記第４のＭＯＳトランジスタと前記第１１のＭＯＳトラ
ンジスタの電圧電流特性が略一致していることが望まし
い（請求項４）。
【００１４】また、本発明のフィルタ回路（請求項５）
は、ソースが第１の電源端子に接続され、入力端子がゲ
ートに接続された１導電型チャネルを有する第１のＭＯ
Ｓトランジスタと、ソースが前記第１のＭＯＳトランジ
スタのドレインに接続され、ゲートが第１のバイアス供
給回路に接続され、ドレインが第２の電源端子に接続さ
れた前記１導電型チャネルを有する第２のＭＯＳトラン
ジスタと、ソースが前記第１の電源端子に接続され、ゲ
ートが抵抗を介して前記入力端子に接続されるととも
に、キャパシタを介して前記第１の電源端子に接続され
た前記１導電型チャネルを有する第３のＭＯＳトランジ
スタと、ゲートが第１のバイアス供給回路に接続され、
ソースが前記第３のＭＯＳトランジスタのドレインに接
続され、ドレインが前記第２の電源端子に接続された前
記１導電型チャネルを有する第４のＭＯＳトランジスタ
と、ソースが前記第１の電源端子に接続され、ゲートが
前記第３のＭＯＳトランジスタのゲートに接続された前
記１導電型チャネルを有する第５のＭＯＳトランジスタ
と、ソースが、前記第５のＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記第４のＭＯＳトランジスタ
のソースに接続され、ドレインが前記第２の電源端子に
接続された前記１導電型のチャネルを有する第６のＭＯ
Ｓトランジスタと、ソースが前記第１の電源端子に接続
され、ゲートが前記第６のＭＯＳトランジスタのソース
に接続された前記１導電型チャネルを有する第７のＭＯ
Ｓトランジスタと、ゲートが前記第２のＭＯＳトランジ
スタのソースに接続され、ソースが前記第７のＭＯＳト
ランジスタのドレインと出力端子に接続され、ドレイン
が前記第２の電源端子に接続された前記１導電型チャネ
ルを有する第８のＭＯＳトランジスタとを具備すること
を特徴とする。
【００１５】また、前記第１のバイアス供給回路は、ソ
ースが前記第１の電源端子に接続され、ドレインとゲー
トが相互に接続された前記１導電型チャネルを有する第
９のＭＯＳトランジスタと、ソースが前記第９のＭＯＳ
トランジスタのドレインに接続され、ドレインとゲート
が相互に接続された前記１導電型チャネルを有する第１
０のＭＯＳトランジスタと、ソースが前記第１０のＭＯ
Ｓトランジスタのドレインに接続され、ドレインとゲー
トが相互に接続されるとともに、一端が前記第２の電源
端子に接続された電流源の他端に接続された前記１導電
型チャネルを有する第１１のＭＯＳトランジスタとを具
備し、前記第１１のＭＯＳトランジスタのドレインとゲ
ートの相互接続ノードがバイアス出力端であることを特
徴とする（請求項６）。
【００１６】さらに、前記第１乃至第１１のＭＯＳトラ
ンジスタ電圧電流トランジスタが略一致していることが
望ましい（請求項７）。
【００１７】上記のフィルタ回路において、前記１導電
型のＭＯＳトランジスタは、５極管領域で動作すること
が望ましい（請求項８）。
【００１８】本発明（請求項１）によれば、従来バイポ
ーラトランジスタで実現していたフィルタ特性を、ＭＯ
Ｓトランジスタで容易に実現することができる。従来、
バイポーラトランジスタとＭＯＳトランジスタが混在す
るところをＭＯＳトランジスタのみで構成することがで
きるようになり、製造工程の簡略化が図れ、コストを低
減することが可能になる。
【００１９】また、２倍の反転アンプを構成する場合、
負荷側のＭＯＳトランジスタのゲート幅を１／４に変え
ることで実現できるが、次段への動作点が変わらないよ
う、バイアスを調整する必要がある。本発明（請求項
５）によれば、２倍の増幅を２つの１倍のアンプの出力
を加算することで、次段への動作点を変えることなく２
倍の増幅率を得ることが可能である。
【００２０】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るフィルタ回路を示す回路図である。図１において、
入力信号交流ｖｉｎは、ＮＭＯＳトランジスタＭ１のゲ
ートに入力され、ＮＭＯＳトランジスタＭ１，Ｍ２で構
成される反転アンプを介して、Ｍ２のソース端子より−
ｖｉｎを得る。Ｍ２のゲートは、ＮＭＯＳトランジスタ
Ｍ７〜Ｍ９と定電流源Ｓ１１で構成されるバイアス回路
へ接続され、Ｍ２のソース端子はＭ６のゲート端子へ接
続される。
【００２１】一方、入力交流信号ｖｉｎは、Ｃ１１およ
びＲ１１で構成されるローパスフィルタ（ＬＰＦ）を通
過して、ｖ１となる。ｖ１は次式（５）で表される。
【００２２】 ｖ１＝ｖｉｎ／（１＋ｊωＣ11Ｒ11） …（５） ＬＰＦの出力は、Ｍ３のゲートに接続され、Ｍ３および
Ｍ４で構成される反転アンプでＭ３に対するＭ４のゲー
ト面積を１／４にする（より詳細には、ゲート幅／ゲー
ト長を１／４にする）ことにより２倍に増幅される。す
なわち、Ｍ４のソース端子には、（−ｖ１）×２の交流
信号が出力される。
【００２３】Ｍ４のゲートは、ＮＭＯＳトランジスタＭ
１０，Ｍ１１と定電流源Ｓ１２で構成されるバイアス回
路へ接続され、Ｍ４のソース端子はＭ５のゲート端子に
接続され、Ｍ５およびＭ６で構成される反転アンプでＭ
６のソース端子に出力を得る。Ｍ６のゲート端子には、
前記−ｖｉｎが入力されているので、Ｍ６のソース端子
で得られる交流出力信号ｖｏは、次式（６）で表され
る。
【００２４】 ｖｏ＝−ｖｉｎ＋（−ｖ１）×２×（−１） …（６） 前記（５）、（６）式より入出力の伝達関数は、次式
（７）で表され、本回路がＡＰＦの特性を有することを
示している。
【００２５】 ｖｏ／ｖｉｎ＝（１−ｊωＣ11Ｒ11）／（１＋ｊωＣ11Ｒ11） …（７） なお、Ｍ１乃至Ｍ３，Ｍ５乃至Ｍ１０のＭＯＳトランジ
スタは、電圧電流特性がほぼ一致しているものが使用さ
れる。また、上記のＭ１〜Ｍ１１のＭＯＳトランジスタ
は、５極管領域で動作させるものとする。
【００２６】また、２倍の反転アンプを構成する場合、
負荷側のＭＯＳトランジスタのゲート幅を１／４に変え
ることで実現できるが、次段への動作点が変わらないよ
う、バイアスを調整する必要があり、具体的にはＭ４と
Ｍ１１のＭＯＳトランジスタの電圧電流特性をほぼ一致
させる。図１の回路において、バイアス回路を２つ設け
ているのは、上記の理由による。 （第２の実施形態）第２の実施形態は、第１の実施形態
のＮＭＯＳトランジスタを、ＰＭＯＳトランジスタに置
き換えたものに相当する。
【００２７】図２は、本発明の第２の実施形態に係るフ
ィルタ回路を示す回路図である。図２において、入力信
号交流ｖｉｎは、ＰＭＯＳトランジスタＭ２１のゲート
に入力され、ＰＭＯＳトランジスタＭ２１，Ｍ２２で構
成される反転アンプを介して、Ｍ２２のソース端子より
−ｖｉｎを得る。Ｍ２２のゲートは、ＰＭＯＳトランジ
スタＭ２７〜Ｍ２９と定電流源Ｓ２１で構成されるバイ
アス回路へ接続され、Ｍ２２のソース端子はＭ２６のゲ
ート端子へ接続される。
【００２８】一方、入力交流信号ｖｉｎは、Ｃ２１およ
びＲ２１で構成されるローパスフィルタ（ＬＰＦ）を通
過して、ｖ１となる。ｖ１は次式（８）で表される。
【００２９】 ｖ１＝ｖｉｎ／（１＋ｊωＣ21Ｒ21） …（８） ＬＰＦの出力は、Ｍ２３のゲートに接続され、Ｍ２３お
よびＭ２４で構成される反転アンプでＭ２３に対するＭ
２４のゲート面積を１／４にする（より詳細には、ゲー
ト幅／ゲート長を１／４にする）ことにより２倍に増幅
される。Ｍ２４のソース端子には、（−ｖ１）×２の交
流信号が出力される。
【００３０】Ｍ２４のゲートはＮＭＯＳトランジスタＭ
３０，Ｍ３１と定電流源Ｓ２２で構成されるバイアス回
路へ接続され、Ｍ２４のソース端子はＭ２５のゲート端
子に接続され、Ｍ２５およびＭ２６で構成される反転ア
ンプでＭ２６のソース端子に出力を得る。Ｍ２６のゲー
ト端子には、前記−ｖｉｎが入力されているので、Ｍ２
６のソース端子で得られる交流出力信号ｖｏは、次式
（９）で表される。
【００３１】 ｖｏ＝−ｖｉｎ＋（−ｖ１）×２×（−１） …（９） 前記（８）、（９）式より入出力の伝達関数は、次式
（１０）で表され、本回路がＡＰＦの特性を有すること
を示している。
【００３２】 ｖｏ／ｖｉｎ＝（１−ｊωＣ21Ｒ21）／（１＋ｊωＣ21Ｒ21） …（１０） なお、Ｍ２１乃至Ｍ２３，Ｍ２５乃至Ｍ３０のＭＯＳト
ランジスタは、電圧電流特性がほぼ一致しているものが
使用される。また、上記のＭ２１乃至Ｍ３０のＭＯＳト
ランジスタは、５極管領域で動作させるものとする。
【００３３】また、２倍の反転アンプを構成する場合、
負荷側のＭＯＳトランジスタのゲート幅を１／４に変え
ることで実現できるが、次段への動作点が変わらないよ
う、バイアスを調整する必要があり、具体的にはＭ２４
とＭ３１のＭＯＳトランジスタの電圧電流特性をほぼ一
致させる。図１の回路において、バイアス回路を２つ設
けているのは、上記の理由による。 （第３の実施形態）図３は、本発明の第３の実施形態に
係るフィルタ回路の回路図である。図３において、入力
交流信号ｖｉｎは、ＮＭＯＳトランジスタＭ４１のゲー
ト端子に入力され、ＮＭＯＳトランジスタＭ４１および
Ｍ４２で構成される反転アンプを介して、Ｍ４２のソー
ス端子より−ｖｉｎを得る。Ｍ４２のゲート端子は、Ｎ
ＭＯＳトランジスタＭ４９〜Ｍ５１および定電流源Ｓ４
１で構成されるバイアス回路へ接続され、Ｍ４２のソー
ス端子は、ＮＭＯＳトランジスタＭ４８のゲート端子に
接続される。
【００３４】一方、入力交流信号ｖｉｎは、Ｃ４１およ
びＲ４１で構成されるＬＰＦを通過して、ｖ１となる。
ｖ１は次式（１１）で表される。
【００３５】 ｖ１＝ｖｉｎ／（１＋ｊωＣ41Ｒ41） …（１１） ＬＰＦの出力は、ＮＭＯＳトランジスタＭ４３とＭ４５
のゲート端子へ接続され、ＮＭＯＳトランジスタＭ４３
とＭ４４で構成される反転アンプ、およびＮＭＯＳトラ
ンジスタＭ４５とＭ４６で構成される反転アンプの入力
となる。Ｍ４４のゲート端子は、前記バイアス回路へ接
続される。Ｍ４４のソース端子には、−ｖ１が出力さ
れ、Ｍ４６のゲート端子に−ｖ１が入力されることか
ら、Ｍ４６のソース端子の出力ｖ２は、次式（１２）で
表される。
【００３６】 ｖ２＝−ｖ１＋（−ｖ１）＝−２×ｖ１ …（１２） Ｍ４６のソース端子は、ＮＭＯＳトランジスタＭ４７の
ゲート端子に接続され、ＮＭＯＳトランジスタＭ４７と
Ｍ４８で構成される反転アンプにて反転信号−ｖ２を得
る。Ｍ４８のゲート端子には、前記−ｖｉｎが入力され
ているので、Ｍ４８のソース端子から得られる出力信号
ｖｏは、次式（１３）で表される。
【００３７】 ｖｏ＝−ｖ２＋（−ｖｉｎ） …（１３） 前記（１１）、（１２）および（１３）式より、本回路
の入出力伝達関数は、次式（１４）で表され、本回路が
ＡＰＦの特性を有することを示している。
【００３８】 ｖｏ／ｖｉｎ＝（１−ｊωＣ41Ｒ41）／（１＋ｊωＣ41Ｒ41） …（１４） なお、Ｍ４１乃至Ｍ５１のＭＯＳトランジスタは、電圧
電流特性がほぼ一致しているものが使用される。また、
上記のＭ４１乃至Ｍ５１のＭＯＳトランジスタは、５極
管領域で動作させるものとする。 （第４の実施形態）第４の実施形態は、第３の実施形態
のＮＭＯＳトランジスタを、ＰＭＯＳトランジスタに置
き換えたものに相当する。
【００３９】図４は、本発明の第４の実施形態に係るフ
ィルタ回路の回路図である。図４において、入力交流信
号ｖｉｎは、ＰＭＯＳトランジスタＭ６１のゲート端子
に入力され、ＰＭＯＳトランジスタＭ６１およびＭ６２
で構成される反転アンプを介して、Ｍ６２のソース端子
より−ｖｉｎを得る。Ｍ６２のゲート端子は、ＰＭＯＳ
トランジスタＭ６９〜Ｍ７１および定電流源Ｓ６１で構
成されるバイアス回路へ接続され、Ｍ６２のソース端子
は、ＰＭＯＳトランジスタＭ６８のゲート端子に接続さ
れる。
【００４０】一方、入力交流信号ｖｉｎは、Ｃ６１およ
びＲ６１で構成されるＬＰＦを通過して、ｖ１となる。
ｖ１は次式（１５）で表される。
【００４１】 ｖ１＝ｖｉｎ／（１＋ｊωＣ61Ｒ61） …（１５） ＬＰＦの出力は、ＰＭＯＳトランジスタＭ６３とＭ６５
のゲート端子へ接続され、ＰＭＯＳトランジスタＭ６３
とＭ６４で構成される反転アンプ、およびＰＭＯＳトラ
ンジスタＭ６５とＭ６６で構成される反転アンプの入力
となる。Ｍ６４のゲート端子は、前記バイアス回路へ接
続される。Ｍ６４のソース端子には、−ｖ１が出力さ
れ、Ｍ６６のゲート端子に−ｖ１が入力されることか
ら、Ｍ６６のソース端子の出力ｖ２は、次式（１６）で
表される。
【００４２】 ｖ２＝−ｖ１＋（−ｖ１）＝−２×ｖ１ …（１６） Ｍ６６のソース端子は、ＰＭＯＳトランジスタＭ６７の
ゲート端子に接続され、ＰＭＯＳトランジスタＭ６７と
Ｍ６８で構成される反転アンプにて反転信号−ｖ２を得
る。Ｍ６８のゲート端子には、前記−ｖｉｎが入力され
ているので、Ｍ６８のソース端子から得られる出力信号
ｖｏは、次式（１７）で表される。
【００４３】 ｖｏ＝−ｖ２＋（−ｖｉｎ） …（１７） 前記（１５）、（１６）および（１７）式より、本回路
の入出力伝達関数は、次式（１８）で表され、本回路が
ＡＰＦの特性を有することを示している。
【００４４】 ｖｏ／ｖｉｎ＝（１−ｊωＣ61Ｒ61）／（１＋ｊωＣ61Ｒ61） …（１8） なお、Ｍ６１乃至Ｍ７１のＭＯＳトランジスタは、電圧
電流特性がほぼ一致しているものが使用される。また、
上記のＭ６１〜Ｍ７１のＭＯＳトランジスタは、５極管
領域で動作させるものとする。
【００４５】以上本発明を実施形態に基づき説明した
が、本発明は上記実施形態に限られるものではなく、発
明の主旨を逸脱しない範囲で種々変形できることは言う
までもない。
【００４６】
【発明の効果】本発明によれば、従来バイポーラトラン
ジスタで実現していたフィルタ特性を、ＭＯＳトランジ
スタで容易に実現することができる。従来、バイポーラ
トランジスタとＭＯＳトランジスタが混在するところを
ＭＯＳトランジスタのみで構成することができるように
なり、製造工程の簡略化が図れ、コストを低減すること
が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフィルタ回路の
回路図。
【図２】本発明の第２の実施形態に係るフィルタ回路の
回路図。
【図３】本発明の第３の実施形態に係るフィルタ回路の
回路図。
【図４】本発明の第４の実施形態に係るフィルタ回路の
回路図。
【図５】ＣＲにより構成されたフィルタ回路の例で、
（ａ）はローパスフィルタ、（ｂ）はハイパスフィル
タ。
【図６】バイポーラトランジスタで構成された従来のオ
ールパスフィルタの回路例。
【符号の説明】
Ｍ１〜Ｍ１１…ＮＭＯＳトランジスタ Ｒ１１…抵抗 Ｃ１１…キャパシタ Ｓ１１，Ｓ１２…定電流源

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソースが第１の電源端子に接続され、入
    力端子がゲートに接続された１導電型チャネルを有する
    第１のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
    続され、ゲートが第１のバイアス供給回路に接続され、
    ドレインが第２の電源端子に接続された前記１導電型チ
    ャネルを有する第２のＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ゲートが抵抗
    を介して前記入力端子に接続されるとともに、キャパシ
    タを介して前記第１の電源端子に接続された前記１導電
    型チャネルを有する第３のＭＯＳトランジスタと、 ゲートが第２のバイアス供給回路に接続され、ソースが
    前記第３のＭＯＳトランジスタのドレインに接続され、
    ドレインが前記第２の電源端子に接続され、前記第３の
    ＭＯＳトランジスタのゲート面積の略１／４のゲート面
    積を有する前記１導電型チャネルを有する第４のＭＯＳ
    トランジスタと、 ソースが前記第１の電源端子に接続され、ゲートに前記
    第４のＭＯＳトランジスタのソースが接続された前記１
    導電型チャネルを有する第５のＭＯＳトランジスタと、 ゲートが、前記第２のＭＯＳトランジスタのソースに接
    続され、ソースが前記第５のＭＯＳトランジスタのドレ
    インと出力端子に接続され、ドレインが前記第２の電源
    端子に接続された前記１導電型のチャネルを有する第６
    のＭＯＳトランジスタと、を具備することを特徴とする
    フィルタ回路。
  2. 【請求項２】 前記第４のＭＯＳトランジスタのゲート
    幅／ゲート長の値が、前記第３のＭＯＳトランジスタの
    それの略１／４であることを特徴とする請求項１に記載
    のフィルタ回路。
  3. 【請求項３】 前記第１のバイアス供給回路は、ソース
    が前記第１の電源端子に接続され、ドレインとゲートが
    相互に接続された前記１導電型チャネルを有する第７の
    ＭＯＳトランジスタと、 ソースが前記第７のＭＯＳトランジスタのドレインに接
    続され、ドレインとゲートが相互に接続された前記１導
    電型チャネルを有する第８のＭＯＳトランジスタと、 ソースが前記第８のＭＯＳトランジスタのドレインに接
    続され、ドレインとゲートが相互に接続されるととも
    に、一端が前記第２の電源端子に接続された第１の電流
    源の他端に接続された前記１導電型チャネルを有する第
    ９のＭＯＳトランジスタと、を具備し、前記第９のＭＯ
    Ｓトランジスタのドレインとゲートの相互接続ノードが
    バイアス出力端であり、 前記第２のバイアス供給回路は、ソースが前記第１の電
    源端子に接続され、ドレインとゲートが相互に接続され
    た前記１導電型チャネルを有する第１０のＭＯＳトラン
    ジスタと、 ソースが前記第１０のＭＯＳトランジスタのドレインに
    接続され、ドレインとゲートが相互に接続されるととも
    に、一端が前記第２の電源端子に接続された第２の電流
    源の他端に接続された前記１導電型チャネルを有する第
    １１のトランジスタを具備し、前記第１１のＭＯＳトラ
    ンジスタのドレインとゲートの相互接続ノードがバイア
    ス出力端であることを特徴とする請求項１に記載のフィ
    ルタ回路。
  4. 【請求項４】 前記第１乃至第３、第５乃至第１０のＭ
    ＯＳトランジスタの電圧電流特性が略一致し、前記第４
    のＭＯＳトランジスタと前記第１１のＭＯＳトランジス
    タの電圧電流特性が略一致していることを特徴とする請
    求項３に記載のフィルタ回路。
  5. 【請求項５】 ソースが第１の電源端子に接続され、入
    力端子がゲートに接続された１導電型チャネルを有する
    第１のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
    続され、ゲートが第１のバイアス供給回路に接続され、
    ドレインが第２の電源端子に接続された前記１導電型チ
    ャネルを有する第２のＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ゲートが抵抗
    を介して前記入力端子に接続されるとともに、キャパシ
    タを介して前記第１の電源端子に接続された前記１導電
    型チャネルを有する第３のＭＯＳトランジスタと、 ゲートが第１のバイアス供給回路に接続され、ソースが
    前記第３のＭＯＳトランジスタのドレインに接続され、
    ドレインが前記第２の電源端子に接続された前記１導電
    型チャネルを有する第４のＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ゲートが前記
    第３のＭＯＳトランジスタのゲートに接続された前記１
    導電型チャネルを有する第５のＭＯＳトランジスタと、 ソースが、前記第５のＭＯＳトランジスタのドレインに
    接続され、ゲートが前記第４のＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第２の電源端子に接続
    された前記１導電型のチャネルを有する第６のＭＯＳト
    ランジスタと、 ソースが前記第１の電源端子に接続され、ゲートが前記
    第６のＭＯＳトランジスタのソースに接続された前記１
    導電型チャネルを有する第７のＭＯＳトランジスタと、 ゲートが前記第２のＭＯＳトランジスタのソースに接続
    され、ソースが前記第７のＭＯＳトランジスタのドレイ
    ンと出力端子に接続され、ドレインが前記第２の電源端
    子に接続された前記１導電型チャネルを有する第８のＭ
    ＯＳトランジスタと、を具備することを特徴とするフィ
    ルタ回路。
  6. 【請求項６】 前記第１のバイアス供給回路は、ソース
    が前記第１の電源端子に接続され、ドレインとゲートが
    相互に接続された前記１導電型チャネルを有する第９の
    ＭＯＳトランジスタと、 ソースが前記第９のＭＯＳトランジスタのドレインに接
    続され、ドレインとゲートが相互に接続された前記１導
    電型チャネルを有する第１０のＭＯＳトランジスタと、 ソースが前記第１０のＭＯＳトランジスタのドレインに
    接続され、ドレインとゲートが相互に接続されるととも
    に、一端が前記第２の電源端子に接続された電流源の他
    端に接続された前記１導電型チャネルを有する第１１の
    ＭＯＳトランジスタと、を具備し、前記第１１のＭＯＳ
    トランジスタのドレインとゲートの相互接続ノードがバ
    イアス出力端であることを特徴とする請求項５に記載の
    フィルタ回路。
  7. 【請求項７】 前記第１乃至第１１のＭＯＳトランジス
    タ電圧電流トランジスタが略一致していることを特徴と
    する請求項６に記載のフィルタ回路。
  8. 【請求項８】 前記１導電型のＭＯＳトランジスタは、
    ５極管領域で動作することを特徴とする請求項１乃至７
    のいずれかにに記載のフィルタ回路。
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