JP3389603B2 - スイッチング電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はスイッチング電源装
置、特に軽負荷時のスイッチング損失を低減してあらゆ
る負荷での変換効率の向上を図ったスイッチング電源装
置に属する。
置、特に軽負荷時のスイッチング損失を低減してあらゆ
る負荷での変換効率の向上を図ったスイッチング電源装
置に属する。
【０００２】
【従来の技術】従来から一般的に広く使用されているリ
ンギングチョークコンバータ（ＲＣＣ）動作を行うフラ
イバック方式のスイッチング電源装置を図２１に示す。
図２１に示すスイッチング電源装置は、交流電源に接続
された整流回路又はバッテリ（蓄電池）等で構成された
直流電源(1)と、１次巻線(2a)及び２次巻線(2b)並びに
補助巻線(2c)を有するトランス(2)と、主スイッチング
素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）(3)と、整流ダイオード(4)及び平滑コンデンサ
(5)を有する整流平滑回路(6)と、ＭＯＳ-ＦＥＴ(3)に流
れる電流を検出する電流検出手段としての電流検出用抵
抗(7)と、起動用抵抗(8)と、抵抗(9)及びコンデンサ(1
0)から成る低域通過型フィルタ回路(11)と、ＭＯＳ-Ｆ
ＥＴ(3)をオン・オフ制御する制御回路(12)と、負荷(1
3)の電圧ＶOを検出し且つフォトカプラ(14)の発光部(14
a)及び受光部(14b)並びに逆流防止用ダイオード(15)を
介してその検出信号を電圧制御信号として制御回路(12)
の帰還信号入力端子(12a)に付与する出力電圧検出手段
としての出力電圧検出回路(16)と、整流ダイオード(17)
と、駆動用コンデンサ(18)と、フライバック電圧検出用
抵抗(19)と、フライバック電圧検出用コンデンサ(20)
と、逆流防止用ダイオード(21)とを備えている。トラン
ス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)は直流電源
(1)に対して直列に接続される。整流平滑回路(6)はトラ
ンス(2)の２次巻線(2b)と負荷(13)との間に接続され
る。電流検出用抵抗(7)はＭＯＳ-ＦＥＴ(3)と直列に接
続される。起動用抵抗(8)は直流電源(1)の陽極端子と制
御回路(12)の電源入力端子(12b)との間に接続される。
低域通過型フィルタ回路(11)は電流検出用抵抗(7)と制
御回路(12)の帰還信号入力端子(12a)との間に接続され
る。整流ダイオード(17)はトランス(2)の補助巻線(2c)
の一端と制御回路(12)の電源入力端子(12b)との間に接
続される。駆動用コンデンサ(18)は制御回路(12)の電源
入力端子(12b)と直流電源(1)の陰極端子との間に接続さ
れる。フライバック電圧検出用抵抗(19)及びフライバッ
ク電圧検出用コンデンサ(20)はトランス(2)の補助巻線
(2c)の一端と直流電源(1)の陰極端子との間に直列に接
続される。逆流防止用ダイオード(21)はフライバック電
圧検出用抵抗(19)及びフライバック電圧検出用コンデン
サ(20)の接続点と制御回路(12)の帰還信号入力端子(12
a)との間に接続される。
ンギングチョークコンバータ（ＲＣＣ）動作を行うフラ
イバック方式のスイッチング電源装置を図２１に示す。
図２１に示すスイッチング電源装置は、交流電源に接続
された整流回路又はバッテリ（蓄電池）等で構成された
直流電源(1)と、１次巻線(2a)及び２次巻線(2b)並びに
補助巻線(2c)を有するトランス(2)と、主スイッチング
素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）(3)と、整流ダイオード(4)及び平滑コンデンサ
(5)を有する整流平滑回路(6)と、ＭＯＳ-ＦＥＴ(3)に流
れる電流を検出する電流検出手段としての電流検出用抵
抗(7)と、起動用抵抗(8)と、抵抗(9)及びコンデンサ(1
0)から成る低域通過型フィルタ回路(11)と、ＭＯＳ-Ｆ
ＥＴ(3)をオン・オフ制御する制御回路(12)と、負荷(1
3)の電圧ＶOを検出し且つフォトカプラ(14)の発光部(14
a)及び受光部(14b)並びに逆流防止用ダイオード(15)を
介してその検出信号を電圧制御信号として制御回路(12)
の帰還信号入力端子(12a)に付与する出力電圧検出手段
としての出力電圧検出回路(16)と、整流ダイオード(17)
と、駆動用コンデンサ(18)と、フライバック電圧検出用
抵抗(19)と、フライバック電圧検出用コンデンサ(20)
と、逆流防止用ダイオード(21)とを備えている。トラン
ス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)は直流電源
(1)に対して直列に接続される。整流平滑回路(6)はトラ
ンス(2)の２次巻線(2b)と負荷(13)との間に接続され
る。電流検出用抵抗(7)はＭＯＳ-ＦＥＴ(3)と直列に接
続される。起動用抵抗(8)は直流電源(1)の陽極端子と制
御回路(12)の電源入力端子(12b)との間に接続される。
低域通過型フィルタ回路(11)は電流検出用抵抗(7)と制
御回路(12)の帰還信号入力端子(12a)との間に接続され
る。整流ダイオード(17)はトランス(2)の補助巻線(2c)
の一端と制御回路(12)の電源入力端子(12b)との間に接
続される。駆動用コンデンサ(18)は制御回路(12)の電源
入力端子(12b)と直流電源(1)の陰極端子との間に接続さ
れる。フライバック電圧検出用抵抗(19)及びフライバッ
ク電圧検出用コンデンサ(20)はトランス(2)の補助巻線
(2c)の一端と直流電源(1)の陰極端子との間に直列に接
続される。逆流防止用ダイオード(21)はフライバック電
圧検出用抵抗(19)及びフライバック電圧検出用コンデン
サ(20)の接続点と制御回路(12)の帰還信号入力端子(12
a)との間に接続される。
【０００３】制御回路(12)は、電源入力端子(12b)に接
続された制御回路用レギュレータ及び低電圧停止回路(2
2)と、制限電流値を規定する基準電圧ＶOCPを発生する
基準電源(23)と、帰還信号入力端子(12a)に接続された
非反転入力端子(+)の電圧レベルと基準電源(23)が接続
された反転入力端子(-)の電圧レベルとを比較して非反
転入力端子(+)の電圧レベルが反転入力端子(-)の電圧レ
ベルを超えたときに高い電圧(Ｈ)レベルの比較出力信号
を発生するコンパレータ(24)と、ＭＯＳ-ＦＥＴ(3)がオ
フ状態となったときにトランス(2)の補助巻線(2c)から
フライバック電圧検出用抵抗(19)及びフライバック電圧
検出用コンデンサ(20)並びに逆流防止用ダイオード(21)
を介して帰還信号入力端子(12a)に入力されるフライバ
ック電圧の立ち上がりを検出する電圧立ち上がり検出回
路(25)と、電圧立ち上がり検出回路(25)からの検出信号
により駆動され且つ検出信号の最初の立ち下がりに同期
して出力信号を発生する発振回路(26)と、発振回路(26)
の出力信号によりセット状態となり高い電圧(Ｈ)レベル
のオン信号を駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)の
ゲート端子に付与すると共にコンパレータ(24)の比較出
力信号によりリセット状態となり低い電圧(Ｌ)レベルの
オフ信号を駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲ
ート端子に付与するリセット優先ＲＳフリップフロップ
(27)とから構成されている。制御回路用レギュレータ及
び低電圧停止回路(22)は、制御回路(12)を構成する各部
に駆動用電力を供給すると共に制御回路(12)の電源入力
端子(12b)から入力されるトランス(2)の補助巻線(2c)の
整流電圧が所定値以下に低下したときに駆動用電力の供
給を停止する。
続された制御回路用レギュレータ及び低電圧停止回路(2
2)と、制限電流値を規定する基準電圧ＶOCPを発生する
基準電源(23)と、帰還信号入力端子(12a)に接続された
非反転入力端子(+)の電圧レベルと基準電源(23)が接続
された反転入力端子(-)の電圧レベルとを比較して非反
転入力端子(+)の電圧レベルが反転入力端子(-)の電圧レ
ベルを超えたときに高い電圧(Ｈ)レベルの比較出力信号
を発生するコンパレータ(24)と、ＭＯＳ-ＦＥＴ(3)がオ
フ状態となったときにトランス(2)の補助巻線(2c)から
フライバック電圧検出用抵抗(19)及びフライバック電圧
検出用コンデンサ(20)並びに逆流防止用ダイオード(21)
を介して帰還信号入力端子(12a)に入力されるフライバ
ック電圧の立ち上がりを検出する電圧立ち上がり検出回
路(25)と、電圧立ち上がり検出回路(25)からの検出信号
により駆動され且つ検出信号の最初の立ち下がりに同期
して出力信号を発生する発振回路(26)と、発振回路(26)
の出力信号によりセット状態となり高い電圧(Ｈ)レベル
のオン信号を駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)の
ゲート端子に付与すると共にコンパレータ(24)の比較出
力信号によりリセット状態となり低い電圧(Ｌ)レベルの
オフ信号を駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲ
ート端子に付与するリセット優先ＲＳフリップフロップ
(27)とから構成されている。制御回路用レギュレータ及
び低電圧停止回路(22)は、制御回路(12)を構成する各部
に駆動用電力を供給すると共に制御回路(12)の電源入力
端子(12b)から入力されるトランス(2)の補助巻線(2c)の
整流電圧が所定値以下に低下したときに駆動用電力の供
給を停止する。
【０００４】図２１に示すスイッチング電源装置の動作
は以下の通りである。直流電源(1)より電力供給が開始
されると、起動用抵抗(8)を介して駆動用コンデンサ(1
8)が充電されると共に制御回路(12)の電源入力端子(12
b)に電圧が印加され、制御回路(12)内の制御回路用レギ
ュレータ及び低電圧停止回路(22)が動作を開始する。駆
動用コンデンサ(18)の充電電圧が所定値に達して制御回
路(12)内の制御回路用レギュレータ及び低電圧停止回路
(22)から駆動用電力が出力されると、発振回路(26)が動
作を開始し、リセット優先ＲＳフリップフロップ(27)の
セット端子(S)に出力信号が付与される。これにより、
リセット優先ＲＳフリップフロップ(27)がセット状態と
なり、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート
端子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯ
Ｓ-ＦＥＴ(3)がオン状態となる。このとき、ＭＯＳ-Ｆ
ＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが図２２
(Ａ)に示すように略０Ｖとなり、ＭＯＳ-ＦＥＴ(3)に流
れる電流ＩDが図２２(Ｂ)に示すように直線的に増加し
てトランス(2)にエネルギが蓄積される。これと共に、
低域通過型フィルタ回路(11)から制御回路(12)の帰還信
号入力端子(12a)を介してコンパレータ(24)の非反転入
力端子(+)に入力される電圧ＶCPが図２２(Ｄ)に示すよ
うに直線的に上昇し、図２２(Ｃ)に示すようにトランス
(2)の補助巻線(2c)に負極性の電圧ＶFBが発生する。
は以下の通りである。直流電源(1)より電力供給が開始
されると、起動用抵抗(8)を介して駆動用コンデンサ(1
8)が充電されると共に制御回路(12)の電源入力端子(12
b)に電圧が印加され、制御回路(12)内の制御回路用レギ
ュレータ及び低電圧停止回路(22)が動作を開始する。駆
動用コンデンサ(18)の充電電圧が所定値に達して制御回
路(12)内の制御回路用レギュレータ及び低電圧停止回路
(22)から駆動用電力が出力されると、発振回路(26)が動
作を開始し、リセット優先ＲＳフリップフロップ(27)の
セット端子(S)に出力信号が付与される。これにより、
リセット優先ＲＳフリップフロップ(27)がセット状態と
なり、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート
端子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯ
Ｓ-ＦＥＴ(3)がオン状態となる。このとき、ＭＯＳ-Ｆ
ＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが図２２
(Ａ)に示すように略０Ｖとなり、ＭＯＳ-ＦＥＴ(3)に流
れる電流ＩDが図２２(Ｂ)に示すように直線的に増加し
てトランス(2)にエネルギが蓄積される。これと共に、
低域通過型フィルタ回路(11)から制御回路(12)の帰還信
号入力端子(12a)を介してコンパレータ(24)の非反転入
力端子(+)に入力される電圧ＶCPが図２２(Ｄ)に示すよ
うに直線的に上昇し、図２２(Ｃ)に示すようにトランス
(2)の補助巻線(2c)に負極性の電圧ＶFBが発生する。
【０００５】図２２(Ｄ)に示すように、制御回路(12)の
帰還信号入力端子(12a)からコンパレータ(24)の非反転
入力端子(+)に入力される電圧ＶCPのレベルが基準電源
(23)の基準電圧ＶOCPのレベルを超えると、コンパレー
タ(24)から高い電圧(Ｈ)レベルの比較出力信号が発生
し、リセット優先ＲＳフリップフロップ(27)のリセット
端子(R)に付与される。これにより、リセット優先ＲＳ
フリップフロップ(27)がリセット状態となり、駆動回路
(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧
(Ｌ)レベルのオフ信号が付与されてＭＯＳ-ＦＥＴ(3)が
オフ状態となる。このとき、図２２(Ｂ)に示すようにＭ
ＯＳ-ＦＥＴ(3)に流れる電流ＩDが略０になると共にド
レイン−ソース端子間の電圧ＶDSが０Ｖから急速に上昇
し、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(13)に供給され、ト
ランス(2)がリセットされる。これと同時に、トランス
(2)の補助巻線(2c)に発生するフライバック電圧ＶFBの
極性が図２２(Ｃ)に示すように負から正となり、フライ
バック電圧検出用抵抗(19)及びフライバック電圧検出用
コンデンサ(20)並びに逆流防止用ダイオード(21)を介し
て制御回路(12)の帰還信号入力端子(12a)に入力され
る。制御回路(12)の帰還信号入力端子(12a)に入力され
た電圧ＶCPは、電圧立ち上がり検出回路(25)及びコンパ
レータ(24)の非反転入力端子(+)に入力され、図２２
(Ｄ)に示すように電圧立ち上がり検出回路(25)に入力さ
れた電圧ＶCPのレベルが立ち上がり検出電圧ＶUPのレベ
ルを超えると、電圧立ち上がり検出回路(25)から検出信
号が出力され、発振回路(26)が駆動される。なお、電圧
立ち上がり検出回路(25)の立ち上がり検出電圧ＶUPのレ
ベルは基準電源(23)の基準電圧ＶOCPのレベルよりも予
め高く設定されているので、コンパレータ(24)の比較出
力信号は高い電圧(Ｈ)レベルを保持する。したがって、
コンパレータ(24)からの比較出力信号がリセット優先Ｒ
Ｓフリップフロップ(27)のリセット端子(R)に継続して
入力されリセット状態を保持するので、駆動回路(28)を
介してＭＯＳ-ＦＥＴ(3)のゲート端子に引き続き低い電
圧(Ｌ)レベルのオフ信号が付与され、ＭＯＳ-ＦＥＴ(3)
のオフ状態を保持する。
帰還信号入力端子(12a)からコンパレータ(24)の非反転
入力端子(+)に入力される電圧ＶCPのレベルが基準電源
(23)の基準電圧ＶOCPのレベルを超えると、コンパレー
タ(24)から高い電圧(Ｈ)レベルの比較出力信号が発生
し、リセット優先ＲＳフリップフロップ(27)のリセット
端子(R)に付与される。これにより、リセット優先ＲＳ
フリップフロップ(27)がリセット状態となり、駆動回路
(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧
(Ｌ)レベルのオフ信号が付与されてＭＯＳ-ＦＥＴ(3)が
オフ状態となる。このとき、図２２(Ｂ)に示すようにＭ
ＯＳ-ＦＥＴ(3)に流れる電流ＩDが略０になると共にド
レイン−ソース端子間の電圧ＶDSが０Ｖから急速に上昇
し、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(13)に供給され、ト
ランス(2)がリセットされる。これと同時に、トランス
(2)の補助巻線(2c)に発生するフライバック電圧ＶFBの
極性が図２２(Ｃ)に示すように負から正となり、フライ
バック電圧検出用抵抗(19)及びフライバック電圧検出用
コンデンサ(20)並びに逆流防止用ダイオード(21)を介し
て制御回路(12)の帰還信号入力端子(12a)に入力され
る。制御回路(12)の帰還信号入力端子(12a)に入力され
た電圧ＶCPは、電圧立ち上がり検出回路(25)及びコンパ
レータ(24)の非反転入力端子(+)に入力され、図２２
(Ｄ)に示すように電圧立ち上がり検出回路(25)に入力さ
れた電圧ＶCPのレベルが立ち上がり検出電圧ＶUPのレベ
ルを超えると、電圧立ち上がり検出回路(25)から検出信
号が出力され、発振回路(26)が駆動される。なお、電圧
立ち上がり検出回路(25)の立ち上がり検出電圧ＶUPのレ
ベルは基準電源(23)の基準電圧ＶOCPのレベルよりも予
め高く設定されているので、コンパレータ(24)の比較出
力信号は高い電圧(Ｈ)レベルを保持する。したがって、
コンパレータ(24)からの比較出力信号がリセット優先Ｒ
Ｓフリップフロップ(27)のリセット端子(R)に継続して
入力されリセット状態を保持するので、駆動回路(28)を
介してＭＯＳ-ＦＥＴ(3)のゲート端子に引き続き低い電
圧(Ｌ)レベルのオフ信号が付与され、ＭＯＳ-ＦＥＴ(3)
のオフ状態を保持する。
【０００６】トランス(2)のリセット期間が終了し、ト
ランス(2)の補助巻線(2c)のフライバック電圧ＶFBの極
性が図２２(Ｃ)に示すように正から負になると、フライ
バック電圧検出用抵抗(19)及びフライバック電圧検出用
コンデンサ(20)並びに逆流防止用ダイオード(21)を介し
て制御回路(12)の帰還信号入力端子(12a)に入力される
電圧ＶCPが図２２(Ｄ)に示すように基準電源(23)の基準
電圧ＶOCPのレベル以下となり、コンパレータ(24)から
低い電圧(Ｌ)レベルの比較出力信号が発生する。このた
め、リセット優先ＲＳフリップフロップ(27)のリセット
端子(R)には何も入力されず、セット端子(S)に入力され
る発振回路(26)の出力信号によりリセット優先ＲＳフリ
ップフロップ(27)がセット状態となる。これにより、リ
セット優先ＲＳフリップフロップ(27)から駆動回路(28)
を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)
レベルのオン信号が付与され、トランス(2)の補助巻線
(2c)に発生するフライバック電圧ＶFBの立ち下がりに同
期してＭＯＳ-ＦＥＴ(3)がオン状態となる。このとき、
トランス(2)の２次巻線(2b)側にはエネルギの伝達が行
われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中に整流平滑回路
(6)の平滑コンデンサ(5)に充電された電荷が負荷(13)に
供給される。以上のようにして、ＭＯＳ-ＦＥＴ(3)がオ
ン・オフ制御され、トランス(2)の２次巻線(2b)から整
流平滑回路(6)を介して負荷(13)に直流出力が供給され
る。
ランス(2)の補助巻線(2c)のフライバック電圧ＶFBの極
性が図２２(Ｃ)に示すように正から負になると、フライ
バック電圧検出用抵抗(19)及びフライバック電圧検出用
コンデンサ(20)並びに逆流防止用ダイオード(21)を介し
て制御回路(12)の帰還信号入力端子(12a)に入力される
電圧ＶCPが図２２(Ｄ)に示すように基準電源(23)の基準
電圧ＶOCPのレベル以下となり、コンパレータ(24)から
低い電圧(Ｌ)レベルの比較出力信号が発生する。このた
め、リセット優先ＲＳフリップフロップ(27)のリセット
端子(R)には何も入力されず、セット端子(S)に入力され
る発振回路(26)の出力信号によりリセット優先ＲＳフリ
ップフロップ(27)がセット状態となる。これにより、リ
セット優先ＲＳフリップフロップ(27)から駆動回路(28)
を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)
レベルのオン信号が付与され、トランス(2)の補助巻線
(2c)に発生するフライバック電圧ＶFBの立ち下がりに同
期してＭＯＳ-ＦＥＴ(3)がオン状態となる。このとき、
トランス(2)の２次巻線(2b)側にはエネルギの伝達が行
われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中に整流平滑回路
(6)の平滑コンデンサ(5)に充電された電荷が負荷(13)に
供給される。以上のようにして、ＭＯＳ-ＦＥＴ(3)がオ
ン・オフ制御され、トランス(2)の２次巻線(2b)から整
流平滑回路(6)を介して負荷(13)に直流出力が供給され
る。
【０００７】負荷(13)の電圧ＶOは出力電圧検出回路(1
6)により検出され、出力電圧検出回路(16)から出力され
る検出信号に応じてフォトカプラ(14)の発光部(14a)の
光強度が変化し、更に発光部(14a)の光強度に応じて受
光部(14b)に流れる電流が変化する。フォトカプラ(14)
の受光部(14b)の出力は電圧制御信号として逆流防止用
ダイオード(15)を介して制御回路(12)の帰還信号入力端
子(12a)に入力されると共に、低域通過型フィルタ回路
(11)のコンデンサ(10)を充電する。一方、ＭＯＳ-ＦＥ
Ｔ(3)に流れる電流ＩDは電流検出用抵抗(7)により検出
され、この検出信号が低域通過型フィルタ回路(11)を通
してフォトカプラ(14)の受光部(14b)の電圧制御信号に
重畳される。これらの重畳信号の電圧は、制御回路(12)
の帰還信号入力端子(12a)を介してコンパレータ(24)の
非反転入力端子(+)に入力され、反転入力端子(-)に接続
された基準電源(23)の基準電圧ＶOCPと比較される。Ｍ
ＯＳ-ＦＥＴ(3)に流れる電流が増加し、コンパレータ(2
4)の非反転入力端子(+)に入力される電圧ＶCPのレベル
が基準電源(23)の基準電圧ＶOCPのレベルを超えると、
コンパレータ(24)から高い電圧(Ｈ)レベルの比較出力信
号が発生し、リセット優先ＲＳフリップフロップ(27)の
リセット端子(R)に付与される。これにより、リセット
優先ＲＳフリップフロップ(27)がリセット状態となり、
駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に
低い電圧(Ｌ)レベルのオフ信号が付与されてＭＯＳ-Ｆ
ＥＴ(3)がオフ状態となる。以上のようにして、制御回
路(12)のコンパレータ(24)の非反転入力端子(+)に入力
される電圧ＶCPが制御目標値、即ち基準電源(23)の基準
電圧ＶOCPに略等しくなるようにＭＯＳ-ＦＥＴ(3)のオ
ン期間を決定することにより、ＭＯＳ-ＦＥＴ(3)に流れ
る電流が制限され、ＭＯＳ-ＦＥＴ(3)の過電流保護が可
能となる。
6)により検出され、出力電圧検出回路(16)から出力され
る検出信号に応じてフォトカプラ(14)の発光部(14a)の
光強度が変化し、更に発光部(14a)の光強度に応じて受
光部(14b)に流れる電流が変化する。フォトカプラ(14)
の受光部(14b)の出力は電圧制御信号として逆流防止用
ダイオード(15)を介して制御回路(12)の帰還信号入力端
子(12a)に入力されると共に、低域通過型フィルタ回路
(11)のコンデンサ(10)を充電する。一方、ＭＯＳ-ＦＥ
Ｔ(3)に流れる電流ＩDは電流検出用抵抗(7)により検出
され、この検出信号が低域通過型フィルタ回路(11)を通
してフォトカプラ(14)の受光部(14b)の電圧制御信号に
重畳される。これらの重畳信号の電圧は、制御回路(12)
の帰還信号入力端子(12a)を介してコンパレータ(24)の
非反転入力端子(+)に入力され、反転入力端子(-)に接続
された基準電源(23)の基準電圧ＶOCPと比較される。Ｍ
ＯＳ-ＦＥＴ(3)に流れる電流が増加し、コンパレータ(2
4)の非反転入力端子(+)に入力される電圧ＶCPのレベル
が基準電源(23)の基準電圧ＶOCPのレベルを超えると、
コンパレータ(24)から高い電圧(Ｈ)レベルの比較出力信
号が発生し、リセット優先ＲＳフリップフロップ(27)の
リセット端子(R)に付与される。これにより、リセット
優先ＲＳフリップフロップ(27)がリセット状態となり、
駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に
低い電圧(Ｌ)レベルのオフ信号が付与されてＭＯＳ-Ｆ
ＥＴ(3)がオフ状態となる。以上のようにして、制御回
路(12)のコンパレータ(24)の非反転入力端子(+)に入力
される電圧ＶCPが制御目標値、即ち基準電源(23)の基準
電圧ＶOCPに略等しくなるようにＭＯＳ-ＦＥＴ(3)のオ
ン期間を決定することにより、ＭＯＳ-ＦＥＴ(3)に流れ
る電流が制限され、ＭＯＳ-ＦＥＴ(3)の過電流保護が可
能となる。
【０００８】負荷(13)のインピーダンスが高くなると、
出力電圧検出回路(16)の検出信号の電圧が上昇するの
で、フォトカプラ(14)の発光部(14a)の光強度が増加し
て受光部(14b)に流れる電流が増加する。このため、低
域通過型フィルタ回路(11)のコンデンサ(10)の充電電圧
が上昇し、コンパレータ(24)の非反転入力端子(+)に入
力される電圧がコンデンサ(10)の充電電圧から基準電源
(23)の基準電圧ＶOCPのレベルに達するまでの時間が短
くなる。したがって、リセット優先ＲＳフリップフロッ
プ(27)から駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲ
ート端子に付与される制御パルス信号のパルス幅が狭く
なり、ＭＯＳ-ＦＥＴ(3)に流れる電流の時間幅が狭くな
る。逆に、負荷(13)のインピーダンスが低くなると、前
記の動作と逆の動作が行われ、リセット優先ＲＳフリッ
プフロップ(27)から駆動回路(28)を介してＭＯＳ-ＦＥ
Ｔ(3)のゲート端子に付与される制御パルス信号のパル
ス幅が広くなる。以上により、負荷(13)の電圧又はイン
ピーダンスの変動に応じてリセット優先ＲＳフリップフ
ロップ(27)から駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)
のゲート端子に付与する制御パルス信号のパルス幅が制
御され、負荷(13)に印加される直流電圧ＶOが一定レベ
ルに保持される。
出力電圧検出回路(16)の検出信号の電圧が上昇するの
で、フォトカプラ(14)の発光部(14a)の光強度が増加し
て受光部(14b)に流れる電流が増加する。このため、低
域通過型フィルタ回路(11)のコンデンサ(10)の充電電圧
が上昇し、コンパレータ(24)の非反転入力端子(+)に入
力される電圧がコンデンサ(10)の充電電圧から基準電源
(23)の基準電圧ＶOCPのレベルに達するまでの時間が短
くなる。したがって、リセット優先ＲＳフリップフロッ
プ(27)から駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲ
ート端子に付与される制御パルス信号のパルス幅が狭く
なり、ＭＯＳ-ＦＥＴ(3)に流れる電流の時間幅が狭くな
る。逆に、負荷(13)のインピーダンスが低くなると、前
記の動作と逆の動作が行われ、リセット優先ＲＳフリッ
プフロップ(27)から駆動回路(28)を介してＭＯＳ-ＦＥ
Ｔ(3)のゲート端子に付与される制御パルス信号のパル
ス幅が広くなる。以上により、負荷(13)の電圧又はイン
ピーダンスの変動に応じてリセット優先ＲＳフリップフ
ロップ(27)から駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)
のゲート端子に付与する制御パルス信号のパルス幅が制
御され、負荷(13)に印加される直流電圧ＶOが一定レベ
ルに保持される。
【０００９】また、図２４は、ＭＯＳ-ＦＥＴ(3)のオフ
期間を固定し、オン期間を変化させることにより負荷(1
3)に印加される直流電圧ＶOを一定レベルに保持するス
イッチング電源装置を示す。即ち、図２４に示すスイッ
チング電源装置は、フライバック電圧検出用抵抗(19)、
フライバック電圧検出用コンデンサ(20)及び逆流防止用
ダイオード(21)を省略すると共に制御回路(12)内の電圧
立ち上がり検出回路(25)を省略し、発振回路(26)の代わ
りにリセット優先ＲＳフリップフロップ(27)の低い電圧
(Ｌ)レベルの出力信号ＶFFが入力されてから所定の時間
Ｔ0が経過した後に単発パルス形状の出力信号ＶTMを発
生するタイマ回路(29)を設けた点が図２１に示すスイッ
チング電源装置と異なる。
期間を固定し、オン期間を変化させることにより負荷(1
3)に印加される直流電圧ＶOを一定レベルに保持するス
イッチング電源装置を示す。即ち、図２４に示すスイッ
チング電源装置は、フライバック電圧検出用抵抗(19)、
フライバック電圧検出用コンデンサ(20)及び逆流防止用
ダイオード(21)を省略すると共に制御回路(12)内の電圧
立ち上がり検出回路(25)を省略し、発振回路(26)の代わ
りにリセット優先ＲＳフリップフロップ(27)の低い電圧
(Ｌ)レベルの出力信号ＶFFが入力されてから所定の時間
Ｔ0が経過した後に単発パルス形状の出力信号ＶTMを発
生するタイマ回路(29)を設けた点が図２１に示すスイッ
チング電源装置と異なる。
【００１０】図２４に示すスイッチング電源装置では、
図２５(Ｄ)に示すタイマ回路(29)の出力信号ＶTMにより
リセット優先ＲＳフリップフロップ(27)がセット状態と
なり、図２５(Ｅ)に示すようにリセット優先ＲＳフリッ
プフロップ(27)から高い電圧(Ｈ)レベルの出力信号ＶFF
が発生してＭＯＳ-ＦＥＴ(3)がオン状態となる。また、
図２５(Ｃ)に示すように制御回路(12)の帰還信号入力端
子(12a)からコンパレータ(24)の非反転入力端子(+)に入
力される電圧ＶCPのレベルが基準電源(23)の基準電圧Ｖ
OCPのレベルを超えると、コンパレータ(24)から高い電
圧(Ｈ)レベルの比較出力信号が発生してリセット優先Ｒ
Ｓフリップフロップ(27)がリセット状態となり、図２５
(Ｅ)に示すようにリセット優先ＲＳフリップフロップ(2
7)から低い電圧(Ｌ)レベルの出力信号ＶFFが発生してＭ
ＯＳ-ＦＥＴ(3)がオフ状態となる。ＭＯＳ-ＦＥＴ(3)が
オフしてから所定の時間Ｔ0が経過すると、図２５(Ｄ)
に示すようにタイマ回路(29)から出力信号ＶTMが発生し
てリセット優先ＲＳフリップフロップ(27)が再びセット
状態となり、図２５(Ｅ)に示すようにリセット優先ＲＳ
フリップフロップ(27)から高い電圧(Ｈ)レベルの出力信
号ＶFFが発生してＭＯＳ-ＦＥＴ(3)が再びオン状態とな
る。即ち、タイマ回路(29)の出力信号ＶTMによりＭＯＳ
-ＦＥＴ(3)のオフ期間が固定されるので、図２５(Ａ)及
び(Ｂ)に示すように軽負荷時におけるＭＯＳ-ＦＥＴ(3)
のドレイン−ソース端子間の電圧Ｖ DS及びドレイン電流
ＩDの各波形の間隔が図２１に示すスイッチング電源装
置の場合（図２３）に比較して広くなる。したがって、
軽負荷時においてＭＯＳ-ＦＥＴ(3)のスイッチング周波
数の増加が図２１に示す場合に比較して少ないため、軽
負荷時におけるスイッチング損失が図２１に示すスイッ
チング電源装置より小さい利点がある。
図２５(Ｄ)に示すタイマ回路(29)の出力信号ＶTMにより
リセット優先ＲＳフリップフロップ(27)がセット状態と
なり、図２５(Ｅ)に示すようにリセット優先ＲＳフリッ
プフロップ(27)から高い電圧(Ｈ)レベルの出力信号ＶFF
が発生してＭＯＳ-ＦＥＴ(3)がオン状態となる。また、
図２５(Ｃ)に示すように制御回路(12)の帰還信号入力端
子(12a)からコンパレータ(24)の非反転入力端子(+)に入
力される電圧ＶCPのレベルが基準電源(23)の基準電圧Ｖ
OCPのレベルを超えると、コンパレータ(24)から高い電
圧(Ｈ)レベルの比較出力信号が発生してリセット優先Ｒ
Ｓフリップフロップ(27)がリセット状態となり、図２５
(Ｅ)に示すようにリセット優先ＲＳフリップフロップ(2
7)から低い電圧(Ｌ)レベルの出力信号ＶFFが発生してＭ
ＯＳ-ＦＥＴ(3)がオフ状態となる。ＭＯＳ-ＦＥＴ(3)が
オフしてから所定の時間Ｔ0が経過すると、図２５(Ｄ)
に示すようにタイマ回路(29)から出力信号ＶTMが発生し
てリセット優先ＲＳフリップフロップ(27)が再びセット
状態となり、図２５(Ｅ)に示すようにリセット優先ＲＳ
フリップフロップ(27)から高い電圧(Ｈ)レベルの出力信
号ＶFFが発生してＭＯＳ-ＦＥＴ(3)が再びオン状態とな
る。即ち、タイマ回路(29)の出力信号ＶTMによりＭＯＳ
-ＦＥＴ(3)のオフ期間が固定されるので、図２５(Ａ)及
び(Ｂ)に示すように軽負荷時におけるＭＯＳ-ＦＥＴ(3)
のドレイン−ソース端子間の電圧Ｖ DS及びドレイン電流
ＩDの各波形の間隔が図２１に示すスイッチング電源装
置の場合（図２３）に比較して広くなる。したがって、
軽負荷時においてＭＯＳ-ＦＥＴ(3)のスイッチング周波
数の増加が図２１に示す場合に比較して少ないため、軽
負荷時におけるスイッチング損失が図２１に示すスイッ
チング電源装置より小さい利点がある。
【００１１】
【発明が解決しようとする課題】図２１に示す従来のス
イッチング電源装置では、負荷(13)のインピーダンスが
高い軽負荷状態になると、図２３(Ａ)〜(Ｄ)に示すよう
にＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ
DS及びドレイン電流ＩD、トランス(2)の補助巻線(2c)の
電圧ＶFB並びにコンパレータ(24)の非反転入力端子(+)
の電圧ＶCPの各波形の間隔が図２２(Ａ)〜(Ｄ)に示す重
負荷時の場合に比較して狭くなるため、ＭＯＳ-ＦＥＴ
(3)のスイッチング周波数が高くなる。したがって、負
荷(13)が軽くなるにつれてＭＯＳ-ＦＥＴ(3)のオン・オ
フ回数が増加するため、スイッチング損失が増加し、軽
負荷時の変換効率が低下する問題点が生じていた。
イッチング電源装置では、負荷(13)のインピーダンスが
高い軽負荷状態になると、図２３(Ａ)〜(Ｄ)に示すよう
にＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ
DS及びドレイン電流ＩD、トランス(2)の補助巻線(2c)の
電圧ＶFB並びにコンパレータ(24)の非反転入力端子(+)
の電圧ＶCPの各波形の間隔が図２２(Ａ)〜(Ｄ)に示す重
負荷時の場合に比較して狭くなるため、ＭＯＳ-ＦＥＴ
(3)のスイッチング周波数が高くなる。したがって、負
荷(13)が軽くなるにつれてＭＯＳ-ＦＥＴ(3)のオン・オ
フ回数が増加するため、スイッチング損失が増加し、軽
負荷時の変換効率が低下する問題点が生じていた。
【００１２】また、図２４に示す従来のスイッチング電
源装置では、タイマ回路(29)の出力信号ＶTMによりＭＯ
Ｓ-ＦＥＴ(3)のオフ期間が固定されているため、軽負荷
時におけるスイッチング損失が図２１に示す場合に比較
して小さい利点はあるものの、ＭＯＳ-ＦＥＴ(3)のオフ
期間を極端に長くすると重負荷時においてＭＯＳ-ＦＥ
Ｔ(3)のスイッチング周波数が必要以上に低下し、トラ
ンス(2)が大型になる等の弊害を生ずる。そのため、Ｍ
ＯＳ-ＦＥＴ(3)のオフ期間は最大負荷時に必要なスイッ
チング周波数により決定される。しかし、軽負荷時には
トランス(2)で取り扱われるエネルギが小さいため、よ
り低いスイッチング周波数でも十分であるにもかかわら
ず、最大負荷時に必要なスイッチング周波数によって決
定される短いオフ期間でＭＯＳ-ＦＥＴ(3)がオン・オフ
動作することになる。したがって、負荷(13)が軽くなる
につれて高いスイッチング周波数でＭＯＳ-ＦＥＴ(3)が
オン・オフ動作してスイッチング損失が増加するので、
結局、図２４に示すスイッチング電源装置でも軽負荷時
の変換効率が低下する問題点は解消できなかった。
源装置では、タイマ回路(29)の出力信号ＶTMによりＭＯ
Ｓ-ＦＥＴ(3)のオフ期間が固定されているため、軽負荷
時におけるスイッチング損失が図２１に示す場合に比較
して小さい利点はあるものの、ＭＯＳ-ＦＥＴ(3)のオフ
期間を極端に長くすると重負荷時においてＭＯＳ-ＦＥ
Ｔ(3)のスイッチング周波数が必要以上に低下し、トラ
ンス(2)が大型になる等の弊害を生ずる。そのため、Ｍ
ＯＳ-ＦＥＴ(3)のオフ期間は最大負荷時に必要なスイッ
チング周波数により決定される。しかし、軽負荷時には
トランス(2)で取り扱われるエネルギが小さいため、よ
り低いスイッチング周波数でも十分であるにもかかわら
ず、最大負荷時に必要なスイッチング周波数によって決
定される短いオフ期間でＭＯＳ-ＦＥＴ(3)がオン・オフ
動作することになる。したがって、負荷(13)が軽くなる
につれて高いスイッチング周波数でＭＯＳ-ＦＥＴ(3)が
オン・オフ動作してスイッチング損失が増加するので、
結局、図２４に示すスイッチング電源装置でも軽負荷時
の変換効率が低下する問題点は解消できなかった。
【００１３】そこで、本発明は軽負荷時のスイッチング
損失を低減して広い負荷の範囲で変換効率を向上できる
スイッチング電源装置を提供することを目的とする。
損失を低減して広い負荷の範囲で変換効率を向上できる
スイッチング電源装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、直流電源(1)に対して直列に接続された
トランス(2)の１次巻線(2a)及び主スイッチング素子(3)
と、トランス(2)の２次巻線(2b)に接続され且つ直流出
力(VO)を発生する整流平滑回路(6)と、整流平滑回路(6)
の出力電圧(VO)を検出する出力電圧検出手段(16)と、出
力電圧検出手段(16)の検出信号により主スイッチング素
子(3)をオン・オフ制御する制御回路(12)とを備えてい
る。制御回路(12)は、整流平滑回路(6)の出力電圧(VO)
が目標値となるように主スイッチング素子(3)のオン期
間を決定し、主スイッチング素子(3)がオフしてから所
定の時間が経過した後に主スイッチング素子(3)をオン
状態にすることにより整流平滑回路(6)の直流出力(VO)
のレベルを略一定に保持する。また、トランス(2)の１
次巻線(2a)と電磁的に結合する補助巻線(2c)を設け、制
御回路(12)は、主スイッチング素子(3)がオフした後に
補助巻線(2c)に発生する電圧(VFB)から最初の電圧パル
スのみをトランス(2)のリセット期間として検出するリ
セット期間検出手段(51)と、リセット期間検出手段(51)
の検出期間中は短い時定数で動作して出力を発生し且つ
前記の検出期間以外は長い時定数で動作して出力を発生
するタイマ手段(52)とを備え、タイマ手段(52)が出力を
発生した後に主スイッチング素子(3)をオフ状態からオ
ン状態に切り換える。
グ電源装置は、直流電源(1)に対して直列に接続された
トランス(2)の１次巻線(2a)及び主スイッチング素子(3)
と、トランス(2)の２次巻線(2b)に接続され且つ直流出
力(VO)を発生する整流平滑回路(6)と、整流平滑回路(6)
の出力電圧(VO)を検出する出力電圧検出手段(16)と、出
力電圧検出手段(16)の検出信号により主スイッチング素
子(3)をオン・オフ制御する制御回路(12)とを備えてい
る。制御回路(12)は、整流平滑回路(6)の出力電圧(VO)
が目標値となるように主スイッチング素子(3)のオン期
間を決定し、主スイッチング素子(3)がオフしてから所
定の時間が経過した後に主スイッチング素子(3)をオン
状態にすることにより整流平滑回路(6)の直流出力(VO)
のレベルを略一定に保持する。また、トランス(2)の１
次巻線(2a)と電磁的に結合する補助巻線(2c)を設け、制
御回路(12)は、主スイッチング素子(3)がオフした後に
補助巻線(2c)に発生する電圧(VFB)から最初の電圧パル
スのみをトランス(2)のリセット期間として検出するリ
セット期間検出手段(51)と、リセット期間検出手段(51)
の検出期間中は短い時定数で動作して出力を発生し且つ
前記の検出期間以外は長い時定数で動作して出力を発生
するタイマ手段(52)とを備え、タイマ手段(52)が出力を
発生した後に主スイッチング素子(3)をオフ状態からオ
ン状態に切り換える。
【００１５】負荷インピーダンスが高い軽負荷時におい
て、トランス(2)のリセット期間の終了後にタイマ手段
(52)の時定数を延長し、時定数延長後のタイマ手段(52)
が出力を発生した後に主スイッチング素子(3)をオフ状
態からオン状態にすることにより、主スイッチング素子
(3)のオフ期間が延長され、主スイッチング素子(3)のス
イッチング周波数が低下する。したがって、主スイッチ
ング素子(3)のオン・オフ回数が減少するので、軽負荷
時でのスイッチング損失を低減でき、広い負荷の範囲で
スイッチング電源装置の変換効率を向上することが可能
となる。即ち、負荷(13)が軽負荷状態のときは、主スイ
ッチング素子(3)がオフ状態となった後にトランス(2)の
蓄積エネルギが比較的短期間のうちに２次巻線(2b)から
整流平滑回路(6)を介して負荷(13)に供給されるため、
トランス(2)のリセット期間が短くなる。これにより、
トランス(2)の補助巻線(2c)に自由振動分を含む狭幅の
電圧パルスが発生し、最初の狭幅の電圧パルスのみをト
ランス(2)のリセット期間としてリセット期間検出手段
(51)により検出される。リセット期間検出手段(51)の検
出期間が短い時定数で動作するタイマ手段(52)の発生す
る出力期間よりも短くなると、トランス(2)のリセット
期間終了後にタイマ手段(52)の時定数が長い時定数に切
り換えられるため、タイマ手段(52)の出力期間と、それ
によって決定される主スイッチング素子(3)のオフ期間
が延長され、主スイッチング素子(3)のスイッチング周
波数が低下する。更に負荷(13)が軽くなると、リセット
期間検出手段(51)の検出期間も更に短くなり、それにつ
れてタイマ手段(52)が短い時定数で動作する期間が短く
なるため、タイマ手段(52)の出力期間は更に長くなる。
この結果、負荷(13)が軽くなるにつれて主スイッチング
素子(3)のオフ期間がタイマ手段(52)が長い時定数のみ
で動作することで発生するオフ期間に近づいて行く。ま
た、負荷(13)が重負荷状態のときは、主スイッチング素
子(3)がオフ状態となった後にトランス(2)の蓄積エネル
ギが比較的長期間に亘り２次巻線(2b)から整流平滑回路
(6)を介して負荷(13)に供給されるため、トランス(2)の
リセット期間が長くなる。これにより、トランス(2)の
補助巻線(2c)に広幅の電圧パルスが発生し、この広幅の
電圧パルスをトランス(2)のリセット期間としてリセッ
ト期間検出手段(51)により検出される。リセット期間検
出手段(51)の検出期間中はタイマ手段(52)が短い時定数
で動作して出力を発生するため、リセット期間検出手段
(51)の検出期間がタイマ手段(52)の出力期間よりも長く
なる。この場合は、主スイッチング素子(3)がオフして
から所定の時間が経過した後に主スイッチング素子(3)
をオン状態に切り換える通常のオフ期間固定動作が行わ
れる。
て、トランス(2)のリセット期間の終了後にタイマ手段
(52)の時定数を延長し、時定数延長後のタイマ手段(52)
が出力を発生した後に主スイッチング素子(3)をオフ状
態からオン状態にすることにより、主スイッチング素子
(3)のオフ期間が延長され、主スイッチング素子(3)のス
イッチング周波数が低下する。したがって、主スイッチ
ング素子(3)のオン・オフ回数が減少するので、軽負荷
時でのスイッチング損失を低減でき、広い負荷の範囲で
スイッチング電源装置の変換効率を向上することが可能
となる。即ち、負荷(13)が軽負荷状態のときは、主スイ
ッチング素子(3)がオフ状態となった後にトランス(2)の
蓄積エネルギが比較的短期間のうちに２次巻線(2b)から
整流平滑回路(6)を介して負荷(13)に供給されるため、
トランス(2)のリセット期間が短くなる。これにより、
トランス(2)の補助巻線(2c)に自由振動分を含む狭幅の
電圧パルスが発生し、最初の狭幅の電圧パルスのみをト
ランス(2)のリセット期間としてリセット期間検出手段
(51)により検出される。リセット期間検出手段(51)の検
出期間が短い時定数で動作するタイマ手段(52)の発生す
る出力期間よりも短くなると、トランス(2)のリセット
期間終了後にタイマ手段(52)の時定数が長い時定数に切
り換えられるため、タイマ手段(52)の出力期間と、それ
によって決定される主スイッチング素子(3)のオフ期間
が延長され、主スイッチング素子(3)のスイッチング周
波数が低下する。更に負荷(13)が軽くなると、リセット
期間検出手段(51)の検出期間も更に短くなり、それにつ
れてタイマ手段(52)が短い時定数で動作する期間が短く
なるため、タイマ手段(52)の出力期間は更に長くなる。
この結果、負荷(13)が軽くなるにつれて主スイッチング
素子(3)のオフ期間がタイマ手段(52)が長い時定数のみ
で動作することで発生するオフ期間に近づいて行く。ま
た、負荷(13)が重負荷状態のときは、主スイッチング素
子(3)がオフ状態となった後にトランス(2)の蓄積エネル
ギが比較的長期間に亘り２次巻線(2b)から整流平滑回路
(6)を介して負荷(13)に供給されるため、トランス(2)の
リセット期間が長くなる。これにより、トランス(2)の
補助巻線(2c)に広幅の電圧パルスが発生し、この広幅の
電圧パルスをトランス(2)のリセット期間としてリセッ
ト期間検出手段(51)により検出される。リセット期間検
出手段(51)の検出期間中はタイマ手段(52)が短い時定数
で動作して出力を発生するため、リセット期間検出手段
(51)の検出期間がタイマ手段(52)の出力期間よりも長く
なる。この場合は、主スイッチング素子(3)がオフして
から所定の時間が経過した後に主スイッチング素子(3)
をオン状態に切り換える通常のオフ期間固定動作が行わ
れる。
【００１６】本発明の一実施の形態では、主スイッチン
グ素子(3)に流れる電流を検出する電流検出手段(7)を設
け、制御回路(12)は、電流検出手段(7)の検出信号と出
力電圧検出手段(16)の検出信号との重畳信号(VCP1)によ
り主スイッチング素子(3)をオン・オフ制御し、重畳信
号(VCP1)の電圧レベルが基準電圧(VOCP)のレベルを超え
たとき、主スイッチング素子(3)をオフ状態にすること
により、整流平滑回路(6)の直流出力(VO)のレベルを略
一定に保持すると共に主スイッチング素子(3)に流れる
電流を所定の値に制限する。
グ素子(3)に流れる電流を検出する電流検出手段(7)を設
け、制御回路(12)は、電流検出手段(7)の検出信号と出
力電圧検出手段(16)の検出信号との重畳信号(VCP1)によ
り主スイッチング素子(3)をオン・オフ制御し、重畳信
号(VCP1)の電圧レベルが基準電圧(VOCP)のレベルを超え
たとき、主スイッチング素子(3)をオフ状態にすること
により、整流平滑回路(6)の直流出力(VO)のレベルを略
一定に保持すると共に主スイッチング素子(3)に流れる
電流を所定の値に制限する。
【００１７】本発明の変更実施の形態では、リセット期
間検出手段(51)の検出電圧レベル(V RST)を基準電圧(V
OCP)のレベルよりも高い値に設定し、リセット期間検出
手段(51)は、電流検出手段(7)の検出信号と出力電圧検
出手段(16)の検出信号とトランス(2)の補助巻線(2c)の
電圧(VFB)の検出信号との重畳信号(VCP)の電圧レベルが
検出電圧レベル(VRST)より高い最初の期間をトランス
(2)のリセット期間として検出するので、制御回路(12)
の信号入力端子の数を削減できると共に回路構成を簡略
化できる利点がある。また、制御回路(12)は、電流検出
手段(7)の検出信号と出力電圧検出手段(16)の検出信号
と補助巻線(2c)の電圧(VFB)の検出信号との重畳信号(V
CP)の電圧レベルが基準電圧(VOCP)のレベルを超えたと
きに出力信号を発生して主スイッチング素子(3)をオフ
状態にする過電流検出手段(23,24)と、リセット期間検
出手段(51)が検出信号(VRT)を出力したときに過電流検
出手段(23,24)からの出力信号を遮断し且つタイマ手段
(52)の出力信号により主スイッチング素子(3)がオン状
態となったときに遮断状態を解除するオフ期間固定手段
(67)とを有する。これにより、主スイッチング素子(3)
がオフ状態で且つトランス(2)のリセット期間中でもタ
イマ手段(52)の出力信号により主スイッチング素子(3)
がオン状態となるので、主スイッチング素子(3)のオフ
期間を固定できる。したがって、軽負荷時では主スイッ
チング素子(3)のオフ期間が延長されてスイッチング周
波数が低下するが、重負荷時では主スイッチング素子
(3)のスイッチング周波数が必要以上に低下せず、オフ
期間固定動作が良好に行われるので、トランス(2)を大
型化することなく軽負荷時でのスイッチング損失を低減
できる利点がある。
間検出手段(51)の検出電圧レベル(V RST)を基準電圧(V
OCP)のレベルよりも高い値に設定し、リセット期間検出
手段(51)は、電流検出手段(7)の検出信号と出力電圧検
出手段(16)の検出信号とトランス(2)の補助巻線(2c)の
電圧(VFB)の検出信号との重畳信号(VCP)の電圧レベルが
検出電圧レベル(VRST)より高い最初の期間をトランス
(2)のリセット期間として検出するので、制御回路(12)
の信号入力端子の数を削減できると共に回路構成を簡略
化できる利点がある。また、制御回路(12)は、電流検出
手段(7)の検出信号と出力電圧検出手段(16)の検出信号
と補助巻線(2c)の電圧(VFB)の検出信号との重畳信号(V
CP)の電圧レベルが基準電圧(VOCP)のレベルを超えたと
きに出力信号を発生して主スイッチング素子(3)をオフ
状態にする過電流検出手段(23,24)と、リセット期間検
出手段(51)が検出信号(VRT)を出力したときに過電流検
出手段(23,24)からの出力信号を遮断し且つタイマ手段
(52)の出力信号により主スイッチング素子(3)がオン状
態となったときに遮断状態を解除するオフ期間固定手段
(67)とを有する。これにより、主スイッチング素子(3)
がオフ状態で且つトランス(2)のリセット期間中でもタ
イマ手段(52)の出力信号により主スイッチング素子(3)
がオン状態となるので、主スイッチング素子(3)のオフ
期間を固定できる。したがって、軽負荷時では主スイッ
チング素子(3)のオフ期間が延長されてスイッチング周
波数が低下するが、重負荷時では主スイッチング素子
(3)のスイッチング周波数が必要以上に低下せず、オフ
期間固定動作が良好に行われるので、トランス(2)を大
型化することなく軽負荷時でのスイッチング損失を低減
できる利点がある。
【００１８】本発明の他の変更実施の形態における制御
回路(12)は、タイマ手段(52)の短い時定数での出力期間
よりもトランス(2)のリセット期間が長いとき、タイマ
手段(52)の出力に関わらずトランス(2)のリセット期間
が終了するまで主スイッチング素子(3)のオフ状態を保
持した後、主スイッチング素子(3)をオン状態に切り換
え、タイマ手段(52)の短い時定数での出力期間よりもト
ランス(2)のリセット期間が短いとき、リセット期間の
終了後にタイマ手段(52)の時定数を延長し、時定数延長
後のタイマ手段(52)が出力を発生するまで主スイッチン
グ素子(3)のオフ状態を保持した後、主スイッチング素
子(3)をオン状態に切り換える。これにより、軽負荷時
はタイマ手段(52)の延長された時定数による長いオフ期
間により主スイッチング素子(3)が低い周波数でオン・
オフ動作するが、重負荷状態になるとトランス(2)のリ
セット期間終了時に主スイッチング素子(3)をオン状態
にする通常のリンギングチョークコンバータ（ＲＣＣ）
動作が行われる。
回路(12)は、タイマ手段(52)の短い時定数での出力期間
よりもトランス(2)のリセット期間が長いとき、タイマ
手段(52)の出力に関わらずトランス(2)のリセット期間
が終了するまで主スイッチング素子(3)のオフ状態を保
持した後、主スイッチング素子(3)をオン状態に切り換
え、タイマ手段(52)の短い時定数での出力期間よりもト
ランス(2)のリセット期間が短いとき、リセット期間の
終了後にタイマ手段(52)の時定数を延長し、時定数延長
後のタイマ手段(52)が出力を発生するまで主スイッチン
グ素子(3)のオフ状態を保持した後、主スイッチング素
子(3)をオン状態に切り換える。これにより、軽負荷時
はタイマ手段(52)の延長された時定数による長いオフ期
間により主スイッチング素子(3)が低い周波数でオン・
オフ動作するが、重負荷状態になるとトランス(2)のリ
セット期間終了時に主スイッチング素子(3)をオン状態
にする通常のリンギングチョークコンバータ（ＲＣＣ）
動作が行われる。
【００１９】また、リセット期間検出手段(51)内にトラ
ンス(2)の補助巻線(2c)に発生する電圧(VFB)の自由振動
分を減衰させる積分回路(74)を有する場合は、積分回路
(74)によりトランス(2)の補助巻線(2c)の電圧(VFB)に含
まれる自由振動分を除去して最初の電圧パルス分のみを
トランス(2)のリセット期間として検出するので、簡易
な回路構成で且つ高い精度でトランス(2)のリセット期
間を検出することができる利点がある。
ンス(2)の補助巻線(2c)に発生する電圧(VFB)の自由振動
分を減衰させる積分回路(74)を有する場合は、積分回路
(74)によりトランス(2)の補助巻線(2c)の電圧(VFB)に含
まれる自由振動分を除去して最初の電圧パルス分のみを
トランス(2)のリセット期間として検出するので、簡易
な回路構成で且つ高い精度でトランス(2)のリセット期
間を検出することができる利点がある。
【００２０】また、トランス(2)の補助巻線(2c)に発生
する電圧(VFB)の波高値がリセット期間検出手段(51)の
検出電圧レベル(VRST)よりも高い基準電圧(VSET)のレベ
ルを超えたとき、タイマ手段(52)の出力を強制的にセッ
ト状態にする電圧立ち上がり検出手段(25)をトランス
(2)の補助巻線(2c)とタイマ手段(52)との間に接続した
場合は、トランス(2)の補助巻線(2c)の電圧(VFB)の立ち
下がりに同期した通常のリンギングチョークコンバータ
（ＲＣＣ）動作に切り換えることができるので、負荷(1
3)の変動範囲が小さい用途で常時通常のＲＣＣ動作をさ
せることが望ましい場合でも同一の制御回路を利用でき
る利点がある。
する電圧(VFB)の波高値がリセット期間検出手段(51)の
検出電圧レベル(VRST)よりも高い基準電圧(VSET)のレベ
ルを超えたとき、タイマ手段(52)の出力を強制的にセッ
ト状態にする電圧立ち上がり検出手段(25)をトランス
(2)の補助巻線(2c)とタイマ手段(52)との間に接続した
場合は、トランス(2)の補助巻線(2c)の電圧(VFB)の立ち
下がりに同期した通常のリンギングチョークコンバータ
（ＲＣＣ）動作に切り換えることができるので、負荷(1
3)の変動範囲が小さい用途で常時通常のＲＣＣ動作をさ
せることが望ましい場合でも同一の制御回路を利用でき
る利点がある。
【００２１】本発明によるもう一つのスイッチング電源
装置は、直流電源(1)に対して直列に接続された主スイ
ッチング素子(3)及びリアクトル(30)と、主スイッチン
グ素子(3)がオフしたときにリアクトル(30)と閉回路を
成すように接続された還流用整流素子(31)及び平滑コン
デンサ(32)と、平滑コンデンサ(32)の電圧(VO)を検出す
る出力電圧検出手段(16)と、出力電圧検出手段(16)の検
出信号により主スイッチング素子(3)をオン・オフ制御
する制御回路(12)とを備えている。制御回路(12)は、平
滑コンデンサ(32)の電圧(VO)が目標値となるように主ス
イッチング素子(3)のオン期間を決定し、主スイッチン
グ素子(3)がオフしてから所定の時間が経過した後に主
スイッチング素子(3)をオン状態にすることにより平滑
コンデンサ(32)の両端に発生する直流出力(VO)のレベル
を略一定に保持する。また、制御回路(12)は、還流用整
流素子(31)が導通状態となりリアクトル(30)の主スイッ
チング素子(3)側の端子電圧(V1)が反対側の端子電圧
(V2)より低くなったときに検出信号(VL)を発生するリア
クトル電圧検出手段(81)と、リアクトル電圧検出手段(8
1)の検出信号(VL)から最初のパルス信号のみをリアクト
ル(30)のリセット期間として検出するリセット期間検出
手段(51)と、リセット期間検出手段(51)の検出期間中は
短い時定数で動作して出力を発生し且つ前記の検出期間
以外は長い時定数で動作して出力を発生するタイマ手段
(52)とを備え、タイマ手段(52)が出力を発生した後に主
スイッチング素子(3)をオフ状態からオン状態に切り換
える。
装置は、直流電源(1)に対して直列に接続された主スイ
ッチング素子(3)及びリアクトル(30)と、主スイッチン
グ素子(3)がオフしたときにリアクトル(30)と閉回路を
成すように接続された還流用整流素子(31)及び平滑コン
デンサ(32)と、平滑コンデンサ(32)の電圧(VO)を検出す
る出力電圧検出手段(16)と、出力電圧検出手段(16)の検
出信号により主スイッチング素子(3)をオン・オフ制御
する制御回路(12)とを備えている。制御回路(12)は、平
滑コンデンサ(32)の電圧(VO)が目標値となるように主ス
イッチング素子(3)のオン期間を決定し、主スイッチン
グ素子(3)がオフしてから所定の時間が経過した後に主
スイッチング素子(3)をオン状態にすることにより平滑
コンデンサ(32)の両端に発生する直流出力(VO)のレベル
を略一定に保持する。また、制御回路(12)は、還流用整
流素子(31)が導通状態となりリアクトル(30)の主スイッ
チング素子(3)側の端子電圧(V1)が反対側の端子電圧
(V2)より低くなったときに検出信号(VL)を発生するリア
クトル電圧検出手段(81)と、リアクトル電圧検出手段(8
1)の検出信号(VL)から最初のパルス信号のみをリアクト
ル(30)のリセット期間として検出するリセット期間検出
手段(51)と、リセット期間検出手段(51)の検出期間中は
短い時定数で動作して出力を発生し且つ前記の検出期間
以外は長い時定数で動作して出力を発生するタイマ手段
(52)とを備え、タイマ手段(52)が出力を発生した後に主
スイッチング素子(3)をオフ状態からオン状態に切り換
える。
【００２２】負荷インピーダンスが高い軽負荷時におい
て、リアクトル(30)のリセット期間の終了後にタイマ手
段(52)の時定数を延長し、時定数延長後のタイマ手段(5
2)が出力を発生した後に主スイッチング素子(3)をオフ
状態からオン状態にすることにより、主スイッチング素
子(3)のオフ期間が延長され、主スイッチング素子(3)の
スイッチング周波数が低下する。これにより、主スイッ
チング素子(3)のオン・オフ回数が減少するので、軽負
荷時でのスイッチング損失を低減でき、広い負荷の範囲
でチョッパ方式のスイッチング電源装置の変換効率を向
上することが可能となる。また、リアクトル(30)を小型
化するために主スイッチング素子(3)のスイッチング周
波数を高くした場合、軽負荷時に主スイッチング素子
(3)のオン期間が極端に短くなり、制御上困難となる場
合があるが、このスイッチング電源装置では軽負荷時に
主スイッチング素子(3)のオフ期間が自動的に延長され
るため、軽負荷時での主スイッチング素子(3)のオン期
間が極端に短くならず、軽負荷時でも安定に動作させる
ことが可能となる。
て、リアクトル(30)のリセット期間の終了後にタイマ手
段(52)の時定数を延長し、時定数延長後のタイマ手段(5
2)が出力を発生した後に主スイッチング素子(3)をオフ
状態からオン状態にすることにより、主スイッチング素
子(3)のオフ期間が延長され、主スイッチング素子(3)の
スイッチング周波数が低下する。これにより、主スイッ
チング素子(3)のオン・オフ回数が減少するので、軽負
荷時でのスイッチング損失を低減でき、広い負荷の範囲
でチョッパ方式のスイッチング電源装置の変換効率を向
上することが可能となる。また、リアクトル(30)を小型
化するために主スイッチング素子(3)のスイッチング周
波数を高くした場合、軽負荷時に主スイッチング素子
(3)のオン期間が極端に短くなり、制御上困難となる場
合があるが、このスイッチング電源装置では軽負荷時に
主スイッチング素子(3)のオフ期間が自動的に延長され
るため、軽負荷時での主スイッチング素子(3)のオン期
間が極端に短くならず、軽負荷時でも安定に動作させる
ことが可能となる。
【００２３】また、上記のスイッチング電源装置のリア
クトル電圧検出手段(81)は、一定のバイアス電圧(VBS)
を発生するバイアス電源(82)と、バイアス電源(82)のバ
イアス電圧(VBS)とリアクトル(30)の主スイッチング素
子(3)側の端子電圧(V1)との差電圧を分圧する分圧抵抗
(83,84)と、還流用整流素子(31)が導通状態となり分圧
抵抗(83,84)の分圧電圧(VDIV)がリアクトル(30)の主ス
イッチング素子(3)と反対側の端子電圧(V2)より低くな
ったときに検出信号(VL)を発生する比較手段(85)とを有
する。このため、起動時や過負荷時等で直流電源(1)の
出力電圧が略ゼロの場合、バイアス電源(82)のバイアス
電圧(VBS)とリアクトル(30)の主スイッチング素子(3)側
の端子電圧(V1)との差電圧の分圧電圧(VDIV)がリアクト
ル(30)の主スイッチング素子(3)と反対側、即ち出力側
の端子電圧(V2)よりも高くなるので、リアクトル電圧検
出手段(81)はリアクトル電圧の検出信号(VL)を発生しな
い。これによって、タイマ手段(52)が長い時定数で動作
するため、主スイッチング素子(3)は最長のオフ期間で
動作し続ける。したがって、主スイッチング素子(3)を
最低のスイッチング周波数で動作させることができるの
で、起動時や過負荷時等に主スイッチング素子(3)にか
かる電気的なストレスを軽減することが可能となる。
クトル電圧検出手段(81)は、一定のバイアス電圧(VBS)
を発生するバイアス電源(82)と、バイアス電源(82)のバ
イアス電圧(VBS)とリアクトル(30)の主スイッチング素
子(3)側の端子電圧(V1)との差電圧を分圧する分圧抵抗
(83,84)と、還流用整流素子(31)が導通状態となり分圧
抵抗(83,84)の分圧電圧(VDIV)がリアクトル(30)の主ス
イッチング素子(3)と反対側の端子電圧(V2)より低くな
ったときに検出信号(VL)を発生する比較手段(85)とを有
する。このため、起動時や過負荷時等で直流電源(1)の
出力電圧が略ゼロの場合、バイアス電源(82)のバイアス
電圧(VBS)とリアクトル(30)の主スイッチング素子(3)側
の端子電圧(V1)との差電圧の分圧電圧(VDIV)がリアクト
ル(30)の主スイッチング素子(3)と反対側、即ち出力側
の端子電圧(V2)よりも高くなるので、リアクトル電圧検
出手段(81)はリアクトル電圧の検出信号(VL)を発生しな
い。これによって、タイマ手段(52)が長い時定数で動作
するため、主スイッチング素子(3)は最長のオフ期間で
動作し続ける。したがって、主スイッチング素子(3)を
最低のスイッチング周波数で動作させることができるの
で、起動時や過負荷時等に主スイッチング素子(3)にか
かる電気的なストレスを軽減することが可能となる。
【００２４】
【発明の実施の形態】以下、本発明をフライバック方式
のスイッチング電源装置に適用した一実施の形態を図１
〜図４に基づいて説明する。但し、これらの図面では図
２１〜図２５と実質的に同一の箇所には同一の符号を付
し、その説明を省略する。本実施の形態のスイッチング
電源装置は、図１に示すように、制御回路用レギュレー
タ及び低電圧停止回路(22)と、基準電源(23)と、コンパ
レータ(24)と、リセット優先ＲＳフリップフロップ(27)
と、駆動回路(28)と、リセット期間検出手段としてのリ
セット期間検出回路(51)と、タイマ手段としてのタイマ
回路(52)とを備えた制御回路(12)を有する。リセット期
間検出回路(51)は、コンパレータ(24)の非反転入力端子
(+)に接続され、ＭＯＳ-ＦＥＴ(3)がオフした後にトラ
ンス(2)の補助巻線(2c)に発生する電圧ＶFBから最初の
電圧パルスのみをトランス(2)のリセット期間として検
出する。タイマ回路(52)は、リセット期間検出回路(51)
の検出信号ＶRTが低い電圧(Ｌ)レベルの期間中は短い時
定数で動作してリセット優先ＲＳフリップフロップ(27)
のセット端子(S)に付与する出力信号を発生し、検出信
号ＶFBが高い電圧(Ｈ)レベルのときは長い時定数で動作
してリセット優先ＲＳフリップフロップ(27)のセット端
子(S)に付与する出力信号を発生する。
のスイッチング電源装置に適用した一実施の形態を図１
〜図４に基づいて説明する。但し、これらの図面では図
２１〜図２５と実質的に同一の箇所には同一の符号を付
し、その説明を省略する。本実施の形態のスイッチング
電源装置は、図１に示すように、制御回路用レギュレー
タ及び低電圧停止回路(22)と、基準電源(23)と、コンパ
レータ(24)と、リセット優先ＲＳフリップフロップ(27)
と、駆動回路(28)と、リセット期間検出手段としてのリ
セット期間検出回路(51)と、タイマ手段としてのタイマ
回路(52)とを備えた制御回路(12)を有する。リセット期
間検出回路(51)は、コンパレータ(24)の非反転入力端子
(+)に接続され、ＭＯＳ-ＦＥＴ(3)がオフした後にトラ
ンス(2)の補助巻線(2c)に発生する電圧ＶFBから最初の
電圧パルスのみをトランス(2)のリセット期間として検
出する。タイマ回路(52)は、リセット期間検出回路(51)
の検出信号ＶRTが低い電圧(Ｌ)レベルの期間中は短い時
定数で動作してリセット優先ＲＳフリップフロップ(27)
のセット端子(S)に付与する出力信号を発生し、検出信
号ＶFBが高い電圧(Ｈ)レベルのときは長い時定数で動作
してリセット優先ＲＳフリップフロップ(27)のセット端
子(S)に付与する出力信号を発生する。
【００２５】リセット期間検出回路(51)は、リセット期
間検出レベルを規定する基準電圧Ｖ RSTを発生する基準
電源(53)と、非反転入力端子(+)に入力される電圧が反
転入力端子(-)に入力される基準電源(53)の基準電圧Ｖ
RSTのレベルを超えたときに高い電圧(Ｈ)レベルの比較
出力信号を発生するリセット期間検出用コンパレータ(5
4)と、リセット優先ＲＳフリップフロップ(27)の出力信
号の反転信号を出力する反転器(55)と、プリセット入力
端子(PR)に入力される反転器(55)の出力信号でセットさ
れ高い電圧(Ｈ)レベルの出力信号ＶDFを発生すると共に
クロック入力端子(CLK)に入力されるリセット期間検出
用コンパレータ(54)の比較出力信号の最初の立ち下がり
で低い電圧(Ｌ)レベルの出力信号ＶDFを発生するプリセ
ット入力付Ｄフリップフロップ(56)と、リセット期間検
出用コンパレータ(54)の比較出力信号とプリセット入力
付Ｄフリップフロップ(56)の出力信号ＶDFとの論理積の
反転信号をリセット期間検出信号ＶRTとして出力するＮ
ＡＮＤゲート(57)とを備えている。
間検出レベルを規定する基準電圧Ｖ RSTを発生する基準
電源(53)と、非反転入力端子(+)に入力される電圧が反
転入力端子(-)に入力される基準電源(53)の基準電圧Ｖ
RSTのレベルを超えたときに高い電圧(Ｈ)レベルの比較
出力信号を発生するリセット期間検出用コンパレータ(5
4)と、リセット優先ＲＳフリップフロップ(27)の出力信
号の反転信号を出力する反転器(55)と、プリセット入力
端子(PR)に入力される反転器(55)の出力信号でセットさ
れ高い電圧(Ｈ)レベルの出力信号ＶDFを発生すると共に
クロック入力端子(CLK)に入力されるリセット期間検出
用コンパレータ(54)の比較出力信号の最初の立ち下がり
で低い電圧(Ｌ)レベルの出力信号ＶDFを発生するプリセ
ット入力付Ｄフリップフロップ(56)と、リセット期間検
出用コンパレータ(54)の比較出力信号とプリセット入力
付Ｄフリップフロップ(56)の出力信号ＶDFとの論理積の
反転信号をリセット期間検出信号ＶRTとして出力するＮ
ＡＮＤゲート(57)とを備えている。
【００２６】タイマ回路(52)は、時定数切換回路(58)
と、時定数切換回路(58)の出力端子と接地端子との間に
接続されたタイマ用コンデンサ(59)と、タイマ用コンデ
ンサ(59)と並列に接続され且つベース端子に付与される
リセット優先ＲＳフリップフロップ(27)の出力信号が高
い電圧(Ｈ)レベルとなったときにオン状態となる放電用
トランジスタ(60)と、基準電圧ＶTHを発生する基準電源
(61)と、非反転入力端子(+)に入力されるタイマ用コン
デンサ(59)の電圧ＶCTが反転入力端子(-)に入力される
基準電源(61)の基準電圧ＶTHのレベルを超えたときに高
い電圧(Ｈ)レベルの比較出力信号を発生するコンパレー
タ(62)とを備えている。時定数切換回路(58)は、制御回
路用レギュレータ及び低電圧停止回路(22)に接続され且
つ一定値Ｉ1,Ｉ2（但しＩ1＜Ｉ2）の定電流出力を発生
する第１及び第２の定電流源(63,64)と、コレクタ端子
及びエミッタ端子がそれぞれ第２の定電流源(64)の出力
端子及び接地端子に接続され且つリセット期間検出回路
(51)内のＮＡＮＤゲート(57)からベース端子に付与され
るリセット期間検出信号ＶRTが低い電圧(Ｌ)レベルのと
きにオフ状態となり高い電圧(Ｈ)レベルのときにオン状
態となる時定数切換用トランジスタ(65)と、第２の定電
流源(64)の出力端子及び時定数切換用トランジスタ(65)
のコレクタ端子の接続点と第１の定電流源(63)の出力端
子との間に第２の定電流源(64)の定電流出力を許容する
極性で接続された逆流防止用ダイオード(66)とを備えて
いる。制御回路用レギュレータ及び低電圧停止回路(2
2)、基準電源(23)、コンパレータ(24)、リセット優先Ｒ
Ｓフリップフロップ(27)及び駆動回路(28)は、図２４に
示す制御回路(12)と略同様であるため説明は省略する。
なお、図１に示す制御回路(12)は、リセット期間検出回
路(51)の入力端子に接続されたリセット期間検出端子(1
2c)を有し、ＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の
補助巻線(2c)に発生するフライバック電圧ＶFBがフライ
バック電圧検出用抵抗(19)及びフライバック電圧検出用
コンデンサ(20)並びに逆流防止用ダイオード(21)を介し
てリセット期間検出端子(12c)に入力される点が図２４
に示す制御回路(12)と異なる。その他の構成は、図２４
に示す従来のスイッチング電源装置と略同様である。
と、時定数切換回路(58)の出力端子と接地端子との間に
接続されたタイマ用コンデンサ(59)と、タイマ用コンデ
ンサ(59)と並列に接続され且つベース端子に付与される
リセット優先ＲＳフリップフロップ(27)の出力信号が高
い電圧(Ｈ)レベルとなったときにオン状態となる放電用
トランジスタ(60)と、基準電圧ＶTHを発生する基準電源
(61)と、非反転入力端子(+)に入力されるタイマ用コン
デンサ(59)の電圧ＶCTが反転入力端子(-)に入力される
基準電源(61)の基準電圧ＶTHのレベルを超えたときに高
い電圧(Ｈ)レベルの比較出力信号を発生するコンパレー
タ(62)とを備えている。時定数切換回路(58)は、制御回
路用レギュレータ及び低電圧停止回路(22)に接続され且
つ一定値Ｉ1,Ｉ2（但しＩ1＜Ｉ2）の定電流出力を発生
する第１及び第２の定電流源(63,64)と、コレクタ端子
及びエミッタ端子がそれぞれ第２の定電流源(64)の出力
端子及び接地端子に接続され且つリセット期間検出回路
(51)内のＮＡＮＤゲート(57)からベース端子に付与され
るリセット期間検出信号ＶRTが低い電圧(Ｌ)レベルのと
きにオフ状態となり高い電圧(Ｈ)レベルのときにオン状
態となる時定数切換用トランジスタ(65)と、第２の定電
流源(64)の出力端子及び時定数切換用トランジスタ(65)
のコレクタ端子の接続点と第１の定電流源(63)の出力端
子との間に第２の定電流源(64)の定電流出力を許容する
極性で接続された逆流防止用ダイオード(66)とを備えて
いる。制御回路用レギュレータ及び低電圧停止回路(2
2)、基準電源(23)、コンパレータ(24)、リセット優先Ｒ
Ｓフリップフロップ(27)及び駆動回路(28)は、図２４に
示す制御回路(12)と略同様であるため説明は省略する。
なお、図１に示す制御回路(12)は、リセット期間検出回
路(51)の入力端子に接続されたリセット期間検出端子(1
2c)を有し、ＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の
補助巻線(2c)に発生するフライバック電圧ＶFBがフライ
バック電圧検出用抵抗(19)及びフライバック電圧検出用
コンデンサ(20)並びに逆流防止用ダイオード(21)を介し
てリセット期間検出端子(12c)に入力される点が図２４
に示す制御回路(12)と異なる。その他の構成は、図２４
に示す従来のスイッチング電源装置と略同様である。
【００２７】図１に示す構成において、図２に示す時刻
ｔ0にて直流電源(1)より直流電力の供給が開始される
と、起動用抵抗(8)を介して駆動用コンデンサ(18)が充
電されると共に制御回路(12)の電源入力端子(12b)に電
圧が印加され、制御回路(12)内の制御回路用レギュレー
タ及び低電圧停止回路(22)が動作を開始する。駆動用コ
ンデンサ(18)の充電電圧が所定値に達して制御回路(12)
内の制御回路用レギュレータ及び低電圧停止回路(22)か
ら駆動用電力が出力されると、タイマ回路(52)が動作を
開始し、リセット優先ＲＳフリップフロップ(27)のセッ
ト端子(S)に出力信号が付与される。これにより、リセ
ット優先ＲＳフリップフロップ(27)がセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。このとき、図２(Ａ)に示
すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の
電圧Ｖ DSが略０Ｖとなり、図２(Ｂ)に示すようにＭＯＳ
-ＦＥＴ(3)のドレイン電流ＩDが増加してトランス(2)に
エネルギが蓄積される。これと共に、図２(Ｄ)に示すよ
うに低域通過型フィルタ回路(11)から制御回路(12)の帰
還信号入力端子(12a)を介してコンパレータ(24)の非反
転入力端子(+)に入力される電圧ＶCP1が直線的に上昇
し、図２(Ｃ)に示すようにトランス(2)の補助巻線(2c)
に負極性の電圧ＶF Bが発生する。トランス(2)の補助巻
線(2c)に発生した負極性の電圧ＶFBは、フライバック電
圧検出用抵抗(19)及びフライバック電圧検出用コンデン
サ(20)並びに逆流防止用ダイオード(21)を介して制御回
路(12)のリセット期間検出端子(12c)に入力される。こ
のとき、リセット期間検出回路(51)内のリセット期間検
出用コンパレータ(54)の非反転入力端子(+)に入力され
る電圧ＶCP2は図２(Ｅ)に示すように略０Ｖであるか
ら、リセット期間検出用コンパレータ(54)から低い電圧
(Ｌ)レベルの出力信号を発生する。一方、リセット優先
ＲＳフリップフロップ(27)の高い電圧(Ｈ)レベルの出力
信号は、リセット期間検出回路(51)内の反転器(55)を介
してプリセット入力付Ｄフリップフロップ(56)のプリセ
ット入力端子(PR)に入力され、図２(Ｆ)に示すようにプ
リセット入力付Ｄフリップフロップ(56)の出力信号ＶDF
の電圧レベルが低(Ｌ)レベルから高(Ｈ)レベルとなる。
したがって、ＮＡＮＤゲート(57)の入力端子にはリセッ
ト期間検出用コンパレータ(54)の低い電圧(Ｌ)レベルの
出力信号とプリセット入力付Ｄフリップフロップ(56)の
高い電圧(Ｈ)レベルの出力信号ＶDFが入力されるので、
図２(Ｇ)に示すようにＮＡＮＤゲート(57)から出力され
るリセット期間検出信号ＶRTは高い電圧(Ｈ)レベルを保
持する。また、リセット優先ＲＳフリップフロップ(27)
の高い電圧(Ｈ)レベルの出力信号はタイマ回路(52)内の
放電用トランジスタ(60)のベース端子に付与されてオン
状態となるので、図２(Ｈ)に示すようにタイマ用コンデ
ンサ(59)の電圧ＶCTは０Ｖを保持する。
ｔ0にて直流電源(1)より直流電力の供給が開始される
と、起動用抵抗(8)を介して駆動用コンデンサ(18)が充
電されると共に制御回路(12)の電源入力端子(12b)に電
圧が印加され、制御回路(12)内の制御回路用レギュレー
タ及び低電圧停止回路(22)が動作を開始する。駆動用コ
ンデンサ(18)の充電電圧が所定値に達して制御回路(12)
内の制御回路用レギュレータ及び低電圧停止回路(22)か
ら駆動用電力が出力されると、タイマ回路(52)が動作を
開始し、リセット優先ＲＳフリップフロップ(27)のセッ
ト端子(S)に出力信号が付与される。これにより、リセ
ット優先ＲＳフリップフロップ(27)がセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。このとき、図２(Ａ)に示
すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の
電圧Ｖ DSが略０Ｖとなり、図２(Ｂ)に示すようにＭＯＳ
-ＦＥＴ(3)のドレイン電流ＩDが増加してトランス(2)に
エネルギが蓄積される。これと共に、図２(Ｄ)に示すよ
うに低域通過型フィルタ回路(11)から制御回路(12)の帰
還信号入力端子(12a)を介してコンパレータ(24)の非反
転入力端子(+)に入力される電圧ＶCP1が直線的に上昇
し、図２(Ｃ)に示すようにトランス(2)の補助巻線(2c)
に負極性の電圧ＶF Bが発生する。トランス(2)の補助巻
線(2c)に発生した負極性の電圧ＶFBは、フライバック電
圧検出用抵抗(19)及びフライバック電圧検出用コンデン
サ(20)並びに逆流防止用ダイオード(21)を介して制御回
路(12)のリセット期間検出端子(12c)に入力される。こ
のとき、リセット期間検出回路(51)内のリセット期間検
出用コンパレータ(54)の非反転入力端子(+)に入力され
る電圧ＶCP2は図２(Ｅ)に示すように略０Ｖであるか
ら、リセット期間検出用コンパレータ(54)から低い電圧
(Ｌ)レベルの出力信号を発生する。一方、リセット優先
ＲＳフリップフロップ(27)の高い電圧(Ｈ)レベルの出力
信号は、リセット期間検出回路(51)内の反転器(55)を介
してプリセット入力付Ｄフリップフロップ(56)のプリセ
ット入力端子(PR)に入力され、図２(Ｆ)に示すようにプ
リセット入力付Ｄフリップフロップ(56)の出力信号ＶDF
の電圧レベルが低(Ｌ)レベルから高(Ｈ)レベルとなる。
したがって、ＮＡＮＤゲート(57)の入力端子にはリセッ
ト期間検出用コンパレータ(54)の低い電圧(Ｌ)レベルの
出力信号とプリセット入力付Ｄフリップフロップ(56)の
高い電圧(Ｈ)レベルの出力信号ＶDFが入力されるので、
図２(Ｇ)に示すようにＮＡＮＤゲート(57)から出力され
るリセット期間検出信号ＶRTは高い電圧(Ｈ)レベルを保
持する。また、リセット優先ＲＳフリップフロップ(27)
の高い電圧(Ｈ)レベルの出力信号はタイマ回路(52)内の
放電用トランジスタ(60)のベース端子に付与されてオン
状態となるので、図２(Ｈ)に示すようにタイマ用コンデ
ンサ(59)の電圧ＶCTは０Ｖを保持する。
【００２８】図２(Ｄ)に示すように、時刻ｔ1にて制御
回路(12)の帰還信号入力端子(12a)からコンパレータ(2
4)の非反転入力端子(+)に入力される電圧ＶCP1が基準電
源(23)の基準電圧ＶOCPのレベルに達すると、コンパレ
ータ(24)から高い電圧(Ｈ)レベルの比較出力信号が発生
し、リセット優先ＲＳフリップフロップ(27)のリセット
端子(R)に付与される。これにより、リセット優先ＲＳ
フリップフロップ(27)がリセット状態となり、駆動回路
(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧
(Ｌ)レベルのオフ信号が付与されてＭＯＳ-ＦＥＴ(3)が
オフ状態となる。このとき、コンパレータ(24)の非反転
入力端子(+)の入力電圧ＶCP1が図２(Ｄ)に示すように急
速に降下し、ＭＯＳ-ＦＥＴ(3)のドレイン電流ＩDが図
２(Ｂ)に示すように略０になると共にドレイン−ソース
端子間の電圧ＶDSが図２(Ａ)に示すように０Ｖから急速
に上昇し、トランス(2)に蓄積されたエネルギが２次巻
線(2b)から整流平滑回路(6)を介して負荷(13)に供給さ
れ、トランス(2)がリセットされる。これと同時に、図
２(Ｃ)に示すようにトランス(2)の補助巻線(2c)に発生
するフライバック電圧ＶFBの極性が負から正となり、フ
ライバック電圧検出用抵抗(19)及びフライバック電圧検
出用コンデンサ(20)並びに逆流防止用ダイオード(21)を
介して制御回路(12)のリセット期間検出端子(12c)に入
力される。ここで、起動時はトランス(2)の補助巻線(2
c)に発生するフライバック電圧ＶFBが低いため、図２
(Ｅ)に示すように制御回路(12)のリセット期間検出端子
(12c)の電圧ＶCP2はリセット期間検出回路(51)内の基準
電源(53)の基準電圧ＶRSTのレベルより低くなる。この
ため、リセット期間検出用コンパレータ(54)の比較出力
信号の電圧レベルは低い(Ｌ)レベルを保持し、プリセッ
ト入力付Ｄフリップフロップ(56)のクロック入力端子(C
LK)に入力されると共にＮＡＮＤゲート(57)の一方の入
力端子に入力される。また、プリセット入力付Ｄフリッ
プフロップ(56)のプリセット入力端子(PR)にはリセット
優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベルの
出力信号が反転器(55)を介して入力されるので、ＮＡＮ
Ｄゲート(57)の他方の入力端子に入力されるプリセット
入力付Ｄフリップフロップ(56)の出力信号ＶDFの電圧レ
ベルは図２(Ｆ)に示すように高い(Ｈ)レベルを保持す
る。したがって、図２(Ｇ)に示すようにＮＡＮＤゲート
(57)から出力されるリセット期間検出信号ＶRTは高い電
圧(Ｈ)レベルを保持する。
回路(12)の帰還信号入力端子(12a)からコンパレータ(2
4)の非反転入力端子(+)に入力される電圧ＶCP1が基準電
源(23)の基準電圧ＶOCPのレベルに達すると、コンパレ
ータ(24)から高い電圧(Ｈ)レベルの比較出力信号が発生
し、リセット優先ＲＳフリップフロップ(27)のリセット
端子(R)に付与される。これにより、リセット優先ＲＳ
フリップフロップ(27)がリセット状態となり、駆動回路
(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧
(Ｌ)レベルのオフ信号が付与されてＭＯＳ-ＦＥＴ(3)が
オフ状態となる。このとき、コンパレータ(24)の非反転
入力端子(+)の入力電圧ＶCP1が図２(Ｄ)に示すように急
速に降下し、ＭＯＳ-ＦＥＴ(3)のドレイン電流ＩDが図
２(Ｂ)に示すように略０になると共にドレイン−ソース
端子間の電圧ＶDSが図２(Ａ)に示すように０Ｖから急速
に上昇し、トランス(2)に蓄積されたエネルギが２次巻
線(2b)から整流平滑回路(6)を介して負荷(13)に供給さ
れ、トランス(2)がリセットされる。これと同時に、図
２(Ｃ)に示すようにトランス(2)の補助巻線(2c)に発生
するフライバック電圧ＶFBの極性が負から正となり、フ
ライバック電圧検出用抵抗(19)及びフライバック電圧検
出用コンデンサ(20)並びに逆流防止用ダイオード(21)を
介して制御回路(12)のリセット期間検出端子(12c)に入
力される。ここで、起動時はトランス(2)の補助巻線(2
c)に発生するフライバック電圧ＶFBが低いため、図２
(Ｅ)に示すように制御回路(12)のリセット期間検出端子
(12c)の電圧ＶCP2はリセット期間検出回路(51)内の基準
電源(53)の基準電圧ＶRSTのレベルより低くなる。この
ため、リセット期間検出用コンパレータ(54)の比較出力
信号の電圧レベルは低い(Ｌ)レベルを保持し、プリセッ
ト入力付Ｄフリップフロップ(56)のクロック入力端子(C
LK)に入力されると共にＮＡＮＤゲート(57)の一方の入
力端子に入力される。また、プリセット入力付Ｄフリッ
プフロップ(56)のプリセット入力端子(PR)にはリセット
優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベルの
出力信号が反転器(55)を介して入力されるので、ＮＡＮ
Ｄゲート(57)の他方の入力端子に入力されるプリセット
入力付Ｄフリップフロップ(56)の出力信号ＶDFの電圧レ
ベルは図２(Ｆ)に示すように高い(Ｈ)レベルを保持す
る。したがって、図２(Ｇ)に示すようにＮＡＮＤゲート
(57)から出力されるリセット期間検出信号ＶRTは高い電
圧(Ｈ)レベルを保持する。
【００２９】ＮＡＮＤゲート(57)から出力される高い電
圧(Ｈ)レベルのリセット期間検出信号ＶRTは、タイマ回
路(52)を構成する時定数切換回路(58)内の時定数切換用
トランジスタ(65)のベース端子に付与され、時定数切換
用トランジスタ(65)がオン状態となる。また、リセット
優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベルの
出力信号は、タイマ回路(52)内の放電用トランジスタ(6
0)のベース端子に付与され、放電用トランジスタ(60)が
オン状態からオフ状態となる。このとき、時定数切換回
路(58)内の第１の定電流源(63)からタイマ用コンデンサ
(59)に一定値Ｉ 1の電流が流れるので、タイマ用コンデ
ンサ(59)が長い時定数で充電され、図２(Ｈ)に示すよう
にタイマ用コンデンサ(59)の電圧ＶCTが直線的に上昇す
る。
圧(Ｈ)レベルのリセット期間検出信号ＶRTは、タイマ回
路(52)を構成する時定数切換回路(58)内の時定数切換用
トランジスタ(65)のベース端子に付与され、時定数切換
用トランジスタ(65)がオン状態となる。また、リセット
優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベルの
出力信号は、タイマ回路(52)内の放電用トランジスタ(6
0)のベース端子に付与され、放電用トランジスタ(60)が
オン状態からオフ状態となる。このとき、時定数切換回
路(58)内の第１の定電流源(63)からタイマ用コンデンサ
(59)に一定値Ｉ 1の電流が流れるので、タイマ用コンデ
ンサ(59)が長い時定数で充電され、図２(Ｈ)に示すよう
にタイマ用コンデンサ(59)の電圧ＶCTが直線的に上昇す
る。
【００３０】時刻ｔ2にてトランス(2)のリセット期間が
終了し、タイマ用コンデンサ(59)の電圧ＶCTが図２(Ｈ)
に示すように基準電源(61)の基準電圧ＶTHのレベルに達
すると、コンパレータ(62)から高い電圧(Ｈ)レベルの比
較出力信号が発生し、リセット優先ＲＳフリップフロッ
プ(27)のセット端子(S)に付与される。これにより、リ
セット優先ＲＳフリップフロップ(27)がセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。これと同時に、トランス
(2)の補助巻線(2c)に発生するフライバック電圧ＶFBの
極性が図２(Ｃ)に示すように正から負となるので、制御
回路(12)のリセット期間検出端子(12c)からリセット期
間検出回路(51)に入力される電圧ＶCP2が図２(Ｅ)に示
すように略０Ｖまで降下すると共に、制御回路(12)の帰
還信号入力端子(12a)からコンパレータ(24)の非反転入
力端子(+)に入力される電圧ＶCP1が図２(Ｄ)に示すよう
に再び上昇する。また、タイマ回路(52)の放電用トラン
ジスタ(60)がオフ状態からオン状態となり、タイマ用コ
ンデンサ(59)が放電されるので、タイマ用コンデンサ(5
9)の電圧ＶCTが図２(Ｈ)に示すように略０Ｖまで降下す
る。このとき、トランス(2)の２次巻線(2b)側にはエネ
ルギの伝達が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中
に整流平滑回路(6)の平滑コンデンサ(5)に充電された電
荷が負荷(13)に供給される。
終了し、タイマ用コンデンサ(59)の電圧ＶCTが図２(Ｈ)
に示すように基準電源(61)の基準電圧ＶTHのレベルに達
すると、コンパレータ(62)から高い電圧(Ｈ)レベルの比
較出力信号が発生し、リセット優先ＲＳフリップフロッ
プ(27)のセット端子(S)に付与される。これにより、リ
セット優先ＲＳフリップフロップ(27)がセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。これと同時に、トランス
(2)の補助巻線(2c)に発生するフライバック電圧ＶFBの
極性が図２(Ｃ)に示すように正から負となるので、制御
回路(12)のリセット期間検出端子(12c)からリセット期
間検出回路(51)に入力される電圧ＶCP2が図２(Ｅ)に示
すように略０Ｖまで降下すると共に、制御回路(12)の帰
還信号入力端子(12a)からコンパレータ(24)の非反転入
力端子(+)に入力される電圧ＶCP1が図２(Ｄ)に示すよう
に再び上昇する。また、タイマ回路(52)の放電用トラン
ジスタ(60)がオフ状態からオン状態となり、タイマ用コ
ンデンサ(59)が放電されるので、タイマ用コンデンサ(5
9)の電圧ＶCTが図２(Ｈ)に示すように略０Ｖまで降下す
る。このとき、トランス(2)の２次巻線(2b)側にはエネ
ルギの伝達が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中
に整流平滑回路(6)の平滑コンデンサ(5)に充電された電
荷が負荷(13)に供給される。
【００３１】負荷(13)のインピーダンスが低い重負荷状
態の場合は、図３(Ｄ)に示すように時刻ｔ1にて制御回
路(12)の帰還信号入力端子(12a)の電圧ＶCP1が基準電源
(23)の基準電圧ＶOCPのレベルに達してＭＯＳ-ＦＥＴ
(3)がオフ状態になると、トランス(2)の補助巻線(2c)に
図３(Ｃ)に示すようなフライバック電圧ＶFBが発生す
る。このとき、制御回路(12)のリセット期間検出端子(1
2c)の電圧ＶCP2が図３(Ｅ)に示すように上昇し、時刻ｔ
1Aにてリセット期間検出回路(51)内の基準電源(53)の基
準電圧ＶRSTのレベルよりも高くなると、リセット期間
検出用コンパレータ(54)の比較出力信号が低い電圧(Ｌ)
レベルから高い電圧(Ｈ)レベルとなる。リセット期間検
出用コンパレータ(54)の高い電圧(Ｈ)レベルの比較出力
信号は、プリセット入力付Ｄフリップフロップ(56)のク
ロック入力端子(CLK)に入力されると共に、ＮＡＮＤゲ
ート(57)の一方の入力端子に入力される。また、プリセ
ット入力付Ｄフリップフロップ(56)のプリセット入力端
子(PR)には、リセット優先ＲＳフリップフロップ(27)の
低い電圧(Ｌ)レベルの出力信号が反転器(55)を介して入
力されるので、ＮＡＮＤゲート(57)の他方の入力端子に
入力されるプリセット入力付Ｄフリップフロップ(56)の
出力信号ＶDFは図３(Ｆ)に示すように高い電圧(Ｈ)レベ
ルを保持する。したがって、図３(Ｇ)に示すようにＮＡ
ＮＤゲート(57)から低い電圧(Ｌ)レベルのリセット期間
検出信号ＶRTが出力され、タイマ回路(52)内の時定数切
換回路(58)の時定数切換用トランジスタ(65)のベース端
子に付与されるので、時定数切換用トランジスタ(65)が
オフ状態となる。また、リセット優先ＲＳフリップフロ
ップ(27)の低い電圧(Ｌ)レベルの出力信号は、タイマ回
路(52)内の放電用トランジスタ(60)のベース端子に付与
され、放電用トランジスタ(60)がオン状態からオフ状態
となる。このとき、時定数切換回路(58)内の逆流防止用
ダイオード(66)が導通状態となり、第１及び第２の定電
流源(63,64)からタイマ用コンデンサ(59)に一定値(Ｉ1
＋Ｉ2)の電流が流れるので、タイマ用コンデンサ(59)が
短い時定数で充電され、図３(Ｈ)に示すようにタイマ用
コンデンサ(59)の電圧ＶCTが起動時よりも急な勾配で直
線的に上昇する。
態の場合は、図３(Ｄ)に示すように時刻ｔ1にて制御回
路(12)の帰還信号入力端子(12a)の電圧ＶCP1が基準電源
(23)の基準電圧ＶOCPのレベルに達してＭＯＳ-ＦＥＴ
(3)がオフ状態になると、トランス(2)の補助巻線(2c)に
図３(Ｃ)に示すようなフライバック電圧ＶFBが発生す
る。このとき、制御回路(12)のリセット期間検出端子(1
2c)の電圧ＶCP2が図３(Ｅ)に示すように上昇し、時刻ｔ
1Aにてリセット期間検出回路(51)内の基準電源(53)の基
準電圧ＶRSTのレベルよりも高くなると、リセット期間
検出用コンパレータ(54)の比較出力信号が低い電圧(Ｌ)
レベルから高い電圧(Ｈ)レベルとなる。リセット期間検
出用コンパレータ(54)の高い電圧(Ｈ)レベルの比較出力
信号は、プリセット入力付Ｄフリップフロップ(56)のク
ロック入力端子(CLK)に入力されると共に、ＮＡＮＤゲ
ート(57)の一方の入力端子に入力される。また、プリセ
ット入力付Ｄフリップフロップ(56)のプリセット入力端
子(PR)には、リセット優先ＲＳフリップフロップ(27)の
低い電圧(Ｌ)レベルの出力信号が反転器(55)を介して入
力されるので、ＮＡＮＤゲート(57)の他方の入力端子に
入力されるプリセット入力付Ｄフリップフロップ(56)の
出力信号ＶDFは図３(Ｆ)に示すように高い電圧(Ｈ)レベ
ルを保持する。したがって、図３(Ｇ)に示すようにＮＡ
ＮＤゲート(57)から低い電圧(Ｌ)レベルのリセット期間
検出信号ＶRTが出力され、タイマ回路(52)内の時定数切
換回路(58)の時定数切換用トランジスタ(65)のベース端
子に付与されるので、時定数切換用トランジスタ(65)が
オフ状態となる。また、リセット優先ＲＳフリップフロ
ップ(27)の低い電圧(Ｌ)レベルの出力信号は、タイマ回
路(52)内の放電用トランジスタ(60)のベース端子に付与
され、放電用トランジスタ(60)がオン状態からオフ状態
となる。このとき、時定数切換回路(58)内の逆流防止用
ダイオード(66)が導通状態となり、第１及び第２の定電
流源(63,64)からタイマ用コンデンサ(59)に一定値(Ｉ1
＋Ｉ2)の電流が流れるので、タイマ用コンデンサ(59)が
短い時定数で充電され、図３(Ｈ)に示すようにタイマ用
コンデンサ(59)の電圧ＶCTが起動時よりも急な勾配で直
線的に上昇する。
【００３２】図３(Ｈ)に示すように、タイマ用コンデン
サ(59)の電圧ＶCTが時刻ｔ2にて基準電源(61)の基準電
圧ＶTHのレベルに達すると、コンパレータ(62)から高い
電圧(Ｈ)レベルの比較出力信号が発生し、リセット優先
ＲＳフリップフロップ(27)のセット端子(S)に付与され
る。一方、制御回路(12)の帰還信号入力端子(12a)から
コンパレータ(24)の非反転入力端子(+)に入力される電
圧ＶCP1は図３(Ｄ)に示すように基準電源(23)の基準電
圧ＶOCP以下であるから、コンパレータ(24)から低い電
圧(Ｌ)レベルの比較出力信号が発生し、リセット優先Ｒ
Ｓフリップフロップ(27)のリセット端子(R)に付与され
る。これにより、リセット優先ＲＳフリップフロップ(2
7)がセット状態となり、駆動回路(28)を介してＭＯＳ-
ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信
号が付与されてＭＯＳ-ＦＥＴ(3)がオン状態となる。こ
のとき、ＭＯＳ-ＦＥＴ(3)のドレイン電流ＩDが図３
(Ｂ)に示すように上昇するので、制御回路(12)の帰還信
号入力端子(12a)からコンパレータ(24)の非反転入力端
子(+)に入力される電圧ＶCP1も図３(Ｄ)に示すように上
昇する。これと同時に、トランス(2)の補助巻線(2c)に
発生するフライバック電圧ＶF Bの極性が図３(Ｃ)に示す
ように正から負となるので、制御回路(12)のリセット期
間検出端子(12c)からリセット期間検出回路(51)内のリ
セット期間検出用コンパレータ(54)の非反転入力端子
(+)に入力される電圧ＶCP2が図３(Ｅ)に示すように基準
電源(53)の基準電圧ＶRSTのレベルよりも低くなり、リ
セット期間検出用コンパレータ(54)の比較出力信号が高
い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。この
とき、図３(Ｆ)に示すようにプリセット入力付Ｄフリッ
プフロップ(56)の出力信号ＶDFが一旦低い電圧(Ｌ)レベ
ルまで降下した後、瞬時に高い電圧(Ｈ)レベルに復帰す
る。これにより、ＮＡＮＤゲート(57)から出力されるリ
セット期間検出信号ＶRTが図３(Ｇ)に示すように低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。これと同
時に、リセット優先ＲＳフリップフロップ(27)から出力
される高(Ｈ)レベルの電圧信号により、タイマ回路(52)
内の放電用トランジスタ(60)がオフ状態からオン状態と
なり、タイマ用コンデンサ(59)が放電されるので、図３
(Ｈ)に示すようにタイマ用コンデンサ(59)の電圧ＶCTが
略０Ｖまで降下する。このとき、トランス(2)の２次巻
線(2b)側にはエネルギの伝達が行われず、ＭＯＳ-ＦＥ
Ｔ(3)のオフ期間中に整流平滑回路(6)の平滑コンデンサ
(5)に充電された電荷が負荷(13)に供給される。
サ(59)の電圧ＶCTが時刻ｔ2にて基準電源(61)の基準電
圧ＶTHのレベルに達すると、コンパレータ(62)から高い
電圧(Ｈ)レベルの比較出力信号が発生し、リセット優先
ＲＳフリップフロップ(27)のセット端子(S)に付与され
る。一方、制御回路(12)の帰還信号入力端子(12a)から
コンパレータ(24)の非反転入力端子(+)に入力される電
圧ＶCP1は図３(Ｄ)に示すように基準電源(23)の基準電
圧ＶOCP以下であるから、コンパレータ(24)から低い電
圧(Ｌ)レベルの比較出力信号が発生し、リセット優先Ｒ
Ｓフリップフロップ(27)のリセット端子(R)に付与され
る。これにより、リセット優先ＲＳフリップフロップ(2
7)がセット状態となり、駆動回路(28)を介してＭＯＳ-
ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信
号が付与されてＭＯＳ-ＦＥＴ(3)がオン状態となる。こ
のとき、ＭＯＳ-ＦＥＴ(3)のドレイン電流ＩDが図３
(Ｂ)に示すように上昇するので、制御回路(12)の帰還信
号入力端子(12a)からコンパレータ(24)の非反転入力端
子(+)に入力される電圧ＶCP1も図３(Ｄ)に示すように上
昇する。これと同時に、トランス(2)の補助巻線(2c)に
発生するフライバック電圧ＶF Bの極性が図３(Ｃ)に示す
ように正から負となるので、制御回路(12)のリセット期
間検出端子(12c)からリセット期間検出回路(51)内のリ
セット期間検出用コンパレータ(54)の非反転入力端子
(+)に入力される電圧ＶCP2が図３(Ｅ)に示すように基準
電源(53)の基準電圧ＶRSTのレベルよりも低くなり、リ
セット期間検出用コンパレータ(54)の比較出力信号が高
い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。この
とき、図３(Ｆ)に示すようにプリセット入力付Ｄフリッ
プフロップ(56)の出力信号ＶDFが一旦低い電圧(Ｌ)レベ
ルまで降下した後、瞬時に高い電圧(Ｈ)レベルに復帰す
る。これにより、ＮＡＮＤゲート(57)から出力されるリ
セット期間検出信号ＶRTが図３(Ｇ)に示すように低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。これと同
時に、リセット優先ＲＳフリップフロップ(27)から出力
される高(Ｈ)レベルの電圧信号により、タイマ回路(52)
内の放電用トランジスタ(60)がオフ状態からオン状態と
なり、タイマ用コンデンサ(59)が放電されるので、図３
(Ｈ)に示すようにタイマ用コンデンサ(59)の電圧ＶCTが
略０Ｖまで降下する。このとき、トランス(2)の２次巻
線(2b)側にはエネルギの伝達が行われず、ＭＯＳ-ＦＥ
Ｔ(3)のオフ期間中に整流平滑回路(6)の平滑コンデンサ
(5)に充電された電荷が負荷(13)に供給される。
【００３３】また、負荷(13)のインピーダンスが高い軽
負荷状態の場合は、図４(Ｄ)に示すように時刻ｔ1にて
制御回路(12)の帰還信号入力端子(12a)の電圧ＶCP1が基
準電源(23)の基準電圧ＶOCPのレベルに達してＭＯＳ-Ｆ
ＥＴ(3)がオフ状態になると、トランス(2)の補助巻線(2
c)に図４(Ｃ)に示すようなフライバック電圧ＶFBが発生
する。このとき、制御回路(12)のリセット期間検出端子
(12c)の電圧ＶCP2が図４(Ｅ)に示すように上昇し、時刻
ｔ1Aにてリセット期間検出回路(51)内の基準電源(53)の
基準電圧ＶRSTのレベルよりも高くなると、リセット期
間検出用コンパレータ(54)の比較出力信号が低い電圧
(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。リセット期
間検出用コンパレータ(54)の高い電圧(Ｈ)レベルの比較
出力信号は、プリセット入力付Ｄフリップフロップ(56)
のクロック入力端子(CLK)に入力されると共に、ＮＡＮ
Ｄゲート(57)の一方の入力端子に入力される。また、プ
リセット入力付Ｄフリップフロップ(56)のプリセット入
力端子(PR)にはリセット優先ＲＳフリップフロップ(27)
の低い電圧(Ｌ)レベルの出力信号が反転器(55)を介して
入力されるので、ＮＡＮＤゲート(57)の他方の入力端子
に入力されるプリセット入力付Ｄフリップフロップ(56)
の出力信号ＶDFは図４(Ｆ)に示すように高い電圧(Ｈ)レ
ベルを保持する。したがって、図４(Ｇ)に示すようにＮ
ＡＮＤゲート(57)から低い電圧(Ｌ)レベルのリセット期
間検出信号ＶRTが出力され、タイマ回路(52)内の時定数
切換回路(58)の時定数切換用トランジスタ(65)のベース
端子に付与されるので、時定数切換用トランジスタ(65)
がオフ状態となる。また、リセット優先ＲＳフリップフ
ロップ(27)の低い電圧(Ｌ)レベルの出力信号は、タイマ
回路(52)内の放電用トランジスタ(60)のベース端子に付
与され、放電用トランジスタ(60)がオン状態からオフ状
態となる。このとき、時定数切換回路(58)内の逆流防止
用ダイオード(66)が導通状態となり、第１及び第２の定
電流源(63,64)からタイマ用コンデンサ(59)に一定値(Ｉ
1＋Ｉ2)の電流が流れるので、タイマ用コンデンサ(59)
が短い時定数で充電され、図４(Ｈ)に示すようにタイマ
用コンデンサ(59)の電圧ＶCTが起動時よりも急な勾配で
直線的に上昇する。
負荷状態の場合は、図４(Ｄ)に示すように時刻ｔ1にて
制御回路(12)の帰還信号入力端子(12a)の電圧ＶCP1が基
準電源(23)の基準電圧ＶOCPのレベルに達してＭＯＳ-Ｆ
ＥＴ(3)がオフ状態になると、トランス(2)の補助巻線(2
c)に図４(Ｃ)に示すようなフライバック電圧ＶFBが発生
する。このとき、制御回路(12)のリセット期間検出端子
(12c)の電圧ＶCP2が図４(Ｅ)に示すように上昇し、時刻
ｔ1Aにてリセット期間検出回路(51)内の基準電源(53)の
基準電圧ＶRSTのレベルよりも高くなると、リセット期
間検出用コンパレータ(54)の比較出力信号が低い電圧
(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。リセット期
間検出用コンパレータ(54)の高い電圧(Ｈ)レベルの比較
出力信号は、プリセット入力付Ｄフリップフロップ(56)
のクロック入力端子(CLK)に入力されると共に、ＮＡＮ
Ｄゲート(57)の一方の入力端子に入力される。また、プ
リセット入力付Ｄフリップフロップ(56)のプリセット入
力端子(PR)にはリセット優先ＲＳフリップフロップ(27)
の低い電圧(Ｌ)レベルの出力信号が反転器(55)を介して
入力されるので、ＮＡＮＤゲート(57)の他方の入力端子
に入力されるプリセット入力付Ｄフリップフロップ(56)
の出力信号ＶDFは図４(Ｆ)に示すように高い電圧(Ｈ)レ
ベルを保持する。したがって、図４(Ｇ)に示すようにＮ
ＡＮＤゲート(57)から低い電圧(Ｌ)レベルのリセット期
間検出信号ＶRTが出力され、タイマ回路(52)内の時定数
切換回路(58)の時定数切換用トランジスタ(65)のベース
端子に付与されるので、時定数切換用トランジスタ(65)
がオフ状態となる。また、リセット優先ＲＳフリップフ
ロップ(27)の低い電圧(Ｌ)レベルの出力信号は、タイマ
回路(52)内の放電用トランジスタ(60)のベース端子に付
与され、放電用トランジスタ(60)がオン状態からオフ状
態となる。このとき、時定数切換回路(58)内の逆流防止
用ダイオード(66)が導通状態となり、第１及び第２の定
電流源(63,64)からタイマ用コンデンサ(59)に一定値(Ｉ
1＋Ｉ2)の電流が流れるので、タイマ用コンデンサ(59)
が短い時定数で充電され、図４(Ｈ)に示すようにタイマ
用コンデンサ(59)の電圧ＶCTが起動時よりも急な勾配で
直線的に上昇する。
【００３４】時刻ｔ1Bにてトランス(2)のリセット期間
が終了すると、図４(Ｃ)に示すようにトランス(2)の補
助巻線(2c)に発生するフライバック電圧ＶFBが低下し、
制御回路(12)のリセット期間検出端子(12c)からリセッ
ト期間検出回路(51)内のリセット期間検出用コンパレー
タ(54)の非反転入力端子(+)に入力される電圧ＶCP2が図
４(Ｅ)に示すように基準電源(53)の基準電圧ＶRSTのレ
ベルよりも低くなるので、リセット期間検出用コンパレ
ータ(54)の比較出力信号が高い電圧(Ｈ)レベルから低い
電圧(Ｌ)レベルとなる。このとき、図４(Ｆ)に示すよう
にプリセット入力付Ｄフリップフロップ(56)の出力信号
ＶDFが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
る。これにより、ＮＡＮＤゲート(57)から出力されるリ
セット期間検出信号ＶRTが図４(Ｇ)に示すように低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなるので、タイ
マ回路(52)内の時定数切換回路(58)の時定数切換用トラ
ンジスタ(65)がオフ状態からオン状態となる。したがっ
て、時刻ｔ1B以降は時定数切換回路(58)内の逆流防止用
ダイオード(66)が非導通状態となり、第１の定電流源(6
3)からタイマ用コンデンサ(59)に一定値Ｉ1の電流のみ
が流れるので、タイマ用コンデンサ(59)は起動時と同様
に長い時定数で充電され、図４(Ｈ)に示すようにタイマ
用コンデンサ(59)の電圧ＶCTが期間(ｔ1A〜ｔ1B)よりも
緩い勾配で直線的に上昇する。また、時刻ｔ1B以降でＭ
ＯＳ-ＦＥＴ(3)がオフ期間中は、図４(Ａ)、(Ｃ)及び
(Ｅ)に示すようにトランス(2)の自由振動による電圧信
号がＭＯＳ-ＦＥＴ(3)、トランス(2)の補助巻線(2c)及
び制御回路(12)のリセット期間検出端子(12c)の各電圧
信号ＶDS,ＶFB,ＶCP2にそれぞれ重畳される。この期間
中は、コンパレータ(24)の比較出力信号及びリセット期
間検出回路(51)内のリセット期間検出用コンパレータ(5
4)の比較出力信号は低い電圧(Ｌ)レベルと高い電圧(Ｈ)
レベルとの間を振動するが、リセット優先ＲＳフリップ
フロップ(27)の出力信号はセット端子(S)に高い電圧
(Ｈ)レベルの信号が入力されるまで低い電圧(Ｌ)レベル
を保持するため、プリセット入力付Ｄフリップフロップ
(56)のプリセット入力端子(PR)には何も入力されず、出
力信号ＶDFは図４(Ｆ)に示すように低い電圧(Ｌ)レベル
を保持する。
が終了すると、図４(Ｃ)に示すようにトランス(2)の補
助巻線(2c)に発生するフライバック電圧ＶFBが低下し、
制御回路(12)のリセット期間検出端子(12c)からリセッ
ト期間検出回路(51)内のリセット期間検出用コンパレー
タ(54)の非反転入力端子(+)に入力される電圧ＶCP2が図
４(Ｅ)に示すように基準電源(53)の基準電圧ＶRSTのレ
ベルよりも低くなるので、リセット期間検出用コンパレ
ータ(54)の比較出力信号が高い電圧(Ｈ)レベルから低い
電圧(Ｌ)レベルとなる。このとき、図４(Ｆ)に示すよう
にプリセット入力付Ｄフリップフロップ(56)の出力信号
ＶDFが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
る。これにより、ＮＡＮＤゲート(57)から出力されるリ
セット期間検出信号ＶRTが図４(Ｇ)に示すように低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなるので、タイ
マ回路(52)内の時定数切換回路(58)の時定数切換用トラ
ンジスタ(65)がオフ状態からオン状態となる。したがっ
て、時刻ｔ1B以降は時定数切換回路(58)内の逆流防止用
ダイオード(66)が非導通状態となり、第１の定電流源(6
3)からタイマ用コンデンサ(59)に一定値Ｉ1の電流のみ
が流れるので、タイマ用コンデンサ(59)は起動時と同様
に長い時定数で充電され、図４(Ｈ)に示すようにタイマ
用コンデンサ(59)の電圧ＶCTが期間(ｔ1A〜ｔ1B)よりも
緩い勾配で直線的に上昇する。また、時刻ｔ1B以降でＭ
ＯＳ-ＦＥＴ(3)がオフ期間中は、図４(Ａ)、(Ｃ)及び
(Ｅ)に示すようにトランス(2)の自由振動による電圧信
号がＭＯＳ-ＦＥＴ(3)、トランス(2)の補助巻線(2c)及
び制御回路(12)のリセット期間検出端子(12c)の各電圧
信号ＶDS,ＶFB,ＶCP2にそれぞれ重畳される。この期間
中は、コンパレータ(24)の比較出力信号及びリセット期
間検出回路(51)内のリセット期間検出用コンパレータ(5
4)の比較出力信号は低い電圧(Ｌ)レベルと高い電圧(Ｈ)
レベルとの間を振動するが、リセット優先ＲＳフリップ
フロップ(27)の出力信号はセット端子(S)に高い電圧
(Ｈ)レベルの信号が入力されるまで低い電圧(Ｌ)レベル
を保持するため、プリセット入力付Ｄフリップフロップ
(56)のプリセット入力端子(PR)には何も入力されず、出
力信号ＶDFは図４(Ｆ)に示すように低い電圧(Ｌ)レベル
を保持する。
【００３５】時刻ｔ2にてタイマ用コンデンサ(59)の電
圧ＶCTが図４(Ｈ)に示すように基準電源(61)の基準電圧
ＶTHのレベルに達すると、コンパレータ(62)から高い電
圧(Ｈ)レベルの比較出力信号が発生し、リセット優先Ｒ
Ｓフリップフロップ(27)のセット端子(S)に付与され
る。これと同時に、トランス(2)の補助巻線(2c)に発生
するフライバック電圧ＶFBの極性が図４(Ｃ)に示すよう
に正から負となるので、制御回路(12)のリセット期間検
出端子(12c)からリセット期間検出回路(51)内のリセッ
ト期間検出用コンパレータ(54)の非反転入力端子(+)に
入力される電圧ＶC P2が図４(Ｅ)に示すように基準電源
(53)の基準電圧ＶRSTのレベルよりも低くなり、リセッ
ト期間検出用コンパレータ(54)の比較出力信号が高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。一方、制
御回路(12)の帰還信号入力端子(12a)からコンパレータ
(24)の非反転入力端子(+)に入力される電圧ＶCP1は図４
(Ｄ)に示すように基準電源(23)の基準電圧ＶOCP以下で
あるから、コンパレータ(24)から低い電圧(Ｌ)レベルの
比較出力信号が発生し、リセット優先ＲＳフリップフロ
ップ(27)のリセット端子(R)に付与される。このとき、
リセット優先ＲＳフリップフロップ(27)のセット端子
(S)には高い電圧(Ｈ)レベルの信号が付与されるため、
リセット優先ＲＳフリップフロップ(27)がセット状態と
なり、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート
端子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯ
Ｓ-ＦＥＴ(3)がオン状態となる。これにより、リセット
期間検出回路(51)内のプリセット入力付Ｄフリップフロ
ップ(56)のプリセット入力端子(PR)に高い電圧(Ｈ)レベ
ルの信号が入力され、出力信号ＶDFが図４(Ｆ)に示すよ
うに低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
る。このため、ＮＡＮＤゲート(57)から出力されるリセ
ット期間検出信号ＶRTは図４(Ｇ)に示すように高い電圧
(Ｈ)レベルを保持する。これと同時に、放電用トランジ
スタ(60)がオフ状態からオン状態となりタイマ用コンデ
ンサ(59)が放電されるので、図４(Ｈ)に示すようにタイ
マ用コンデンサ(59)の電圧ＶCTが略０Ｖまで降下する。
このとき、トランス(2)の２次巻線(2b)側にはエネルギ
の伝達が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中に整
流平滑回路(6)の平滑コンデンサ(5)に充電された電荷が
負荷(13)に供給される。なお、ＭＯＳ-ＦＥＴ(3)の過電
流保護及び負荷(13)に印加される直流電圧ＶOの安定化
に関する動作については、図２１に示す従来のスイッチ
ング電源装置の場合と略同様であるので、説明は省略す
る。
圧ＶCTが図４(Ｈ)に示すように基準電源(61)の基準電圧
ＶTHのレベルに達すると、コンパレータ(62)から高い電
圧(Ｈ)レベルの比較出力信号が発生し、リセット優先Ｒ
Ｓフリップフロップ(27)のセット端子(S)に付与され
る。これと同時に、トランス(2)の補助巻線(2c)に発生
するフライバック電圧ＶFBの極性が図４(Ｃ)に示すよう
に正から負となるので、制御回路(12)のリセット期間検
出端子(12c)からリセット期間検出回路(51)内のリセッ
ト期間検出用コンパレータ(54)の非反転入力端子(+)に
入力される電圧ＶC P2が図４(Ｅ)に示すように基準電源
(53)の基準電圧ＶRSTのレベルよりも低くなり、リセッ
ト期間検出用コンパレータ(54)の比較出力信号が高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。一方、制
御回路(12)の帰還信号入力端子(12a)からコンパレータ
(24)の非反転入力端子(+)に入力される電圧ＶCP1は図４
(Ｄ)に示すように基準電源(23)の基準電圧ＶOCP以下で
あるから、コンパレータ(24)から低い電圧(Ｌ)レベルの
比較出力信号が発生し、リセット優先ＲＳフリップフロ
ップ(27)のリセット端子(R)に付与される。このとき、
リセット優先ＲＳフリップフロップ(27)のセット端子
(S)には高い電圧(Ｈ)レベルの信号が付与されるため、
リセット優先ＲＳフリップフロップ(27)がセット状態と
なり、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート
端子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯ
Ｓ-ＦＥＴ(3)がオン状態となる。これにより、リセット
期間検出回路(51)内のプリセット入力付Ｄフリップフロ
ップ(56)のプリセット入力端子(PR)に高い電圧(Ｈ)レベ
ルの信号が入力され、出力信号ＶDFが図４(Ｆ)に示すよ
うに低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
る。このため、ＮＡＮＤゲート(57)から出力されるリセ
ット期間検出信号ＶRTは図４(Ｇ)に示すように高い電圧
(Ｈ)レベルを保持する。これと同時に、放電用トランジ
スタ(60)がオフ状態からオン状態となりタイマ用コンデ
ンサ(59)が放電されるので、図４(Ｈ)に示すようにタイ
マ用コンデンサ(59)の電圧ＶCTが略０Ｖまで降下する。
このとき、トランス(2)の２次巻線(2b)側にはエネルギ
の伝達が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中に整
流平滑回路(6)の平滑コンデンサ(5)に充電された電荷が
負荷(13)に供給される。なお、ＭＯＳ-ＦＥＴ(3)の過電
流保護及び負荷(13)に印加される直流電圧ＶOの安定化
に関する動作については、図２１に示す従来のスイッチ
ング電源装置の場合と略同様であるので、説明は省略す
る。
【００３６】本実施の形態では、負荷(13)が重負荷状態
のときは、ＭＯＳ-ＦＥＴ(3)がオフ状態となった後にト
ランス(2)のフライバックエネルギが比較的長期間に亘
り２次巻線(2b)から整流平滑回路(6)を介して負荷(13)
に供給されるため、トランス(2)のリセット期間が長く
なる。これにより、トランス(2)の補助巻線(2c)に広幅
の電圧パルスが発生し、この広幅の電圧パルスをトラン
ス(2)のリセット期間としてリセット期間検出回路(51)
により検出し、低い電圧(Ｌ)レベルのリセット期間検出
信号ＶRTを出力する。リセット期間検出回路(51)のリセ
ット期間検出信号ＶRTが低い電圧(Ｌ)レベルのときはタ
イマ回路(52)内のタイマ用コンデンサ(59)が短い時定数
で充電され、タイマ用コンデンサ(59)の電圧ＶCTが基準
電源(61)の基準電圧ＶTHのレベルに達すると、ＭＯＳ-
ＦＥＴ(3)がオフからオン状態に切り換わるので、通常
のオフ期間固定動作が行われる。負荷(13)が軽負荷状態
のときは、ＭＯＳ-ＦＥＴ(3)がオフ状態となった後にト
ランス(2)のフライバックエネルギが比較的短期間のう
ちに２次巻線(2b)から整流平滑回路(6)を介して負荷(1
3)に供給されるため、トランス(2)のリセット期間が短
くなる。これにより、トランス(2)の補助巻線(2c)に自
由振動分を含む狭幅の電圧パルスが発生し、最初の狭幅
の電圧パルスのみをトランス(2)のリセット期間として
リセット期間検出回路(51)により検出し、低い電圧(Ｌ)
レベルのリセット期間検出信号ＶRTを出力する。リセッ
ト期間検出回路(51)のリセット期間検出信号ＶRTの出力
期間中はタイマ回路(52)内のタイマ用コンデンサ(59)が
短い時定数で充電され、リセット期間検出信号ＶRTの出
力期間以降は長い時定数でタイマ回路(52)内のタイマ用
コンデンサ(59)が充電されるため、リセット期間検出回
路(51)から出力されるリセット期間検出信号ＶRTの低い
電圧(Ｌ)レベルの期間がタイマ回路(52)内のタイマ用コ
ンデンサ(59)の短い時定数での充電期間よりも短くな
る。このとき、制御回路(12)はトランス(2)のリセット
期間の終了後にタイマ回路(52)の時定数を延長し、時定
数延長後のタイマ回路(52)が出力を発生するまでＭＯＳ
-ＦＥＴ(3)のオフ状態を保持した後にオン状態に切り換
えるので、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長され、Ｍ
ＯＳ-ＦＥＴ(3)のスイッチング周波数が低下する。した
がって、ＭＯＳ-ＦＥＴ(3)のオン・オフ回数が減少し、
負荷(13)のインピーダンスが高い軽負荷時にＭＯＳ-Ｆ
ＥＴ(3)で発生するスイッチング損失を低減できるの
で、広い負荷の範囲でスイッチング電源装置の変換効率
を向上することが可能となる。また、起動時はトランス
(2)の補助巻線(2c)に発生するフライバック電圧ＶFBが
低く、リセット期間検出回路(51)から出力されるリセッ
ト期間検出信号ＶRTは高い電圧(Ｈ)レベルを保持するた
め、トランス(2)のリセット期間が検出されないが、タ
イマ回路(52)内のタイマ用コンデンサ(59)は長い時定数
で充電されるため、起動時にＭＯＳ-ＦＥＴ(3)にかかる
過渡的なストレスを軽減できる利点がある。
のときは、ＭＯＳ-ＦＥＴ(3)がオフ状態となった後にト
ランス(2)のフライバックエネルギが比較的長期間に亘
り２次巻線(2b)から整流平滑回路(6)を介して負荷(13)
に供給されるため、トランス(2)のリセット期間が長く
なる。これにより、トランス(2)の補助巻線(2c)に広幅
の電圧パルスが発生し、この広幅の電圧パルスをトラン
ス(2)のリセット期間としてリセット期間検出回路(51)
により検出し、低い電圧(Ｌ)レベルのリセット期間検出
信号ＶRTを出力する。リセット期間検出回路(51)のリセ
ット期間検出信号ＶRTが低い電圧(Ｌ)レベルのときはタ
イマ回路(52)内のタイマ用コンデンサ(59)が短い時定数
で充電され、タイマ用コンデンサ(59)の電圧ＶCTが基準
電源(61)の基準電圧ＶTHのレベルに達すると、ＭＯＳ-
ＦＥＴ(3)がオフからオン状態に切り換わるので、通常
のオフ期間固定動作が行われる。負荷(13)が軽負荷状態
のときは、ＭＯＳ-ＦＥＴ(3)がオフ状態となった後にト
ランス(2)のフライバックエネルギが比較的短期間のう
ちに２次巻線(2b)から整流平滑回路(6)を介して負荷(1
3)に供給されるため、トランス(2)のリセット期間が短
くなる。これにより、トランス(2)の補助巻線(2c)に自
由振動分を含む狭幅の電圧パルスが発生し、最初の狭幅
の電圧パルスのみをトランス(2)のリセット期間として
リセット期間検出回路(51)により検出し、低い電圧(Ｌ)
レベルのリセット期間検出信号ＶRTを出力する。リセッ
ト期間検出回路(51)のリセット期間検出信号ＶRTの出力
期間中はタイマ回路(52)内のタイマ用コンデンサ(59)が
短い時定数で充電され、リセット期間検出信号ＶRTの出
力期間以降は長い時定数でタイマ回路(52)内のタイマ用
コンデンサ(59)が充電されるため、リセット期間検出回
路(51)から出力されるリセット期間検出信号ＶRTの低い
電圧(Ｌ)レベルの期間がタイマ回路(52)内のタイマ用コ
ンデンサ(59)の短い時定数での充電期間よりも短くな
る。このとき、制御回路(12)はトランス(2)のリセット
期間の終了後にタイマ回路(52)の時定数を延長し、時定
数延長後のタイマ回路(52)が出力を発生するまでＭＯＳ
-ＦＥＴ(3)のオフ状態を保持した後にオン状態に切り換
えるので、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長され、Ｍ
ＯＳ-ＦＥＴ(3)のスイッチング周波数が低下する。した
がって、ＭＯＳ-ＦＥＴ(3)のオン・オフ回数が減少し、
負荷(13)のインピーダンスが高い軽負荷時にＭＯＳ-Ｆ
ＥＴ(3)で発生するスイッチング損失を低減できるの
で、広い負荷の範囲でスイッチング電源装置の変換効率
を向上することが可能となる。また、起動時はトランス
(2)の補助巻線(2c)に発生するフライバック電圧ＶFBが
低く、リセット期間検出回路(51)から出力されるリセッ
ト期間検出信号ＶRTは高い電圧(Ｈ)レベルを保持するた
め、トランス(2)のリセット期間が検出されないが、タ
イマ回路(52)内のタイマ用コンデンサ(59)は長い時定数
で充電されるため、起動時にＭＯＳ-ＦＥＴ(3)にかかる
過渡的なストレスを軽減できる利点がある。
【００３７】図１に示す実施の形態は変更が可能であ
る。例えば、図５に示す実施の形態のスイッチング電源
装置では、図１に示す実施の形態において、逆流防止用
ダイオード(21)のカソード端子を低域通過型フィルタ回
路(11)のコンデンサ(10)と逆流防止用ダイオード(15)の
カソード端子との接続点に接続すると共にリセット期間
検出回路(51)内のリセット期間検出用コンパレータ(54)
の非反転入力端子(+)をコンパレータ(24)の非反転入力
端子(+)に接続して制御回路(12)のリセット期間検出端
子(12c)を省略し、リセット期間検出回路(51)がリセッ
ト期間検出信号ＶR Tを出力したときにコンパレータ(24)
からの出力信号を遮断し且つタイマ回路(52)の出力信号
によりＭＯＳ-ＦＥＴ(3)がオン状態となったときに遮断
状態を解除するオフ期間固定手段としてのオフ期間固定
回路(67)をコンパレータ(24)の比較出力端子とリセット
優先ＲＳフリップフロップ(27)のリセット端子(R)との
間に接続したものである。図５に示す実施の形態におい
て、基準電源(23)及びコンパレータ(24)は、制御回路(1
2)の帰還信号入力端子(12a)から入力される電流検出用
抵抗(7)の検出信号と出力電圧検出回路(16)の検出信号
とトランス(2)の補助巻線(2c)の電圧ＶFBの検出信号と
の重畳信号の電圧ＶCPのレベルが基準電源(23)の基準電
圧ＶOCPのレベルを超えたとき、コンパレータ(24)から
出力信号を発生してＭＯＳ-ＦＥＴ(3)をオフ状態にする
過電流検出手段を構成する。また、リセット期間検出回
路(51)を構成する基準電源(53)の基準電圧ＶRSTのレベ
ルは過電流検出手段を構成する基準電源(23)の基準電圧
ＶOCPのレベルよりも高い値に設定される。オフ期間固
定回路(67)は、コンパレータ(24)の比較出力信号の反転
信号を出力する第１の反転器(68)と、反転器(68)の出力
信号とリセット優先ＲＳフリップフロップ(27)の出力信
号との論理積信号を出力する第１のＡＮＤゲート(69)
と、リセット期間検出回路(51)のリセット期間検出信号
ＶRTの反転信号を出力する第２の反転器(70)と、第１の
ＡＮＤゲート(69)の出力信号によりセット状態となり高
い電圧(Ｈ)レベルの出力信号ＶFF3を発生すると共に第
２の反転器(70)の出力信号によりリセット状態となり低
い電圧(Ｌ)レベルの出力信号ＶFF3を発生するＲＳフリ
ップフロップ(71)と、コンパレータ(24)の比較出力信号
とＲＳフリップフロップ(71)の出力信号ＶFF3との論理
積信号ＶU2をリセット優先ＲＳフリップフロップ(27)の
リセット端子(R)に付与する第２のＡＮＤゲート(69)と
から構成される。その他の構成は、図１に示すスイッチ
ング電源装置と略同様である。
る。例えば、図５に示す実施の形態のスイッチング電源
装置では、図１に示す実施の形態において、逆流防止用
ダイオード(21)のカソード端子を低域通過型フィルタ回
路(11)のコンデンサ(10)と逆流防止用ダイオード(15)の
カソード端子との接続点に接続すると共にリセット期間
検出回路(51)内のリセット期間検出用コンパレータ(54)
の非反転入力端子(+)をコンパレータ(24)の非反転入力
端子(+)に接続して制御回路(12)のリセット期間検出端
子(12c)を省略し、リセット期間検出回路(51)がリセッ
ト期間検出信号ＶR Tを出力したときにコンパレータ(24)
からの出力信号を遮断し且つタイマ回路(52)の出力信号
によりＭＯＳ-ＦＥＴ(3)がオン状態となったときに遮断
状態を解除するオフ期間固定手段としてのオフ期間固定
回路(67)をコンパレータ(24)の比較出力端子とリセット
優先ＲＳフリップフロップ(27)のリセット端子(R)との
間に接続したものである。図５に示す実施の形態におい
て、基準電源(23)及びコンパレータ(24)は、制御回路(1
2)の帰還信号入力端子(12a)から入力される電流検出用
抵抗(7)の検出信号と出力電圧検出回路(16)の検出信号
とトランス(2)の補助巻線(2c)の電圧ＶFBの検出信号と
の重畳信号の電圧ＶCPのレベルが基準電源(23)の基準電
圧ＶOCPのレベルを超えたとき、コンパレータ(24)から
出力信号を発生してＭＯＳ-ＦＥＴ(3)をオフ状態にする
過電流検出手段を構成する。また、リセット期間検出回
路(51)を構成する基準電源(53)の基準電圧ＶRSTのレベ
ルは過電流検出手段を構成する基準電源(23)の基準電圧
ＶOCPのレベルよりも高い値に設定される。オフ期間固
定回路(67)は、コンパレータ(24)の比較出力信号の反転
信号を出力する第１の反転器(68)と、反転器(68)の出力
信号とリセット優先ＲＳフリップフロップ(27)の出力信
号との論理積信号を出力する第１のＡＮＤゲート(69)
と、リセット期間検出回路(51)のリセット期間検出信号
ＶRTの反転信号を出力する第２の反転器(70)と、第１の
ＡＮＤゲート(69)の出力信号によりセット状態となり高
い電圧(Ｈ)レベルの出力信号ＶFF3を発生すると共に第
２の反転器(70)の出力信号によりリセット状態となり低
い電圧(Ｌ)レベルの出力信号ＶFF3を発生するＲＳフリ
ップフロップ(71)と、コンパレータ(24)の比較出力信号
とＲＳフリップフロップ(71)の出力信号ＶFF3との論理
積信号ＶU2をリセット優先ＲＳフリップフロップ(27)の
リセット端子(R)に付与する第２のＡＮＤゲート(69)と
から構成される。その他の構成は、図１に示すスイッチ
ング電源装置と略同様である。
【００３８】図５に示す構成において、負荷(13)のイン
ピーダンスが低い重負荷状態の場合は、図６(Ｄ)に示す
ように時刻ｔ1にて制御回路(12)の帰還信号入力端子(12
a)の電圧ＶCPが基準電源(23)の基準電圧ＶOCPのレベル
を超えると、コンパレータ(24)から高い電圧(Ｈ)レベル
の比較出力信号が発生する。一方、オフ期間固定回路(6
7)を構成するＲＳフリップフロップ(71)の出力信号Ｖ
FF3は、図６(Ｇ)に示すように高い電圧(Ｈ)レベルを保
持しているので、図６(Ｈ)に示すように第２のＡＮＤゲ
ート(72)から高い電圧(Ｈ)レベルの論理積信号ＶU2が出
力される。第２のＡＮＤゲート(72)の高い電圧(Ｈ)レベ
ルの論理積信号ＶU2は、リセット優先ＲＳフリップフロ
ップ(27)のリセット端子(R)に付与されてリセット優先
ＲＳフリップフロップ(27)がリセット状態となる。この
とき、リセット優先ＲＳフリップフロップ(27)から駆動
回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い
電圧(Ｌ)レベルのオフ信号が付与され、ＭＯＳ-ＦＥＴ
(3)がオフ状態となるので、ドレイン−ソース端子間の
電圧ＶDSが図６(Ａ)に示すように０Ｖから急速に上昇す
ると共にドレイン電流ＩDが図６(Ｂ)に示すように略０
となる。これと同時に、トランス(2)の補助巻線(2c)に
図６(Ｃ)に示すようなフライバック電圧ＶFBが発生し、
制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが図
６(Ｄ)に示すように更に上昇して行く。
ピーダンスが低い重負荷状態の場合は、図６(Ｄ)に示す
ように時刻ｔ1にて制御回路(12)の帰還信号入力端子(12
a)の電圧ＶCPが基準電源(23)の基準電圧ＶOCPのレベル
を超えると、コンパレータ(24)から高い電圧(Ｈ)レベル
の比較出力信号が発生する。一方、オフ期間固定回路(6
7)を構成するＲＳフリップフロップ(71)の出力信号Ｖ
FF3は、図６(Ｇ)に示すように高い電圧(Ｈ)レベルを保
持しているので、図６(Ｈ)に示すように第２のＡＮＤゲ
ート(72)から高い電圧(Ｈ)レベルの論理積信号ＶU2が出
力される。第２のＡＮＤゲート(72)の高い電圧(Ｈ)レベ
ルの論理積信号ＶU2は、リセット優先ＲＳフリップフロ
ップ(27)のリセット端子(R)に付与されてリセット優先
ＲＳフリップフロップ(27)がリセット状態となる。この
とき、リセット優先ＲＳフリップフロップ(27)から駆動
回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い
電圧(Ｌ)レベルのオフ信号が付与され、ＭＯＳ-ＦＥＴ
(3)がオフ状態となるので、ドレイン−ソース端子間の
電圧ＶDSが図６(Ａ)に示すように０Ｖから急速に上昇す
ると共にドレイン電流ＩDが図６(Ｂ)に示すように略０
となる。これと同時に、トランス(2)の補助巻線(2c)に
図６(Ｃ)に示すようなフライバック電圧ＶFBが発生し、
制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが図
６(Ｄ)に示すように更に上昇して行く。
【００３９】図６(Ｄ)に示すように、制御回路(12)の帰
還信号入力端子(12a)の電圧ＶCPが時刻ｔ1Aにてリセッ
ト期間検出回路(51)内の基準電源(53)の基準電圧ＶRST
のレベルよりも高くなると、リセット期間検出用コンパ
レータ(54)の比較出力信号が低い電圧(Ｌ)レベルから高
い電圧(Ｈ)レベルとなる。リセット期間検出用コンパレ
ータ(54)の高い電圧(Ｈ)レベルの比較出力信号は、プリ
セット入力付Ｄフリップフロップ(56)のクロック入力端
子(CLK)に入力されると共に、ＮＡＮＤゲート(57)の一
方の入力端子に入力される。また、プリセット入力付Ｄ
フリップフロップ(56)のプリセット入力端子(PR)にはリ
セット優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レ
ベルの出力信号が反転器(55)を介して入力されるので、
ＮＡＮＤゲート(57)の他方の入力端子に入力されるプリ
セット入力付Ｄフリップフロップ(56)の出力信号ＶDFは
図６(Ｅ)に示すように高い電圧(Ｈ)レベルを保持する。
したがって、図６(Ｆ)に示すようにＮＡＮＤゲート(57)
から低い電圧(Ｌ)レベルのリセット期間検出信号ＶRTが
出力され、タイマ回路(52)内の時定数切換回路(58)の時
定数切換用トランジスタ(65)のベース端子に付与される
ので、時定数切換用トランジスタ(65)がオフ状態とな
る。また、リセット優先ＲＳフリップフロップ(27)の低
い電圧(Ｌ)レベルの出力信号は、タイマ回路(52)内の放
電用トランジスタ(60)のベース端子に付与され、放電用
トランジスタ(60)がオン状態からオフ状態となる。この
とき、時定数切換回路(58)内の逆流防止用ダイオード(6
6)が導通状態となり、第１及び第２の定電流源(63,64)
からタイマ用コンデンサ(59)に一定値(Ｉ1＋Ｉ2)の電流
が流れるので、タイマ用コンデンサ(59)が短い時定数で
充電され、図６(Ｉ)に示すようにタイマ用コンデンサ(5
9)の電圧ＶCTが起動時よりも急な勾配で直線的に上昇す
る。更に、リセット優先ＲＳフリップフロップ(27)の低
い電圧(Ｌ)レベルの出力信号はオフ期間固定回路(67)内
の第１のＡＮＤゲート(69)にも入力されるので、第１の
ＡＮＤゲート(69)からＲＳフリップフロップ(71)のセッ
ト端子(S)に低い(Ｌ)レベルの電圧信号が入力される。
一方、ＲＳフリップフロップ(71)のリセット端子(R)に
は、リセット期間検出回路(51)から第２の反転器(70)を
介して高い(Ｈ)レベルの電圧信号が入力され、ＲＳフリ
ップフロップ(71)がリセット状態となるので、図６(Ｇ)
に示すようにＲＳフリップフロップ(71)の出力信号Ｖ
FF3が低い電圧(Ｌ)レベルとなる。これにより、第２の
ＡＮＤゲート(72)から出力される論理積信号ＶU2の電圧
レベルは、図６(Ｈ)に示すようにコンパレータ(24)の出
力信号の電圧レベルに関わらず低い電圧(Ｌ)レベルとな
る。
還信号入力端子(12a)の電圧ＶCPが時刻ｔ1Aにてリセッ
ト期間検出回路(51)内の基準電源(53)の基準電圧ＶRST
のレベルよりも高くなると、リセット期間検出用コンパ
レータ(54)の比較出力信号が低い電圧(Ｌ)レベルから高
い電圧(Ｈ)レベルとなる。リセット期間検出用コンパレ
ータ(54)の高い電圧(Ｈ)レベルの比較出力信号は、プリ
セット入力付Ｄフリップフロップ(56)のクロック入力端
子(CLK)に入力されると共に、ＮＡＮＤゲート(57)の一
方の入力端子に入力される。また、プリセット入力付Ｄ
フリップフロップ(56)のプリセット入力端子(PR)にはリ
セット優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レ
ベルの出力信号が反転器(55)を介して入力されるので、
ＮＡＮＤゲート(57)の他方の入力端子に入力されるプリ
セット入力付Ｄフリップフロップ(56)の出力信号ＶDFは
図６(Ｅ)に示すように高い電圧(Ｈ)レベルを保持する。
したがって、図６(Ｆ)に示すようにＮＡＮＤゲート(57)
から低い電圧(Ｌ)レベルのリセット期間検出信号ＶRTが
出力され、タイマ回路(52)内の時定数切換回路(58)の時
定数切換用トランジスタ(65)のベース端子に付与される
ので、時定数切換用トランジスタ(65)がオフ状態とな
る。また、リセット優先ＲＳフリップフロップ(27)の低
い電圧(Ｌ)レベルの出力信号は、タイマ回路(52)内の放
電用トランジスタ(60)のベース端子に付与され、放電用
トランジスタ(60)がオン状態からオフ状態となる。この
とき、時定数切換回路(58)内の逆流防止用ダイオード(6
6)が導通状態となり、第１及び第２の定電流源(63,64)
からタイマ用コンデンサ(59)に一定値(Ｉ1＋Ｉ2)の電流
が流れるので、タイマ用コンデンサ(59)が短い時定数で
充電され、図６(Ｉ)に示すようにタイマ用コンデンサ(5
9)の電圧ＶCTが起動時よりも急な勾配で直線的に上昇す
る。更に、リセット優先ＲＳフリップフロップ(27)の低
い電圧(Ｌ)レベルの出力信号はオフ期間固定回路(67)内
の第１のＡＮＤゲート(69)にも入力されるので、第１の
ＡＮＤゲート(69)からＲＳフリップフロップ(71)のセッ
ト端子(S)に低い(Ｌ)レベルの電圧信号が入力される。
一方、ＲＳフリップフロップ(71)のリセット端子(R)に
は、リセット期間検出回路(51)から第２の反転器(70)を
介して高い(Ｈ)レベルの電圧信号が入力され、ＲＳフリ
ップフロップ(71)がリセット状態となるので、図６(Ｇ)
に示すようにＲＳフリップフロップ(71)の出力信号Ｖ
FF3が低い電圧(Ｌ)レベルとなる。これにより、第２の
ＡＮＤゲート(72)から出力される論理積信号ＶU2の電圧
レベルは、図６(Ｈ)に示すようにコンパレータ(24)の出
力信号の電圧レベルに関わらず低い電圧(Ｌ)レベルとな
る。
【００４０】図６(Ｉ)に示すように、時刻ｔ2にてタイ
マ回路(52)内のタイマ用コンデンサ(59)の電圧ＶCTが基
準電源(61)の基準電圧ＶTHのレベルに達すると、コンパ
レータ(62)から高い電圧(Ｈ)レベルの比較出力信号が発
生し、リセット優先ＲＳフリップフロップ(27)のセット
端子(S)に付与される。これにより、リセット優先ＲＳ
フリップフロップ(27)がセット状態となり、駆動回路(2
8)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧
(Ｈ)レベルのオン信号が付与されてＭＯＳ-ＦＥＴ(3)が
オン状態となる。このとき、ＭＯＳ-ＦＥＴ(3)のドレイ
ン電流ＩDが図６(Ｂ)に示すように上昇し、トランス(2)
の補助巻線(2c)に発生するフライバック電圧ＶFBの極性
が図６(Ｃ)に示すように正から負となる。そして、制御
回路(12)の帰還信号入力端子(12a)の電圧ＶCPが図６
(Ｄ)に示すように基準電源(53)の基準電圧ＶRSTのレベ
ルよりも低くなると、リセット期間検出用コンパレータ
(54)の比較出力信号が高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなる。このとき、図６(Ｅ)に示すようにプ
リセット入力付Ｄフリップフロップ(56)の出力信号Ｖ DF
が一旦低い電圧(Ｌ)レベルまで降下した後、瞬時に高い
電圧(Ｈ)レベルに復帰する。これにより、ＮＡＮＤゲー
ト(57)から出力されるリセット期間検出信号Ｖ RTが図６
(Ｆ)に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)
レベルとなる。これと同時に、リセット優先ＲＳフリッ
プフロップ(27)から出力される高(Ｈ)レベルの電圧信号
により、タイマ回路(52)内の放電用トランジスタ(60)が
オフ状態からオン状態となり、タイマ用コンデンサ(59)
が放電されるので、図６(Ｉ)に示すようにタイマ用コン
デンサ(59)の電圧ＶCTが略０Ｖまで降下する。このと
き、トランス(2)の２次巻線(2b)側にはエネルギの伝達
が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中に整流平滑
回路(6)の平滑コンデンサ(5)に充電された電荷が負荷(1
3)に供給される。
マ回路(52)内のタイマ用コンデンサ(59)の電圧ＶCTが基
準電源(61)の基準電圧ＶTHのレベルに達すると、コンパ
レータ(62)から高い電圧(Ｈ)レベルの比較出力信号が発
生し、リセット優先ＲＳフリップフロップ(27)のセット
端子(S)に付与される。これにより、リセット優先ＲＳ
フリップフロップ(27)がセット状態となり、駆動回路(2
8)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧
(Ｈ)レベルのオン信号が付与されてＭＯＳ-ＦＥＴ(3)が
オン状態となる。このとき、ＭＯＳ-ＦＥＴ(3)のドレイ
ン電流ＩDが図６(Ｂ)に示すように上昇し、トランス(2)
の補助巻線(2c)に発生するフライバック電圧ＶFBの極性
が図６(Ｃ)に示すように正から負となる。そして、制御
回路(12)の帰還信号入力端子(12a)の電圧ＶCPが図６
(Ｄ)に示すように基準電源(53)の基準電圧ＶRSTのレベ
ルよりも低くなると、リセット期間検出用コンパレータ
(54)の比較出力信号が高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなる。このとき、図６(Ｅ)に示すようにプ
リセット入力付Ｄフリップフロップ(56)の出力信号Ｖ DF
が一旦低い電圧(Ｌ)レベルまで降下した後、瞬時に高い
電圧(Ｈ)レベルに復帰する。これにより、ＮＡＮＤゲー
ト(57)から出力されるリセット期間検出信号Ｖ RTが図６
(Ｆ)に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)
レベルとなる。これと同時に、リセット優先ＲＳフリッ
プフロップ(27)から出力される高(Ｈ)レベルの電圧信号
により、タイマ回路(52)内の放電用トランジスタ(60)が
オフ状態からオン状態となり、タイマ用コンデンサ(59)
が放電されるので、図６(Ｉ)に示すようにタイマ用コン
デンサ(59)の電圧ＶCTが略０Ｖまで降下する。このと
き、トランス(2)の２次巻線(2b)側にはエネルギの伝達
が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中に整流平滑
回路(6)の平滑コンデンサ(5)に充電された電荷が負荷(1
3)に供給される。
【００４１】図６(Ｄ)に示すように、制御回路(12)の帰
還信号入力端子(12a)の電圧ＶCPが時刻ｔ2Aにて基準電
源(23)の基準電圧ＶOCPのレベル以下になると、コンパ
レータ(24)から低い電圧(Ｌ)レベルの比較出力信号が発
生する。このとき、コンパレータ(24)から出力された低
い電圧(Ｌ)レベルの比較出力信号は、オフ期間固定回路
(67)内の第１の反転器(68)により高い電圧(Ｈ)レベルの
信号に変換されて第１のＡＮＤゲート(69)の一方の入力
端子に入力される。一方、第１のＡＮＤゲート(69)の他
方の入力端子にはリセット優先ＲＳフリップフロップ(2
7)の高い電圧(Ｈ)レベルのオン信号が入力されるので、
第１のＡＮＤゲート(69)から高い(Ｈ)レベルの電圧信号
が出力され、ＲＳフリップフロップ(71)のセット端子
(S)に付与される。これと同時に、リセット期間検出回
路(51)の高い電圧(Ｈ)レベルのリセット期間検出信号Ｖ
RTが第２の反転器(70)により低い電圧(Ｌ)レベルに変換
されてＲＳフリップフロップ(71)のリセット端子(R)に
付与されるので、ＲＳフリップフロップ(71)がセット状
態となり、図６(Ｇ)に示すようにＲＳフリップフロップ
(71)の出力信号ＶFF3が低い電圧(Ｌ)レベルから高い電
圧(Ｈ)レベルとなる。
還信号入力端子(12a)の電圧ＶCPが時刻ｔ2Aにて基準電
源(23)の基準電圧ＶOCPのレベル以下になると、コンパ
レータ(24)から低い電圧(Ｌ)レベルの比較出力信号が発
生する。このとき、コンパレータ(24)から出力された低
い電圧(Ｌ)レベルの比較出力信号は、オフ期間固定回路
(67)内の第１の反転器(68)により高い電圧(Ｈ)レベルの
信号に変換されて第１のＡＮＤゲート(69)の一方の入力
端子に入力される。一方、第１のＡＮＤゲート(69)の他
方の入力端子にはリセット優先ＲＳフリップフロップ(2
7)の高い電圧(Ｈ)レベルのオン信号が入力されるので、
第１のＡＮＤゲート(69)から高い(Ｈ)レベルの電圧信号
が出力され、ＲＳフリップフロップ(71)のセット端子
(S)に付与される。これと同時に、リセット期間検出回
路(51)の高い電圧(Ｈ)レベルのリセット期間検出信号Ｖ
RTが第２の反転器(70)により低い電圧(Ｌ)レベルに変換
されてＲＳフリップフロップ(71)のリセット端子(R)に
付与されるので、ＲＳフリップフロップ(71)がセット状
態となり、図６(Ｇ)に示すようにＲＳフリップフロップ
(71)の出力信号ＶFF3が低い電圧(Ｌ)レベルから高い電
圧(Ｈ)レベルとなる。
【００４２】また、負荷(13)のインピーダンスが高い軽
負荷状態の場合は、図７(Ｄ)に示すように時刻ｔ1にて
制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが基
準電源(23)の基準電圧ＶOCPのレベルを超えると、コン
パレータ(24)から高い電圧(Ｈ)レベルの比較出力信号が
発生する。一方、オフ期間固定回路(67)を構成するＲＳ
フリップフロップ(71)の出力信号ＶFF3は、図７(Ｇ)に
示すように高い電圧(Ｈ)レベルを保持しているので、図
７(Ｈ)に示すように第２のＡＮＤゲート(72)から高い電
圧(Ｈ)レベルの論理積信号ＶU2が出力される。第２のＡ
ＮＤゲート(72)の高い電圧(Ｈ)レベルの論理積信号ＶU2
は、リセット優先ＲＳフリップフロップ(27)のリセット
端子(R)に付与されてリセット優先ＲＳフリップフロッ
プ(27)がリセット状態となる。このとき、リセット優先
ＲＳフリップフロップ(27)から駆動回路(28)を介してＭ
ＯＳ-ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオ
フ信号が付与され、ＭＯＳ-ＦＥＴ(3)がオフ状態となる
ので、ドレイン−ソース端子間の電圧ＶDSが図７(Ａ)に
示すように０Ｖから急速に上昇すると共にドレイン電流
ＩDが図７(Ｂ)に示すように略０となる。これと同時
に、トランス(2)の補助巻線(2c)に図７(Ｃ)に示すよう
なフライバック電圧ＶFBが発生し、制御回路(12)の帰還
信号入力端子(12a)の電圧ＶCPが図７(Ｄ)に示すように
更に上昇して行く。
負荷状態の場合は、図７(Ｄ)に示すように時刻ｔ1にて
制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが基
準電源(23)の基準電圧ＶOCPのレベルを超えると、コン
パレータ(24)から高い電圧(Ｈ)レベルの比較出力信号が
発生する。一方、オフ期間固定回路(67)を構成するＲＳ
フリップフロップ(71)の出力信号ＶFF3は、図７(Ｇ)に
示すように高い電圧(Ｈ)レベルを保持しているので、図
７(Ｈ)に示すように第２のＡＮＤゲート(72)から高い電
圧(Ｈ)レベルの論理積信号ＶU2が出力される。第２のＡ
ＮＤゲート(72)の高い電圧(Ｈ)レベルの論理積信号ＶU2
は、リセット優先ＲＳフリップフロップ(27)のリセット
端子(R)に付与されてリセット優先ＲＳフリップフロッ
プ(27)がリセット状態となる。このとき、リセット優先
ＲＳフリップフロップ(27)から駆動回路(28)を介してＭ
ＯＳ-ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオ
フ信号が付与され、ＭＯＳ-ＦＥＴ(3)がオフ状態となる
ので、ドレイン−ソース端子間の電圧ＶDSが図７(Ａ)に
示すように０Ｖから急速に上昇すると共にドレイン電流
ＩDが図７(Ｂ)に示すように略０となる。これと同時
に、トランス(2)の補助巻線(2c)に図７(Ｃ)に示すよう
なフライバック電圧ＶFBが発生し、制御回路(12)の帰還
信号入力端子(12a)の電圧ＶCPが図７(Ｄ)に示すように
更に上昇して行く。
【００４３】図７(Ｄ)に示すように、制御回路(12)の帰
還信号入力端子(12a)の電圧ＶCPが時刻ｔ1Aにてリセッ
ト期間検出回路(51)内の基準電源(53)の基準電圧ＶRST
のレベルよりも高くなると、リセット期間検出用コンパ
レータ(54)の比較出力信号が低い電圧(Ｌ)レベルから高
い電圧(Ｈ)レベルとなる。リセット期間検出用コンパレ
ータ(54)の高い電圧(Ｈ)レベルの比較出力信号は、プリ
セット入力付Ｄフリップフロップ(56)のクロック入力端
子(CLK)に入力されると共に、ＮＡＮＤゲート(57)の一
方の入力端子に入力される。また、プリセット入力付Ｄ
フリップフロップ(56)のプリセット入力端子(PR)にはリ
セット優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レ
ベルの出力信号が反転器(55)を介して入力されるので、
ＮＡＮＤゲート(57)の他方の入力端子に入力されるプリ
セット入力付Ｄフリップフロップ(56)の出力信号ＶDFは
図７(Ｅ)に示すように高い電圧(Ｈ)レベルを保持する。
したがって、図７(Ｆ)に示すようにＮＡＮＤゲート(57)
から低い電圧(Ｌ)レベルのリセット期間検出信号ＶRTが
出力され、タイマ回路(52)内の時定数切換回路(58)の時
定数切換用トランジスタ(65)のベース端子に付与される
ので、時定数切換用トランジスタ(65)がオフ状態とな
る。また、リセット優先ＲＳフリップフロップ(27)の低
い電圧(Ｌ)レベルの出力信号は、タイマ回路(52)内の放
電用トランジスタ(60)のベース端子に付与され、放電用
トランジスタ(60)がオン状態からオフ状態となる。この
とき、時定数切換回路(58)内の逆流防止用ダイオード(6
6)が導通状態となり、第１及び第２の定電流源(63,64)
からタイマ用コンデンサ(59)に一定値(Ｉ1＋Ｉ2)の電流
が流れるので、タイマ用コンデンサ(59)が短い時定数で
充電され、図７(Ｉ)に示すようにタイマ用コンデンサ(5
9)の電圧ＶCTが起動時よりも急な勾配で直線的に上昇す
る。更に、リセット優先ＲＳフリップフロップ(27)の低
い電圧(Ｌ)レベルの出力信号はオフ期間固定回路(67)内
の第１のＡＮＤゲート(69)にも入力されるので、第１の
ＡＮＤゲート(69)からＲＳフリップフロップ(71)のセッ
ト端子(S)に低い(Ｌ)レベルの電圧信号が入力される。
一方、ＲＳフリップフロップ(71)のリセット端子(R)に
は、リセット期間検出回路(51)から第２の反転器(70)を
介して高い(Ｈ)レベルの電圧信号が入力され、ＲＳフリ
ップフロップ(71)がリセット状態となるので、図７(Ｇ)
に示すようにＲＳフリップフロップ(71)の出力信号Ｖ
FF3が低い電圧(Ｌ)レベルとなる。これにより、第２の
ＡＮＤゲート(72)から出力される論理積信号ＶU2の電圧
レベルは、図７(Ｈ)に示すようにコンパレータ(24)の出
力信号の電圧レベルに関わらず低い電圧(Ｌ)レベルとな
る。
還信号入力端子(12a)の電圧ＶCPが時刻ｔ1Aにてリセッ
ト期間検出回路(51)内の基準電源(53)の基準電圧ＶRST
のレベルよりも高くなると、リセット期間検出用コンパ
レータ(54)の比較出力信号が低い電圧(Ｌ)レベルから高
い電圧(Ｈ)レベルとなる。リセット期間検出用コンパレ
ータ(54)の高い電圧(Ｈ)レベルの比較出力信号は、プリ
セット入力付Ｄフリップフロップ(56)のクロック入力端
子(CLK)に入力されると共に、ＮＡＮＤゲート(57)の一
方の入力端子に入力される。また、プリセット入力付Ｄ
フリップフロップ(56)のプリセット入力端子(PR)にはリ
セット優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レ
ベルの出力信号が反転器(55)を介して入力されるので、
ＮＡＮＤゲート(57)の他方の入力端子に入力されるプリ
セット入力付Ｄフリップフロップ(56)の出力信号ＶDFは
図７(Ｅ)に示すように高い電圧(Ｈ)レベルを保持する。
したがって、図７(Ｆ)に示すようにＮＡＮＤゲート(57)
から低い電圧(Ｌ)レベルのリセット期間検出信号ＶRTが
出力され、タイマ回路(52)内の時定数切換回路(58)の時
定数切換用トランジスタ(65)のベース端子に付与される
ので、時定数切換用トランジスタ(65)がオフ状態とな
る。また、リセット優先ＲＳフリップフロップ(27)の低
い電圧(Ｌ)レベルの出力信号は、タイマ回路(52)内の放
電用トランジスタ(60)のベース端子に付与され、放電用
トランジスタ(60)がオン状態からオフ状態となる。この
とき、時定数切換回路(58)内の逆流防止用ダイオード(6
6)が導通状態となり、第１及び第２の定電流源(63,64)
からタイマ用コンデンサ(59)に一定値(Ｉ1＋Ｉ2)の電流
が流れるので、タイマ用コンデンサ(59)が短い時定数で
充電され、図７(Ｉ)に示すようにタイマ用コンデンサ(5
9)の電圧ＶCTが起動時よりも急な勾配で直線的に上昇す
る。更に、リセット優先ＲＳフリップフロップ(27)の低
い電圧(Ｌ)レベルの出力信号はオフ期間固定回路(67)内
の第１のＡＮＤゲート(69)にも入力されるので、第１の
ＡＮＤゲート(69)からＲＳフリップフロップ(71)のセッ
ト端子(S)に低い(Ｌ)レベルの電圧信号が入力される。
一方、ＲＳフリップフロップ(71)のリセット端子(R)に
は、リセット期間検出回路(51)から第２の反転器(70)を
介して高い(Ｈ)レベルの電圧信号が入力され、ＲＳフリ
ップフロップ(71)がリセット状態となるので、図７(Ｇ)
に示すようにＲＳフリップフロップ(71)の出力信号Ｖ
FF3が低い電圧(Ｌ)レベルとなる。これにより、第２の
ＡＮＤゲート(72)から出力される論理積信号ＶU2の電圧
レベルは、図７(Ｈ)に示すようにコンパレータ(24)の出
力信号の電圧レベルに関わらず低い電圧(Ｌ)レベルとな
る。
【００４４】時刻ｔ1Bにてトランス(2)のリセット期間
が終了すると、図７(Ｃ)に示すようにトランス(2)の補
助巻線(2c)に発生するフライバック電圧ＶFBが低下し、
制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが図
７(Ｄ)に示すようにリセット期間検出回路(51)内の基準
電源(53)の基準電圧ＶRSTのレベルよりも低くなるの
で、リセット期間検出用コンパレータ(54)の比較出力信
号が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
る。このとき、図７(Ｅ)に示すようにプリセット入力付
Ｄフリップフロップ(56)の出力信号ＶDFが高い電圧(Ｈ)
レベルから低い電圧(Ｌ)レベルとなる。これにより、Ｎ
ＡＮＤゲート(57)から出力されるリセット期間検出信号
ＶRTが図７(Ｆ)に示すように低い電圧(Ｌ)レベルから高
い電圧(Ｈ)レベルとなるので、タイマ回路(52)内の時定
数切換回路(58)の時定数切換用トランジスタ(65)がオフ
状態からオン状態となる。したがって、時刻ｔ1B以降は
時定数切換回路(58)内の逆流防止用ダイオード(66)が非
導通状態となり、第１の定電流源(63)からタイマ用コン
デンサ(59)に一定値Ｉ1の電流のみが流れるので、タイ
マ用コンデンサ(59)は起動時と同様に長い時定数で充電
され、図７(Ｉ)に示すようにタイマ用コンデンサ(59)の
電圧ＶCTが期間(ｔ1A〜ｔ1B)よりも緩い勾配で直線的に
上昇する。また、時刻ｔ1B以降でＭＯＳ-ＦＥＴ(3)がオ
フ期間中は、図７(Ａ)、(Ｃ)及び(Ｄ)に示すようにトラ
ンス(2)の自由振動による電圧信号がＭＯＳ-ＦＥＴ
(3)、トランス(2)の補助巻線(2c)及び制御回路(12)の帰
還信号入力端子(12a)の各電圧信号ＶDS,ＶFB,ＶCPにそ
れぞれ重畳される。この期間中は、コンパレータ(24)の
比較出力信号及びリセット期間検出回路(51)内のリセッ
ト期間検出用コンパレータ(54)の比較出力信号は低い電
圧(Ｌ)レベルと高い電圧(Ｈ)レベルとの間を振動する
が、リセット優先ＲＳフリップフロップ(27)の出力信号
はセット端子(S)に高い電圧(Ｈ)レベルの信号が入力さ
れるまで低い電圧(Ｌ)レベルを保持するため、プリセッ
ト入力付Ｄフリップフロップ(56)のプリセット入力端子
(PR)には何も入力されず、出力信号ＶDFは図７(Ｅ)に示
すように低い電圧(Ｌ)レベルを保持する。
が終了すると、図７(Ｃ)に示すようにトランス(2)の補
助巻線(2c)に発生するフライバック電圧ＶFBが低下し、
制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが図
７(Ｄ)に示すようにリセット期間検出回路(51)内の基準
電源(53)の基準電圧ＶRSTのレベルよりも低くなるの
で、リセット期間検出用コンパレータ(54)の比較出力信
号が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
る。このとき、図７(Ｅ)に示すようにプリセット入力付
Ｄフリップフロップ(56)の出力信号ＶDFが高い電圧(Ｈ)
レベルから低い電圧(Ｌ)レベルとなる。これにより、Ｎ
ＡＮＤゲート(57)から出力されるリセット期間検出信号
ＶRTが図７(Ｆ)に示すように低い電圧(Ｌ)レベルから高
い電圧(Ｈ)レベルとなるので、タイマ回路(52)内の時定
数切換回路(58)の時定数切換用トランジスタ(65)がオフ
状態からオン状態となる。したがって、時刻ｔ1B以降は
時定数切換回路(58)内の逆流防止用ダイオード(66)が非
導通状態となり、第１の定電流源(63)からタイマ用コン
デンサ(59)に一定値Ｉ1の電流のみが流れるので、タイ
マ用コンデンサ(59)は起動時と同様に長い時定数で充電
され、図７(Ｉ)に示すようにタイマ用コンデンサ(59)の
電圧ＶCTが期間(ｔ1A〜ｔ1B)よりも緩い勾配で直線的に
上昇する。また、時刻ｔ1B以降でＭＯＳ-ＦＥＴ(3)がオ
フ期間中は、図７(Ａ)、(Ｃ)及び(Ｄ)に示すようにトラ
ンス(2)の自由振動による電圧信号がＭＯＳ-ＦＥＴ
(3)、トランス(2)の補助巻線(2c)及び制御回路(12)の帰
還信号入力端子(12a)の各電圧信号ＶDS,ＶFB,ＶCPにそ
れぞれ重畳される。この期間中は、コンパレータ(24)の
比較出力信号及びリセット期間検出回路(51)内のリセッ
ト期間検出用コンパレータ(54)の比較出力信号は低い電
圧(Ｌ)レベルと高い電圧(Ｈ)レベルとの間を振動する
が、リセット優先ＲＳフリップフロップ(27)の出力信号
はセット端子(S)に高い電圧(Ｈ)レベルの信号が入力さ
れるまで低い電圧(Ｌ)レベルを保持するため、プリセッ
ト入力付Ｄフリップフロップ(56)のプリセット入力端子
(PR)には何も入力されず、出力信号ＶDFは図７(Ｅ)に示
すように低い電圧(Ｌ)レベルを保持する。
【００４５】図７(Ｉ)に示すように、時刻ｔ2にてタイ
マ回路(52)内のタイマ用コンデンサ(59)の電圧ＶCTが基
準電源(61)の基準電圧ＶTHのレベルに達すると、コンパ
レータ(62)から高い電圧(Ｈ)レベルの比較出力信号が発
生し、リセット優先ＲＳフリップフロップ(27)のセット
端子(S)に付与される。これにより、リセット優先ＲＳ
フリップフロップ(27)がセット状態となり、駆動回路(2
8)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧
(Ｈ)レベルのオン信号が付与されてＭＯＳ-ＦＥＴ(3)が
オン状態となる。このとき、ＭＯＳ-ＦＥＴ(3)のドレイ
ン電流ＩDが図７(Ｂ)に示すように上昇し、トランス(2)
の補助巻線(2c)に発生するフライバック電圧ＶFBの極性
が図７(Ｃ)に示すように正から負となる。そして、制御
回路(12)の帰還信号入力端子(12a)の電圧ＶCPが図７
(Ｄ)に示すように基準電源(53)の基準電圧ＶRSTのレベ
ルよりも低くなると、リセット期間検出用コンパレータ
(54)の比較出力信号が高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなる。このとき、リセット期間検出用コン
パレータ(54)からプリセット入力付Ｄフリップフロップ
(56)のクロック入力端子(CLK)に低い電圧(Ｌ)レベルの
信号が入力されると共にプリセット入力端子(PR)にリセ
ット優先ＲＳフリップフロップ(27)から反転器(55)を介
して高い電圧(Ｈ)レベルの信号が入力されるので、図７
(Ｅ)に示すようにプリセット入力付Ｄフリップフロップ
(56)の出力信号ＶDFは低い電圧(Ｌ)レベルから高い電圧
(Ｈ)レベルとなる。このため、ＮＡＮＤゲート(57)から
出力されるリセット期間検出信号ＶRTは図７(Ｆ)に示す
ように高い電圧(Ｈ)レベルを保持する。これと同時に、
リセット優先ＲＳフリップフロップ(27)から出力される
高(Ｈ)レベルの電圧信号により、タイマ回路(52)内の放
電用トランジスタ(60)がオフ状態からオン状態となり、
タイマ用コンデンサ(59)が放電されるので、図７(Ｉ)に
示すようにタイマ用コンデンサ(59)の電圧ＶCTが略０Ｖ
まで降下する。このとき、トランス(2)の２次巻線(2b)
側にはエネルギの伝達が行われず、ＭＯＳ-ＦＥＴ(3)の
オフ期間中に整流平滑回路(6)の平滑コンデンサ(5)に充
電された電荷が負荷(13)に供給される。
マ回路(52)内のタイマ用コンデンサ(59)の電圧ＶCTが基
準電源(61)の基準電圧ＶTHのレベルに達すると、コンパ
レータ(62)から高い電圧(Ｈ)レベルの比較出力信号が発
生し、リセット優先ＲＳフリップフロップ(27)のセット
端子(S)に付与される。これにより、リセット優先ＲＳ
フリップフロップ(27)がセット状態となり、駆動回路(2
8)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧
(Ｈ)レベルのオン信号が付与されてＭＯＳ-ＦＥＴ(3)が
オン状態となる。このとき、ＭＯＳ-ＦＥＴ(3)のドレイ
ン電流ＩDが図７(Ｂ)に示すように上昇し、トランス(2)
の補助巻線(2c)に発生するフライバック電圧ＶFBの極性
が図７(Ｃ)に示すように正から負となる。そして、制御
回路(12)の帰還信号入力端子(12a)の電圧ＶCPが図７
(Ｄ)に示すように基準電源(53)の基準電圧ＶRSTのレベ
ルよりも低くなると、リセット期間検出用コンパレータ
(54)の比較出力信号が高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなる。このとき、リセット期間検出用コン
パレータ(54)からプリセット入力付Ｄフリップフロップ
(56)のクロック入力端子(CLK)に低い電圧(Ｌ)レベルの
信号が入力されると共にプリセット入力端子(PR)にリセ
ット優先ＲＳフリップフロップ(27)から反転器(55)を介
して高い電圧(Ｈ)レベルの信号が入力されるので、図７
(Ｅ)に示すようにプリセット入力付Ｄフリップフロップ
(56)の出力信号ＶDFは低い電圧(Ｌ)レベルから高い電圧
(Ｈ)レベルとなる。このため、ＮＡＮＤゲート(57)から
出力されるリセット期間検出信号ＶRTは図７(Ｆ)に示す
ように高い電圧(Ｈ)レベルを保持する。これと同時に、
リセット優先ＲＳフリップフロップ(27)から出力される
高(Ｈ)レベルの電圧信号により、タイマ回路(52)内の放
電用トランジスタ(60)がオフ状態からオン状態となり、
タイマ用コンデンサ(59)が放電されるので、図７(Ｉ)に
示すようにタイマ用コンデンサ(59)の電圧ＶCTが略０Ｖ
まで降下する。このとき、トランス(2)の２次巻線(2b)
側にはエネルギの伝達が行われず、ＭＯＳ-ＦＥＴ(3)の
オフ期間中に整流平滑回路(6)の平滑コンデンサ(5)に充
電された電荷が負荷(13)に供給される。
【００４６】図７(Ｄ)に示すように、制御回路(12)の帰
還信号入力端子(12a)の電圧ＶCPが時刻ｔ2Aにて基準電
源(23)の基準電圧ＶOCPのレベル以下になると、コンパ
レータ(24)から低い電圧(Ｌ)レベルの比較出力信号が発
生する。このとき、コンパレータ(24)から出力された低
い電圧(Ｌ)レベルの比較出力信号は、オフ期間固定回路
(67)内の第１の反転器(68)により高い電圧(Ｈ)レベルの
信号に変換されて第１のＡＮＤゲート(69)の一方の入力
端子に入力される。一方、第１のＡＮＤゲート(69)の他
方の入力端子にはリセット優先ＲＳフリップフロップ(2
7)の高い電圧(Ｈ)レベルのオン信号が入力されるので、
第１のＡＮＤゲート(69)から高い(Ｈ)レベルの電圧信号
が出力され、ＲＳフリップフロップ(71)のセット端子
(S)に付与される。これと同時に、リセット期間検出回
路(51)の高い電圧(Ｈ)レベルのリセット期間検出信号Ｖ
RTが第２の反転器(70)により低い電圧(Ｌ)レベルに変換
されてＲＳフリップフロップ(71)のリセット端子(R)に
付与されるので、ＲＳフリップフロップ(71)がセット状
態となり、図７(Ｇ)に示すようにＲＳフリップフロップ
(71)の出力信号ＶFF3が低い電圧(Ｌ)レベルから高い電
圧(Ｈ)レベルとなる。なお、図５に示すスイッチング電
源装置の起動時の動作については、制御回路(12)の帰還
信号入力端子(12a)に入力される信号ＶCPが出力電圧検
出回路(16)の検出信号と電流検出用抵抗(7)の検出信号
とトランス(2)の補助巻線(2c)に発生するフライバック
電圧ＶFBの検出信号との重畳信号となる以外は前述の図
１に示すスイッチング電源装置と略同様であるので、説
明は省略する。また、ＭＯＳ-ＦＥＴ(3)の過電流保護及
び負荷(13)に印加される直流電圧ＶOの安定化に関する
動作については、図２１に示す従来のスイッチング電源
装置の場合と略同様であるので、説明は省略する。
還信号入力端子(12a)の電圧ＶCPが時刻ｔ2Aにて基準電
源(23)の基準電圧ＶOCPのレベル以下になると、コンパ
レータ(24)から低い電圧(Ｌ)レベルの比較出力信号が発
生する。このとき、コンパレータ(24)から出力された低
い電圧(Ｌ)レベルの比較出力信号は、オフ期間固定回路
(67)内の第１の反転器(68)により高い電圧(Ｈ)レベルの
信号に変換されて第１のＡＮＤゲート(69)の一方の入力
端子に入力される。一方、第１のＡＮＤゲート(69)の他
方の入力端子にはリセット優先ＲＳフリップフロップ(2
7)の高い電圧(Ｈ)レベルのオン信号が入力されるので、
第１のＡＮＤゲート(69)から高い(Ｈ)レベルの電圧信号
が出力され、ＲＳフリップフロップ(71)のセット端子
(S)に付与される。これと同時に、リセット期間検出回
路(51)の高い電圧(Ｈ)レベルのリセット期間検出信号Ｖ
RTが第２の反転器(70)により低い電圧(Ｌ)レベルに変換
されてＲＳフリップフロップ(71)のリセット端子(R)に
付与されるので、ＲＳフリップフロップ(71)がセット状
態となり、図７(Ｇ)に示すようにＲＳフリップフロップ
(71)の出力信号ＶFF3が低い電圧(Ｌ)レベルから高い電
圧(Ｈ)レベルとなる。なお、図５に示すスイッチング電
源装置の起動時の動作については、制御回路(12)の帰還
信号入力端子(12a)に入力される信号ＶCPが出力電圧検
出回路(16)の検出信号と電流検出用抵抗(7)の検出信号
とトランス(2)の補助巻線(2c)に発生するフライバック
電圧ＶFBの検出信号との重畳信号となる以外は前述の図
１に示すスイッチング電源装置と略同様であるので、説
明は省略する。また、ＭＯＳ-ＦＥＴ(3)の過電流保護及
び負荷(13)に印加される直流電圧ＶOの安定化に関する
動作については、図２１に示す従来のスイッチング電源
装置の場合と略同様であるので、説明は省略する。
【００４７】図５に示す実施の形態では、リセット期間
検出回路(51)を構成する基準電源(53)の基準電圧ＶRST
のレベルを過電流検出手段を構成する基準電源(23)の基
準電圧ＶOCPのレベルよりも高い値に設定し、リセット
期間検出回路(51)により電流検出用抵抗(7)の検出信号
と出力電圧検出回路(16)の検出信号とトランス(2)の補
助巻線(2c)の電圧ＶFBの検出信号との重畳信号の電圧Ｖ
CPのレベルが基準電源(53)の基準電圧ＶRSTのレベルよ
り高い最初の期間をトランス(2)のリセット期間として
検出するため、図１に示す実施の形態に比較して制御回
路(12)の信号入力端子の数を削減できると共に回路構成
を簡略化できる利点がある。また、図５に示す実施の形
態の制御回路(12)は、リセット期間検出回路(51)の出力
信号ＶRTが低い電圧(Ｌ)レベルとなったときにオフ期間
固定回路(67)内のＲＳフリップフロップ(71)から出力さ
れる低い電圧(Ｌ)レベルの信号ＶFF3により第２のＡＮ
Ｄゲート(72)の出力信号ＶU2を低い電圧(Ｌ)レベルにし
てコンパレータ(24)からの出力信号を遮断し、タイマ回
路(52)の出力信号によりＭＯＳ-ＦＥＴ(3)がオン状態と
なった後にオフ期間固定回路(67)内のＲＳフリップフロ
ップ(71)の出力信号ＶFF 3を高い電圧(Ｈ)レベルにして
コンパレータ(24)からの出力信号を第２のＡＮＤゲート
(72)の出力信号ＶU2として出力する。これにより、ＭＯ
Ｓ-ＦＥＴ(3)がオフ状態で且つトランス(2)のリセット
期間中、即ちリセット期間検出回路(51)の出力信号ＶRT
が低い電圧(Ｌ)レベルのときでもタイマ回路(52)の出力
信号によりＭＯＳ-ＦＥＴ(3)がオン状態となり、ＭＯＳ
-ＦＥＴ(3)のオフ期間が固定される。したがって、軽負
荷時ではタイマ回路(52)内の時定数切換回路(58)により
ＭＯＳ-ＦＥＴ(3)のオフ期間が延長されてスイッチング
周波数が低下するが、重負荷時ではＭＯＳ-ＦＥＴ(3)の
スイッチング周波数が必要以上に低下せず、オフ期間固
定動作が良好に行われるので、トランス(2)を大型化す
ることなく軽負荷時でのスイッチング損失を低減できる
利点がある。
検出回路(51)を構成する基準電源(53)の基準電圧ＶRST
のレベルを過電流検出手段を構成する基準電源(23)の基
準電圧ＶOCPのレベルよりも高い値に設定し、リセット
期間検出回路(51)により電流検出用抵抗(7)の検出信号
と出力電圧検出回路(16)の検出信号とトランス(2)の補
助巻線(2c)の電圧ＶFBの検出信号との重畳信号の電圧Ｖ
CPのレベルが基準電源(53)の基準電圧ＶRSTのレベルよ
り高い最初の期間をトランス(2)のリセット期間として
検出するため、図１に示す実施の形態に比較して制御回
路(12)の信号入力端子の数を削減できると共に回路構成
を簡略化できる利点がある。また、図５に示す実施の形
態の制御回路(12)は、リセット期間検出回路(51)の出力
信号ＶRTが低い電圧(Ｌ)レベルとなったときにオフ期間
固定回路(67)内のＲＳフリップフロップ(71)から出力さ
れる低い電圧(Ｌ)レベルの信号ＶFF3により第２のＡＮ
Ｄゲート(72)の出力信号ＶU2を低い電圧(Ｌ)レベルにし
てコンパレータ(24)からの出力信号を遮断し、タイマ回
路(52)の出力信号によりＭＯＳ-ＦＥＴ(3)がオン状態と
なった後にオフ期間固定回路(67)内のＲＳフリップフロ
ップ(71)の出力信号ＶFF 3を高い電圧(Ｈ)レベルにして
コンパレータ(24)からの出力信号を第２のＡＮＤゲート
(72)の出力信号ＶU2として出力する。これにより、ＭＯ
Ｓ-ＦＥＴ(3)がオフ状態で且つトランス(2)のリセット
期間中、即ちリセット期間検出回路(51)の出力信号ＶRT
が低い電圧(Ｌ)レベルのときでもタイマ回路(52)の出力
信号によりＭＯＳ-ＦＥＴ(3)がオン状態となり、ＭＯＳ
-ＦＥＴ(3)のオフ期間が固定される。したがって、軽負
荷時ではタイマ回路(52)内の時定数切換回路(58)により
ＭＯＳ-ＦＥＴ(3)のオフ期間が延長されてスイッチング
周波数が低下するが、重負荷時ではＭＯＳ-ＦＥＴ(3)の
スイッチング周波数が必要以上に低下せず、オフ期間固
定動作が良好に行われるので、トランス(2)を大型化す
ることなく軽負荷時でのスイッチング損失を低減できる
利点がある。
【００４８】また、図８に示す実施の形態のスイッチン
グ電源装置は、図５に示す実施の形態のオフ期間固定回
路(67)を省略し、重負荷時においてトランス(2)のリセ
ット期間終了時にＭＯＳ-ＦＥＴ(3)をオン状態にする通
常のリンギングチョークコンバータ（ＲＣＣ）動作を行
うようにしたものである。その他の構成は、図５に示す
スイッチング電源装置と略同様である。
グ電源装置は、図５に示す実施の形態のオフ期間固定回
路(67)を省略し、重負荷時においてトランス(2)のリセ
ット期間終了時にＭＯＳ-ＦＥＴ(3)をオン状態にする通
常のリンギングチョークコンバータ（ＲＣＣ）動作を行
うようにしたものである。その他の構成は、図５に示す
スイッチング電源装置と略同様である。
【００４９】図８に示す構成において、負荷(13)のイン
ピーダンスが低い重負荷状態の場合は、図９(Ｄ)に示す
ように時刻ｔ1にて制御回路(12)の帰還信号入力端子(12
a)の電圧ＶCPが基準電源(23)の基準電圧ＶOCPのレベル
を超え、ＭＯＳ-ＦＥＴ(3)がオフ状態になると、トラン
ス(2)の補助巻線(2c)に図９(Ｃ)に示すようなフライバ
ック電圧ＶFBが発生する。そして、図９(Ｄ)に示すよう
に制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが
時刻ｔ1Aにてリセット期間検出回路(51)内の基準電源(5
3)の基準電圧ＶRSTのレベルよりも高くなると、リセッ
ト期間検出用コンパレータ(54)の比較出力信号が低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。リセット
期間検出用コンパレータ(54)の高い電圧(Ｈ)レベルの比
較出力信号は、プリセット入力付Ｄフリップフロップ(5
6)のクロック入力端子(CLK)に入力されると共に、ＮＡ
ＮＤゲート(57)の一方の入力端子に入力される。また、
プリセット入力付Ｄフリップフロップ(56)のプリセット
入力端子(PR)には、リセット優先ＲＳフリップフロップ
(27)の低い電圧(Ｌ)レベルの出力信号が反転器(55)を介
して入力されるので、ＮＡＮＤゲート(57)の他方の入力
端子に入力されるプリセット入力付Ｄフリップフロップ
(56)の出力信号ＶDFは図９(Ｅ)に示すように高い電圧
(Ｈ)レベルを保持する。したがって、図９(Ｆ)に示すよ
うにＮＡＮＤゲート(57)から低い電圧(Ｌ)レベルのリセ
ット期間検出信号ＶRTが出力され、タイマ回路(52)内の
時定数切換回路(58)の時定数切換用トランジスタ(65)の
ベース端子に付与されるので、時定数切換用トランジス
タ(65)がオフ状態となる。また、リセット優先ＲＳフリ
ップフロップ(27)の低い電圧(Ｌ)レベルの出力信号は、
タイマ回路(52)内の放電用トランジスタ(60)のベース端
子に付与され、放電用トランジスタ(60)がオン状態から
オフ状態となる。このとき、時定数切換回路(58)内の逆
流防止用ダイオード(66)が導通状態となり、第１及び第
２の定電流源(63,64)からタイマ用コンデンサ(59)に一
定値(Ｉ1＋Ｉ2)の電流が流れるので、タイマ用コンデン
サ(59)が短い時定数で充電され、図９(Ｇ)に示すように
タイマ用コンデンサ(59)の電圧ＶCTが起動時よりも急な
勾配で直線的に上昇する。
ピーダンスが低い重負荷状態の場合は、図９(Ｄ)に示す
ように時刻ｔ1にて制御回路(12)の帰還信号入力端子(12
a)の電圧ＶCPが基準電源(23)の基準電圧ＶOCPのレベル
を超え、ＭＯＳ-ＦＥＴ(3)がオフ状態になると、トラン
ス(2)の補助巻線(2c)に図９(Ｃ)に示すようなフライバ
ック電圧ＶFBが発生する。そして、図９(Ｄ)に示すよう
に制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが
時刻ｔ1Aにてリセット期間検出回路(51)内の基準電源(5
3)の基準電圧ＶRSTのレベルよりも高くなると、リセッ
ト期間検出用コンパレータ(54)の比較出力信号が低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。リセット
期間検出用コンパレータ(54)の高い電圧(Ｈ)レベルの比
較出力信号は、プリセット入力付Ｄフリップフロップ(5
6)のクロック入力端子(CLK)に入力されると共に、ＮＡ
ＮＤゲート(57)の一方の入力端子に入力される。また、
プリセット入力付Ｄフリップフロップ(56)のプリセット
入力端子(PR)には、リセット優先ＲＳフリップフロップ
(27)の低い電圧(Ｌ)レベルの出力信号が反転器(55)を介
して入力されるので、ＮＡＮＤゲート(57)の他方の入力
端子に入力されるプリセット入力付Ｄフリップフロップ
(56)の出力信号ＶDFは図９(Ｅ)に示すように高い電圧
(Ｈ)レベルを保持する。したがって、図９(Ｆ)に示すよ
うにＮＡＮＤゲート(57)から低い電圧(Ｌ)レベルのリセ
ット期間検出信号ＶRTが出力され、タイマ回路(52)内の
時定数切換回路(58)の時定数切換用トランジスタ(65)の
ベース端子に付与されるので、時定数切換用トランジス
タ(65)がオフ状態となる。また、リセット優先ＲＳフリ
ップフロップ(27)の低い電圧(Ｌ)レベルの出力信号は、
タイマ回路(52)内の放電用トランジスタ(60)のベース端
子に付与され、放電用トランジスタ(60)がオン状態から
オフ状態となる。このとき、時定数切換回路(58)内の逆
流防止用ダイオード(66)が導通状態となり、第１及び第
２の定電流源(63,64)からタイマ用コンデンサ(59)に一
定値(Ｉ1＋Ｉ2)の電流が流れるので、タイマ用コンデン
サ(59)が短い時定数で充電され、図９(Ｇ)に示すように
タイマ用コンデンサ(59)の電圧ＶCTが起動時よりも急な
勾配で直線的に上昇する。
【００５０】図９(Ｇ)に示すように、タイマ用コンデン
サ(59)の電圧ＶCTが時刻ｔ1Bにて基準電源(61)の基準電
圧ＶTHのレベルに達すると、コンパレータ(62)から高い
電圧(Ｈ)レベルの比較出力信号が発生し、リセット優先
ＲＳフリップフロップ(27)のセット端子(S)に付与され
る。このとき、図９(Ｃ)に示すようにトランス(2)の補
助巻線(2c)に発生するフライバック電圧ＶFBが未だ一定
レベルを保持しているため、コンパレータ(24)の比較出
力信号は高い電圧(Ｈ)レベルを保持する。したがって、
リセット優先ＲＳフリップフロップ(27)のセット端子
(S)及びリセット端子(R)の双方に高い電圧(Ｈ)レベルの
信号が入力されるが、リセット優先であるため出力信号
は低い電圧(Ｌ)レベルとなる。このため、駆動回路(28)
を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)
レベルのオフ信号が付与され、ＭＯＳ-ＦＥＴ(3)はオフ
状態を保持する。一方、タイマ用コンデンサ(59)の電圧
ＶCTは図９(Ｇ)に示すように基準電源(61)の基準電圧Ｖ
THのレベルより若干高くなった時点で充電完了となり、
トランス(2)のリセット期間が終了するまでその電圧を
保持する。
サ(59)の電圧ＶCTが時刻ｔ1Bにて基準電源(61)の基準電
圧ＶTHのレベルに達すると、コンパレータ(62)から高い
電圧(Ｈ)レベルの比較出力信号が発生し、リセット優先
ＲＳフリップフロップ(27)のセット端子(S)に付与され
る。このとき、図９(Ｃ)に示すようにトランス(2)の補
助巻線(2c)に発生するフライバック電圧ＶFBが未だ一定
レベルを保持しているため、コンパレータ(24)の比較出
力信号は高い電圧(Ｈ)レベルを保持する。したがって、
リセット優先ＲＳフリップフロップ(27)のセット端子
(S)及びリセット端子(R)の双方に高い電圧(Ｈ)レベルの
信号が入力されるが、リセット優先であるため出力信号
は低い電圧(Ｌ)レベルとなる。このため、駆動回路(28)
を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)
レベルのオフ信号が付与され、ＭＯＳ-ＦＥＴ(3)はオフ
状態を保持する。一方、タイマ用コンデンサ(59)の電圧
ＶCTは図９(Ｇ)に示すように基準電源(61)の基準電圧Ｖ
THのレベルより若干高くなった時点で充電完了となり、
トランス(2)のリセット期間が終了するまでその電圧を
保持する。
【００５１】時刻ｔ2にてトランス(2)のリセット期間が
終了すると、トランス(2)の補助巻線(2c)に発生するフ
ライバック電圧ＶFBの極性が図９(Ｃ)に示すように正か
ら負となるので、制御回路(12)の帰還信号入力端子(12
a)からリセット期間検出回路(51)内のリセット期間検出
用コンパレータ(54)の非反転入力端子(+)に入力される
電圧ＶCPが図９(Ｄ)に示すように基準電源(53)の基準電
圧ＶRSTのレベルよりも低くなり、リセット期間検出用
コンパレータ(54)の比較出力信号が高い電圧(Ｈ)レベル
から低い電圧(Ｌ)レベルとなる。このとき、図９(Ｅ)に
示すようにプリセット入力付Ｄフリップフロップ(56)の
出力信号ＶDFが一旦低い電圧(Ｌ)レベルまで降下した
後、瞬時に高い電圧(Ｈ)レベルに復帰する。これによ
り、ＮＡＮＤゲート(57)から出力されるリセット期間検
出信号ＶRTが図９(Ｆ)に示すように低い電圧(Ｌ)レベル
から高い電圧(Ｈ)レベルとなる。また、制御回路(12)の
帰還信号入力端子(12a)からコンパレータ(24)の非反転
入力端子(+)に入力される電圧ＶCPが図９(Ｄ)に示すよ
うに基準電源(23)の基準電圧ＶOCP以下となり、コンパ
レータ(24)から低い電圧(Ｌ)レベルの比較出力信号が発
生し、リセット優先ＲＳフリップフロップ(27)のリセッ
ト端子(R)に付与される。このとき、リセット優先ＲＳ
フリップフロップ(27)のセット端子(S)には、タイマ回
路(52)内のコンパレータ(62)から高い電圧(Ｈ)レベルの
比較出力信号が入力されるので、リセット優先ＲＳフリ
ップフロップ(27)がセット状態となり、駆動回路(28)を
介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レ
ベルのオン信号が付与されてＭＯＳ-ＦＥＴ(3)がオン状
態となる。これと同時に、放電用トランジスタ(60)がオ
フ状態からオン状態となりタイマ用コンデンサ(59)が放
電されるので、図９(Ｇ)に示すようにタイマ用コンデン
サ(59)の電圧ＶCTが略０Ｖまで降下する。このとき、ト
ランス(2)の２次巻線(2b)側にはエネルギの伝達が行わ
れず、ＭＯＳ-ＦＥＴ(3)のオフ期間中に整流平滑回路
(6)の平滑コンデンサ(5)に充電された電荷が負荷(13)に
供給される。
終了すると、トランス(2)の補助巻線(2c)に発生するフ
ライバック電圧ＶFBの極性が図９(Ｃ)に示すように正か
ら負となるので、制御回路(12)の帰還信号入力端子(12
a)からリセット期間検出回路(51)内のリセット期間検出
用コンパレータ(54)の非反転入力端子(+)に入力される
電圧ＶCPが図９(Ｄ)に示すように基準電源(53)の基準電
圧ＶRSTのレベルよりも低くなり、リセット期間検出用
コンパレータ(54)の比較出力信号が高い電圧(Ｈ)レベル
から低い電圧(Ｌ)レベルとなる。このとき、図９(Ｅ)に
示すようにプリセット入力付Ｄフリップフロップ(56)の
出力信号ＶDFが一旦低い電圧(Ｌ)レベルまで降下した
後、瞬時に高い電圧(Ｈ)レベルに復帰する。これによ
り、ＮＡＮＤゲート(57)から出力されるリセット期間検
出信号ＶRTが図９(Ｆ)に示すように低い電圧(Ｌ)レベル
から高い電圧(Ｈ)レベルとなる。また、制御回路(12)の
帰還信号入力端子(12a)からコンパレータ(24)の非反転
入力端子(+)に入力される電圧ＶCPが図９(Ｄ)に示すよ
うに基準電源(23)の基準電圧ＶOCP以下となり、コンパ
レータ(24)から低い電圧(Ｌ)レベルの比較出力信号が発
生し、リセット優先ＲＳフリップフロップ(27)のリセッ
ト端子(R)に付与される。このとき、リセット優先ＲＳ
フリップフロップ(27)のセット端子(S)には、タイマ回
路(52)内のコンパレータ(62)から高い電圧(Ｈ)レベルの
比較出力信号が入力されるので、リセット優先ＲＳフリ
ップフロップ(27)がセット状態となり、駆動回路(28)を
介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レ
ベルのオン信号が付与されてＭＯＳ-ＦＥＴ(3)がオン状
態となる。これと同時に、放電用トランジスタ(60)がオ
フ状態からオン状態となりタイマ用コンデンサ(59)が放
電されるので、図９(Ｇ)に示すようにタイマ用コンデン
サ(59)の電圧ＶCTが略０Ｖまで降下する。このとき、ト
ランス(2)の２次巻線(2b)側にはエネルギの伝達が行わ
れず、ＭＯＳ-ＦＥＴ(3)のオフ期間中に整流平滑回路
(6)の平滑コンデンサ(5)に充電された電荷が負荷(13)に
供給される。
【００５２】また、負荷(13)のインピーダンスが高い軽
負荷状態の場合は、図１０(Ｄ)に示すように時刻ｔ1に
て制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが
基準電源(23)の基準電圧ＶOCPのレベルに達し、ＭＯＳ-
ＦＥＴ(3)がオフ状態になると、トランス(2)の補助巻線
(2c)に図１０(Ｃ)に示すようなフライバック電圧ＶFBが
発生する。そして、図１０(Ｄ)に示すように制御回路(1
2)の帰還信号入力端子(12a)の電圧ＶCPが時刻ｔ1Aにて
リセット期間検出回路(51)内の基準電源(53)の基準電圧
ＶRSTのレベルよりも高くなると、リセット期間検出用
コンパレータ(54)の比較出力信号が低い電圧(Ｌ)レベル
から高い電圧(Ｈ)レベルとなる。リセット期間検出用コ
ンパレータ(54)の高い電圧(Ｈ)レベルの比較出力信号
は、プリセット入力付Ｄフリップフロップ(56)のクロッ
ク入力端子(CLK)に入力されると共に、ＮＡＮＤゲート
(57)の一方の入力端子に入力される。また、プリセット
入力付Ｄフリップフロップ(56)のプリセット入力端子(P
R)にはリセット優先ＲＳフリップフロップ(27)の低い電
圧(Ｌ)レベルの出力信号が反転器(55)を介して入力され
るので、ＮＡＮＤゲート(57)の他方の入力端子に入力さ
れるプリセット入力付Ｄフリップフロップ(56)の出力信
号ＶDFは図１０(Ｅ)に示すように高い電圧(Ｈ)レベルを
保持する。したがって、図１０(Ｆ)に示すようにＮＡＮ
Ｄゲート(57)から低い電圧(Ｌ)レベルのリセット期間検
出信号ＶRTが出力され、タイマ回路(52)内の時定数切換
回路(58)の時定数切換用トランジスタ(65)のベース端子
に付与されるので、時定数切換用トランジスタ(65)がオ
フ状態となる。また、リセット優先ＲＳフリップフロッ
プ(27)の低い電圧(Ｌ)レベルの出力信号は、タイマ回路
(52)を構成する内の放電用トランジスタ(60)のベース端
子に付与され、放電用トランジスタ(60)がオン状態から
オフ状態となる。このとき、時定数切換回路(58)内の逆
流防止用ダイオード(66)が導通状態となり、第１及び第
２の定電流源(63,64)からタイマ用コンデンサ(59)に一
定値(Ｉ1＋Ｉ2)の電流が流れるので、タイマ用コンデン
サ(59)が短い時定数で充電され、図１０(Ｇ)に示すよう
にタイマ用コンデンサ(59)の電圧ＶCTが起動時より急な
勾配で直線的に上昇する。
負荷状態の場合は、図１０(Ｄ)に示すように時刻ｔ1に
て制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPが
基準電源(23)の基準電圧ＶOCPのレベルに達し、ＭＯＳ-
ＦＥＴ(3)がオフ状態になると、トランス(2)の補助巻線
(2c)に図１０(Ｃ)に示すようなフライバック電圧ＶFBが
発生する。そして、図１０(Ｄ)に示すように制御回路(1
2)の帰還信号入力端子(12a)の電圧ＶCPが時刻ｔ1Aにて
リセット期間検出回路(51)内の基準電源(53)の基準電圧
ＶRSTのレベルよりも高くなると、リセット期間検出用
コンパレータ(54)の比較出力信号が低い電圧(Ｌ)レベル
から高い電圧(Ｈ)レベルとなる。リセット期間検出用コ
ンパレータ(54)の高い電圧(Ｈ)レベルの比較出力信号
は、プリセット入力付Ｄフリップフロップ(56)のクロッ
ク入力端子(CLK)に入力されると共に、ＮＡＮＤゲート
(57)の一方の入力端子に入力される。また、プリセット
入力付Ｄフリップフロップ(56)のプリセット入力端子(P
R)にはリセット優先ＲＳフリップフロップ(27)の低い電
圧(Ｌ)レベルの出力信号が反転器(55)を介して入力され
るので、ＮＡＮＤゲート(57)の他方の入力端子に入力さ
れるプリセット入力付Ｄフリップフロップ(56)の出力信
号ＶDFは図１０(Ｅ)に示すように高い電圧(Ｈ)レベルを
保持する。したがって、図１０(Ｆ)に示すようにＮＡＮ
Ｄゲート(57)から低い電圧(Ｌ)レベルのリセット期間検
出信号ＶRTが出力され、タイマ回路(52)内の時定数切換
回路(58)の時定数切換用トランジスタ(65)のベース端子
に付与されるので、時定数切換用トランジスタ(65)がオ
フ状態となる。また、リセット優先ＲＳフリップフロッ
プ(27)の低い電圧(Ｌ)レベルの出力信号は、タイマ回路
(52)を構成する内の放電用トランジスタ(60)のベース端
子に付与され、放電用トランジスタ(60)がオン状態から
オフ状態となる。このとき、時定数切換回路(58)内の逆
流防止用ダイオード(66)が導通状態となり、第１及び第
２の定電流源(63,64)からタイマ用コンデンサ(59)に一
定値(Ｉ1＋Ｉ2)の電流が流れるので、タイマ用コンデン
サ(59)が短い時定数で充電され、図１０(Ｇ)に示すよう
にタイマ用コンデンサ(59)の電圧ＶCTが起動時より急な
勾配で直線的に上昇する。
【００５３】時刻ｔ1Bにてトランス(2)のリセット期間
が終了すると、図１０(Ｃ)に示すようにトランス(2)の
補助巻線(2c)に発生するフライバック電圧ＶFBが低下
し、制御回路(12)の帰還信号入力端子(12a)からリセッ
ト期間検出回路(51)内のリセット期間検出用コンパレー
タ(54)の非反転入力端子(+)に入力される電圧ＶCPが図
１０(Ｄ)に示すように基準電源(53)の基準電圧ＶRSTの
レベルよりも低くなるので、リセット期間検出用コンパ
レータ(54)の比較出力信号が高い電圧(Ｈ)レベルから低
い電圧(Ｌ)レベルとなる。このとき、図１０(Ｅ)に示す
ようにプリセット入力付Ｄフリップフロップ(56)の出力
信号ＶDFが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベル
となる。これにより、ＮＡＮＤゲート(57)から出力され
るリセット期間検出信号ＶRTが図１０(Ｆ)に示すように
低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなるの
で、タイマ回路(52)内の時定数切換回路(58)の時定数切
換用トランジスタ(65)がオフ状態からオン状態となる。
したがって、時刻ｔ1B以降は時定数切換回路(58)内の逆
流防止用ダイオード(66)が非導通状態となり、第１の定
電流源(63)からタイマ用コンデンサ(59)に一定値Ｉ1の
電流のみが流れるので、タイマ用コンデンサ(59)は起動
時と同様に長い時定数で充電され、図１０(Ｇ)に示すよ
うにタイマ用コンデンサ(59)の電圧ＶCTが期間(ｔ1A〜
ｔ1B)よりも緩い勾配で直線的に上昇する。また、時刻
ｔ1B以降でＭＯＳ-ＦＥＴ(3)がオフ期間中は、図１０
(Ａ)、(Ｃ)及び(Ｄ)に示すようにトランス(2)の自由振
動による電圧信号がＭＯＳ-ＦＥＴ(3)、トランス(2)の
補助巻線(2c)及び制御回路(12)の帰還信号入力端子(12
a)の各電圧信号ＶDS,ＶFB,ＶCPにそれぞれ重畳される。
この期間中は、コンパレータ(24)の比較出力信号及びリ
セット期間検出回路(51)内のリセット期間検出用コンパ
レータ(54)の比較出力信号は低い電圧(Ｌ)レベルと高い
電圧(Ｈ)レベルとの間を振動するが、リセット優先ＲＳ
フリップフロップ(27)の出力信号はセット端子(S)に高
い電圧(Ｈ)レベルの信号が入力されるまで低い電圧(Ｌ)
レベルを保持するため、プリセット入力付Ｄフリップフ
ロップ(56)のプリセット入力端子(PR)には何も入力され
ず、出力信号ＶDFは図１０(Ｅ)に示すように低い電圧
(Ｌ)レベルを保持する。
が終了すると、図１０(Ｃ)に示すようにトランス(2)の
補助巻線(2c)に発生するフライバック電圧ＶFBが低下
し、制御回路(12)の帰還信号入力端子(12a)からリセッ
ト期間検出回路(51)内のリセット期間検出用コンパレー
タ(54)の非反転入力端子(+)に入力される電圧ＶCPが図
１０(Ｄ)に示すように基準電源(53)の基準電圧ＶRSTの
レベルよりも低くなるので、リセット期間検出用コンパ
レータ(54)の比較出力信号が高い電圧(Ｈ)レベルから低
い電圧(Ｌ)レベルとなる。このとき、図１０(Ｅ)に示す
ようにプリセット入力付Ｄフリップフロップ(56)の出力
信号ＶDFが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベル
となる。これにより、ＮＡＮＤゲート(57)から出力され
るリセット期間検出信号ＶRTが図１０(Ｆ)に示すように
低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなるの
で、タイマ回路(52)内の時定数切換回路(58)の時定数切
換用トランジスタ(65)がオフ状態からオン状態となる。
したがって、時刻ｔ1B以降は時定数切換回路(58)内の逆
流防止用ダイオード(66)が非導通状態となり、第１の定
電流源(63)からタイマ用コンデンサ(59)に一定値Ｉ1の
電流のみが流れるので、タイマ用コンデンサ(59)は起動
時と同様に長い時定数で充電され、図１０(Ｇ)に示すよ
うにタイマ用コンデンサ(59)の電圧ＶCTが期間(ｔ1A〜
ｔ1B)よりも緩い勾配で直線的に上昇する。また、時刻
ｔ1B以降でＭＯＳ-ＦＥＴ(3)がオフ期間中は、図１０
(Ａ)、(Ｃ)及び(Ｄ)に示すようにトランス(2)の自由振
動による電圧信号がＭＯＳ-ＦＥＴ(3)、トランス(2)の
補助巻線(2c)及び制御回路(12)の帰還信号入力端子(12
a)の各電圧信号ＶDS,ＶFB,ＶCPにそれぞれ重畳される。
この期間中は、コンパレータ(24)の比較出力信号及びリ
セット期間検出回路(51)内のリセット期間検出用コンパ
レータ(54)の比較出力信号は低い電圧(Ｌ)レベルと高い
電圧(Ｈ)レベルとの間を振動するが、リセット優先ＲＳ
フリップフロップ(27)の出力信号はセット端子(S)に高
い電圧(Ｈ)レベルの信号が入力されるまで低い電圧(Ｌ)
レベルを保持するため、プリセット入力付Ｄフリップフ
ロップ(56)のプリセット入力端子(PR)には何も入力され
ず、出力信号ＶDFは図１０(Ｅ)に示すように低い電圧
(Ｌ)レベルを保持する。
【００５４】時刻ｔ2にてタイマ用コンデンサ(59)の電
圧ＶCTが図１０(Ｇ)に示すように基準電源(61)の基準電
圧ＶTHのレベルに達すると、コンパレータ(62)から高い
電圧(Ｈ)レベルの比較出力信号が発生し、リセット優先
ＲＳフリップフロップ(27)のセット端子(S)に付与され
る。これと同時に、トランス(2)の補助巻線(2c)に発生
するフライバック電圧ＶFBの極性が図１０(Ｃ)に示すよ
うに正から負となるので、制御回路(12)の帰還信号入力
端子(12a)からリセット期間検出回路(51)内のリセット
期間検出用コンパレータ(54)の非反転入力端子(+)に入
力される電圧ＶCPが図１０(Ｄ)に示すように基準電源(5
3)の基準電圧ＶRSTのレベルよりも低くなり、リセット
期間検出用コンパレータ(54)の比較出力信号が高い電圧
(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。また、制御
回路(12)の帰還信号入力端子(12a)からコンパレータ(2
4)の非反転入力端子(+)に入力される電圧ＶCPが図１０
(Ｄ)に示すように基準電源(23)の基準電圧ＶOCP以下に
なると、コンパレータ(24)から低い電圧(Ｌ)レベルの比
較出力信号が発生し、リセット優先ＲＳフリップフロッ
プ(27)のリセット端子(R)に付与される。このとき、リ
セット優先ＲＳフリップフロップ(27)のセット端子(S)
には高い電圧(Ｈ)レベルの信号が付与されるため、リセ
ット優先ＲＳフリップフロップ(27)がセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。これにより、リセット期
間検出回路(51)内のプリセット入力付Ｄフリップフロッ
プ(56)のプリセット入力端子(PR)に高い電圧(Ｈ)レベル
の信号が入力され、出力信号ＶDFが図１０(Ｅ)に示すよ
うに低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
る。このため、ＮＡＮＤゲート(57)から出力されるリセ
ット期間検出信号ＶRTは図１０(Ｆ)に示すように高い電
圧(Ｈ)レベルを保持する。これと同時に、放電用トラン
ジスタ(60)がオフ状態からオン状態となりタイマ用コン
デンサ(59)が放電されるので、図１０(Ｇ)に示すように
タイマ用コンデンサ(59)の電圧ＶCTが略０Ｖまで降下す
る。このとき、トランス(2)の２次巻線(2b)側にはエネ
ルギの伝達が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中
に整流平滑回路(6)の平滑コンデンサ(5)に充電された電
荷が負荷(13)に供給される。なお、図８に示すスイッチ
ング電源装置の起動時の動作については、制御回路(12)
の帰還信号入力端子(12a)に入力される信号ＶCPが出力
電圧検出回路(16)の検出信号と電流検出用抵抗(7)の検
出信号とトランス(2)の補助巻線(2c)に発生するフライ
バック電圧ＶFBの検出信号との重畳信号となる以外は前
述の図１に示すスイッチング電源装置と略同様であるの
で、説明は省略する。また、ＭＯＳ-ＦＥＴ(3)の過電流
保護及び負荷(13)に印加される直流電圧ＶOの安定化に
関する動作については、図２１に示す従来のスイッチン
グ電源装置の場合と略同様であるので、説明は省略す
る。
圧ＶCTが図１０(Ｇ)に示すように基準電源(61)の基準電
圧ＶTHのレベルに達すると、コンパレータ(62)から高い
電圧(Ｈ)レベルの比較出力信号が発生し、リセット優先
ＲＳフリップフロップ(27)のセット端子(S)に付与され
る。これと同時に、トランス(2)の補助巻線(2c)に発生
するフライバック電圧ＶFBの極性が図１０(Ｃ)に示すよ
うに正から負となるので、制御回路(12)の帰還信号入力
端子(12a)からリセット期間検出回路(51)内のリセット
期間検出用コンパレータ(54)の非反転入力端子(+)に入
力される電圧ＶCPが図１０(Ｄ)に示すように基準電源(5
3)の基準電圧ＶRSTのレベルよりも低くなり、リセット
期間検出用コンパレータ(54)の比較出力信号が高い電圧
(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。また、制御
回路(12)の帰還信号入力端子(12a)からコンパレータ(2
4)の非反転入力端子(+)に入力される電圧ＶCPが図１０
(Ｄ)に示すように基準電源(23)の基準電圧ＶOCP以下に
なると、コンパレータ(24)から低い電圧(Ｌ)レベルの比
較出力信号が発生し、リセット優先ＲＳフリップフロッ
プ(27)のリセット端子(R)に付与される。このとき、リ
セット優先ＲＳフリップフロップ(27)のセット端子(S)
には高い電圧(Ｈ)レベルの信号が付与されるため、リセ
ット優先ＲＳフリップフロップ(27)がセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。これにより、リセット期
間検出回路(51)内のプリセット入力付Ｄフリップフロッ
プ(56)のプリセット入力端子(PR)に高い電圧(Ｈ)レベル
の信号が入力され、出力信号ＶDFが図１０(Ｅ)に示すよ
うに低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
る。このため、ＮＡＮＤゲート(57)から出力されるリセ
ット期間検出信号ＶRTは図１０(Ｆ)に示すように高い電
圧(Ｈ)レベルを保持する。これと同時に、放電用トラン
ジスタ(60)がオフ状態からオン状態となりタイマ用コン
デンサ(59)が放電されるので、図１０(Ｇ)に示すように
タイマ用コンデンサ(59)の電圧ＶCTが略０Ｖまで降下す
る。このとき、トランス(2)の２次巻線(2b)側にはエネ
ルギの伝達が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中
に整流平滑回路(6)の平滑コンデンサ(5)に充電された電
荷が負荷(13)に供給される。なお、図８に示すスイッチ
ング電源装置の起動時の動作については、制御回路(12)
の帰還信号入力端子(12a)に入力される信号ＶCPが出力
電圧検出回路(16)の検出信号と電流検出用抵抗(7)の検
出信号とトランス(2)の補助巻線(2c)に発生するフライ
バック電圧ＶFBの検出信号との重畳信号となる以外は前
述の図１に示すスイッチング電源装置と略同様であるの
で、説明は省略する。また、ＭＯＳ-ＦＥＴ(3)の過電流
保護及び負荷(13)に印加される直流電圧ＶOの安定化に
関する動作については、図２１に示す従来のスイッチン
グ電源装置の場合と略同様であるので、説明は省略す
る。
【００５５】図８に示す実施の形態では、重負荷時にお
いて、制御回路(12)内のタイマ回路(52)の出力に関わら
ずトランス(2)のリセット期間が終了するまでＭＯＳ-Ｆ
ＥＴ(3)のオフ状態を保持した後にオン状態に切り換え
るので、通常のリンギングチョークコンバータ（ＲＣ
Ｃ）動作が行われる。また、軽負荷時において、トラン
ス(2)のリセット期間の終了後に制御回路(12)内のタイ
マ回路(52)の時定数を延長し、時定数延長後のタイマ回
路(52)が出力を発生するまでＭＯＳ-ＦＥＴ(3)のオフ状
態を保持した後にオン状態に切り換えるので、ＭＯＳ-
ＦＥＴ(3)のオフ期間が延長され、ＭＯＳ-ＦＥＴ(3)の
スイッチング周波数が低下する。したがって、図８に示
す実施の形態においても、軽負荷時にＭＯＳ-ＦＥＴ(3)
で発生するスイッチング損失を低減して広い負荷の範囲
でスイッチング電源装置の変換効率を向上することが可
能となる。
いて、制御回路(12)内のタイマ回路(52)の出力に関わら
ずトランス(2)のリセット期間が終了するまでＭＯＳ-Ｆ
ＥＴ(3)のオフ状態を保持した後にオン状態に切り換え
るので、通常のリンギングチョークコンバータ（ＲＣ
Ｃ）動作が行われる。また、軽負荷時において、トラン
ス(2)のリセット期間の終了後に制御回路(12)内のタイ
マ回路(52)の時定数を延長し、時定数延長後のタイマ回
路(52)が出力を発生するまでＭＯＳ-ＦＥＴ(3)のオフ状
態を保持した後にオン状態に切り換えるので、ＭＯＳ-
ＦＥＴ(3)のオフ期間が延長され、ＭＯＳ-ＦＥＴ(3)の
スイッチング周波数が低下する。したがって、図８に示
す実施の形態においても、軽負荷時にＭＯＳ-ＦＥＴ(3)
で発生するスイッチング損失を低減して広い負荷の範囲
でスイッチング電源装置の変換効率を向上することが可
能となる。
【００５６】また、図１１に示す実施の形態のスイッチ
ング電源装置は、図１に示す実施の形態において、リセ
ット期間検出回路(51)のリセット期間検出信号ＶRTとコ
ンパレータ(24)の比較出力信号との論理和信号をリセッ
ト優先ＲＳフリップフロップ(27)のリセット端子に付与
するＯＲゲート(73)を設けている。したがって、ＯＲゲ
ート(73)の出力信号は図８に示す実施の形態でのコンパ
レータ(24)の比較出力信号と同一となるので、結局、図
１１に示す実施の形態でも図８に示す実施の形態と同様
の作用及び効果が得られる。
ング電源装置は、図１に示す実施の形態において、リセ
ット期間検出回路(51)のリセット期間検出信号ＶRTとコ
ンパレータ(24)の比較出力信号との論理和信号をリセッ
ト優先ＲＳフリップフロップ(27)のリセット端子に付与
するＯＲゲート(73)を設けている。したがって、ＯＲゲ
ート(73)の出力信号は図８に示す実施の形態でのコンパ
レータ(24)の比較出力信号と同一となるので、結局、図
１１に示す実施の形態でも図８に示す実施の形態と同様
の作用及び効果が得られる。
【００５７】また、図１２に示す実施の形態のスイッチ
ング電源装置では、積分用抵抗(75)及び積分用コンデン
サ(76)から成る積分回路(74)と、基準電圧ＶRSTを発生
する基準電源(53)と、積分回路(74)から非反転入力端子
(+)に入力される積分回路(74)の出力電圧ＶSが反転入力
端子(-)に入力される基準電源(53)の基準電圧ＶRSTのレ
ベルを超えたときに高い電圧(Ｈ)レベルの比較出力信号
を発生するリセット期間検出用コンパレータ(54)と、リ
セット期間検出用コンパレータ(54)の比較出力信号の反
転信号をリセット期間検出信号ＶRTとして出力する反転
器(77)とでリセット期間検出回路(51)を構成する。図１
２に示す構成において、ＭＯＳ-ＦＥＴ(3)のドレイン−
ソース端子間の電圧ＶDS、ドレイン電流ＩD、トランス
(2)の補助巻線(2c)のフライバック電圧ＶFB、積分回路
(74)の出力電圧ＶS、リセット期間検出回路(51)のリセ
ット期間検出信号ＶRT及びタイマ用コンデンサ(59)の電
圧Ｖ CTの重負荷時における動作波形を図１３(Ａ)〜(Ｆ)
にそれぞれ示し、軽負荷時における動作波形を図１４
(Ａ)〜(Ｆ)にそれぞれ示す。図１２に示す実施の形態で
は、積分回路(74)によりトランス(2)の補助巻線(2c)に
発生するフライバック電圧ＶFBの自由振動分を減衰させ
た後、リセット期間検出用コンパレータ(54)によりフラ
イバック電圧ＶFBの最初の電圧パルス分のみをトランス
(2)のリセット期間として検出するので、図８に示す実
施の形態に比較して回路構成を簡略化できると共にトラ
ンス(2)のリセット期間を高精度で検出できる利点があ
る。
ング電源装置では、積分用抵抗(75)及び積分用コンデン
サ(76)から成る積分回路(74)と、基準電圧ＶRSTを発生
する基準電源(53)と、積分回路(74)から非反転入力端子
(+)に入力される積分回路(74)の出力電圧ＶSが反転入力
端子(-)に入力される基準電源(53)の基準電圧ＶRSTのレ
ベルを超えたときに高い電圧(Ｈ)レベルの比較出力信号
を発生するリセット期間検出用コンパレータ(54)と、リ
セット期間検出用コンパレータ(54)の比較出力信号の反
転信号をリセット期間検出信号ＶRTとして出力する反転
器(77)とでリセット期間検出回路(51)を構成する。図１
２に示す構成において、ＭＯＳ-ＦＥＴ(3)のドレイン−
ソース端子間の電圧ＶDS、ドレイン電流ＩD、トランス
(2)の補助巻線(2c)のフライバック電圧ＶFB、積分回路
(74)の出力電圧ＶS、リセット期間検出回路(51)のリセ
ット期間検出信号ＶRT及びタイマ用コンデンサ(59)の電
圧Ｖ CTの重負荷時における動作波形を図１３(Ａ)〜(Ｆ)
にそれぞれ示し、軽負荷時における動作波形を図１４
(Ａ)〜(Ｆ)にそれぞれ示す。図１２に示す実施の形態で
は、積分回路(74)によりトランス(2)の補助巻線(2c)に
発生するフライバック電圧ＶFBの自由振動分を減衰させ
た後、リセット期間検出用コンパレータ(54)によりフラ
イバック電圧ＶFBの最初の電圧パルス分のみをトランス
(2)のリセット期間として検出するので、図８に示す実
施の形態に比較して回路構成を簡略化できると共にトラ
ンス(2)のリセット期間を高精度で検出できる利点があ
る。
【００５８】更に、図８に示す実施の形態で、逆流防止
用ダイオード(21)のカソード端子とタイマ回路(52)との
間に電圧立ち上がり検出回路(25)を接続したスイッチン
グ電源装置を図１５に示す。電圧立ち上がり検出回路(2
5)は、リセット期間検出回路(51)内の基準電源(53)の基
準電圧ＶRSTよりも高い値の基準電圧ＶSETを発生する基
準電源(78)と、トランス(2)の補助巻線(2c)からフライ
バック電圧検出用抵抗(19)及びフライバック電圧検出用
コンデンサ(20)並びに逆流防止用ダイオード(21)を介し
て非反転入力端子(+)に入力される電圧ＶCPのレベルが
反転入力端子(-)に入力される基準電源(78)の基準電圧
ＶSETを超えたときに高い電圧(Ｈ)レベルの比較出力信
号を発生する電圧立ち上がり検出用コンパレータ(79)と
を備えている。また、制御回路(12)内の制御回路用レギ
ュレータ及び低電圧停止回路(22)の出力端子とタイマ回
路(52)内のタイマ用コンデンサ(59)の一端との間には、
短絡用トランジスタ(80)が接続されている。短絡用トラ
ンジスタ(80)は、電圧立ち上がり検出用コンパレータ(7
9)が高い電圧(Ｈ)レベルの比較出力信号を発生したとき
にオン状態となる。なお、ＭＯＳ-ＦＥＴ(3)がオフした
後に制御回路(12)の帰還信号入力端子(12a)に発生する
電圧ＶCPの最大値が電圧立ち上がり検出回路(25)内の基
準電源(78)の基準電圧ＶSETのレベルよりも高くなるよ
うにフライバック電圧検出用抵抗(19)の抵抗値及びフラ
イバック電圧検出用コンデンサ(20)の静電容量値を適宜
選択することにより、通常のリンギングチョークコンバ
ータ（ＲＣＣ）動作を行わせることが可能である。その
他の回路構成は、図８に示すスイッチング電源装置と略
同様である。
用ダイオード(21)のカソード端子とタイマ回路(52)との
間に電圧立ち上がり検出回路(25)を接続したスイッチン
グ電源装置を図１５に示す。電圧立ち上がり検出回路(2
5)は、リセット期間検出回路(51)内の基準電源(53)の基
準電圧ＶRSTよりも高い値の基準電圧ＶSETを発生する基
準電源(78)と、トランス(2)の補助巻線(2c)からフライ
バック電圧検出用抵抗(19)及びフライバック電圧検出用
コンデンサ(20)並びに逆流防止用ダイオード(21)を介し
て非反転入力端子(+)に入力される電圧ＶCPのレベルが
反転入力端子(-)に入力される基準電源(78)の基準電圧
ＶSETを超えたときに高い電圧(Ｈ)レベルの比較出力信
号を発生する電圧立ち上がり検出用コンパレータ(79)と
を備えている。また、制御回路(12)内の制御回路用レギ
ュレータ及び低電圧停止回路(22)の出力端子とタイマ回
路(52)内のタイマ用コンデンサ(59)の一端との間には、
短絡用トランジスタ(80)が接続されている。短絡用トラ
ンジスタ(80)は、電圧立ち上がり検出用コンパレータ(7
9)が高い電圧(Ｈ)レベルの比較出力信号を発生したとき
にオン状態となる。なお、ＭＯＳ-ＦＥＴ(3)がオフした
後に制御回路(12)の帰還信号入力端子(12a)に発生する
電圧ＶCPの最大値が電圧立ち上がり検出回路(25)内の基
準電源(78)の基準電圧ＶSETのレベルよりも高くなるよ
うにフライバック電圧検出用抵抗(19)の抵抗値及びフラ
イバック電圧検出用コンデンサ(20)の静電容量値を適宜
選択することにより、通常のリンギングチョークコンバ
ータ（ＲＣＣ）動作を行わせることが可能である。その
他の回路構成は、図８に示すスイッチング電源装置と略
同様である。
【００５９】図１５に示す構成において、図１６(Ｄ)に
示すように時刻ｔ1にて制御回路(12)の帰還信号入力端
子(12a)の電圧ＶCPが基準電源(23)の基準電圧ＶOCPのレ
ベルを超え、ＭＯＳ-ＦＥＴ(3)がオフ状態になると、ト
ランス(2)の補助巻線(2c)に図１６(Ｃ)に示すようなフ
ライバック電圧ＶFBが発生する。そして、図１６(Ｄ)に
示すように制御回路(12)の帰還信号入力端子(12a)の電
圧ＶCPが時刻ｔ1Aにてリセット期間検出回路(51)内の基
準電源(53)の基準電圧ＶRSTのレベルよりも高くなる
と、リセット期間検出用コンパレータ(54)の比較出力信
号が低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
る。リセット期間検出用コンパレータ(54)の高い電圧
(Ｈ)レベルの比較出力信号は、プリセット入力付Ｄフリ
ップフロップ(56)のクロック入力端子(CLK)に入力され
ると共に、ＮＡＮＤゲート(57)の一方の入力端子に入力
される。また、プリセット入力付Ｄフリップフロップ(5
6)のプリセット入力端子(PR)にはリセット優先ＲＳフリ
ップフロップ(27)の低い電圧(Ｌ)レベルの出力信号が反
転器(55)を介して入力されるので、ＮＡＮＤゲート(57)
の他方の入力端子に入力されるプリセット入力付Ｄフリ
ップフロップ(56)の出力信号ＶDFは図１６(Ｅ)に示すよ
うに高い電圧(Ｈ)レベルを保持する。したがって、図１
６(Ｆ)に示すようにＮＡＮＤゲート(57)から低い電圧
(Ｌ)レベルのリセット期間検出信号ＶRTが出力され、タ
イマ回路(52)内の時定数切換回路(58)の時定数切換用ト
ランジスタ(65)のベース端子に付与されるので、時定数
切換用トランジスタ(65)がオフ状態となる。また、リセ
ット優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベ
ルの出力信号は、タイマ回路(52)内の放電用トランジス
タ(60)のベース端子に付与され、放電用トランジスタ(6
0)がオン状態からオフ状態となる。このとき、時定数切
換回路(58)内の逆流防止用ダイオード(66)が導通状態と
なり、第１及び第２の定電流源(63,64)からタイマ用コ
ンデンサ(59)に一定値(Ｉ1＋Ｉ2)の電流が流れるので、
タイマ用コンデンサ(59)が短い時定数で充電され、図１
６(Ｇ)に示すようにタイマ用コンデンサ(59)の電圧ＶCT
が起動時よりも急な勾配で直線的に上昇する。
示すように時刻ｔ1にて制御回路(12)の帰還信号入力端
子(12a)の電圧ＶCPが基準電源(23)の基準電圧ＶOCPのレ
ベルを超え、ＭＯＳ-ＦＥＴ(3)がオフ状態になると、ト
ランス(2)の補助巻線(2c)に図１６(Ｃ)に示すようなフ
ライバック電圧ＶFBが発生する。そして、図１６(Ｄ)に
示すように制御回路(12)の帰還信号入力端子(12a)の電
圧ＶCPが時刻ｔ1Aにてリセット期間検出回路(51)内の基
準電源(53)の基準電圧ＶRSTのレベルよりも高くなる
と、リセット期間検出用コンパレータ(54)の比較出力信
号が低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
る。リセット期間検出用コンパレータ(54)の高い電圧
(Ｈ)レベルの比較出力信号は、プリセット入力付Ｄフリ
ップフロップ(56)のクロック入力端子(CLK)に入力され
ると共に、ＮＡＮＤゲート(57)の一方の入力端子に入力
される。また、プリセット入力付Ｄフリップフロップ(5
6)のプリセット入力端子(PR)にはリセット優先ＲＳフリ
ップフロップ(27)の低い電圧(Ｌ)レベルの出力信号が反
転器(55)を介して入力されるので、ＮＡＮＤゲート(57)
の他方の入力端子に入力されるプリセット入力付Ｄフリ
ップフロップ(56)の出力信号ＶDFは図１６(Ｅ)に示すよ
うに高い電圧(Ｈ)レベルを保持する。したがって、図１
６(Ｆ)に示すようにＮＡＮＤゲート(57)から低い電圧
(Ｌ)レベルのリセット期間検出信号ＶRTが出力され、タ
イマ回路(52)内の時定数切換回路(58)の時定数切換用ト
ランジスタ(65)のベース端子に付与されるので、時定数
切換用トランジスタ(65)がオフ状態となる。また、リセ
ット優先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベ
ルの出力信号は、タイマ回路(52)内の放電用トランジス
タ(60)のベース端子に付与され、放電用トランジスタ(6
0)がオン状態からオフ状態となる。このとき、時定数切
換回路(58)内の逆流防止用ダイオード(66)が導通状態と
なり、第１及び第２の定電流源(63,64)からタイマ用コ
ンデンサ(59)に一定値(Ｉ1＋Ｉ2)の電流が流れるので、
タイマ用コンデンサ(59)が短い時定数で充電され、図１
６(Ｇ)に示すようにタイマ用コンデンサ(59)の電圧ＶCT
が起動時よりも急な勾配で直線的に上昇する。
【００６０】ここで、図１６(Ｄ)に示すように時刻ｔ1B
にて制御回路(12)の帰還信号入力端子(12a)の電圧ＶCP
の最大値が電圧立ち上がり検出回路(25)を構成する基準
電源(78)の基準電圧ＶSETのレベルよりも高くなるよう
にフライバック電圧検出用抵抗(19)の抵抗値及びフライ
バック電圧検出用コンデンサ(20)の静電容量値が予め設
定されていると、電圧立ち上がり検出用コンパレータ(7
9)から高い電圧(Ｈ)レベルの比較出力信号が発生し、短
絡用トランジスタ(80)がオフ状態からオン状態となる。
これにより、タイマ回路(52)内のタイマ用コンデンサ(5
9)が制御回路用レギュレータ及び低電圧停止回路(22)に
より急速に充電され、図１６(Ｇ)に示すようにタイマ用
コンデンサ(59)の電圧ＶCTが急激に上昇するので、タイ
マ回路(52)の出力が強制的にセット状態となる。そし
て、タイマ用コンデンサ(59)の電圧Ｖ CTが基準電源(61)
の基準電圧ＶTHのレベルより若干高くなり充電が完了す
ると、コンパレータ(62)から高い電圧(Ｈ)レベルの比較
出力信号が発生し、リセット優先ＲＳフリップフロップ
(27)のセット端子(S)に付与される。このとき、図１６
(Ｃ)に示すようにトランス(2)の補助巻線(2c)に発生す
るフライバック電圧ＶFBが未だ一定レベルを保持してい
るため、コンパレータ(24)の比較出力信号は高い電圧
(Ｈ)レベルを保持する。したがって、リセット優先ＲＳ
フリップフロップ(27)のセット端子(S)及びリセット端
子(R)の双方に高い電圧(Ｈ)レベルの信号が入力される
が、リセット優先であるため出力信号は低い電圧(Ｌ)レ
ベルとなる。このため、駆動回路(28)を介してＭＯＳ-
ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオフ信
号が付与され、ＭＯＳ-ＦＥＴ(3)はオフ状態を保持す
る。
にて制御回路(12)の帰還信号入力端子(12a)の電圧ＶCP
の最大値が電圧立ち上がり検出回路(25)を構成する基準
電源(78)の基準電圧ＶSETのレベルよりも高くなるよう
にフライバック電圧検出用抵抗(19)の抵抗値及びフライ
バック電圧検出用コンデンサ(20)の静電容量値が予め設
定されていると、電圧立ち上がり検出用コンパレータ(7
9)から高い電圧(Ｈ)レベルの比較出力信号が発生し、短
絡用トランジスタ(80)がオフ状態からオン状態となる。
これにより、タイマ回路(52)内のタイマ用コンデンサ(5
9)が制御回路用レギュレータ及び低電圧停止回路(22)に
より急速に充電され、図１６(Ｇ)に示すようにタイマ用
コンデンサ(59)の電圧ＶCTが急激に上昇するので、タイ
マ回路(52)の出力が強制的にセット状態となる。そし
て、タイマ用コンデンサ(59)の電圧Ｖ CTが基準電源(61)
の基準電圧ＶTHのレベルより若干高くなり充電が完了す
ると、コンパレータ(62)から高い電圧(Ｈ)レベルの比較
出力信号が発生し、リセット優先ＲＳフリップフロップ
(27)のセット端子(S)に付与される。このとき、図１６
(Ｃ)に示すようにトランス(2)の補助巻線(2c)に発生す
るフライバック電圧ＶFBが未だ一定レベルを保持してい
るため、コンパレータ(24)の比較出力信号は高い電圧
(Ｈ)レベルを保持する。したがって、リセット優先ＲＳ
フリップフロップ(27)のセット端子(S)及びリセット端
子(R)の双方に高い電圧(Ｈ)レベルの信号が入力される
が、リセット優先であるため出力信号は低い電圧(Ｌ)レ
ベルとなる。このため、駆動回路(28)を介してＭＯＳ-
ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオフ信
号が付与され、ＭＯＳ-ＦＥＴ(3)はオフ状態を保持す
る。
【００６１】時刻ｔ2にてトランス(2)のリセット期間が
終了すると、トランス(2)の補助巻線(2c)に発生するフ
ライバック電圧ＶFBの極性が図１６(Ｃ)に示すように正
から負となるので、制御回路(12)の帰還信号入力端子(1
2a)から電圧立ち上がり検出回路(25)内の電圧立ち上が
り検出用コンパレータ(79)の非反転入力端子(+)に入力
される電圧ＶCPが図１６(Ｄ)に示すように基準電源(78)
の基準電圧ＶSETのレベルよりも低くなる。このため、
電圧立ち上がり検出用コンパレータ(79) の比較出力信
号が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
り、短絡用トランジスタ(80)がオン状態からオフ状態と
なる。また、制御回路(12)の帰還信号入力端子(12a)か
らリセット期間検出回路(51)内のリセット期間検出用コ
ンパレータ(54)の非反転入力端子(+)に入力される電圧
ＶCPが図１６(Ｄ)に示すように基準電源(53)の基準電圧
ＶRSTのレベルよりも低くなるので、リセット期間検出
用コンパレータ(54)の比較出力信号が高い電圧(Ｈ)レベ
ルから低い電圧(Ｌ)レベルとなり、図１６(Ｅ)に示すよ
うにプリセット入力付Ｄフリップフロップ(56)の出力信
号ＶDFが一旦低い電圧(Ｌ)レベルまで降下した後、瞬時
に高い電圧(Ｈ)レベルに復帰する。これにより、ＮＡＮ
Ｄゲート(57)から出力されるリセット期間検出信号ＶRT
が図１６(Ｆ)に示すように低い電圧(Ｌ)レベルから高い
電圧(Ｈ)レベルとなる。更に、制御回路(12)の帰還信号
入力端子(12a)からコンパレータ(24)の非反転入力端子
(+)に入力される電圧ＶCPが図１６(Ｄ)に示すように基
準電源(23)の基準電圧ＶOCP以下となり、コンパレータ
(24)から低い電圧(Ｌ)レベルの比較出力信号が発生し、
リセット優先ＲＳフリップフロップ(27)のリセット端子
(R)に付与される。このとき、リセット優先ＲＳフリッ
プフロップ(27)のセット端子(S)には、タイマ回路(52)
内のコンパレータ(62)から高い電圧(Ｈ)レベルの比較出
力信号が入力されるので、リセット優先ＲＳフリップフ
ロップ(27)がセット状態となり、駆動回路(28)を介して
ＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルの
オン信号が付与されてＭＯＳ-ＦＥＴ(3)がオン状態とな
る。これと同時に、タイマ回路(52)内の放電用トランジ
スタ(60)がオフ状態からオン状態となりタイマ用コンデ
ンサ(59)が放電されるので、図１６(Ｇ)に示すようにタ
イマ用コンデンサ(59)の電圧ＶCTが略０Ｖまで急激に降
下する。これにより、トランス(2)の補助巻線(2c)に発
生するフライバック電圧ＶFBの立ち下がりに同期してＭ
ＯＳ-ＦＥＴ(3)がオン状態となる通常のＲＣＣ動作を行
わせることができる。
終了すると、トランス(2)の補助巻線(2c)に発生するフ
ライバック電圧ＶFBの極性が図１６(Ｃ)に示すように正
から負となるので、制御回路(12)の帰還信号入力端子(1
2a)から電圧立ち上がり検出回路(25)内の電圧立ち上が
り検出用コンパレータ(79)の非反転入力端子(+)に入力
される電圧ＶCPが図１６(Ｄ)に示すように基準電源(78)
の基準電圧ＶSETのレベルよりも低くなる。このため、
電圧立ち上がり検出用コンパレータ(79) の比較出力信
号が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
り、短絡用トランジスタ(80)がオン状態からオフ状態と
なる。また、制御回路(12)の帰還信号入力端子(12a)か
らリセット期間検出回路(51)内のリセット期間検出用コ
ンパレータ(54)の非反転入力端子(+)に入力される電圧
ＶCPが図１６(Ｄ)に示すように基準電源(53)の基準電圧
ＶRSTのレベルよりも低くなるので、リセット期間検出
用コンパレータ(54)の比較出力信号が高い電圧(Ｈ)レベ
ルから低い電圧(Ｌ)レベルとなり、図１６(Ｅ)に示すよ
うにプリセット入力付Ｄフリップフロップ(56)の出力信
号ＶDFが一旦低い電圧(Ｌ)レベルまで降下した後、瞬時
に高い電圧(Ｈ)レベルに復帰する。これにより、ＮＡＮ
Ｄゲート(57)から出力されるリセット期間検出信号ＶRT
が図１６(Ｆ)に示すように低い電圧(Ｌ)レベルから高い
電圧(Ｈ)レベルとなる。更に、制御回路(12)の帰還信号
入力端子(12a)からコンパレータ(24)の非反転入力端子
(+)に入力される電圧ＶCPが図１６(Ｄ)に示すように基
準電源(23)の基準電圧ＶOCP以下となり、コンパレータ
(24)から低い電圧(Ｌ)レベルの比較出力信号が発生し、
リセット優先ＲＳフリップフロップ(27)のリセット端子
(R)に付与される。このとき、リセット優先ＲＳフリッ
プフロップ(27)のセット端子(S)には、タイマ回路(52)
内のコンパレータ(62)から高い電圧(Ｈ)レベルの比較出
力信号が入力されるので、リセット優先ＲＳフリップフ
ロップ(27)がセット状態となり、駆動回路(28)を介して
ＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルの
オン信号が付与されてＭＯＳ-ＦＥＴ(3)がオン状態とな
る。これと同時に、タイマ回路(52)内の放電用トランジ
スタ(60)がオフ状態からオン状態となりタイマ用コンデ
ンサ(59)が放電されるので、図１６(Ｇ)に示すようにタ
イマ用コンデンサ(59)の電圧ＶCTが略０Ｖまで急激に降
下する。これにより、トランス(2)の補助巻線(2c)に発
生するフライバック電圧ＶFBの立ち下がりに同期してＭ
ＯＳ-ＦＥＴ(3)がオン状態となる通常のＲＣＣ動作を行
わせることができる。
【００６２】また、図１７(Ｄ)に示すように時刻ｔ1Bに
て制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPの
最大値が電圧立ち上がり検出回路(25)を構成する基準電
源(78)の基準電圧ＶSETのレベルよりも低くなるように
フライバック電圧検出用抵抗(19)の抵抗値及びフライバ
ック電圧検出用コンデンサ(20)の静電容量値を設定した
場合は、電圧立ち上がり検出用コンパレータ(79)から低
い電圧(Ｌ)レベルの比較出力信号が発生するので、短絡
用トランジスタ(80)はオフ状態を保持する。したがっ
て、この場合は図８に示す回路と同様の動作をするた
め、図１７(Ａ)〜(Ｇ)に示す図１５の回路の各部の出力
波形は図９(Ａ)〜(Ｇ)に示す図２の回路の各部の出力波
形と略同一となる。
て制御回路(12)の帰還信号入力端子(12a)の電圧ＶCPの
最大値が電圧立ち上がり検出回路(25)を構成する基準電
源(78)の基準電圧ＶSETのレベルよりも低くなるように
フライバック電圧検出用抵抗(19)の抵抗値及びフライバ
ック電圧検出用コンデンサ(20)の静電容量値を設定した
場合は、電圧立ち上がり検出用コンパレータ(79)から低
い電圧(Ｌ)レベルの比較出力信号が発生するので、短絡
用トランジスタ(80)はオフ状態を保持する。したがっ
て、この場合は図８に示す回路と同様の動作をするた
め、図１７(Ａ)〜(Ｇ)に示す図１５の回路の各部の出力
波形は図９(Ａ)〜(Ｇ)に示す図２の回路の各部の出力波
形と略同一となる。
【００６３】図１５に示す実施の形態では、フライバッ
ク電圧検出用抵抗(19)の抵抗値及びフライバック電圧検
出用コンデンサ(20)の静電容量値を適宜選択することに
より、通常のＲＣＣ動作を行わせることが可能であるか
ら、負荷(13)の変動範囲が小さい用途で常時通常のＲＣ
Ｃ動作をさせることが望ましい場合でも同一の制御回路
を利用できる利点がある。したがって、フライバック電
圧検出用抵抗(19)の抵抗値及びフライバック電圧検出用
コンデンサ(20)の静電容量値を負荷(13)の状態により適
宜調整できるようにしておけば、あらゆる負荷(13)の状
態に対応させることができる。
ク電圧検出用抵抗(19)の抵抗値及びフライバック電圧検
出用コンデンサ(20)の静電容量値を適宜選択することに
より、通常のＲＣＣ動作を行わせることが可能であるか
ら、負荷(13)の変動範囲が小さい用途で常時通常のＲＣ
Ｃ動作をさせることが望ましい場合でも同一の制御回路
を利用できる利点がある。したがって、フライバック電
圧検出用抵抗(19)の抵抗値及びフライバック電圧検出用
コンデンサ(20)の静電容量値を負荷(13)の状態により適
宜調整できるようにしておけば、あらゆる負荷(13)の状
態に対応させることができる。
【００６４】図１〜図１７に示す各実施の形態では、入
出力間絶縁用のトランス(2)を有するフライバック方式
のスイッチング電源装置に本発明を適用した形態を示し
たが、入出力間絶縁用のトランスを使用しないチョッパ
方式のスイッチング電源装置にも本発明を適用すること
が可能である。例えば、図１８は、直流電源(1)に対し
て直列に接続されたＰチャンネル型のＭＯＳ-ＦＥＴ(3)
及びリアクトル(30)と、ＭＯＳ-ＦＥＴ(3)がオフしたと
きにリアクトル(30)と閉回路を成すように接続された還
流用整流素子としてのフライホイールダイオード(31)及
び平滑コンデンサ(32)と、負荷(13)の電圧ＶOを検出す
る出力電圧検出回路(16)と、直列抵抗(33)を介して入力
される出力電圧検出回路(16)の検出信号によりＭＯＳ-
ＦＥＴ(3)をオン・オフ制御する制御回路(12)とを備え
た降圧チョッパ方式のスイッチング電源装置に本発明を
適用した実施の形態を示す。制御回路(12)は、制御回路
用レギュレータ及び低電圧停止回路(22)と、リセット優
先ＲＳフリップフロップ(27)と、駆動回路(28)と、オン
期間制御回路(34)と、リセット期間検出回路(51)と、タ
イマ回路(52)と、リアクトル電圧検出手段としてのリア
クトル電圧検出回路(81)とを備えている。
出力間絶縁用のトランス(2)を有するフライバック方式
のスイッチング電源装置に本発明を適用した形態を示し
たが、入出力間絶縁用のトランスを使用しないチョッパ
方式のスイッチング電源装置にも本発明を適用すること
が可能である。例えば、図１８は、直流電源(1)に対し
て直列に接続されたＰチャンネル型のＭＯＳ-ＦＥＴ(3)
及びリアクトル(30)と、ＭＯＳ-ＦＥＴ(3)がオフしたと
きにリアクトル(30)と閉回路を成すように接続された還
流用整流素子としてのフライホイールダイオード(31)及
び平滑コンデンサ(32)と、負荷(13)の電圧ＶOを検出す
る出力電圧検出回路(16)と、直列抵抗(33)を介して入力
される出力電圧検出回路(16)の検出信号によりＭＯＳ-
ＦＥＴ(3)をオン・オフ制御する制御回路(12)とを備え
た降圧チョッパ方式のスイッチング電源装置に本発明を
適用した実施の形態を示す。制御回路(12)は、制御回路
用レギュレータ及び低電圧停止回路(22)と、リセット優
先ＲＳフリップフロップ(27)と、駆動回路(28)と、オン
期間制御回路(34)と、リセット期間検出回路(51)と、タ
イマ回路(52)と、リアクトル電圧検出手段としてのリア
クトル電圧検出回路(81)とを備えている。
【００６５】オン期間制御回路(34)は、直流出力電圧Ｖ
Oの目標値を規定する基準電圧ＶONを発生する基準電源
(35)と、基準電源(35)の基準電圧ＶONより高い値の初期
電圧ＶSTを発生する初期電源(36)と、リセット優先ＲＳ
フリップフロップ(27)の出力信号の反転信号を出力する
反転器(37)と、ＭＯＳ-ＦＥＴ(3)がオフ状態のときに反
転器(37)を介してベース端子に入力される高い(Ｈ)レベ
ルの電圧信号によりオン状態となり且つＭＯＳ-ＦＥＴ
(3)がオン状態のときに反転器(37)を介してベース端子
に入力される低い(Ｌ)レベルの電圧信号によりオフ状態
となる充放電制御用トランジスタ(38)と、ＭＯＳ-ＦＥ
Ｔ(3)がオフしたときに初期電源(36)から充放電制御用
トランジスタ(38)を介して初期電圧ＶSTまで充電され且
つＭＯＳ-ＦＥＴ(3)がオンしたときに出力電圧検出回路
(16)から直列抵抗(33)を介して流れる電流により放電を
開始するオン期間設定用コンデンサ(39)と、オン期間設
定用コンデンサ(39)の電圧ＶCPが基準電源(35)の基準電
圧ＶONより低くなったときに高い(Ｈ)レベルの電圧信号
をリセット優先ＲＳフリップフロップ(27)のリセット入
力端子(R)に付与するオン期間制御用コンパレータ(40)
とを有する。このため、負荷(13)に印加される直流出力
電圧ＶOが高い場合は、出力電圧検出回路(16)から直列
抵抗(33)を介して流れる電流が増加し、オン期間設定用
コンデンサ(39)の放電時間が早くなるので、ＭＯＳ-Ｆ
ＥＴ(3)のオン期間が短縮される。逆に、負荷(13)に印
加される直流出力電圧ＶOが低い場合は、出力電圧検出
回路(16)から直列抵抗(33)を介して流れる電流が減少
し、オン期間設定用コンデンサ(39)の放電時間が遅くな
るので、ＭＯＳ-ＦＥＴ(3)のオン期間が伸長される。し
たがって、負荷(13)に印加される直流出力電圧ＶOの高
低に応じてオン期間制御回路(34)によりＭＯＳ-ＦＥＴ
(3)のオン期間が制御されるので、負荷(13)に印加され
る直流電圧ＶOが略一定のレベルに保持される。
Oの目標値を規定する基準電圧ＶONを発生する基準電源
(35)と、基準電源(35)の基準電圧ＶONより高い値の初期
電圧ＶSTを発生する初期電源(36)と、リセット優先ＲＳ
フリップフロップ(27)の出力信号の反転信号を出力する
反転器(37)と、ＭＯＳ-ＦＥＴ(3)がオフ状態のときに反
転器(37)を介してベース端子に入力される高い(Ｈ)レベ
ルの電圧信号によりオン状態となり且つＭＯＳ-ＦＥＴ
(3)がオン状態のときに反転器(37)を介してベース端子
に入力される低い(Ｌ)レベルの電圧信号によりオフ状態
となる充放電制御用トランジスタ(38)と、ＭＯＳ-ＦＥ
Ｔ(3)がオフしたときに初期電源(36)から充放電制御用
トランジスタ(38)を介して初期電圧ＶSTまで充電され且
つＭＯＳ-ＦＥＴ(3)がオンしたときに出力電圧検出回路
(16)から直列抵抗(33)を介して流れる電流により放電を
開始するオン期間設定用コンデンサ(39)と、オン期間設
定用コンデンサ(39)の電圧ＶCPが基準電源(35)の基準電
圧ＶONより低くなったときに高い(Ｈ)レベルの電圧信号
をリセット優先ＲＳフリップフロップ(27)のリセット入
力端子(R)に付与するオン期間制御用コンパレータ(40)
とを有する。このため、負荷(13)に印加される直流出力
電圧ＶOが高い場合は、出力電圧検出回路(16)から直列
抵抗(33)を介して流れる電流が増加し、オン期間設定用
コンデンサ(39)の放電時間が早くなるので、ＭＯＳ-Ｆ
ＥＴ(3)のオン期間が短縮される。逆に、負荷(13)に印
加される直流出力電圧ＶOが低い場合は、出力電圧検出
回路(16)から直列抵抗(33)を介して流れる電流が減少
し、オン期間設定用コンデンサ(39)の放電時間が遅くな
るので、ＭＯＳ-ＦＥＴ(3)のオン期間が伸長される。し
たがって、負荷(13)に印加される直流出力電圧ＶOの高
低に応じてオン期間制御回路(34)によりＭＯＳ-ＦＥＴ
(3)のオン期間が制御されるので、負荷(13)に印加され
る直流電圧ＶOが略一定のレベルに保持される。
【００６６】リアクトル電圧検出回路(81)は、一定値の
バイアス電圧ＶBSを発生するバイアス電源(82)と、バイ
アス電源(82)のバイアス電圧ＶBSとリアクトル入力側電
圧検出端子(12d)を介して入力されるリアクトル(30)の
ＭＯＳ-ＦＥＴ(3)側の端子電圧Ｖ1との差電圧を分圧す
る分圧抵抗(83,84)と、フライホイールダイオード(31)
が導通状態となり反転入力端子(-)に入力される分圧抵
抗(83,84)の分圧電圧ＶDI Vがリアクトル出力側電圧検出
端子(12e)を介して非反転入力端子(+)に入力されるリア
クトル(30)の平滑コンデンサ(32)側の端子電圧Ｖ2より
低くなったときにリアクトル電圧検出信号ＶLを出力す
る比較手段としてのリアクトル電圧検出用コンパレータ
(85)とを有する。
バイアス電圧ＶBSを発生するバイアス電源(82)と、バイ
アス電源(82)のバイアス電圧ＶBSとリアクトル入力側電
圧検出端子(12d)を介して入力されるリアクトル(30)の
ＭＯＳ-ＦＥＴ(3)側の端子電圧Ｖ1との差電圧を分圧す
る分圧抵抗(83,84)と、フライホイールダイオード(31)
が導通状態となり反転入力端子(-)に入力される分圧抵
抗(83,84)の分圧電圧ＶDI Vがリアクトル出力側電圧検出
端子(12e)を介して非反転入力端子(+)に入力されるリア
クトル(30)の平滑コンデンサ(32)側の端子電圧Ｖ2より
低くなったときにリアクトル電圧検出信号ＶLを出力す
る比較手段としてのリアクトル電圧検出用コンパレータ
(85)とを有する。
【００６７】リセット優先ＲＳフリップフロップ(27)
は、タイマ回路(52)の出力信号によりセット状態となり
高い電圧(Ｈ)レベルのオン信号を駆動回路(28)を介して
ＭＯＳ-ＦＥＴ(3)のゲート端子に付与すると共にオン期
間制御回路(34)の出力信号によりリセット状態となり低
い電圧(Ｌ)レベルのオフ信号を駆動回路(28)を介してＭ
ＯＳ-ＦＥＴ(3)のゲート端子に付与する。リセット期間
検出回路(51)は、リセット優先ＲＳフリップフロップ(2
7)の出力信号の反転信号を出力する反転器(55)と、プリ
セット入力端子(PR)に入力される反転器(55)の出力信号
でセットされ高い電圧(Ｈ)レベルの出力信号ＶDFを発生
すると共にクロック入力端子(CLK)に入力されるリアク
トル電圧検出回路(81)の出力信号ＶLの最初の立ち下が
りで低い電圧(Ｌ)レベルの出力信号ＶDFを発生するプリ
セット入力付Ｄフリップフロップ(56)と、リセット期間
検出用コンパレータ(54)の比較出力信号とプリセット入
力付Ｄフリップフロップ(56)の出力信号ＶDFとの論理積
の反転信号をリセット期間検出信号ＶRTとして出力する
ＮＡＮＤゲート(57)とを有し、リアクトル電圧検出回路
(81)の出力信号ＶLから最初のパルス信号のみをリアク
トル(30)のリセット期間として検出する。なお、制御回
路用レギュレータ及び低電圧停止回路(22)とタイマ回路
(52)については、図１に示す制御回路(12)と略同様であ
るため説明は省略する。
は、タイマ回路(52)の出力信号によりセット状態となり
高い電圧(Ｈ)レベルのオン信号を駆動回路(28)を介して
ＭＯＳ-ＦＥＴ(3)のゲート端子に付与すると共にオン期
間制御回路(34)の出力信号によりリセット状態となり低
い電圧(Ｌ)レベルのオフ信号を駆動回路(28)を介してＭ
ＯＳ-ＦＥＴ(3)のゲート端子に付与する。リセット期間
検出回路(51)は、リセット優先ＲＳフリップフロップ(2
7)の出力信号の反転信号を出力する反転器(55)と、プリ
セット入力端子(PR)に入力される反転器(55)の出力信号
でセットされ高い電圧(Ｈ)レベルの出力信号ＶDFを発生
すると共にクロック入力端子(CLK)に入力されるリアク
トル電圧検出回路(81)の出力信号ＶLの最初の立ち下が
りで低い電圧(Ｌ)レベルの出力信号ＶDFを発生するプリ
セット入力付Ｄフリップフロップ(56)と、リセット期間
検出用コンパレータ(54)の比較出力信号とプリセット入
力付Ｄフリップフロップ(56)の出力信号ＶDFとの論理積
の反転信号をリセット期間検出信号ＶRTとして出力する
ＮＡＮＤゲート(57)とを有し、リアクトル電圧検出回路
(81)の出力信号ＶLから最初のパルス信号のみをリアク
トル(30)のリセット期間として検出する。なお、制御回
路用レギュレータ及び低電圧停止回路(22)とタイマ回路
(52)については、図１に示す制御回路(12)と略同様であ
るため説明は省略する。
【００６８】図１８に示す構成において、直流電源(1)
より直流電力の供給が開始されると、制御回路(12)の電
源入力端子(12b)に電圧が印加され、制御回路用レギュ
レータ及び低電圧停止回路(22)が動作を開始する。制御
回路用レギュレータ及び低電圧停止回路(22)から駆動用
電力が出力されると、タイマ回路(52)が動作を開始し、
リセット優先ＲＳフリップフロップ(27)のセット端子
(S)に出力信号が付与される。このとき、リセット優先
ＲＳフリップフロップ(27)がセット状態となり、駆動回
路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電
圧(Ｈ)レベルのオン信号が付与されてＭＯＳ-ＦＥＴ(3)
がオン状態となるので、直流電源(1)からＭＯＳ-ＦＥＴ
(3)及びリアクトル(30)を介して平滑コンデンサ(32)及
び負荷(13)に電流が流れ、ＭＯＳ-ＦＥＴ(3)のドレイン
電流ＩDが増加すると共にリアクトル(30)にエネルギが
蓄積される。これにより、リアクトル(30)のＭＯＳ-Ｆ
ＥＴ(3)側の端子に発生する電圧Ｖ1は、制御回路(12)の
リアクトル入力側電圧検出端子(12d)を介してリアクト
ル電圧検出回路(81)の分圧抵抗(83,84)に入力され、分
圧抵抗(83,84)によりバイアス電源(82)のバイアス電圧
ＶBSと前記の端子電圧Ｖ1との差電圧が分圧され、その
分圧電圧ＶDIVがリアクトル電圧検出用コンパレータ(8
5)の反転入力端子(-)に入力される。一方、リアクトル
(30)の平滑コンデンサ(32)側の端子に発生する電圧Ｖ2
は、制御回路(12)のリアクトル出力側電圧検出端子(12
e)を介してリアクトル電圧検出回路(81)のリアクトル電
圧検出用コンパレータ(85)の非反転入力端子(+)に入力
される。このとき、分圧抵抗(83,84)の分圧電圧ＶDIVは
リアクトル(30)の平滑コンデンサ(32)側の端子電圧Ｖ2
より高いので、リアクトル電圧検出用コンパレータ(85)
の比較出力端子から低い電圧(Ｌ)レベルのリアクトル電
圧検出信号ＶLが出力される。これと同時に、出力電圧
検出回路(16)から直列抵抗(33)を介して制御回路(12)の
帰還信号入力端子(12a)に流れる電流により、オン期間
制御回路(34)内の初期電源(34)の初期電圧ＶSTまで予め
充電されたオン期間設定用コンデンサ(39)が放電され、
オン期間設定用コンデンサ(39)の電圧ＶCPが直線的に低
下する。また、リセット優先ＲＳフリップフロップ(27)
の高い電圧(Ｈ)レベルの出力信号は、リセット期間検出
回路(51)内の反転器(55)を介してプリセット入力付Ｄフ
リップフロップ(56)のプリセット入力端子(PR)に入力さ
れ、プリセット入力付Ｄフリップフロップ(56)の出力信
号ＶDFの電圧レベルが低(Ｌ)レベルから高(Ｈ)レベルと
なる。したがって、ＮＡＮＤゲート(57)の入力端子には
リアクトル電圧検出回路(81)の低い電圧(Ｌ)レベルのリ
アクトル電圧検出信号ＶLとプリセット入力付Ｄフリッ
プフロップ(56)の高い電圧(Ｈ)レベルの出力信号ＶDFが
入力されるので、ＮＡＮＤゲート(57)から出力されるリ
セット期間検出信号ＶRTが高い電圧(Ｈ)レベルとなり、
タイマ回路(52)を構成する時定数切換回路(58)内の時定
数切換用トランジスタ(65)がオン状態となる。更に、リ
セット優先ＲＳフリップフロップ(27)の高い電圧(Ｈ)レ
ベルの出力信号はタイマ回路(52)内の放電用トランジス
タ(60)のベース端子に付与されてオン状態となるので、
タイマ用コンデンサ(59)の電圧ＶCTは０Ｖとなる。
より直流電力の供給が開始されると、制御回路(12)の電
源入力端子(12b)に電圧が印加され、制御回路用レギュ
レータ及び低電圧停止回路(22)が動作を開始する。制御
回路用レギュレータ及び低電圧停止回路(22)から駆動用
電力が出力されると、タイマ回路(52)が動作を開始し、
リセット優先ＲＳフリップフロップ(27)のセット端子
(S)に出力信号が付与される。このとき、リセット優先
ＲＳフリップフロップ(27)がセット状態となり、駆動回
路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電
圧(Ｈ)レベルのオン信号が付与されてＭＯＳ-ＦＥＴ(3)
がオン状態となるので、直流電源(1)からＭＯＳ-ＦＥＴ
(3)及びリアクトル(30)を介して平滑コンデンサ(32)及
び負荷(13)に電流が流れ、ＭＯＳ-ＦＥＴ(3)のドレイン
電流ＩDが増加すると共にリアクトル(30)にエネルギが
蓄積される。これにより、リアクトル(30)のＭＯＳ-Ｆ
ＥＴ(3)側の端子に発生する電圧Ｖ1は、制御回路(12)の
リアクトル入力側電圧検出端子(12d)を介してリアクト
ル電圧検出回路(81)の分圧抵抗(83,84)に入力され、分
圧抵抗(83,84)によりバイアス電源(82)のバイアス電圧
ＶBSと前記の端子電圧Ｖ1との差電圧が分圧され、その
分圧電圧ＶDIVがリアクトル電圧検出用コンパレータ(8
5)の反転入力端子(-)に入力される。一方、リアクトル
(30)の平滑コンデンサ(32)側の端子に発生する電圧Ｖ2
は、制御回路(12)のリアクトル出力側電圧検出端子(12
e)を介してリアクトル電圧検出回路(81)のリアクトル電
圧検出用コンパレータ(85)の非反転入力端子(+)に入力
される。このとき、分圧抵抗(83,84)の分圧電圧ＶDIVは
リアクトル(30)の平滑コンデンサ(32)側の端子電圧Ｖ2
より高いので、リアクトル電圧検出用コンパレータ(85)
の比較出力端子から低い電圧(Ｌ)レベルのリアクトル電
圧検出信号ＶLが出力される。これと同時に、出力電圧
検出回路(16)から直列抵抗(33)を介して制御回路(12)の
帰還信号入力端子(12a)に流れる電流により、オン期間
制御回路(34)内の初期電源(34)の初期電圧ＶSTまで予め
充電されたオン期間設定用コンデンサ(39)が放電され、
オン期間設定用コンデンサ(39)の電圧ＶCPが直線的に低
下する。また、リセット優先ＲＳフリップフロップ(27)
の高い電圧(Ｈ)レベルの出力信号は、リセット期間検出
回路(51)内の反転器(55)を介してプリセット入力付Ｄフ
リップフロップ(56)のプリセット入力端子(PR)に入力さ
れ、プリセット入力付Ｄフリップフロップ(56)の出力信
号ＶDFの電圧レベルが低(Ｌ)レベルから高(Ｈ)レベルと
なる。したがって、ＮＡＮＤゲート(57)の入力端子には
リアクトル電圧検出回路(81)の低い電圧(Ｌ)レベルのリ
アクトル電圧検出信号ＶLとプリセット入力付Ｄフリッ
プフロップ(56)の高い電圧(Ｈ)レベルの出力信号ＶDFが
入力されるので、ＮＡＮＤゲート(57)から出力されるリ
セット期間検出信号ＶRTが高い電圧(Ｈ)レベルとなり、
タイマ回路(52)を構成する時定数切換回路(58)内の時定
数切換用トランジスタ(65)がオン状態となる。更に、リ
セット優先ＲＳフリップフロップ(27)の高い電圧(Ｈ)レ
ベルの出力信号はタイマ回路(52)内の放電用トランジス
タ(60)のベース端子に付与されてオン状態となるので、
タイマ用コンデンサ(59)の電圧ＶCTは０Ｖとなる。
【００６９】負荷(13)のインピーダンスが低い重負荷状
態において、図１９(Ｂ)に示すように時刻ｔ1にて制御
回路(12)を構成するオン期間制御回路(34)のオン期間設
定用コンデンサ(39)の電圧ＶCPが基準電源(35)の基準電
圧ＶONのレベルまで低下すると、オン期間制御用コンパ
レータ(40)から高い電圧(Ｈ)レベルの比較出力信号が発
生し、リセット優先ＲＳフリップフロップ(27)のリセッ
ト端子(R)に付与される。これにより、リセット優先Ｒ
Ｓフリップフロップ(27)がリセット状態となり、駆動回
路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電
圧(Ｌ)レベルのオフ信号が付与されてＭＯＳ-ＦＥＴ(3)
がオフ状態となる。このとき、ＭＯＳ-ＦＥＴ(3)のドレ
イン電流ＩDが図１９(Ｃ)に示すように略０になると共
にフライホイールダイオード(31)が導通状態となり、リ
アクトル(30)に蓄積されたエネルギがフライホイールダ
イオード(31)を介して平滑コンデンサ(32)及び負荷(13)
に供給される。リセット優先ＲＳフリップフロップ(27)
から出力される低い電圧(Ｌ)レベルの出力信号は、タイ
マ回路(52)内の放電用トランジスタ(60)のベース端子に
付与され、放電用トランジスタ(60)がオン状態からオフ
状態となる。このとき、時定数切換回路(58)内の時定数
切換用トランジスタ(65)はオン状態であるから、第１の
定電流源(63)からタイマ用コンデンサ(59)に一定値の電
流Ｉ1が流れてタイマ用コンデンサ(59)が長い時定数で
充電され、図１９(Ｇ)に示すようにタイマ用コンデンサ
(59)の電圧ＶCTが緩やかな勾配で直線的に上昇する。ま
た、リセット優先ＲＳフリップフロップ(27)の低い電圧
(Ｌ)レベルの出力信号は、オン期間制御回路(34)内の反
転器(37)により高い電圧(Ｈ)レベルの信号に変換された
後、充放電制御用トランジスタ(38)のベース端子に付与
され、充放電制御用トランジスタ(38)がオン状態とな
る。これにより、オン期間設定用コンデンサ(39)が初期
電源(36)により充電されるので、図１９(Ｂ)に示すよう
にオン期間設定用コンデンサ(39)の電圧ＶCPが初期電圧
ＶSTまで上昇する。このとき、オン期間制御用コンパレ
ータ(40)からリセット優先ＲＳフリップフロップ(27)の
リセット端子(R)に低い電圧(Ｌ)レベルの比較出力信号
が付与される。
態において、図１９(Ｂ)に示すように時刻ｔ1にて制御
回路(12)を構成するオン期間制御回路(34)のオン期間設
定用コンデンサ(39)の電圧ＶCPが基準電源(35)の基準電
圧ＶONのレベルまで低下すると、オン期間制御用コンパ
レータ(40)から高い電圧(Ｈ)レベルの比較出力信号が発
生し、リセット優先ＲＳフリップフロップ(27)のリセッ
ト端子(R)に付与される。これにより、リセット優先Ｒ
Ｓフリップフロップ(27)がリセット状態となり、駆動回
路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電
圧(Ｌ)レベルのオフ信号が付与されてＭＯＳ-ＦＥＴ(3)
がオフ状態となる。このとき、ＭＯＳ-ＦＥＴ(3)のドレ
イン電流ＩDが図１９(Ｃ)に示すように略０になると共
にフライホイールダイオード(31)が導通状態となり、リ
アクトル(30)に蓄積されたエネルギがフライホイールダ
イオード(31)を介して平滑コンデンサ(32)及び負荷(13)
に供給される。リセット優先ＲＳフリップフロップ(27)
から出力される低い電圧(Ｌ)レベルの出力信号は、タイ
マ回路(52)内の放電用トランジスタ(60)のベース端子に
付与され、放電用トランジスタ(60)がオン状態からオフ
状態となる。このとき、時定数切換回路(58)内の時定数
切換用トランジスタ(65)はオン状態であるから、第１の
定電流源(63)からタイマ用コンデンサ(59)に一定値の電
流Ｉ1が流れてタイマ用コンデンサ(59)が長い時定数で
充電され、図１９(Ｇ)に示すようにタイマ用コンデンサ
(59)の電圧ＶCTが緩やかな勾配で直線的に上昇する。ま
た、リセット優先ＲＳフリップフロップ(27)の低い電圧
(Ｌ)レベルの出力信号は、オン期間制御回路(34)内の反
転器(37)により高い電圧(Ｈ)レベルの信号に変換された
後、充放電制御用トランジスタ(38)のベース端子に付与
され、充放電制御用トランジスタ(38)がオン状態とな
る。これにより、オン期間設定用コンデンサ(39)が初期
電源(36)により充電されるので、図１９(Ｂ)に示すよう
にオン期間設定用コンデンサ(39)の電圧ＶCPが初期電圧
ＶSTまで上昇する。このとき、オン期間制御用コンパレ
ータ(40)からリセット優先ＲＳフリップフロップ(27)の
リセット端子(R)に低い電圧(Ｌ)レベルの比較出力信号
が付与される。
【００７０】これと同時に、リアクトル(30)のＭＯＳ-
ＦＥＴ(3)側の端子電圧Ｖ1が低下し、時刻ｔ1Aにてリア
クトル電圧検出回路(81)内の分圧抵抗(83,84)の分圧電
圧ＶD IVが図１９(Ａ)に示すようにリアクトル(30)の平
滑コンデンサ(32)側の端子電圧Ｖ2のレベルよりも低く
なると、リアクトル電圧検出用コンパレータ(85)から高
い電圧(Ｈ)レベルの比較出力信号が発生し、リアクトル
電圧検出回路(81)のリアクトル電圧検出信号ＶLが図１
９(Ｄ)に示すように低い電圧(Ｌ)レベルから高い電圧
(Ｈ)レベルとなる。リアクトル電圧検出回路(81)から出
力された高い電圧(Ｈ)レベルのリアクトル電圧検出信号
ＶLは、リセット期間検出回路(51)内のプリセット入力
付Ｄフリップフロップ(56)のクロック入力端子(CLK)に
入力されると共に、ＮＡＮＤゲート(57)の一方の入力端
子に入力される。また、プリセット入力付Ｄフリップフ
ロップ(56)のプリセット入力端子(PR)には、リセット優
先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベルの出
力信号が反転器(55)を介して入力されるので、ＮＡＮＤ
ゲート(57)の他方の入力端子に入力されるプリセット入
力付Ｄフリップフロップ(56)の出力信号ＶDFは図１９
(Ｅ)に示すように高い電圧(Ｈ)レベルを保持する。した
がって、図１９(Ｆ)に示すようにＮＡＮＤゲート(57)か
ら低い電圧(Ｌ)レベルのリセット期間検出信号ＶRTが出
力され、タイマ回路(52)内の時定数切換回路(58)の時定
数切換用トランジスタ(65)のベース端子に付与されるの
で、時定数切換用トランジスタ(65)がオフ状態となる。
このとき、時定数切換回路(58)内の逆流防止用ダイオー
ド(66)が導通状態となり、第１及び第２の定電流源(63,
64)からタイマ用コンデンサ(59)に一定値(Ｉ1＋Ｉ2)の
電流が流れるので、タイマ用コンデンサ(59)が短い時定
数で充電され、図１９(Ｇ)に示すようにタイマ用コンデ
ンサ(59)の電圧ＶCTが期間(ｔ1〜ｔ1A)よりも急な勾配
で直線的に上昇する。
ＦＥＴ(3)側の端子電圧Ｖ1が低下し、時刻ｔ1Aにてリア
クトル電圧検出回路(81)内の分圧抵抗(83,84)の分圧電
圧ＶD IVが図１９(Ａ)に示すようにリアクトル(30)の平
滑コンデンサ(32)側の端子電圧Ｖ2のレベルよりも低く
なると、リアクトル電圧検出用コンパレータ(85)から高
い電圧(Ｈ)レベルの比較出力信号が発生し、リアクトル
電圧検出回路(81)のリアクトル電圧検出信号ＶLが図１
９(Ｄ)に示すように低い電圧(Ｌ)レベルから高い電圧
(Ｈ)レベルとなる。リアクトル電圧検出回路(81)から出
力された高い電圧(Ｈ)レベルのリアクトル電圧検出信号
ＶLは、リセット期間検出回路(51)内のプリセット入力
付Ｄフリップフロップ(56)のクロック入力端子(CLK)に
入力されると共に、ＮＡＮＤゲート(57)の一方の入力端
子に入力される。また、プリセット入力付Ｄフリップフ
ロップ(56)のプリセット入力端子(PR)には、リセット優
先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベルの出
力信号が反転器(55)を介して入力されるので、ＮＡＮＤ
ゲート(57)の他方の入力端子に入力されるプリセット入
力付Ｄフリップフロップ(56)の出力信号ＶDFは図１９
(Ｅ)に示すように高い電圧(Ｈ)レベルを保持する。した
がって、図１９(Ｆ)に示すようにＮＡＮＤゲート(57)か
ら低い電圧(Ｌ)レベルのリセット期間検出信号ＶRTが出
力され、タイマ回路(52)内の時定数切換回路(58)の時定
数切換用トランジスタ(65)のベース端子に付与されるの
で、時定数切換用トランジスタ(65)がオフ状態となる。
このとき、時定数切換回路(58)内の逆流防止用ダイオー
ド(66)が導通状態となり、第１及び第２の定電流源(63,
64)からタイマ用コンデンサ(59)に一定値(Ｉ1＋Ｉ2)の
電流が流れるので、タイマ用コンデンサ(59)が短い時定
数で充電され、図１９(Ｇ)に示すようにタイマ用コンデ
ンサ(59)の電圧ＶCTが期間(ｔ1〜ｔ1A)よりも急な勾配
で直線的に上昇する。
【００７１】図１９(Ｇ)に示すように、タイマ回路(52)
内のタイマ用コンデンサ(59)の電圧ＶCTが時刻ｔ2にて
基準電源(61)の基準電圧ＶTHのレベルに達すると、コン
パレータ(62)から高い電圧(Ｈ)レベルの比較出力信号が
発生し、リセット優先ＲＳフリップフロップ(27)のセッ
ト端子(S)に付与される。一方、リセット優先ＲＳフリ
ップフロップ(27)のリセット端子(R)に付与されるオン
期間制御回路(34)内のオン期間制御用コンパレータ(40)
の比較出力信号は低い電圧(Ｌ)レベルであるから、リセ
ット優先ＲＳフリップフロップ(27)はセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。このとき、フライホイー
ルダイオード(31)が非導通状態となるので、直流電源
(1)からＭＯＳ-ＦＥＴ(3)及びリアクトル(30)を介して
平滑コンデンサ(32)及び負荷(13)に電流が流れ、図１９
(Ｃ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン電流ＩD
が増加すると共にリアクトル(30)にエネルギが蓄積され
る。これにより、図１９(Ａ)に示すようにリアクトル電
圧検出回路(81)内の分圧抵抗(83,84)の分圧電圧ＶDIVが
リアクトル(30)の平滑コンデンサ(32)側の端子電圧Ｖ2
のレベルより高くなり、リアクトル電圧検出用コンパレ
ータ(85)から低い電圧(Ｌ)レベルの比較出力信号が発生
するため、リアクトル電圧検出回路(81)からリセット期
間検出回路(51)内のプリセット入力付Ｄフリップフロッ
プ(56)のクロック入力端子(CLK)及びＮＡＮＤゲート(5
7)の一方の入力端子に付与されるリアクトル電圧検出信
号ＶLが図１９(Ｄ)に示すように高い電圧(Ｈ)レベルか
ら低い電圧(Ｌ)レベルとなる。これと同時に、リセット
優先ＲＳフリップフロップ(27)の高い電圧(Ｈ)レベルの
出力信号がリセット期間検出回路(51)内の反転器(55)を
介してプリセット入力付Ｄフリップフロップ(56)のプリ
セット入力端子(PR)に入力されるため、図１９(Ｅ)に示
すようにプリセット入力付Ｄフリップフロップ(56)の出
力信号ＶDFが一旦低い電圧(Ｌ)レベルまで降下した後、
瞬時に高い電圧(Ｈ)レベルに復帰する。したがって、Ｎ
ＡＮＤゲート(57)から出力されるリセット期間検出信号
ＶRTが図１９(Ｆ)に示すように低い電圧(Ｌ)レベルから
高い電圧(Ｈ)レベルとなり、タイマ回路(52)内の時定数
切換回路(58)の時定数切換用トランジスタ(65)がオン状
態となる。また、リセット優先ＲＳフリップフロップ(2
7)の高い電圧(Ｈ)レベルの出力信号は、オン期間制御回
路(34)内の反転器(37)により低い電圧(Ｌ)レベルの信号
に変換された後、充放電制御用トランジスタ(38)のベー
ス端子に付与され、充放電制御用トランジスタ(38)がオ
フ状態となる。このため、出力電圧検出回路(16)から直
列抵抗(33)を介して制御回路(12)の帰還信号入力端子(1
2a)に流れる電流によりオン期間設定用コンデンサ(39)
が放電されるので、図１９(Ｂ)に示すようにオン期間設
定用コンデンサ(39)の電圧ＶCPが初期電圧ＶSTから直線
的に低下して行く。更に、リセット優先ＲＳフリップフ
ロップ(27)の高い電圧(Ｈ)レベルの出力信号は、タイマ
回路(52)内の放電用トランジスタ(60)のベース端子に付
与され、放電用トランジスタ(60)がオフ状態からオン状
態となるので、図１９(Ｇ)に示すようにタイマ用コンデ
ンサ(59)の電圧ＶCTが略０Ｖまで降下する。
内のタイマ用コンデンサ(59)の電圧ＶCTが時刻ｔ2にて
基準電源(61)の基準電圧ＶTHのレベルに達すると、コン
パレータ(62)から高い電圧(Ｈ)レベルの比較出力信号が
発生し、リセット優先ＲＳフリップフロップ(27)のセッ
ト端子(S)に付与される。一方、リセット優先ＲＳフリ
ップフロップ(27)のリセット端子(R)に付与されるオン
期間制御回路(34)内のオン期間制御用コンパレータ(40)
の比較出力信号は低い電圧(Ｌ)レベルであるから、リセ
ット優先ＲＳフリップフロップ(27)はセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。このとき、フライホイー
ルダイオード(31)が非導通状態となるので、直流電源
(1)からＭＯＳ-ＦＥＴ(3)及びリアクトル(30)を介して
平滑コンデンサ(32)及び負荷(13)に電流が流れ、図１９
(Ｃ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン電流ＩD
が増加すると共にリアクトル(30)にエネルギが蓄積され
る。これにより、図１９(Ａ)に示すようにリアクトル電
圧検出回路(81)内の分圧抵抗(83,84)の分圧電圧ＶDIVが
リアクトル(30)の平滑コンデンサ(32)側の端子電圧Ｖ2
のレベルより高くなり、リアクトル電圧検出用コンパレ
ータ(85)から低い電圧(Ｌ)レベルの比較出力信号が発生
するため、リアクトル電圧検出回路(81)からリセット期
間検出回路(51)内のプリセット入力付Ｄフリップフロッ
プ(56)のクロック入力端子(CLK)及びＮＡＮＤゲート(5
7)の一方の入力端子に付与されるリアクトル電圧検出信
号ＶLが図１９(Ｄ)に示すように高い電圧(Ｈ)レベルか
ら低い電圧(Ｌ)レベルとなる。これと同時に、リセット
優先ＲＳフリップフロップ(27)の高い電圧(Ｈ)レベルの
出力信号がリセット期間検出回路(51)内の反転器(55)を
介してプリセット入力付Ｄフリップフロップ(56)のプリ
セット入力端子(PR)に入力されるため、図１９(Ｅ)に示
すようにプリセット入力付Ｄフリップフロップ(56)の出
力信号ＶDFが一旦低い電圧(Ｌ)レベルまで降下した後、
瞬時に高い電圧(Ｈ)レベルに復帰する。したがって、Ｎ
ＡＮＤゲート(57)から出力されるリセット期間検出信号
ＶRTが図１９(Ｆ)に示すように低い電圧(Ｌ)レベルから
高い電圧(Ｈ)レベルとなり、タイマ回路(52)内の時定数
切換回路(58)の時定数切換用トランジスタ(65)がオン状
態となる。また、リセット優先ＲＳフリップフロップ(2
7)の高い電圧(Ｈ)レベルの出力信号は、オン期間制御回
路(34)内の反転器(37)により低い電圧(Ｌ)レベルの信号
に変換された後、充放電制御用トランジスタ(38)のベー
ス端子に付与され、充放電制御用トランジスタ(38)がオ
フ状態となる。このため、出力電圧検出回路(16)から直
列抵抗(33)を介して制御回路(12)の帰還信号入力端子(1
2a)に流れる電流によりオン期間設定用コンデンサ(39)
が放電されるので、図１９(Ｂ)に示すようにオン期間設
定用コンデンサ(39)の電圧ＶCPが初期電圧ＶSTから直線
的に低下して行く。更に、リセット優先ＲＳフリップフ
ロップ(27)の高い電圧(Ｈ)レベルの出力信号は、タイマ
回路(52)内の放電用トランジスタ(60)のベース端子に付
与され、放電用トランジスタ(60)がオフ状態からオン状
態となるので、図１９(Ｇ)に示すようにタイマ用コンデ
ンサ(59)の電圧ＶCTが略０Ｖまで降下する。
【００７２】また、負荷(13)のインピーダンスが高い軽
負荷状態において、図２０(Ｂ)に示すように時刻ｔ1に
て制御回路(12)を構成するオン期間制御回路(34)のオン
期間設定用コンデンサ(39)の電圧ＶCPが基準電源(35)の
基準電圧ＶONのレベルまで低下すると、オン期間制御用
コンパレータ(40)から高い電圧(Ｈ)レベルの比較出力信
号が発生し、リセット優先ＲＳフリップフロップ(27)の
リセット端子(R)に付与される。これにより、リセット
優先ＲＳフリップフロップ(27)がリセット状態となり、
駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に
低い電圧(Ｌ)レベルのオフ信号が付与されてＭＯＳ-Ｆ
ＥＴ(3)がオフ状態となる。このとき、ＭＯＳ-ＦＥＴ
(3)のドレイン電流ＩDが図２０(Ｃ)に示すように略０に
なると共にフライホイールダイオード(31)が導通状態と
なり、リアクトル(30)に蓄積されたエネルギがフライホ
イールダイオード(31)を介して平滑コンデンサ(32)及び
負荷(13)に供給される。リセット優先ＲＳフリップフロ
ップ(27)から出力される低い電圧(Ｌ)レベルの出力信号
は、タイマ回路(52)内の放電用トランジスタ(60)のベー
ス端子に付与され、放電用トランジスタ(60)がオン状態
からオフ状態となる。このとき、時定数切換回路(58)内
の時定数切換用トランジスタ(65)はオン状態であるか
ら、第１の定電流源(63)からタイマ用コンデンサ(59)に
一定値の電流Ｉ1が流れてタイマ用コンデンサ(59)が長
い時定数で充電され、図２０(Ｇ)に示すようにタイマ用
コンデンサ(59)の電圧ＶCTが緩やかな勾配で直線的に上
昇する。また、リセット優先ＲＳフリップフロップ(27)
の低い電圧(Ｌ)レベルの出力信号は、オン期間制御回路
(34)内の反転器(37)により高い電圧(Ｈ)レベルの信号に
変換された後、充放電制御用トランジスタ(38)のベース
端子に付与され、充放電制御用トランジスタ(38)がオン
状態となる。これにより、オン期間設定用コンデンサ(3
9)が初期電源(36)により充電されるので、図２０(Ｂ)に
示すようにオン期間設定用コンデンサ(39)の電圧ＶCPが
初期電圧ＶSTまで上昇する。このとき、オン期間制御用
コンパレータ(40)からリセット優先ＲＳフリップフロッ
プ(27)のリセット端子(R)に低い電圧(Ｌ)レベルの比較
出力信号が付与される。
負荷状態において、図２０(Ｂ)に示すように時刻ｔ1に
て制御回路(12)を構成するオン期間制御回路(34)のオン
期間設定用コンデンサ(39)の電圧ＶCPが基準電源(35)の
基準電圧ＶONのレベルまで低下すると、オン期間制御用
コンパレータ(40)から高い電圧(Ｈ)レベルの比較出力信
号が発生し、リセット優先ＲＳフリップフロップ(27)の
リセット端子(R)に付与される。これにより、リセット
優先ＲＳフリップフロップ(27)がリセット状態となり、
駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に
低い電圧(Ｌ)レベルのオフ信号が付与されてＭＯＳ-Ｆ
ＥＴ(3)がオフ状態となる。このとき、ＭＯＳ-ＦＥＴ
(3)のドレイン電流ＩDが図２０(Ｃ)に示すように略０に
なると共にフライホイールダイオード(31)が導通状態と
なり、リアクトル(30)に蓄積されたエネルギがフライホ
イールダイオード(31)を介して平滑コンデンサ(32)及び
負荷(13)に供給される。リセット優先ＲＳフリップフロ
ップ(27)から出力される低い電圧(Ｌ)レベルの出力信号
は、タイマ回路(52)内の放電用トランジスタ(60)のベー
ス端子に付与され、放電用トランジスタ(60)がオン状態
からオフ状態となる。このとき、時定数切換回路(58)内
の時定数切換用トランジスタ(65)はオン状態であるか
ら、第１の定電流源(63)からタイマ用コンデンサ(59)に
一定値の電流Ｉ1が流れてタイマ用コンデンサ(59)が長
い時定数で充電され、図２０(Ｇ)に示すようにタイマ用
コンデンサ(59)の電圧ＶCTが緩やかな勾配で直線的に上
昇する。また、リセット優先ＲＳフリップフロップ(27)
の低い電圧(Ｌ)レベルの出力信号は、オン期間制御回路
(34)内の反転器(37)により高い電圧(Ｈ)レベルの信号に
変換された後、充放電制御用トランジスタ(38)のベース
端子に付与され、充放電制御用トランジスタ(38)がオン
状態となる。これにより、オン期間設定用コンデンサ(3
9)が初期電源(36)により充電されるので、図２０(Ｂ)に
示すようにオン期間設定用コンデンサ(39)の電圧ＶCPが
初期電圧ＶSTまで上昇する。このとき、オン期間制御用
コンパレータ(40)からリセット優先ＲＳフリップフロッ
プ(27)のリセット端子(R)に低い電圧(Ｌ)レベルの比較
出力信号が付与される。
【００７３】これと同時に、リアクトル(30)のＭＯＳ-
ＦＥＴ(3)側の端子電圧Ｖ1が低下し、時刻ｔ1Aにてリア
クトル電圧検出回路(81)内の分圧抵抗(83,84)の分圧電
圧ＶD IVが図２０(Ａ)に示すようにリアクトル(30)の平
滑コンデンサ(32)側の端子電圧Ｖ2のレベルよりも低く
なると、リアクトル電圧検出用コンパレータ(85)から高
い電圧(Ｈ)レベルの比較出力信号が発生し、リアクトル
電圧検出回路(81)のリアクトル電圧検出信号ＶLが図２
０(Ｄ)に示すように低い電圧(Ｌ)レベルから高い電圧
(Ｈ)レベルとなる。リアクトル電圧検出回路(81)から出
力された高い電圧(Ｈ)レベルのリアクトル電圧検出信号
ＶLは、リセット期間検出回路(51)内のプリセット入力
付Ｄフリップフロップ(56)のクロック入力端子(CLK)に
入力されると共に、ＮＡＮＤゲート(57)の一方の入力端
子に入力される。また、プリセット入力付Ｄフリップフ
ロップ(56)のプリセット入力端子(PR)には、リセット優
先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベルの出
力信号が反転器(55)を介して入力されるので、ＮＡＮＤ
ゲート(57)の他方の入力端子に入力されるプリセット入
力付Ｄフリップフロップ(56)の出力信号ＶDFは図２０
(Ｅ)に示すように高い電圧(Ｈ)レベルを保持する。した
がって、図２０(Ｆ)に示すようにＮＡＮＤゲート(57)か
ら低い電圧(Ｌ)レベルのリセット期間検出信号ＶRTが出
力され、タイマ回路(52)内の時定数切換回路(58)の時定
数切換用トランジスタ(65)のベース端子に付与されるの
で、時定数切換用トランジスタ(65)がオフ状態となる。
このとき、時定数切換回路(58)内の逆流防止用ダイオー
ド(66)が導通状態となり、第１及び第２の定電流源(63,
64)からタイマ用コンデンサ(59)に一定値(Ｉ1＋Ｉ2)の
電流が流れるので、タイマ用コンデンサ(59)が短い時定
数で充電され、図２０(Ｇ)に示すようにタイマ用コンデ
ンサ(59)の電圧ＶCTが期間(ｔ1〜ｔ1A)よりも急な勾配
で直線的に上昇する。
ＦＥＴ(3)側の端子電圧Ｖ1が低下し、時刻ｔ1Aにてリア
クトル電圧検出回路(81)内の分圧抵抗(83,84)の分圧電
圧ＶD IVが図２０(Ａ)に示すようにリアクトル(30)の平
滑コンデンサ(32)側の端子電圧Ｖ2のレベルよりも低く
なると、リアクトル電圧検出用コンパレータ(85)から高
い電圧(Ｈ)レベルの比較出力信号が発生し、リアクトル
電圧検出回路(81)のリアクトル電圧検出信号ＶLが図２
０(Ｄ)に示すように低い電圧(Ｌ)レベルから高い電圧
(Ｈ)レベルとなる。リアクトル電圧検出回路(81)から出
力された高い電圧(Ｈ)レベルのリアクトル電圧検出信号
ＶLは、リセット期間検出回路(51)内のプリセット入力
付Ｄフリップフロップ(56)のクロック入力端子(CLK)に
入力されると共に、ＮＡＮＤゲート(57)の一方の入力端
子に入力される。また、プリセット入力付Ｄフリップフ
ロップ(56)のプリセット入力端子(PR)には、リセット優
先ＲＳフリップフロップ(27)の低い電圧(Ｌ)レベルの出
力信号が反転器(55)を介して入力されるので、ＮＡＮＤ
ゲート(57)の他方の入力端子に入力されるプリセット入
力付Ｄフリップフロップ(56)の出力信号ＶDFは図２０
(Ｅ)に示すように高い電圧(Ｈ)レベルを保持する。した
がって、図２０(Ｆ)に示すようにＮＡＮＤゲート(57)か
ら低い電圧(Ｌ)レベルのリセット期間検出信号ＶRTが出
力され、タイマ回路(52)内の時定数切換回路(58)の時定
数切換用トランジスタ(65)のベース端子に付与されるの
で、時定数切換用トランジスタ(65)がオフ状態となる。
このとき、時定数切換回路(58)内の逆流防止用ダイオー
ド(66)が導通状態となり、第１及び第２の定電流源(63,
64)からタイマ用コンデンサ(59)に一定値(Ｉ1＋Ｉ2)の
電流が流れるので、タイマ用コンデンサ(59)が短い時定
数で充電され、図２０(Ｇ)に示すようにタイマ用コンデ
ンサ(59)の電圧ＶCTが期間(ｔ1〜ｔ1A)よりも急な勾配
で直線的に上昇する。
【００７４】時刻ｔ1Bにてリアクトル(30)の蓄積エネル
ギがゼロとなり、リアクトル(30)のリセット期間が終了
すると、フライホイールダイオード(31)が非導通状態と
なり、図２０(Ａ)に示すようにリアクトル電圧検出回路
(81)内の分圧抵抗(83,84)の分圧電圧ＶDIVがリアクトル
(30)の平滑コンデンサ(32)側の端子電圧Ｖ2のレベルよ
り高くなる。このとき、リアクトル電圧検出用コンパレ
ータ(85)の比較出力信号が低い電圧(Ｌ)レベルとなり、
リアクトル電圧検出回路(81)からリセット期間検出回路
(51)内のプリセット入力付Ｄフリップフロップ(56)のク
ロック入力端子(CLK)及びＮＡＮＤゲート(57)の一方の
入力端子に付与されるリアクトル電圧検出信号ＶLが図
２０(Ｄ)に示すように高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなる。一方、リセット優先ＲＳフリップフ
ロップ(27)の出力信号は低い電圧(Ｌ)レベルを保持して
いるので、プリセット入力付Ｄフリップフロップ(56)の
プリセット入力端子(PR)には何も入力されず、プリセッ
ト入力付Ｄフリップフロップ(56)の出力信号ＶDFは図２
０(Ｅ)に示すように高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなる。これにより、ＮＡＮＤゲート(57)か
ら出力されるリセット期間検出信号ＶRTが図２０(Ｆ)に
示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベル
となるので、タイマ回路(52)内の時定数切換回路(58)の
時定数切換用トランジスタ(65)がオフ状態からオン状態
となる。したがって、時刻ｔ1B以降は時定数切換回路(5
8)内の逆流防止用ダイオード(66)が非導通状態となり、
第１の定電流源(63)からタイマ用コンデンサ(59)に一定
値Ｉ1の電流のみが流れるので、タイマ用コンデンサ(5
9)は長い時定数で充電され、図２０(Ｇ)に示すようにタ
イマ用コンデンサ(59)の電圧ＶCTが期間(ｔ1A〜ｔ1B)よ
りも緩い勾配で直線的に上昇する。また、時刻ｔ1B以降
でＭＯＳ-ＦＥＴ(3)のオフ期間中は、図２０(Ａ)に示す
ようにリアクトル電圧検出回路(81)内の分圧抵抗(83,8
4)の分圧電圧ＶDIVがリアクトル(30)の平滑コンデンサ
(32)側の端子電圧Ｖ2のレベルを中心として減衰振動す
る。この期間中は、図２０(Ｄ)に示すようにリアクトル
電圧検出回路(81)のリアクトル電圧検出信号ＶLが低い
電圧(Ｌ)レベルと高い電圧(Ｈ)レベルとの間を振動して
パルス列を形成するが、リセット優先ＲＳフリップフロ
ップ(27)の出力信号はセット端子(S)に高い電圧(Ｈ)レ
ベルの信号が入力されるまで低い電圧(Ｌ)レベルを保持
するため、プリセット入力付Ｄフリップフロップ(56)の
プリセット入力端子(PR)には何も入力されず、出力信号
ＶDFは図２０(Ｅ)に示すように低い電圧(Ｌ)レベルを保
持する。
ギがゼロとなり、リアクトル(30)のリセット期間が終了
すると、フライホイールダイオード(31)が非導通状態と
なり、図２０(Ａ)に示すようにリアクトル電圧検出回路
(81)内の分圧抵抗(83,84)の分圧電圧ＶDIVがリアクトル
(30)の平滑コンデンサ(32)側の端子電圧Ｖ2のレベルよ
り高くなる。このとき、リアクトル電圧検出用コンパレ
ータ(85)の比較出力信号が低い電圧(Ｌ)レベルとなり、
リアクトル電圧検出回路(81)からリセット期間検出回路
(51)内のプリセット入力付Ｄフリップフロップ(56)のク
ロック入力端子(CLK)及びＮＡＮＤゲート(57)の一方の
入力端子に付与されるリアクトル電圧検出信号ＶLが図
２０(Ｄ)に示すように高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなる。一方、リセット優先ＲＳフリップフ
ロップ(27)の出力信号は低い電圧(Ｌ)レベルを保持して
いるので、プリセット入力付Ｄフリップフロップ(56)の
プリセット入力端子(PR)には何も入力されず、プリセッ
ト入力付Ｄフリップフロップ(56)の出力信号ＶDFは図２
０(Ｅ)に示すように高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなる。これにより、ＮＡＮＤゲート(57)か
ら出力されるリセット期間検出信号ＶRTが図２０(Ｆ)に
示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベル
となるので、タイマ回路(52)内の時定数切換回路(58)の
時定数切換用トランジスタ(65)がオフ状態からオン状態
となる。したがって、時刻ｔ1B以降は時定数切換回路(5
8)内の逆流防止用ダイオード(66)が非導通状態となり、
第１の定電流源(63)からタイマ用コンデンサ(59)に一定
値Ｉ1の電流のみが流れるので、タイマ用コンデンサ(5
9)は長い時定数で充電され、図２０(Ｇ)に示すようにタ
イマ用コンデンサ(59)の電圧ＶCTが期間(ｔ1A〜ｔ1B)よ
りも緩い勾配で直線的に上昇する。また、時刻ｔ1B以降
でＭＯＳ-ＦＥＴ(3)のオフ期間中は、図２０(Ａ)に示す
ようにリアクトル電圧検出回路(81)内の分圧抵抗(83,8
4)の分圧電圧ＶDIVがリアクトル(30)の平滑コンデンサ
(32)側の端子電圧Ｖ2のレベルを中心として減衰振動す
る。この期間中は、図２０(Ｄ)に示すようにリアクトル
電圧検出回路(81)のリアクトル電圧検出信号ＶLが低い
電圧(Ｌ)レベルと高い電圧(Ｈ)レベルとの間を振動して
パルス列を形成するが、リセット優先ＲＳフリップフロ
ップ(27)の出力信号はセット端子(S)に高い電圧(Ｈ)レ
ベルの信号が入力されるまで低い電圧(Ｌ)レベルを保持
するため、プリセット入力付Ｄフリップフロップ(56)の
プリセット入力端子(PR)には何も入力されず、出力信号
ＶDFは図２０(Ｅ)に示すように低い電圧(Ｌ)レベルを保
持する。
【００７５】図２０(Ｇ)に示すように、タイマ回路(52)
内のタイマ用コンデンサ(59)の電圧ＶCTが時刻ｔ2にて
基準電源(61)の基準電圧ＶTHのレベルに達すると、コン
パレータ(62)から高い電圧(Ｈ)レベルの比較出力信号が
発生し、リセット優先ＲＳフリップフロップ(27)のセッ
ト端子(S)に付与される。一方、リセット優先ＲＳフリ
ップフロップ(27)のリセット端子(R)に付与されるオン
期間制御回路(34)内のオン期間制御用コンパレータ(40)
の比較出力信号は低い電圧(Ｌ)レベルであるから、リセ
ット優先ＲＳフリップフロップ(27)はセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。このとき、フライホイー
ルダイオード(31)は非導通状態であるから、直流電源
(1)からＭＯＳ-ＦＥＴ(3)及びリアクトル(30)を介して
平滑コンデンサ(32)及び負荷(13)に電流が流れ、図２０
(Ｃ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン電流ＩD
が増加すると共にリアクトル(30)にエネルギが蓄積され
る。これにより、図２０(Ａ)に示すようにリアクトル電
圧検出回路(81)内の分圧抵抗(83,84)の分圧電圧ＶDIVが
リアクトル(30)の平滑コンデンサ(32)側の端子電圧Ｖ2
のレベルより高くなり、リアクトル電圧検出用コンパレ
ータ(85)から低い電圧(Ｌ)レベルの比較出力信号が発生
するため、リアクトル電圧検出回路(81)からリセット期
間検出回路(51)内のプリセット入力付Ｄフリップフロッ
プ(56)のクロック入力端子(CLK)及びＮＡＮＤゲート(5
7)の一方の入力端子に付与されるリアクトル電圧検出信
号ＶLが図２０(Ｄ)に示すように高い電圧(Ｈ)レベルか
ら低い電圧(Ｌ)レベルとなる。また、リセット優先ＲＳ
フリップフロップ(27)の高い電圧(Ｈ)レベルの出力信号
がリセット期間検出回路(51)内の反転器(55)を介してプ
リセット入力付Ｄフリップフロップ(56)のプリセット入
力端子(PR)に入力されるため、図２０(Ｅ)に示すように
プリセット入力付Ｄフリップフロップ(56)の出力信号Ｖ
DFが低い電圧(Ｌ)から高い電圧(Ｈ)レベルとなる。した
がって、ＮＡＮＤゲート(57)から出力されるリセット期
間検出信号ＶRTが図２０(Ｆ)に示すように高い電圧(Ｈ)
レベルを保持するため、タイマ回路(52)を構成する時定
数切換回路(58)内の時定数切換用トランジスタ(65)もオ
ン状態を保持する。また、リセット優先ＲＳフリップフ
ロップ(27)の高い電圧(Ｈ)レベルの出力信号は、オン期
間制御回路(34)内の反転器(37)により低い電圧(Ｌ)レベ
ルの信号に変換された後、充放電制御用トランジスタ(3
8)のベース端子に付与され、充放電制御用トランジスタ
(38)がオフ状態となる。このため、出力電圧検出回路(1
6)から直列抵抗(33)を介して制御回路(12)の帰還信号入
力端子(12a)に流れる電流によりオン期間設定用コンデ
ンサ(39)が放電されるので、図２０(Ｂ)に示すようにオ
ン期間設定用コンデンサ(39)の電圧ＶCPが初期電圧ＶST
から直線的に低下して行く。更に、リセット優先ＲＳフ
リップフロップ(27)の高い電圧(Ｈ)レベルの出力信号
は、タイマ回路(52)内の放電用トランジスタ(60)のベー
ス端子に付与され、放電用トランジスタ(60)がオフ状態
からオン状態となるので、図２０(Ｇ)に示すようにタイ
マ用コンデンサ(59)の電圧ＶCTが略０Ｖまで降下する。
内のタイマ用コンデンサ(59)の電圧ＶCTが時刻ｔ2にて
基準電源(61)の基準電圧ＶTHのレベルに達すると、コン
パレータ(62)から高い電圧(Ｈ)レベルの比較出力信号が
発生し、リセット優先ＲＳフリップフロップ(27)のセッ
ト端子(S)に付与される。一方、リセット優先ＲＳフリ
ップフロップ(27)のリセット端子(R)に付与されるオン
期間制御回路(34)内のオン期間制御用コンパレータ(40)
の比較出力信号は低い電圧(Ｌ)レベルであるから、リセ
ット優先ＲＳフリップフロップ(27)はセット状態とな
り、駆動回路(28)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号が付与されてＭＯＳ
-ＦＥＴ(3)がオン状態となる。このとき、フライホイー
ルダイオード(31)は非導通状態であるから、直流電源
(1)からＭＯＳ-ＦＥＴ(3)及びリアクトル(30)を介して
平滑コンデンサ(32)及び負荷(13)に電流が流れ、図２０
(Ｃ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン電流ＩD
が増加すると共にリアクトル(30)にエネルギが蓄積され
る。これにより、図２０(Ａ)に示すようにリアクトル電
圧検出回路(81)内の分圧抵抗(83,84)の分圧電圧ＶDIVが
リアクトル(30)の平滑コンデンサ(32)側の端子電圧Ｖ2
のレベルより高くなり、リアクトル電圧検出用コンパレ
ータ(85)から低い電圧(Ｌ)レベルの比較出力信号が発生
するため、リアクトル電圧検出回路(81)からリセット期
間検出回路(51)内のプリセット入力付Ｄフリップフロッ
プ(56)のクロック入力端子(CLK)及びＮＡＮＤゲート(5
7)の一方の入力端子に付与されるリアクトル電圧検出信
号ＶLが図２０(Ｄ)に示すように高い電圧(Ｈ)レベルか
ら低い電圧(Ｌ)レベルとなる。また、リセット優先ＲＳ
フリップフロップ(27)の高い電圧(Ｈ)レベルの出力信号
がリセット期間検出回路(51)内の反転器(55)を介してプ
リセット入力付Ｄフリップフロップ(56)のプリセット入
力端子(PR)に入力されるため、図２０(Ｅ)に示すように
プリセット入力付Ｄフリップフロップ(56)の出力信号Ｖ
DFが低い電圧(Ｌ)から高い電圧(Ｈ)レベルとなる。した
がって、ＮＡＮＤゲート(57)から出力されるリセット期
間検出信号ＶRTが図２０(Ｆ)に示すように高い電圧(Ｈ)
レベルを保持するため、タイマ回路(52)を構成する時定
数切換回路(58)内の時定数切換用トランジスタ(65)もオ
ン状態を保持する。また、リセット優先ＲＳフリップフ
ロップ(27)の高い電圧(Ｈ)レベルの出力信号は、オン期
間制御回路(34)内の反転器(37)により低い電圧(Ｌ)レベ
ルの信号に変換された後、充放電制御用トランジスタ(3
8)のベース端子に付与され、充放電制御用トランジスタ
(38)がオフ状態となる。このため、出力電圧検出回路(1
6)から直列抵抗(33)を介して制御回路(12)の帰還信号入
力端子(12a)に流れる電流によりオン期間設定用コンデ
ンサ(39)が放電されるので、図２０(Ｂ)に示すようにオ
ン期間設定用コンデンサ(39)の電圧ＶCPが初期電圧ＶST
から直線的に低下して行く。更に、リセット優先ＲＳフ
リップフロップ(27)の高い電圧(Ｈ)レベルの出力信号
は、タイマ回路(52)内の放電用トランジスタ(60)のベー
ス端子に付与され、放電用トランジスタ(60)がオフ状態
からオン状態となるので、図２０(Ｇ)に示すようにタイ
マ用コンデンサ(59)の電圧ＶCTが略０Ｖまで降下する。
【００７６】図１８に示す実施の形態では、負荷(13)の
インピーダンスが高い軽負荷時において、リアクトル(3
0)のリセット期間の終了後にタイマ回路(52)の時定数を
延長し、時定数延長後のタイマ回路(52)が出力を発生し
た後にＭＯＳ-ＦＥＴ(3)をオフ状態からオン状態にする
ことにより、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長され、
ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下する。こ
れにより、ＭＯＳ-ＦＥＴ(3)のオン・オフ回数が減少す
るので、軽負荷時でのスイッチング損失を低減でき、広
い負荷の範囲でチョッパ方式のスイッチング電源装置の
変換効率を向上することが可能となる。また、リアクト
ル(30)を小型化するためにＭＯＳ-ＦＥＴ(3)のスイッチ
ング周波数を高くした場合、軽負荷時にＭＯＳ-ＦＥＴ
(3)のオン期間が極端に短くなり、制御上困難となる場
合があるが、図１８に示すスイッチング電源装置では軽
負荷時にＭＯＳ-ＦＥＴ(3)のオフ期間が自動的に延長さ
れるため、軽負荷時でのＭＯＳ-ＦＥＴ(3)のオン期間が
極端に短くならず、軽負荷時でも安定に動作させること
が可能となる。更に、バイアス電源(82)のバイアス電圧
ＶBSとリアクトル(30)のＭＯＳ-ＦＥＴ(3)側の端子電圧
Ｖ1との差電圧の分圧電圧ＶDIVのレベルとリアクトル(3
0)の平滑コンデンサ(32)側の端子電圧Ｖ2のレベルとを
比較するため、起動時や過負荷時等で直流電源(1)の出
力電圧が略ゼロの場合、リアクトル(30)のＭＯＳ-ＦＥ
Ｔ(3)側の端子電圧Ｖ1がリアクトル(30)の平滑コンデン
サ(32)側の端子電圧Ｖ2よりも高いことを示す低い電圧
(Ｌ)レベルのリアクトル電圧検出信号ＶLがリアクトル
電圧検出回路(81)から継続して出力される。これによ
り、タイマ回路(52)が長い時定数で動作し、ＭＯＳ-Ｆ
ＥＴ(3)が最長のオフ期間で動作し続けるので、ＭＯＳ-
ＦＥＴ(3)を最低のスイッチング周波数で動作させるこ
とができ、起動時や過負荷時等にＭＯＳ-ＦＥＴ(3)にか
かる電気的なストレスを軽減することが可能となる。
インピーダンスが高い軽負荷時において、リアクトル(3
0)のリセット期間の終了後にタイマ回路(52)の時定数を
延長し、時定数延長後のタイマ回路(52)が出力を発生し
た後にＭＯＳ-ＦＥＴ(3)をオフ状態からオン状態にする
ことにより、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長され、
ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下する。こ
れにより、ＭＯＳ-ＦＥＴ(3)のオン・オフ回数が減少す
るので、軽負荷時でのスイッチング損失を低減でき、広
い負荷の範囲でチョッパ方式のスイッチング電源装置の
変換効率を向上することが可能となる。また、リアクト
ル(30)を小型化するためにＭＯＳ-ＦＥＴ(3)のスイッチ
ング周波数を高くした場合、軽負荷時にＭＯＳ-ＦＥＴ
(3)のオン期間が極端に短くなり、制御上困難となる場
合があるが、図１８に示すスイッチング電源装置では軽
負荷時にＭＯＳ-ＦＥＴ(3)のオフ期間が自動的に延長さ
れるため、軽負荷時でのＭＯＳ-ＦＥＴ(3)のオン期間が
極端に短くならず、軽負荷時でも安定に動作させること
が可能となる。更に、バイアス電源(82)のバイアス電圧
ＶBSとリアクトル(30)のＭＯＳ-ＦＥＴ(3)側の端子電圧
Ｖ1との差電圧の分圧電圧ＶDIVのレベルとリアクトル(3
0)の平滑コンデンサ(32)側の端子電圧Ｖ2のレベルとを
比較するため、起動時や過負荷時等で直流電源(1)の出
力電圧が略ゼロの場合、リアクトル(30)のＭＯＳ-ＦＥ
Ｔ(3)側の端子電圧Ｖ1がリアクトル(30)の平滑コンデン
サ(32)側の端子電圧Ｖ2よりも高いことを示す低い電圧
(Ｌ)レベルのリアクトル電圧検出信号ＶLがリアクトル
電圧検出回路(81)から継続して出力される。これによ
り、タイマ回路(52)が長い時定数で動作し、ＭＯＳ-Ｆ
ＥＴ(3)が最長のオフ期間で動作し続けるので、ＭＯＳ-
ＦＥＴ(3)を最低のスイッチング周波数で動作させるこ
とができ、起動時や過負荷時等にＭＯＳ-ＦＥＴ(3)にか
かる電気的なストレスを軽減することが可能となる。
【００７７】本発明の実施態様は前記の各実施の形態に
限定されず、更に種々の変更が可能である。例えば、図
１〜図１７に示す各実施の形態では１次巻線(2a)及び２
次巻線(2b)並びに補助巻線(2c)がそれぞれ独立して形成
されたトランス(2)を使用した形態を示したが、２次巻
線(2b)及び補助巻線(2c)を単一の巻線で形成したトラン
ス又は複数個の出力巻線を有する多出力型のトランスを
使用してもよい。また、図１８に示す実施の形態では降
圧チョッパ方式のスイッチング電源装置に本発明を適用
した形態を示したが、昇圧チョッパ方式又は昇降圧チョ
ッパ方式等の他のチョッパ方式のスイッチング電源装置
にも本発明を適用することが可能である。更に、上記の
各実施の形態では主スイッチング素子としてＭＯＳ-Ｆ
ＥＴを使用した形態を示したが、バイポーラトランジス
タ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又は
サイリスタ等の他のスイッチング素子を使用してもよ
い。
限定されず、更に種々の変更が可能である。例えば、図
１〜図１７に示す各実施の形態では１次巻線(2a)及び２
次巻線(2b)並びに補助巻線(2c)がそれぞれ独立して形成
されたトランス(2)を使用した形態を示したが、２次巻
線(2b)及び補助巻線(2c)を単一の巻線で形成したトラン
ス又は複数個の出力巻線を有する多出力型のトランスを
使用してもよい。また、図１８に示す実施の形態では降
圧チョッパ方式のスイッチング電源装置に本発明を適用
した形態を示したが、昇圧チョッパ方式又は昇降圧チョ
ッパ方式等の他のチョッパ方式のスイッチング電源装置
にも本発明を適用することが可能である。更に、上記の
各実施の形態では主スイッチング素子としてＭＯＳ-Ｆ
ＥＴを使用した形態を示したが、バイポーラトランジス
タ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又は
サイリスタ等の他のスイッチング素子を使用してもよ
い。
【００７８】
【発明の効果】本発明によれば、負荷のインピーダンス
が高くなり軽負荷状態になるとスイッチング周波数が低
下して主スイッチング素子のオン・オフ回数が減少する
ので、軽負荷時のスイッチング損失を低減でき、広い負
荷の範囲で変換効率を向上することが可能である。ま
た、フライバック方式のスイッチング電源装置の場合
は、起動時にトランスの補助巻線に発生するフライバッ
ク電圧が低いため、トランスのリセット期間が検出され
ないが、このときタイマ手段は長い時定数で出力を発生
して主スイッチング素子をオン状態にするので、起動時
に主スイッチング素子にかかる過渡的なストレスを軽減
できる利点がある。更に、チョッパ方式のスイッチング
電源装置の場合は、リアクトルを小型化するために主ス
イッチング素子のスイッチング周波数を高くしても軽負
荷時に主スイッチング素子のオフ期間が自動的に延長さ
れるので、軽負荷時での主スイッチング素子のオン期間
が極端に短くならず、軽負荷時でも安定に動作させるこ
とができる利点がある。
が高くなり軽負荷状態になるとスイッチング周波数が低
下して主スイッチング素子のオン・オフ回数が減少する
ので、軽負荷時のスイッチング損失を低減でき、広い負
荷の範囲で変換効率を向上することが可能である。ま
た、フライバック方式のスイッチング電源装置の場合
は、起動時にトランスの補助巻線に発生するフライバッ
ク電圧が低いため、トランスのリセット期間が検出され
ないが、このときタイマ手段は長い時定数で出力を発生
して主スイッチング素子をオン状態にするので、起動時
に主スイッチング素子にかかる過渡的なストレスを軽減
できる利点がある。更に、チョッパ方式のスイッチング
電源装置の場合は、リアクトルを小型化するために主ス
イッチング素子のスイッチング周波数を高くしても軽負
荷時に主スイッチング素子のオフ期間が自動的に延長さ
れるので、軽負荷時での主スイッチング素子のオン期間
が極端に短くならず、軽負荷時でも安定に動作させるこ
とができる利点がある。
【図１】 本発明によるスイッチング電源装置の一実施
の形態を示す電気回路図
の形態を示す電気回路図
【図２】 起動時における図１の各部の電圧及び電流を
示す波形図
示す波形図
【図３】 重負荷時における図１の各部の電圧及び電流
を示す波形図
を示す波形図
【図４】 軽負荷時における図１の各部の電圧及び電流
を示す波形図
を示す波形図
【図５】 図１の変更実施の形態を示す電気回路図
【図６】 重負荷時における図５の各部の電圧及び電流
を示す波形図
を示す波形図
【図７】 軽負荷時における図５の各部の電圧及び電流
を示す波形図
を示す波形図
【図８】 図５の変更実施の形態を示す電気回路図
【図９】 重負荷時における図８の各部の電圧及び電流
を示す波形図
を示す波形図
【図１０】 軽負荷時における図８の各部の電圧及び電
流を示す波形図
流を示す波形図
【図１１】 図８の他の実施の形態を示す電気回路図
【図１２】 図８の変更実施の形態を示す電気回路図
【図１３】 重負荷時における図１２の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図１４】 軽負荷時における図１２の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図１５】 図８の他の変更実施の形態を示す電気回路
図
図
【図１６】 補助巻線電圧の波高値が電圧立ち上がり検
出回路の基準電圧のレベルより高い場合の図１５の各部
の電圧及び電流を示す波形図
出回路の基準電圧のレベルより高い場合の図１５の各部
の電圧及び電流を示す波形図
【図１７】 補助巻線電圧の波高値が電圧立ち上がり検
出回路の基準電圧のレベルより低い場合の図１５の各部
の電圧及び電流を示す波形図
出回路の基準電圧のレベルより低い場合の図１５の各部
の電圧及び電流を示す波形図
【図１８】 本発明によるスイッチング電源装置の他の
実施の形態を示す電気回路図
実施の形態を示す電気回路図
【図１９】 重負荷時における図１８の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図２０】 軽負荷時における図１８の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図２１】 従来のフライバック方式のスイッチング電
源装置を示す電気回路図
源装置を示す電気回路図
【図２２】 重負荷時における図２１の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図２３】 軽負荷時における図２１の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図２４】 従来のオフ期間固定方式のスイッチング電
源装置を示す電気回路図
源装置を示す電気回路図
【図２５】 軽負荷時における図２４の各部の電圧及び
電流を示す波形図
電流を示す波形図
(1)・・直流電源、 (2)・・トランス、 (2a)・・１次
巻線、 (2b)・・２次巻線、 (2c)・・補助巻線、
(3)・・ＭＯＳ-ＦＥＴ（主スイッチング素子）、(4)・
・整流ダイオード、 (5)・・平滑コンデンサ、 (6)・
・整流平滑回路、 (7)・・電流検出用抵抗、 (8)・・
起動用抵抗、 (9)・・抵抗、 (10)・・コンデンサ、
(11)・・低域通過型フィルタ回路、 (12)・・制御回
路、 (12a)・・帰還信号入力端子、 (12b)・・電源入
力端子、 (12c)・・リセット期間検出端子、 (12d)・
・リアクトル入力側電圧検出端子、 (12e)・・リアク
トル出力側電圧検出端子、 (13)・・負荷、 (14)・・
フォトカプラ、 (14a)・・発光部、 (14b)・・受光
部、 (15)・・逆流防止用ダイオード、 (16)・・出力
電圧検出回路（出力電圧検出手段）、 (17)・・整流ダ
イオード、 (18)・・駆動用コンデンサ、 (19)・・フ
ライバック電圧検出用抵抗、 (20)・・フライバック電
圧検出用コンデンサ、 (21)・・逆流防止用ダイオー
ド、 (22)・・制御回路用レギュレータ及び低電圧停止
回路、 (23)・・基準電源、 (24)・・コンパレータ、
(25)・・電圧立ち上がり検出回路（電圧立ち上がり検
出手段）、 (26)・・発振回路、 (27)・・リセット優
先ＲＳフリップフロップ、 (28)・・駆動回路、 (29)
・・タイマ回路、 (30)・・リアクトル、 (31)・・フ
ライホイールダイオード（還流用整流素子）、 (32)・
・平滑コンデンサ、 (33)・・直列抵抗、 (34)・・オ
ン期間制御回路、 (35)・・基準電源、 (36)・・初期
電源、 (37)・・反転器、 (38)・・充放電制御用トラ
ンジスタ、 (39)・・オン期間設定用コンデンサ、 (4
0)・・オン期間制御用コンパレータ、 (51)・・リセッ
ト期間検出回路（リセット期間検出手段）、 (52)・・
タイマ回路（タイマ手段）、 (53)・・基準電源、 (5
4)・・リセット期間検出用コンパレータ、 (55)・・反
転器、 (56)・・プリセット入力付Ｄフリップフロッ
プ、 (57)・・ＮＡＮＤゲート、 (58)・・時定数切換
回路、 (59)・・タイマ用コンデンサ、 (60)・・放電
用トランジスタ、 (61)・・基準電源、 (62)・・コン
パレータ、 (63)・・第１の定電流源、 (64)・・第２
の定電流源、 (65)・・時定数切換用トランジスタ、
(66)・・逆流防止用ダイオード、 (67)・・オフ期間固
定回路（オフ期間固定手段）、 (68)・・第１の反転
器、 (69)・・第１のＡＮＤゲート、 (70)・・第２の
反転器、 (71)・・ＲＳフリップフロップ、(72)・・第
２のＡＮＤゲート、 (73)・・ＯＲゲート、 (74)・・
積分回路、(75)・・積分用抵抗、 (76)・・積分用コン
デンサ、 (77)・・反転器、 (78)・・基準電源、 (7
9)・・電圧立ち上がり検出用コンパレータ、 (80)・・
短絡用トランジスタ、 (81)・・リアクトル電圧検出回
路（リアクトル電圧検出手段）、 (82)・・バイアス電
源、 (83,84)・・分圧抵抗、 (85)・・リアクトル電
圧検出用コンパレータ（比較手段）
巻線、 (2b)・・２次巻線、 (2c)・・補助巻線、
(3)・・ＭＯＳ-ＦＥＴ（主スイッチング素子）、(4)・
・整流ダイオード、 (5)・・平滑コンデンサ、 (6)・
・整流平滑回路、 (7)・・電流検出用抵抗、 (8)・・
起動用抵抗、 (9)・・抵抗、 (10)・・コンデンサ、
(11)・・低域通過型フィルタ回路、 (12)・・制御回
路、 (12a)・・帰還信号入力端子、 (12b)・・電源入
力端子、 (12c)・・リセット期間検出端子、 (12d)・
・リアクトル入力側電圧検出端子、 (12e)・・リアク
トル出力側電圧検出端子、 (13)・・負荷、 (14)・・
フォトカプラ、 (14a)・・発光部、 (14b)・・受光
部、 (15)・・逆流防止用ダイオード、 (16)・・出力
電圧検出回路（出力電圧検出手段）、 (17)・・整流ダ
イオード、 (18)・・駆動用コンデンサ、 (19)・・フ
ライバック電圧検出用抵抗、 (20)・・フライバック電
圧検出用コンデンサ、 (21)・・逆流防止用ダイオー
ド、 (22)・・制御回路用レギュレータ及び低電圧停止
回路、 (23)・・基準電源、 (24)・・コンパレータ、
(25)・・電圧立ち上がり検出回路（電圧立ち上がり検
出手段）、 (26)・・発振回路、 (27)・・リセット優
先ＲＳフリップフロップ、 (28)・・駆動回路、 (29)
・・タイマ回路、 (30)・・リアクトル、 (31)・・フ
ライホイールダイオード（還流用整流素子）、 (32)・
・平滑コンデンサ、 (33)・・直列抵抗、 (34)・・オ
ン期間制御回路、 (35)・・基準電源、 (36)・・初期
電源、 (37)・・反転器、 (38)・・充放電制御用トラ
ンジスタ、 (39)・・オン期間設定用コンデンサ、 (4
0)・・オン期間制御用コンパレータ、 (51)・・リセッ
ト期間検出回路（リセット期間検出手段）、 (52)・・
タイマ回路（タイマ手段）、 (53)・・基準電源、 (5
4)・・リセット期間検出用コンパレータ、 (55)・・反
転器、 (56)・・プリセット入力付Ｄフリップフロッ
プ、 (57)・・ＮＡＮＤゲート、 (58)・・時定数切換
回路、 (59)・・タイマ用コンデンサ、 (60)・・放電
用トランジスタ、 (61)・・基準電源、 (62)・・コン
パレータ、 (63)・・第１の定電流源、 (64)・・第２
の定電流源、 (65)・・時定数切換用トランジスタ、
(66)・・逆流防止用ダイオード、 (67)・・オフ期間固
定回路（オフ期間固定手段）、 (68)・・第１の反転
器、 (69)・・第１のＡＮＤゲート、 (70)・・第２の
反転器、 (71)・・ＲＳフリップフロップ、(72)・・第
２のＡＮＤゲート、 (73)・・ＯＲゲート、 (74)・・
積分回路、(75)・・積分用抵抗、 (76)・・積分用コン
デンサ、 (77)・・反転器、 (78)・・基準電源、 (7
9)・・電圧立ち上がり検出用コンパレータ、 (80)・・
短絡用トランジスタ、 (81)・・リアクトル電圧検出回
路（リアクトル電圧検出手段）、 (82)・・バイアス電
源、 (83,84)・・分圧抵抗、 (85)・・リアクトル電
圧検出用コンパレータ（比較手段）
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
H02M 3/155
Claims (9)
- 【請求項１】 直流電源に対して直列に接続されたトラ
ンスの１次巻線及び主スイッチング素子と、前記トラン
スの２次巻線に接続され且つ直流出力を発生する整流平
滑回路と、該整流平滑回路の出力電圧を検出する出力電
圧検出手段と、該出力電圧検出手段の検出信号により前
記主スイッチング素子をオン・オフ制御する制御回路と
を備え、前記制御回路は、前記整流平滑回路の出力電圧
が目標値となるように前記主スイッチング素子のオン期
間を決定し、前記主スイッチング素子がオフしてから所
定の時間が経過した後に前記主スイッチング素子をオン
状態にすることにより前記直流出力のレベルを略一定に
保持するスイッチング電源装置において、 前記トランスの１次巻線と電磁的に結合する補助巻線を
設け、 前記制御回路は、前記主スイッチング素子がオフした後
に前記補助巻線に発生する電圧から最初の電圧パルスの
みを前記トランスのリセット期間として検出するリセッ
ト期間検出手段と、該リセット期間検出手段の検出期間
中は短い時定数で動作して出力を発生し且つ前記検出期
間以外は長い時定数で動作して出力を発生するタイマ手
段とを備え、前記タイマ手段が出力を発生した後に前記
主スイッチング素子をオフ状態からオン状態に切り換え
ることを特徴とするスイッチング電源装置。 - 【請求項２】 前記主スイッチング素子に流れる電流を
検出する電流検出手段を設け、 前記制御回路は、前記電流検出手段の検出信号と前記出
力電圧検出手段の検出信号との重畳信号により前記主ス
イッチング素子をオン・オフ制御し、前記重畳信号の電
圧レベルが基準電圧のレベルを超えたとき、前記主スイ
ッチング素子をオフ状態にすることにより、前記直流出
力のレベルを略一定に保持すると共に前記主スイッチン
グ素子に流れる電流を所定の値に制限する請求項１に記
載のスイッチング電源装置。 - 【請求項３】 前記リセット期間検出手段の検出電圧レ
ベルを前記基準電圧のレベルよりも高い値に設定し、 前記リセット期間検出手段は、前記電流検出手段の検出
信号と前記出力電圧検出手段の検出信号と前記トランス
の補助巻線の電圧の検出信号との重畳信号の電圧レベル
が前記検出電圧レベルより高い最初の期間を前記トラン
スのリセット期間として検出する請求項２に記載のスイ
ッチング電源装置。 - 【請求項４】 前記制御回路は、前記電流検出手段の検
出信号と前記出力電圧検出手段の検出信号と前記補助巻
線の電圧の検出信号との重畳信号の電圧レベルが前記基
準電圧のレベルを超えたときに出力信号を発生して前記
主スイッチング素子をオフ状態にする過電流検出手段
と、前記リセット期間検出手段が検出信号を出力したと
きに前記過電流検出手段からの出力信号を遮断し且つ前
記タイマ手段の出力信号により前記主スイッチング素子
がオン状態となったときに前記遮断状態を解除するオフ
期間固定手段とを有する請求項３に記載のスイッチング
電源装置。 - 【請求項５】 前記制御回路は、前記タイマ手段の短い
時定数での出力期間よりも前記トランスのリセット期間
が長いとき、前記タイマ手段の出力に関わらず前記リセ
ット期間が終了するまで前記主スイッチング素子のオフ
状態を保持した後、前記主スイッチング素子をオン状態
に切り換え、 前記タイマ手段の短い時定数での出力期間よりも前記ト
ランスのリセット期間が短いとき、前記リセット期間の
終了後に前記タイマ手段の時定数を延長し、時定数延長
後の前記タイマ手段が出力を発生するまで前記主スイッ
チング素子のオフ状態を保持した後、前記主スイッチン
グ素子をオン状態に切り換える請求項１〜３の何れか１
項に記載のスイッチング電源装置。 - 【請求項６】 前記リセット期間検出手段は、前記トラ
ンスの補助巻線に発生する電圧の自由振動分を減衰させ
る積分回路を有する請求項１〜５の何れか１項に記載の
スイッチング電源装置。 - 【請求項７】 前記トランスの補助巻線に発生する電圧
の波高値が前記リセット期間検出手段の検出電圧レベル
よりも高い基準電圧のレベルを超えたとき、前記タイマ
手段の出力を強制的にセット状態にする電圧立ち上がり
検出手段を前記補助巻線とタイマ手段との間に接続した
請求項１〜６の何れか１項に記載のスイッチング電源装
置。 - 【請求項８】 直流電源に対して直列に接続された主ス
イッチング素子及びリアクトルと、前記主スイッチング
素子がオフしたときに前記リアクトルと閉回路を成すよ
うに接続された還流用整流素子及び平滑コンデンサと、
前記平滑コンデンサの電圧を検出する出力電圧検出手段
と、該出力電圧検出手段の検出信号により前記主スイッ
チング素子をオン・オフ制御する制御回路とを備え、前
記制御回路は、前記平滑コンデンサの電圧が目標値とな
るように前記主スイッチング素子のオン期間を決定し、
前記主スイッチング素子がオフしてから所定の時間が経
過した後に前記主スイッチング素子をオン状態にするこ
とにより前記平滑コンデンサの両端に発生する直流出力
のレベルを略一定に保持するスイッチング電源装置にお
いて、 前記制御回路は、前記還流用整流素子が導通状態となり
前記リアクトルの主スイッチング素子側の端子電圧が反
対側の端子電圧より低くなったときに検出信号を発生す
るリアクトル電圧検出手段と、該リアクトル電圧検出手
段の検出信号から最初のパルス信号のみを前記リアクト
ルのリセット期間として検出するリセット期間検出手段
と、該リセット期間検出手段の検出期間中は短い時定数
で動作して出力を発生し且つ前記検出期間以外は長い時
定数で動作して出力を発生するタイマ手段とを備え、前
記タイマ手段が出力を発生した後に前記主スイッチング
素子をオフ状態からオン状態に切り換えることを特徴と
するスイッチング電源装置。 - 【請求項９】 前記リアクトル電圧検出手段は、一定の
バイアス電圧を発生するバイアス電源と、該バイアス電
源のバイアス電圧と前記リアクトルの主スイッチング素
子側の端子電圧との差電圧を分圧する分圧抵抗と、前記
還流用整流素子が導通状態となり前記分圧抵抗の分圧電
圧が前記リアクトルの主スイッチング素子と反対側の端
子電圧より低くなったときに検出信号を発生する比較手
段とを有する請求項８に記載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398020A JP3389603B2 (ja) | 2000-12-27 | 2000-12-27 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398020A JP3389603B2 (ja) | 2000-12-27 | 2000-12-27 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002199715A JP2002199715A (ja) | 2002-07-12 |
| JP3389603B2 true JP3389603B2 (ja) | 2003-03-24 |
Family
ID=18863068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398020A Expired - Fee Related JP3389603B2 (ja) | 2000-12-27 | 2000-12-27 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3389603B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3741134B2 (ja) | 2004-03-30 | 2006-02-01 | サンケン電気株式会社 | スイッチング電源 |
-
2000
- 2000-12-27 JP JP2000398020A patent/JP3389603B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002199715A (ja) | 2002-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |