JP3389092B2 - 誘電体分離型半導体装置 - Google Patents

誘電体分離型半導体装置

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JP3389092B2 JP09141398A JP9141398A JP3389092B2 JP 3389092 B2 JP3389092 B2 JP 3389092B2 JP 09141398 A JP09141398 A JP 09141398A JP 9141398 A JP9141398 A JP 9141398A JP 3389092 B2 JP3389092 B2 JP 3389092B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、誘電体分離型半導
体装置に係り、特に素子間絶縁に誘電体分離方式を用い
る半導体集積回路におけるバイポーラトランジスタの構
造に関する。
【0002】
【従来の技術】図8は、誘電体分離方式としてSOI
(Silicon on Insulator)基板とトレンチ加工を用いた
従来のNPNトランジスタの平面パターンの一例を示し
ている。図9(a)、(b)は、図8中のA−A線に沿
う断面構造の一例を示している。
【0003】図8および図9(a)、(b)に示すNP
Nトランジスタにおいて、51は絶縁基板上に形成され
た半導体層にそれぞれ島状に区分されて複数形成された
不純物濃度が比較的低いN- 型半導体領域からなるコレ
クタ領域、52は上記コレクタ領域の周囲を囲むように
前記半導体層に形成された素子分離用のトレンチ(溝)
の内部に埋め込まれた絶縁体(あるいは多結晶シリコン
など)、53は前記コレクタ領域の表層部の一部に形成
されたP型拡散領域からなるベース領域、54は上記ベ
ース領域の表層部の一部に形成されたN型拡散領域から
なるエミッタ領域、55は前記コレクタ領域の表層部の
一部に形成されたN型拡散領域からなるコレクタ取り出
し領域、56は前記エミッタ領域に対するエミッタ配線
コンタクト領域、57は前記ベース領域に対するベース
配線コンタクト領域、58は前記コレクタ取り出し領域
に対するコレクタ配線コンタクト領域である。
【0004】図9(a)に示す断面図中には、NPNト
ランジスタが飽和領域のオン状態にある時にコレクタ領
域51へ電子e- が注入する様子を示している。この場
合、NPNトランジスタの飽和領域では、ベース・コレ
クタ間のPN接合が順方向にバイアスされているので、
ベース領域53からコレクタ領域51へホールh+ も注
入され、コレクタ領域51内には過剰な電子とホールが
存在する状態になっている。
【0005】図9(b)に示す断面図中には、NPNト
ランジスタがスイッチングオフする時のコレクタ領域か
らキャリアが引き出される様子を示している。この場
合、前記飽和領域での動作時にコレクタ領域51内に蓄
積されている電子e- は高電位側のコレクタ取り出し領
域55へ引き出され、ホールh+ は低電位側のベース領
域53へ引き出され、コレクタ領域51内にキャリアが
なくなってベース領域53からコレクタ領域51に向か
って空乏化することでオフ状態となる。ここで、59は
空乏層を表わしている。
【0006】図10は、図8のバイポーラトランジスタ
のスイッチング動作時の典型的な波形を示している。ス
イッチング動作は、ベース電流IB がオンしてから完全
にコレクタ電流Icが安定するまでの時間tr、ベース
電流がオフしてから前記コレクタ電流Ic が切れ始める
までの時間tstg 、上記コレクタ電流Ic が切れ始めて
から切れ終わるまでの時間tfに分けられる。
【0007】この場合、前記スイッチングオフする時に
コレクタ領域51からのキャリアの掃き出しが完了する
までの時間が上記時間tstg に現われるものであり、こ
の掃き出しが完了するまでの時間tstg を短くできな
い。
【0008】この理由は、誘電体分離方式を用いる半導
体集積回路におけるバイポーラトランジスタでは、飽和
領域がオン状態にある時にコレクタ領域51内に空乏層
がなく、キャリア蓄積領域が広いからである。
【0009】これに対して、素子間絶縁に接合分離方式
を用いる従来の半導体集積回路におけるバイポーラトラ
ンジスタは、図11に示すような平面パターンと、図1
2(a)、(b)に示すような断面構造を持ち、トラン
ジスタの周辺の素子分離用P型拡散領域82から空乏層
89が広がり、コレクタ領域81の実効的な体積が減少
しており、飽和領域がオン状態にある時にキャリアが蓄
積する領域が狭くなっているので、スイッチングオフす
る時にコレクタ領域81からのキャリアの掃き出しが完
了するまでの時間tstg が短い。
【0010】なお、図11および図12(a)、(b)
に示す素子間絶縁に接合分離方式を用いたNPNトラン
ジスタにおいて、80はP型半導体基板、81は基板表
層部に島状に区分された不純物濃度が比較的低いN- 型
半導体領域からなるコレクタ領域、90は上記コレクタ
領域81の底面部に埋め込み形成された不純物濃度が比
較的高いN+ 型半導体領域からなる埋め込み層、82は
前記コレクタ領域81の周囲を囲むように基板表層部に
形成されたP型半導体領域からなる素子分離領域、83
はベース領域、84はエミッタ領域、85はコレクタ取
り出し領域、86はエミッタ配線コンタクト領域、87
はベース配線コンタクト領域、88はコレクタ配線コン
タクト領域である。そして、空乏層89は、素子分離用
P型拡散領域82の近傍で大きく広がっている。
【0011】
【発明が解決しようとする課題】上記したように従来の
誘電体分離型半導体装置におけるバイポーラトランジス
タは、コレクタ領域内のキャリア蓄積領域が広く、スイ
ッチングオフ時のキャリアの掃き出しが完了するまでの
時間tstg を短くできないという問題があった。
【0012】本発明は上記の問題点を解決すべくなされ
たもので、バイポーラトランジスタのコレクタ領域内の
キャリア蓄積領域が狭くなり、バイポーラトランジスタ
がスイッチングオフする時のキャリアの掃き出しが完了
するまでの時間tstg を短くすることが可能となる誘電
体分離型半導体装置を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明の誘電体分離型半
導体装置は、半導体層にそれぞれ島状に区分されて複数
形成された第1導電型の半導体領域からなるコレクタ領
域と、前記コレクタ領域の周囲を囲むように前記半導体
層に形成された素子分離用のトレンチと、前記トレンチ
の内部に埋め込まれた絶縁体と、前記コレクタ領域の表
層部の一部に形成された第2導電型の拡散領域からなる
ベース領域と、前記ベース領域の表層部の一部に形成さ
た第1導電型の拡散領域からなるエミッタ領域と、前
記コレクタ領域の表層部の一部に形成された第1導電型
の拡散領域からなるコレクタ取り出し領域と、前記コレ
クタ取り出し領域の周囲の少なくとも一部を囲むように
形成され、前記ベース領域と等しい電位が与えられる第
2導電型の拡散領域とを具備することを特徴とする。
【0014】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図1は、本発明の誘電体分
離型半導体装置の第1の実施の形態として、SOI基板
とトレンチ加工を用いて素子間絶縁がなされたNPNト
ランジスタの平面パターンの一例を示している。
【0015】図2は、図1中のC−C線に沿う断面構造
の一例を示している。図1および図2に示すNPNトラ
ンジスタにおいて、20は絶縁基板であり、例えば台基
板用のシリコン基板10上に酸化膜10aのような絶縁
膜が形成されたものである。
【0016】11は前記絶縁基板20上に形成された半
導体層にそれぞれ島状に区分されて複数形成された不純
物濃度が比較的低いN- 型半導体領域からなるコレクタ
領域、12は上記コレクタ領域の周囲を囲むように前記
半導体層に形成された素子分離用のトレンチ(溝)の内
部に埋め込まれた絶縁体(あるいは多結晶シリコンな
ど)である。なお、10bは前記トレンチの内面に形成
された例えば酸化膜のような絶縁膜である。
【0017】13は前記コレクタ領域の表層部の一部に
形成されたP型拡散領域からなるベース領域、14は上
記ベース領域13の表層部の一部に形成された不純物濃
度が比較的高いN+ 型拡散領域からなるエミッタ領域、
13aは前記ベース領域の表層部の一部に形成された不
純物濃度が比較的高いP+ 型拡散領域からなるベース取
り出し領域、15は前記コレクタ領域11の表層部の一
部に形成された不純物濃度が比較的高いN+ 型拡散領域
からなる例えば方形パターン状のコレクタ取り出し領域
である。この場合、前記ベース領域13は、その一部が
前記コレクタ取り出し領域15の周囲を例えば方形パタ
ーン状に囲むように形成されている。
【0018】さらに、16は前記エミッタ領域14に接
続されているエミッタ配線のコンタクト領域、17は前
記ベース領域に接続されているベース配線のコンタクト
領域、18は前記コレクタ取り出し領域15に接続され
ているコレクタ配線のコンタクト領域である。
【0019】上記構造のNPNトランジスタが飽和領域
のオン状態にある時には、エミッタ領域14からコレク
タ領域11へ電子e- が注入されるが、ベース・コレク
タ間のPN接合が順方向にバイアスされているので、ベ
ース領域13からコレクタ領域11へホールh+ も注入
され、コレクタ領域11内(特にエミッタ領域14の下
方部からコレクタ取り出し領域15の下方部までの領
域)には過剰な電子とホールが存在する状態になってい
る。
【0020】図2に示す断面図中には、NPNトランジ
スタがスイッチングオフする時にコレクタ領域11から
キャリアe- 、h+ が引き出される様子を示している。
図1の構造においては、トランジスタがスイッチングオ
フする時にベース・コレクタ間のPN接合に印加される
電圧は逆方向にバイアスされ、コレクタ・ベース接合を
形成する2つの半導体領域のうちで不純物濃度が低い方
のコレクタ領域11中により多くの空乏層19が延び
る。
【0021】これにより、飽和領域での動作時にコレク
タ領域11内に蓄積されている余剰キャリア(e- )が
コレクタ領域11から高電位側のコレクタ取り出し領域
15へ押し出される(引き出される)ようになる。
【0022】この場合、コレクタ取り出し領域15の周
囲を囲むようにベース領域13の一部が形成されている
ので、本来のベース領域13の下方部だけでなく、コレ
クタ取り出し領域15の周囲を囲むように空乏層19が
延びるので、コレクタ領域11内の特にコレクタ取り出
し領域15の下方部の領域に蓄積されている余剰キャリ
アがコレクタ取り出し領域15へ押し出されるようにな
る。
【0023】換言すれば、キャリア掃き出し時の実効的
なコレクタ領域が小さくなっているので、ベース電流I
B がオフしてからコレクタ電流Ic が切れ始めるまでの
時間tstg が短くなる。
【0024】そして、上記コレクタ領域11内にキャリ
アがなくなってベース領域13からコレクタ領域11に
向かって空乏化することでオフ状態となる。結果とし
て、ベース電流がオフしてからコレクタ電流Ic が切れ
終わるまでの時間が短くなり、スイッチングオフ動作が
高速化される。
【0025】なお、図9に示した構造の従来例のNPN
トランジスタでも、ベース領域53からコレクタ領域5
1に向かって空乏化するが、ベース領域53がコレクタ
取り出し領域55の周囲を囲むようには形成されていな
いので、コレクタ領域51内の右隅部(コレクタ取り出
し領域55を挟んでベース領域53とは反対側の領域)
のキャリアはなかなか掃き出されず、前記時間tstg が
長くなっていた。
【0026】なお、前記コレクタ取り出し領域15の周
囲を囲むベース領域13部のパターン形状は、図1に示
したように連続するものに限らず、例えば図5(a)あ
るいは(b)に示すように空乏層19が連続的に生成さ
れるようにパターンの一部が欠落していても、前記した
ような効果が得られる。
【0027】また、前記コレクタ取り出し領域15の外
縁とこの周囲を囲むベース領域13部の内縁との距離
は、NPNトランジスタの耐圧と動作速度に対して二律
相反する関係で影響するものであり、例えば図6に示す
ように実施することが望ましい。
【0028】図6に示すNPNトランジスタの構造は、
図1に示したNPNトランジスタの構造と比べて、コレ
クタ取り出し領域15およびこの周囲を囲むベース領域
13部がそれぞれ円形パターン状に形成されている点が
異なり、その他は同じである。
【0029】このような図6に示すNPNトランジスタ
の構造によれば、コレクタ取り出し領域15の外縁とこ
の周囲を囲むベース領域13部の内縁との距離が全周に
わたって等しいので、NPNトランジスタの耐圧と動作
速度の特性が向上する。
【0030】図3は、本発明の誘電体分離型半導体装置
の第2の実施の形態として、SOI基板とトレンチ加工
を用いて素子間絶縁がなされたNPNトランジスタの平
面パターンの一例を示している。
【0031】図4は、図3のD−D線に沿う断面構造の
一例を示している。図3に示すNPNトランジスタは、
図1を参照して前述したNPNトランジスタと比べて、
さらにベース拡散領域13の外周部に、ベース拡散領域
と同じ導電型(本例ではP型)でそれより深い拡散領域
30が形成されている点が異なり、その他は同じである
ので図1中と同一符号を付している。
【0032】このようにP型拡散領域30が形成されて
いると、トランジスタがスイッチングオフする時に、図
4に示すように、コレクタ領域11中の周辺領域の空乏
層19の領域がより広がり、キャリア掃き出し時の実効
的なコレクタ領域がさらに小さくなっているので、スイ
ッチングオフ動作がさらに高速になる。
【0033】しかも、コレクタ領域11中にコレクタ取
り出し領域15の周囲を囲むように形成される空乏層1
9の領域が深さ方向により深くなっているので、図1に
示した構造のNPNトランジスタよりもコレクタ領域1
1の厚さが厚い場合でも、コレクタ領域11内の特にコ
レクタ取り出し領域15の下方部の領域に蓄積されてい
る余剰キャリアをコレクタ取り出し領域15へ押し出し
易くなっている。
【0034】図7に示すNPNトランジスタの構造は、
図3に示した第2の実施の形態に係るNPNトランジス
タの構造と比べて、ベース領域13内におけるベース取
り出し領域13aとエミッタ領域14との位置が入れ替
えられて形成されている点と、P型拡散領域30がベー
ス取り出し領域13aを含む領域であってエミッタ領域
14に接近するまで広い領域に形成されている点が異な
り、その他は同じである。
【0035】このような図7に示すNPNトランジスタ
の構造によれば、P型拡散領域30がベース取り出し領
域13aを含む領域であってエミッタ領域14に接近す
るまで広い領域に形成されていると、トランジスタがス
イッチングオフする時に、空乏層の領域がコレクタ領域
11内のエミッタ領域14の下方部の領域の近傍まで広
がり、エミッタ領域14の下方部に蓄積されている余剰
キャリアに対する押し出し効果が向上する。
【0036】
【発明の効果】上述したように本発明によれば、バイポ
ラトランジスタがスイッチングオフする時のキャリア
の掃き出しが完了するまでの時間tstg を短くすること
が可能となる誘電体分離型半導体装置を提供することが
できる。
【図面の簡単な説明】
【図1】本発明の誘電体分離型半導体装置の第1の実施
の形態に係るNPNトランジスタの平面パターンの一例
を示す図。
【図2】図1中のC−C線に沿う断面構造の一例につい
てトランジスタがオン状態の時とスイッチングオフする
時のキャリアの動きを説明するために示す図。
【図3】本発明の第2の実施の形態に係るNPNトラン
ジスタの平面パターンの一例を示す図。
【図4】図3中のD−D線に沿う断面構造の一例を示す
図。
【図5】図1のNPNトランジスタの平面パターンの変
形例1を示す図。
【図6】図1のNPNトランジスタの平面パターンの変
形例2を示す図。
【図7】図3のNPNトランジスタの平面パターンの変
形例を示す図。
【図8】従来の誘電体分離型半導体装置のNPNトラン
ジスタの平面パターンの一例を示す図。
【図9】図8中のA−A線に沿う断面構造の一例を示す
図。
【図10】図8のバイポーラトランジスタのスイッチン
グ動作時の典型的な波形を示す図。
【図11】従来の接合分離型半導体装置のNPNトラン
ジスタの平面パターンの一例を示す図。
【図12】図11中のB−B線に沿う断面構造の一例を
示す図。
【符号の説明】
11…コレクタ領域、 12…素子分離用トレンチ内部に埋め込まれた絶縁体、 13…ベース領域、 13a…ベース取り出し領域、 14…エミッタ領域、 15…コレクタ取り出し領域、 19…空欠層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−267966(JP,A) 特開 平5−121426(JP,A) 特開 平6−267965(JP,A) 特開 平2−244655(JP,A) 特公 昭46−19010(JP,B1) (58)調査した分野(Int.Cl.7,DB名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 27/12

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体層にそれぞれ島状に区分されて複
    数形成された第1導電型の半導体領域からなるコレクタ
    領域と、 前記コレクタ領域の周囲を囲むように前記半導体層に形
    成された素子分離用のトレンチと、 前記トレンチの内部に埋め込まれた絶縁体と、 前記コレクタ領域の表層部の一部に形成された第2導電
    型の拡散領域からなるベース領域と、 前記ベース領域の表層部の一部に形成された第1導電型
    の拡散領域からなるエミッタ領域と、 前記コレクタ領域の表層部の一部に形成された第1導電
    型の拡散領域からなるコレクタ取り出し領域と、 前記コレクタ取り出し領域の周囲の少なくとも一部を囲
    むように形成され、前記ベース領域と等しい電位が与え
    られる第2導電型の拡散領域とを具備することを特徴と
    する誘電体分離型半導体装置。
  2. 【請求項2】 請求項1記載の誘電体分離型半導体装置
    において、 前記拡散領域は、前記ベース領域に連なり、前記コレク
    タ取り出し領域の周囲を全て囲むように形成されている
    ことを特徴とする誘電体分離型半導体装置。
  3. 【請求項3】 請求項1記載の誘電体分離型半導体装置
    において、 前記拡散領域は、前記ベース領域に連なり、前記コレク
    タ取り出し領域の周囲の一部を囲むように形成されてい
    ることを特徴とする誘電体分離型半導体装置。
  4. 【請求項4】 請求項1記載の誘電体分離型半導体装置
    において、 前記拡散領域は、前記ベース領域とは分離されて形成さ
    れていることを特徴とする誘電体分離型半導体装置。
  5. 【請求項5】 請求項1乃至4のいずれか1項に記載の
    誘電体分離型半導体装置において、 前記ベース領域および拡散領域は、前記コレクタ領域に
    比べて不純物濃度が高いことを特徴とする誘電体分離型
    半導体装置。
  6. 【請求項6】 請求項1乃至5のいずれか1項に記載の
    誘電体分離型半導体装置において、 さらに、前記ベース領域および拡散領域の外周部に前記
    ベース領域より深く形成された前記第2導電型の拡散領
    域を具備することを特徴とする誘電体分離型半導体装
    置。
  7. 【請求項7】 請求項1乃至4のいずれか1項に記載の
    誘電体分離型半導体装置において、 さらに、前記ベース領域の表層部の一部で前記エミッタ
    領域を挟んで前記コレクタ取り出し領域側とは反対側に
    形成された第2導電型の拡散領域からなるベース取り出
    し領域を具備することを特徴とする誘電体分離型半導体
    装置。
  8. 【請求項8】 請求項7記載の誘電体分離型半導体装置
    において、 さらに、前記ベース領域のベース取り出し領域を含む外
    周部に前記ベース領域より深く形成された第2導電型の
    拡散領域を具備することを特徴とする誘電体分離型半導
    体装置。
  9. 【請求項9】 請求項1乃至8のいずれか1項に記載の
    誘電体分離型半導体装置において、 前記半導体層は絶縁基板上に形成されているシリコン層
    であることを特徴とする誘電体分離型半導体装置。
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