JP3381307B2 - 論理回路 - Google Patents
論理回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば液晶表示素子の
駆動回路に用いられる論理回路に関する。 【０００２】 【従来の技術】近年、液晶テレビ等で用いられる液晶パ
ネルとして、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ：薄膜トランジスタ）を用いたアクティブマ
トリックス型のものが広く一般に普及している。 【０００３】図３、図４にその基本構造を示す。図中、
101 ，102 はガラスまたは石英等からなる一対の透明基
板であり、この一対の基板101 ，102 のうち、一方の基
板101 の一方の面には、多数の表示用の画素電極103
と、この画素電極103 毎にそれぞれ接続され選択駆動さ
れる薄膜トランジスタ（以下「画素ＴＦＴ」と略称す
る）104 とが縦横に配列形成されている。 【０００４】この画素ＴＦＴ104 は、ここではあえて図
示しないが、ゲート電極と、ゲート絶縁膜と、アモルフ
ァスシリコンまたはポリシリコンからなる半導体層とが
積層形成され、さらにその上にチャンネル部を形成する
ようにソース電極及びドレイン電極とが積層して構成さ
れている。これらのソース電極、ドレイン電極は、それ
ぞれＮ+ 半導体層とコンタクトメタル層とからなってい
る。画素電極103 は、この画素ＴＦＴ104 のソース電極
に接続されている。 【０００５】また、この一方の基板101 の面には、多数
本のゲートラインＧ1 〜Ｇm と、このゲートラインＧ1
〜Ｇm と直交する多数本のドレインラインＤ1 〜Ｄn が
配線されており、各ゲートラインＧ1 〜Ｇm は各画素Ｔ
ＦＴ104 のゲート電極に接続され、各ドレインラインＤ
1 〜Ｄn が各画素ＴＦＴ104 のドレイン電極に接続され
ている。そして、この画素ＴＦＴ104 の上方には、絶縁
膜からなる配向膜が形成されている。 【０００６】一方、他方の基板102 面には、上記画素電
極103 のすべてに対向するか、あるいは１つのゲートラ
インに画素ＴＦＴ104 を介して接続された１行の画像電
極と少なくとも対向するように、１つまたは複数に分割
された対向電極が形成されており、さらに両基板101 ，
102 の電極形成面上にはそれぞれ配向膜が形成されてい
る。上記一対の基板101 ，102 は、その電極形成面を互
いに対向させて枠状のシール材108 を介して接着されて
おり、その両基板101 ，102 間には液晶が注入され、封
止部材によって封入されている。 【０００７】このようにして、１つの画素電極103 とこ
れに対向する対向電極の部分及びこれらの電極間に挟ま
れた液晶とにより１つの画素が形成され、この画素が複
数個マトリックス状に配列されて所望の画像を表示する
表示領域111 を形成している。 【０００８】そして、一対の基板101 ，102 間の表示領
域より外側であって、かつシール材108 の外周枠より内
側の位置に、駆動回路が設けられている。すなわち、こ
の駆動回路は、表示すべき画像データにしたがって、画
素電極103 にデータ信号を供給するためのドレインライ
ン駆動回路112 と、各画素電極103 毎に設けられた画素
ＴＦＴ104 を制御するためのゲートライン駆動回路113
とを備えている。 【０００９】このドレインライン駆動回路112 とゲート
ライン駆動回路113 とは、それぞれが基板101 上にアモ
ルファスシリコンまたはポリシリコン半導体を用いて形
成された複数のＴＦＴにより構成された集積回路からな
っている。これらのドレインライン駆動回路112 とゲー
トライン駆動回路113 とは、それぞれ基板101 の側縁の
方向の縁がシール材108 と重なっており、基板101 の内
側の方向の縁は液晶の封入領域に進入し位置に設けられ
ている。 【００１０】上記ドレインラインＤ1 〜Ｄn のうち奇数
番目のドレインラインは、基板101の上方に配置された
ドレインライン駆動回路112 に接続され、偶数番目のド
レインラインは、基板101 の下方に配置されたドレイン
ライン駆動回路112 に接続されており、また、ゲートラ
インＧ1 〜Ｇm のうち奇数番目のゲートラインは、基板
101 の左方に配置されたゲートライン駆動回路113 に接
続され、偶数番目のゲートラインは、基板101 の右方に
配置されたゲートライン駆動回路113 に接続されてい
る。そして、これらのドレインライン駆動回路112 とゲ
ートライン駆動回路113 はそれぞれ制御信号及びデータ
信号等を供給するための信号ライン114 によって接続さ
れ、この信号ライン114 は表示装置の外部から制御信号
及びデータ信号等が供給される端子115 に接続されてい
る。 【００１１】上述したドレインライン駆動回路112 は、
信号ライン114 から供給されるデータ信号を１データお
きに順次記憶するシフトレジスタ等からなるデータラッ
チ回路112aと、このデータラッチ回路112aに接続され、
ラッチされたデータが出力された時に、供給されている
クロック信号に基づいて所望の電位の信号をドレインラ
インに出力するデータ信号発生回路112bとからなってい
る。また、ゲートライン駆動回路113 は、供給されたク
ロック信号に基づいてシフトレジスタ内で「１」のデー
タを循環させる循環記憶回路113aと、この循環記憶回路
113aの出力に応じてゲートラインを１本おきに選択する
ためのゲート信号を発生するゲート信号発生回路113bと
からなっている。 【００１２】上記のような構成のアクティブマトリック
ス型の液晶パネルは、端子115 から信号ライン114 を介
して画像データ、クロック信号等がドレインライン駆動
回路112 及びゲートライン駆動回路113 に入力され、こ
れらの制御信号に基づいて、基板101 の左右に配置され
たゲートライン駆動回路113 がそれぞれ交互にゲート信
号を発生して各ゲートラインＧ1 〜Ｇm に順次ゲート信
号を供給し、ゲートラインＧ1 〜Ｇm の１つが順次選択
される。この選択された期間に同期させて基板101 の上
下に配置されたドレインライン駆動回路112 が各ドレイ
ンラインＤ1 〜Ｄn にデータ信号を供給し、選択された
ゲートラインに接続された画素ＴＦＴ104 をオンさせて
ドレインラインに供給されたデータ信号が画素電極103
に印加される。一方、画素電極103 と対向する対向電極
にはコモン信号が印加され、上記画素電極103 との間に
電界が発生し、この電界により電極間に介在する液晶を
動作させることにより、画像データが表示される。 【００１３】しかして、上記ドレインライン駆動回路11
2 のデータ信号発生回路112bや上記ゲートライン駆動回
路113 のゲート信号発生回路113bそれぞれの最終段に
は、所望の電位の信号あるいはゲート信号を発生するた
めのバッファ回路が共に設けられており、そのバッファ
回路はドレインライン、ゲートラインの数だけ図５に示
すようなインバータ回路による論理回路が配列して構成
される。 【００１４】図５はそのインバータ回路の構成を示すも
ので、ドレイン電極に電源電圧ＶDDが印加され、ドレイ
ン電極−ゲート電極間が短絡されたＭＯＳＦＥＴによる
負荷用のトランジスタ11ａ及びこの負荷用トランジスタ
11ａのソース電極にドレイン電極が接続され、自己のソ
ース電極が接地されたＭＯＳＦＥＴによるドライバ用ト
ランジスタ12ａの２個のトランジスタからなるインバー
タが、並列に複数段、例えば４段分（11ｂ，12ｂ、11
ｃ，12ｃ、11ｄ，12ｄ）接続される。そして、１段目の
ドライバ用トランジスタ12ａのゲート電極に入力端子13
が接続され、このドライバ用トランジスタ12ａのドレイ
ン電極が１段目のインバータの出力端子として２段目の
ドライバ用トランジスタ12ｂのゲート電極に接続され
る。以後、同様に２段目のドライバ用トランジスタ12ｂ
のドレイン電極が３段目のドライバ用トランジスタ12ｂ
のゲート電極に、３段目のドライバ用トランジスタ12ｃ
のドレイン電極が４段目のドライバ用トランジスタ12ｄ
のゲート電極に接続され、４段目のドライバ用トランジ
スタ12ｄのドレイン電極がこのインバータ回路の出力端
子14として、ここでは図示しないドレインラインあるい
はゲートラインに接続される。 【００１５】上記のような構成にあって、入力端子13に
図６（１）に示すように波形の信号クロックが与えられ
たものとする。この入力クロックが“Ｌ”レベルのと
き、１段目のドライバ用トランジスタ12ａは図７に示す
グラフ中の動作点Ａにあり、オフ状態にある。ところ
が、この時点で負荷用トランジスタ11ａのゲート電極は
電源電圧ＶDDのレベルにあるので、負荷用トランジスタ
11ａのソース電極が同一レベルになるまで負荷用トラン
ジスタ11ａはオンし続ける。したがって、この１段目の
インバータの出力端子であるドライバ用トランジスタ12
ａのドレイン電極乃至２段目のドライバ用トランジスタ
12ｂのゲート電極が電源電圧ＶDDのレベルにまで昇圧さ
れる。 【００１６】その後、図６（１）に示す入力端子13への
入力信号が“Ｌ”レベルから“Ｈ”レベルになると、１
段目のドライバ用トランジスタ12ａは図７に示すグラフ
中の動作点Ｂに移動し、オン状態となる。このとき、負
荷用トランジスタ11ａもオン状態にあるため、この１段
目のインバータの出力端子であるドライバ用トランジス
タ12ａのドレイン電極から２段目のドライバ用トランジ
スタ12ｂのゲート電極において定常電流が流れず、負荷
用トランジスタ11ａとドライバ用トランジスタ12ａの動
作上、電流が等しく流れる電位となる。 【００１７】通常、負荷用トランジスタ11ａとドライバ
用トランジスタ12ａでは、設計上、ドライバ用トランジ
スタ12ａの方の定格を大きく設定し、電流が流れやすい
ような設計とするため、上記出力端子での電圧は電源電
圧ＶDDと接地レベルの中点よりやや下がったところで電
流が等しくなるようにつりあう。したがって、入力端子
13への入力信号が“Ｈ”レベルのときには負荷用トラン
ジスタ11ａとドライバ用トランジスタ12ａに貫通電流が
流れる結果となり、電力を無駄に消費してしまうことと
なる。 【００１８】また、各段のインバータにおける入力と出
力の関係は図８に示すようになっており、例えば１段目
のインバータであれば、インバータを構成する負荷用ト
ランジスタ11ａとドライバ用トランジスタ12ａのトラン
ジスタの定格の比によって図中の傾きβが決定される。
これは、例えば両トランジスタが同じ定格であれば傾き
β＝−１となるもので、傾きβが大きいほど入力のノイ
ズマージン等を大きく設定でき、出力の振幅も大きくな
るために誤動作が発生しにくくなる。しかしながら上記
傾きβを大きくするためには負荷用トランジスタ11ａの
定格を小さく、ドライバ用トランジスタ12ａの定格を大
きく設定し、ドライバ用トランジスタ12ａのドレイン電
極からのインバータ出力のレベルを下げなければならな
い。そのため、入力端子13からの入力信号が“Ｌ”レベ
ルのときに、負荷用トランジスタ11ａが図５に破線で示
すドライバ用トランジスタ12ｂの奇性容量Ｃgsに充電す
るのに時間を要し、結果として情報の伝達速度が低下し
てしまう。 【００１９】 【発明が解決しようとする課題】上述した如く図５に示
したようなインバータ回路の構成では、消費電力が高
く、動作速度が低いという問題があった。本発明は上記
のような実情に鑑みてなされたもので、その目的とする
ところは、消費電力を低く抑えながら高速動作を可能と
した論理回路を提供することにある。 【００２０】 【課題を解決するための手段及び作用】すなわち本発明
は、ＭＯＳＦＥＴによる負荷用トランジスタとＭＯＳＦ
ＥＴによるドライバ用トランジスタからなるインバータ
を多段接続して構成され、前段のインバータ出力を後段
のドライバ用トランジスタのゲート電極に順次印加する
インバータ回路でなる論理回路において、第１段のドラ
イバ用トランジスタのゲート電極に入力信号を供給し、
偶数段の負荷用トランジスタのゲート電極にこの入力信
号に同期して正転増幅した増幅入力信号を供給する一
方、奇数段の負荷用トランジスタのゲート電極に上記入
力信号に同期して反転増幅した反転増幅入力信号を供給
するようにしたもので、貫通電流をなくして消費電力を
低く抑えながら、高速動作を行なわせることができる。 【００２１】 【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はその回路構成を示すもので、ドレイン電極
に電源電圧ＶDDが印加されたＭＯＳＦＥＴによる負荷用
のトランジスタ21ａ及びこの負荷用トランジスタ21ａの
ソース電極にドレイン電極が接続され、自己のソース電
極が接地されたＭＯＳＦＥＴによるドライバ用トランジ
スタ22ａの２個のトランジスタからなるインバータが、
並列に複数段、例えば４段分（21ｂ，22ｂ、21ｃ，22
ｃ、21ｄ，22ｄ）接続される。１段目のドライバ用トラ
ンジスタ22ａのゲート電極に入力端子23が接続され、こ
のドライバ用トランジスタ22ａのドレイン電極が１段目
のインバータの出力端子として２段目のドライバ用トラ
ンジスタ22ｂのゲート電極に接続される。以後、同様に
２段目のドライバ用トランジスタ22ｂのドレイン電極が
３段目のドライバ用トランジスタ22ｂのゲート電極に、
３段目のドライバ用トランジスタ22ｃのドレイン電極が
４段目のドライバ用トランジスタ22ｄのゲート電極に接
続され、４段目のドライバ用トランジスタ22ｄのドレイ
ン電極がこのインバータ回路の出力端子24に接続され
る。 【００２２】また、偶数段目、すなわち２段目と４段目
の負荷用トランジスタ21ｂ，21ｄのゲート電極が入力端
子23への入力信号に同期してこれを正転増幅した正転増
幅入力信号が入力される入力端子25と接続され、奇数段
目、すなわち１段目と３段目の負荷用トランジスタ21
ａ，21ｃのゲート電極が上記入力端子23への入力信号に
同期してこれを反転増幅した反転増幅入力信号が入力さ
れる入力端子26と接続される。 【００２３】上記のような構成にあって、図２（３）に
示すような波形のＶDD−ＧＮＤレベルの入力信号を入力
端子23へ入力すると共に、図２（２）に示すように上記
入力信号に同期してこれを正転増幅した波形のＶGG−Ｇ
ＮＤレベル（ＶDD＜ＶGG）の正転増幅反転入力信号を入
力端子25へ入力し、図２（１）に示すように上記入力信
号に同期してこれを反転増幅した波形のＶGG−ＧＮＤレ
ベルの反転増幅入力信号を入力端子26へ入力するものと
する。 【００２４】入力端子23への入力信号が“Ｌ”レベルで
あるとき、ドライバ用トランジスタ22ａはオフ状態とな
っているが、負荷用トランジスタ21ａは反転入力信号に
よりオン状態となっているため、１段目のインバータの
出力端子であるドライバ用トランジスタ22ａのドレイン
電極が電源電圧ＶDDの“Ｈ”レベルとなる。したがっ
て、２段目のインバータのドライバ用トランジスタ22ｂ
がオン状態となるが、このときに同じく２段目の負荷用
トランジスタ21ｂは“Ｌ”レベルの入力信号によりオフ
状態となっているため、２段目のインバータの出力端子
であるドライバ用トランジスタ22ｂのドレイン電極は
“Ｌ”レベル（ＧＮＤレベル）となる。この結果、３段
目、４段目のインバータに次々と情報を伝達しているこ
とになり、これが図２（４）に示すように出力信号とし
て出力端子24より出力される。 【００２５】その後、図２（１）に示す入力端子13への
入力信号が“Ｌ”レベルから“Ｈ”レベルになると、１
段目のドライバ用トランジスタ22ａがオン状態となる一
方、“Ｌ”レベルの反転入力信号により負荷用トランジ
スタ21ａがオフ状態となるため、この１段目のインバー
タの出力端子であるドライバ用トランジスタ22ａのドレ
イン電極は“Ｌ”レベルとなる。この状態で２段目の負
荷用トランジスタ21ｂは“Ｈ”レベルの入力信号により
オン状態となるので、この２段目のインバータの出力端
子であるドライバ用トランジスタ22ｂのドレイン電極は
電源電圧ＶDDにより“Ｈ”レベルとなる。以下同様に３
段目、４段目のインバータを介して情報を伝達している
ことになり、これが図２（３）に示すように出力信号と
して出力端子24より出力される。 【００２６】以上のように、各段のインバータを構成す
る２つのトランジスタの一方が交互にオン状態、他方が
交互にオフ状態となるため、それぞれの段のインバータ
においては貫通電流が流れず、無駄な電力の消費を抑え
ることができる。 【００２７】また、上記入力端子25からの正転増幅入力
信号及び入力端子26からの反転増幅入力信号の“Ｈ”レ
ベルを、入力端子23からの入力信号の“Ｈ”レベル、電
源電圧ＶDDよりも高いＶGGレベルとしている。このた
め、例えば１段目のインバータであれば、ドライバ用ト
ランジスタ22ａがオフ状態で１段目のインバータの出力
が“Ｈ”レベルとなっているとき、この１段目のインバ
ータの出力がＶDDレベルに近づくと、負荷用トランジス
タ21ａのドレイン電極では上記図７のグラフにおけるＶ
G の値が小さくなるために電流が流れにくくなり、動作
速度が低下する。これにより、ＶGGレベルをＶDDレベル
より大きく設定して充分な電流を供給させることができ
るので、結果としてこのインバータの動作速度を向上さ
せることができる。 【００２８】 【発明の効果】以上詳記した如く本発明によれば、ＭＯ
ＳＦＥＴによる負荷用トランジスタとＭＯＳＦＥＴによ
るドライバ用トランジスタからなるインバータを多段接
続して構成され、前段のインバータ出力を後段のドライ
バ用トランジスタのゲート電極に順次印加するインバー
タ回路でなる論理回路において、第１段のドライバ用ト
ランジスタのゲート電極に入力信号を供給し、偶数段の
負荷用トランジスタのゲート電極にこの入力信号に同期
して正転増幅した増幅入力信号を供給する一方、奇数段
の負荷用トランジスタのゲート電極に上記入力信号に同
期して反転増幅した反転増幅入力信号を供給するように
したので、貫通電流をなくして消費電力を低く抑えなが
ら、高速動作を行なわせることが可能な論理回路を提供
することができる。
駆動回路に用いられる論理回路に関する。 【０００２】 【従来の技術】近年、液晶テレビ等で用いられる液晶パ
ネルとして、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ：薄膜トランジスタ）を用いたアクティブマ
トリックス型のものが広く一般に普及している。 【０００３】図３、図４にその基本構造を示す。図中、
101 ，102 はガラスまたは石英等からなる一対の透明基
板であり、この一対の基板101 ，102 のうち、一方の基
板101 の一方の面には、多数の表示用の画素電極103
と、この画素電極103 毎にそれぞれ接続され選択駆動さ
れる薄膜トランジスタ（以下「画素ＴＦＴ」と略称す
る）104 とが縦横に配列形成されている。 【０００４】この画素ＴＦＴ104 は、ここではあえて図
示しないが、ゲート電極と、ゲート絶縁膜と、アモルフ
ァスシリコンまたはポリシリコンからなる半導体層とが
積層形成され、さらにその上にチャンネル部を形成する
ようにソース電極及びドレイン電極とが積層して構成さ
れている。これらのソース電極、ドレイン電極は、それ
ぞれＮ+ 半導体層とコンタクトメタル層とからなってい
る。画素電極103 は、この画素ＴＦＴ104 のソース電極
に接続されている。 【０００５】また、この一方の基板101 の面には、多数
本のゲートラインＧ1 〜Ｇm と、このゲートラインＧ1
〜Ｇm と直交する多数本のドレインラインＤ1 〜Ｄn が
配線されており、各ゲートラインＧ1 〜Ｇm は各画素Ｔ
ＦＴ104 のゲート電極に接続され、各ドレインラインＤ
1 〜Ｄn が各画素ＴＦＴ104 のドレイン電極に接続され
ている。そして、この画素ＴＦＴ104 の上方には、絶縁
膜からなる配向膜が形成されている。 【０００６】一方、他方の基板102 面には、上記画素電
極103 のすべてに対向するか、あるいは１つのゲートラ
インに画素ＴＦＴ104 を介して接続された１行の画像電
極と少なくとも対向するように、１つまたは複数に分割
された対向電極が形成されており、さらに両基板101 ，
102 の電極形成面上にはそれぞれ配向膜が形成されてい
る。上記一対の基板101 ，102 は、その電極形成面を互
いに対向させて枠状のシール材108 を介して接着されて
おり、その両基板101 ，102 間には液晶が注入され、封
止部材によって封入されている。 【０００７】このようにして、１つの画素電極103 とこ
れに対向する対向電極の部分及びこれらの電極間に挟ま
れた液晶とにより１つの画素が形成され、この画素が複
数個マトリックス状に配列されて所望の画像を表示する
表示領域111 を形成している。 【０００８】そして、一対の基板101 ，102 間の表示領
域より外側であって、かつシール材108 の外周枠より内
側の位置に、駆動回路が設けられている。すなわち、こ
の駆動回路は、表示すべき画像データにしたがって、画
素電極103 にデータ信号を供給するためのドレインライ
ン駆動回路112 と、各画素電極103 毎に設けられた画素
ＴＦＴ104 を制御するためのゲートライン駆動回路113
とを備えている。 【０００９】このドレインライン駆動回路112 とゲート
ライン駆動回路113 とは、それぞれが基板101 上にアモ
ルファスシリコンまたはポリシリコン半導体を用いて形
成された複数のＴＦＴにより構成された集積回路からな
っている。これらのドレインライン駆動回路112 とゲー
トライン駆動回路113 とは、それぞれ基板101 の側縁の
方向の縁がシール材108 と重なっており、基板101 の内
側の方向の縁は液晶の封入領域に進入し位置に設けられ
ている。 【００１０】上記ドレインラインＤ1 〜Ｄn のうち奇数
番目のドレインラインは、基板101の上方に配置された
ドレインライン駆動回路112 に接続され、偶数番目のド
レインラインは、基板101 の下方に配置されたドレイン
ライン駆動回路112 に接続されており、また、ゲートラ
インＧ1 〜Ｇm のうち奇数番目のゲートラインは、基板
101 の左方に配置されたゲートライン駆動回路113 に接
続され、偶数番目のゲートラインは、基板101 の右方に
配置されたゲートライン駆動回路113 に接続されてい
る。そして、これらのドレインライン駆動回路112 とゲ
ートライン駆動回路113 はそれぞれ制御信号及びデータ
信号等を供給するための信号ライン114 によって接続さ
れ、この信号ライン114 は表示装置の外部から制御信号
及びデータ信号等が供給される端子115 に接続されてい
る。 【００１１】上述したドレインライン駆動回路112 は、
信号ライン114 から供給されるデータ信号を１データお
きに順次記憶するシフトレジスタ等からなるデータラッ
チ回路112aと、このデータラッチ回路112aに接続され、
ラッチされたデータが出力された時に、供給されている
クロック信号に基づいて所望の電位の信号をドレインラ
インに出力するデータ信号発生回路112bとからなってい
る。また、ゲートライン駆動回路113 は、供給されたク
ロック信号に基づいてシフトレジスタ内で「１」のデー
タを循環させる循環記憶回路113aと、この循環記憶回路
113aの出力に応じてゲートラインを１本おきに選択する
ためのゲート信号を発生するゲート信号発生回路113bと
からなっている。 【００１２】上記のような構成のアクティブマトリック
ス型の液晶パネルは、端子115 から信号ライン114 を介
して画像データ、クロック信号等がドレインライン駆動
回路112 及びゲートライン駆動回路113 に入力され、こ
れらの制御信号に基づいて、基板101 の左右に配置され
たゲートライン駆動回路113 がそれぞれ交互にゲート信
号を発生して各ゲートラインＧ1 〜Ｇm に順次ゲート信
号を供給し、ゲートラインＧ1 〜Ｇm の１つが順次選択
される。この選択された期間に同期させて基板101 の上
下に配置されたドレインライン駆動回路112 が各ドレイ
ンラインＤ1 〜Ｄn にデータ信号を供給し、選択された
ゲートラインに接続された画素ＴＦＴ104 をオンさせて
ドレインラインに供給されたデータ信号が画素電極103
に印加される。一方、画素電極103 と対向する対向電極
にはコモン信号が印加され、上記画素電極103 との間に
電界が発生し、この電界により電極間に介在する液晶を
動作させることにより、画像データが表示される。 【００１３】しかして、上記ドレインライン駆動回路11
2 のデータ信号発生回路112bや上記ゲートライン駆動回
路113 のゲート信号発生回路113bそれぞれの最終段に
は、所望の電位の信号あるいはゲート信号を発生するた
めのバッファ回路が共に設けられており、そのバッファ
回路はドレインライン、ゲートラインの数だけ図５に示
すようなインバータ回路による論理回路が配列して構成
される。 【００１４】図５はそのインバータ回路の構成を示すも
ので、ドレイン電極に電源電圧ＶDDが印加され、ドレイ
ン電極−ゲート電極間が短絡されたＭＯＳＦＥＴによる
負荷用のトランジスタ11ａ及びこの負荷用トランジスタ
11ａのソース電極にドレイン電極が接続され、自己のソ
ース電極が接地されたＭＯＳＦＥＴによるドライバ用ト
ランジスタ12ａの２個のトランジスタからなるインバー
タが、並列に複数段、例えば４段分（11ｂ，12ｂ、11
ｃ，12ｃ、11ｄ，12ｄ）接続される。そして、１段目の
ドライバ用トランジスタ12ａのゲート電極に入力端子13
が接続され、このドライバ用トランジスタ12ａのドレイ
ン電極が１段目のインバータの出力端子として２段目の
ドライバ用トランジスタ12ｂのゲート電極に接続され
る。以後、同様に２段目のドライバ用トランジスタ12ｂ
のドレイン電極が３段目のドライバ用トランジスタ12ｂ
のゲート電極に、３段目のドライバ用トランジスタ12ｃ
のドレイン電極が４段目のドライバ用トランジスタ12ｄ
のゲート電極に接続され、４段目のドライバ用トランジ
スタ12ｄのドレイン電極がこのインバータ回路の出力端
子14として、ここでは図示しないドレインラインあるい
はゲートラインに接続される。 【００１５】上記のような構成にあって、入力端子13に
図６（１）に示すように波形の信号クロックが与えられ
たものとする。この入力クロックが“Ｌ”レベルのと
き、１段目のドライバ用トランジスタ12ａは図７に示す
グラフ中の動作点Ａにあり、オフ状態にある。ところ
が、この時点で負荷用トランジスタ11ａのゲート電極は
電源電圧ＶDDのレベルにあるので、負荷用トランジスタ
11ａのソース電極が同一レベルになるまで負荷用トラン
ジスタ11ａはオンし続ける。したがって、この１段目の
インバータの出力端子であるドライバ用トランジスタ12
ａのドレイン電極乃至２段目のドライバ用トランジスタ
12ｂのゲート電極が電源電圧ＶDDのレベルにまで昇圧さ
れる。 【００１６】その後、図６（１）に示す入力端子13への
入力信号が“Ｌ”レベルから“Ｈ”レベルになると、１
段目のドライバ用トランジスタ12ａは図７に示すグラフ
中の動作点Ｂに移動し、オン状態となる。このとき、負
荷用トランジスタ11ａもオン状態にあるため、この１段
目のインバータの出力端子であるドライバ用トランジス
タ12ａのドレイン電極から２段目のドライバ用トランジ
スタ12ｂのゲート電極において定常電流が流れず、負荷
用トランジスタ11ａとドライバ用トランジスタ12ａの動
作上、電流が等しく流れる電位となる。 【００１７】通常、負荷用トランジスタ11ａとドライバ
用トランジスタ12ａでは、設計上、ドライバ用トランジ
スタ12ａの方の定格を大きく設定し、電流が流れやすい
ような設計とするため、上記出力端子での電圧は電源電
圧ＶDDと接地レベルの中点よりやや下がったところで電
流が等しくなるようにつりあう。したがって、入力端子
13への入力信号が“Ｈ”レベルのときには負荷用トラン
ジスタ11ａとドライバ用トランジスタ12ａに貫通電流が
流れる結果となり、電力を無駄に消費してしまうことと
なる。 【００１８】また、各段のインバータにおける入力と出
力の関係は図８に示すようになっており、例えば１段目
のインバータであれば、インバータを構成する負荷用ト
ランジスタ11ａとドライバ用トランジスタ12ａのトラン
ジスタの定格の比によって図中の傾きβが決定される。
これは、例えば両トランジスタが同じ定格であれば傾き
β＝−１となるもので、傾きβが大きいほど入力のノイ
ズマージン等を大きく設定でき、出力の振幅も大きくな
るために誤動作が発生しにくくなる。しかしながら上記
傾きβを大きくするためには負荷用トランジスタ11ａの
定格を小さく、ドライバ用トランジスタ12ａの定格を大
きく設定し、ドライバ用トランジスタ12ａのドレイン電
極からのインバータ出力のレベルを下げなければならな
い。そのため、入力端子13からの入力信号が“Ｌ”レベ
ルのときに、負荷用トランジスタ11ａが図５に破線で示
すドライバ用トランジスタ12ｂの奇性容量Ｃgsに充電す
るのに時間を要し、結果として情報の伝達速度が低下し
てしまう。 【００１９】 【発明が解決しようとする課題】上述した如く図５に示
したようなインバータ回路の構成では、消費電力が高
く、動作速度が低いという問題があった。本発明は上記
のような実情に鑑みてなされたもので、その目的とする
ところは、消費電力を低く抑えながら高速動作を可能と
した論理回路を提供することにある。 【００２０】 【課題を解決するための手段及び作用】すなわち本発明
は、ＭＯＳＦＥＴによる負荷用トランジスタとＭＯＳＦ
ＥＴによるドライバ用トランジスタからなるインバータ
を多段接続して構成され、前段のインバータ出力を後段
のドライバ用トランジスタのゲート電極に順次印加する
インバータ回路でなる論理回路において、第１段のドラ
イバ用トランジスタのゲート電極に入力信号を供給し、
偶数段の負荷用トランジスタのゲート電極にこの入力信
号に同期して正転増幅した増幅入力信号を供給する一
方、奇数段の負荷用トランジスタのゲート電極に上記入
力信号に同期して反転増幅した反転増幅入力信号を供給
するようにしたもので、貫通電流をなくして消費電力を
低く抑えながら、高速動作を行なわせることができる。 【００２１】 【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はその回路構成を示すもので、ドレイン電極
に電源電圧ＶDDが印加されたＭＯＳＦＥＴによる負荷用
のトランジスタ21ａ及びこの負荷用トランジスタ21ａの
ソース電極にドレイン電極が接続され、自己のソース電
極が接地されたＭＯＳＦＥＴによるドライバ用トランジ
スタ22ａの２個のトランジスタからなるインバータが、
並列に複数段、例えば４段分（21ｂ，22ｂ、21ｃ，22
ｃ、21ｄ，22ｄ）接続される。１段目のドライバ用トラ
ンジスタ22ａのゲート電極に入力端子23が接続され、こ
のドライバ用トランジスタ22ａのドレイン電極が１段目
のインバータの出力端子として２段目のドライバ用トラ
ンジスタ22ｂのゲート電極に接続される。以後、同様に
２段目のドライバ用トランジスタ22ｂのドレイン電極が
３段目のドライバ用トランジスタ22ｂのゲート電極に、
３段目のドライバ用トランジスタ22ｃのドレイン電極が
４段目のドライバ用トランジスタ22ｄのゲート電極に接
続され、４段目のドライバ用トランジスタ22ｄのドレイ
ン電極がこのインバータ回路の出力端子24に接続され
る。 【００２２】また、偶数段目、すなわち２段目と４段目
の負荷用トランジスタ21ｂ，21ｄのゲート電極が入力端
子23への入力信号に同期してこれを正転増幅した正転増
幅入力信号が入力される入力端子25と接続され、奇数段
目、すなわち１段目と３段目の負荷用トランジスタ21
ａ，21ｃのゲート電極が上記入力端子23への入力信号に
同期してこれを反転増幅した反転増幅入力信号が入力さ
れる入力端子26と接続される。 【００２３】上記のような構成にあって、図２（３）に
示すような波形のＶDD−ＧＮＤレベルの入力信号を入力
端子23へ入力すると共に、図２（２）に示すように上記
入力信号に同期してこれを正転増幅した波形のＶGG−Ｇ
ＮＤレベル（ＶDD＜ＶGG）の正転増幅反転入力信号を入
力端子25へ入力し、図２（１）に示すように上記入力信
号に同期してこれを反転増幅した波形のＶGG−ＧＮＤレ
ベルの反転増幅入力信号を入力端子26へ入力するものと
する。 【００２４】入力端子23への入力信号が“Ｌ”レベルで
あるとき、ドライバ用トランジスタ22ａはオフ状態とな
っているが、負荷用トランジスタ21ａは反転入力信号に
よりオン状態となっているため、１段目のインバータの
出力端子であるドライバ用トランジスタ22ａのドレイン
電極が電源電圧ＶDDの“Ｈ”レベルとなる。したがっ
て、２段目のインバータのドライバ用トランジスタ22ｂ
がオン状態となるが、このときに同じく２段目の負荷用
トランジスタ21ｂは“Ｌ”レベルの入力信号によりオフ
状態となっているため、２段目のインバータの出力端子
であるドライバ用トランジスタ22ｂのドレイン電極は
“Ｌ”レベル（ＧＮＤレベル）となる。この結果、３段
目、４段目のインバータに次々と情報を伝達しているこ
とになり、これが図２（４）に示すように出力信号とし
て出力端子24より出力される。 【００２５】その後、図２（１）に示す入力端子13への
入力信号が“Ｌ”レベルから“Ｈ”レベルになると、１
段目のドライバ用トランジスタ22ａがオン状態となる一
方、“Ｌ”レベルの反転入力信号により負荷用トランジ
スタ21ａがオフ状態となるため、この１段目のインバー
タの出力端子であるドライバ用トランジスタ22ａのドレ
イン電極は“Ｌ”レベルとなる。この状態で２段目の負
荷用トランジスタ21ｂは“Ｈ”レベルの入力信号により
オン状態となるので、この２段目のインバータの出力端
子であるドライバ用トランジスタ22ｂのドレイン電極は
電源電圧ＶDDにより“Ｈ”レベルとなる。以下同様に３
段目、４段目のインバータを介して情報を伝達している
ことになり、これが図２（３）に示すように出力信号と
して出力端子24より出力される。 【００２６】以上のように、各段のインバータを構成す
る２つのトランジスタの一方が交互にオン状態、他方が
交互にオフ状態となるため、それぞれの段のインバータ
においては貫通電流が流れず、無駄な電力の消費を抑え
ることができる。 【００２７】また、上記入力端子25からの正転増幅入力
信号及び入力端子26からの反転増幅入力信号の“Ｈ”レ
ベルを、入力端子23からの入力信号の“Ｈ”レベル、電
源電圧ＶDDよりも高いＶGGレベルとしている。このた
め、例えば１段目のインバータであれば、ドライバ用ト
ランジスタ22ａがオフ状態で１段目のインバータの出力
が“Ｈ”レベルとなっているとき、この１段目のインバ
ータの出力がＶDDレベルに近づくと、負荷用トランジス
タ21ａのドレイン電極では上記図７のグラフにおけるＶ
G の値が小さくなるために電流が流れにくくなり、動作
速度が低下する。これにより、ＶGGレベルをＶDDレベル
より大きく設定して充分な電流を供給させることができ
るので、結果としてこのインバータの動作速度を向上さ
せることができる。 【００２８】 【発明の効果】以上詳記した如く本発明によれば、ＭＯ
ＳＦＥＴによる負荷用トランジスタとＭＯＳＦＥＴによ
るドライバ用トランジスタからなるインバータを多段接
続して構成され、前段のインバータ出力を後段のドライ
バ用トランジスタのゲート電極に順次印加するインバー
タ回路でなる論理回路において、第１段のドライバ用ト
ランジスタのゲート電極に入力信号を供給し、偶数段の
負荷用トランジスタのゲート電極にこの入力信号に同期
して正転増幅した増幅入力信号を供給する一方、奇数段
の負荷用トランジスタのゲート電極に上記入力信号に同
期して反転増幅した反転増幅入力信号を供給するように
したので、貫通電流をなくして消費電力を低く抑えなが
ら、高速動作を行なわせることが可能な論理回路を提供
することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る回路構成を示す図。
【図２】図１の各信号波形を示すタイミングチャート。
【図３】ＴＦＴを用いたアクティブマトリックス型の液
晶パネル全体の構造を示す図。 【図４】図３の特にドレインライン駆動回路及びゲート
ライン駆動回路の構成を示す図。 【図５】図４のデータ信号発生回路及びゲート信号発生
回路に用いられるバッファ回路としてのインバータ回路
の構成を示す図。 【図６】図５の各信号波形を示すタイミングチャート。 【図７】ＭＯＳ−ＦＥＴのゲート電圧に対するドレイン
電流特性を示す図。 【図８】インバータ回路の入出力特性を示す図。 【符号の説明】 11ａ〜11ｄ，21ａ〜21ｄ…負荷用トランジスタ、12ａ〜
12ｄ，22ａ〜22ｄ…ドライバ用トランジスタ、13，23，
25，26…入力端子、14，24…出力端子、101 ，102 …基
板、103 …画素電極、104 …画素ＴＦＴ、108 …シール
材、111 …表示領域、112 …ドレインライン駆動回路、
112a…データラッチ回路、112b…データ信号発生回路、
113 …ゲートライン駆動回路、113a…循環記憶回路、11
3b…ゲート信号発生回路、114 …信号ライン。
晶パネル全体の構造を示す図。 【図４】図３の特にドレインライン駆動回路及びゲート
ライン駆動回路の構成を示す図。 【図５】図４のデータ信号発生回路及びゲート信号発生
回路に用いられるバッファ回路としてのインバータ回路
の構成を示す図。 【図６】図５の各信号波形を示すタイミングチャート。 【図７】ＭＯＳ−ＦＥＴのゲート電圧に対するドレイン
電流特性を示す図。 【図８】インバータ回路の入出力特性を示す図。 【符号の説明】 11ａ〜11ｄ，21ａ〜21ｄ…負荷用トランジスタ、12ａ〜
12ｄ，22ａ〜22ｄ…ドライバ用トランジスタ、13，23，
25，26…入力端子、14，24…出力端子、101 ，102 …基
板、103 …画素電極、104 …画素ＴＦＴ、108 …シール
材、111 …表示領域、112 …ドレインライン駆動回路、
112a…データラッチ回路、112b…データ信号発生回路、
113 …ゲートライン駆動回路、113a…循環記憶回路、11
3b…ゲート信号発生回路、114 …信号ライン。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
H03K 19/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＭＯＳＦＥＴによる負荷用トランジスタ
とＭＯＳＦＥＴによるドライバ用トランジスタからなる
インバータを多段接続して構成され、前段のインバータ
出力を後段のドライバ用トランジスタのゲート電極に順
次印加するインバータ回路でなる論理回路において、 第１段のドライバ用トランジスタのゲート電極に入力信
号を供給し、偶数段の負荷用トランジスタのゲート電極
にこの入力信号に同期して正転増幅した増幅入力信号を
供給する一方、奇数段の負荷用トランジスタのゲート電
極に上記入力信号に同期して反転増幅した反転増幅入力
信号を供給することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15210393A JP3381307B2 (ja) | 1993-06-23 | 1993-06-23 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15210393A JP3381307B2 (ja) | 1993-06-23 | 1993-06-23 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730395A JPH0730395A (ja) | 1995-01-31 |
| JP3381307B2 true JP3381307B2 (ja) | 2003-02-24 |
Family
ID=15533124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15210393A Expired - Fee Related JP3381307B2 (ja) | 1993-06-23 | 1993-06-23 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381307B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6133213B2 (ja) | 2011-10-31 | 2017-05-24 | エドワーズ株式会社 | 固定部材及び真空ポンプ |
-
1993
- 1993-06-23 JP JP15210393A patent/JP3381307B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0730395A (ja) | 1995-01-31 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |