JP3376348B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明が属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に係り、特に半導体基板に対して斜
め方向にエッチングを行うエッチング方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to an etching method for etching a semiconductor substrate in an oblique direction.
【０００２】[0002]
【従来の技術】半導体装置の製造工程におけるエッチン
グ工程において、半導体基板に対して任意の角度をつけ
て斜め方向にエッチングを行いたい場合がある。以下、
従来の半導体装置の製造方法について説明する。2. Description of the Related Art In an etching process in a manufacturing process of a semiconductor device, it is sometimes desired to perform an oblique etching at an arbitrary angle with respect to a semiconductor substrate. Less than,
A conventional method of manufacturing a semiconductor device will be described.
【０００３】図６は、従来の半導体装置の製造方法につ
いて説明するための断面図である。先ず、図６（ａ）に
示すように、半導体基板１としてのシリコンウェハ上に
酸化膜２を２０ｎｍ程度形成し、この酸化膜２上に窒化
膜３を１５０ｎｍ程度形成する。そして、窒化膜３上に
レジストパターン４を形成する。次に、図６（ｂ）に示
すように、上記レジストパターン４をマスクとして、窒
化膜３及び酸化膜２をエッチングする。そして、レジス
トパターン４をプラズマアッシングにより除去する（図
示省略）。最後に、図６（ｃ）に示すように、窒化膜３
をマスクとして、シリコンウェハ１をエッチングし、溝
（トレンチ）４０を形成し、半導体装置を製造してい
た。FIG. 6 is a sectional view for explaining a conventional method of manufacturing a semiconductor device. First, as shown in FIG. 6A, an oxide film 2 having a thickness of about 20 nm is formed on a silicon wafer as a semiconductor substrate 1, and a nitride film 3 having a thickness of about 150 nm is formed on the oxide film 2. Then, a resist pattern 4 is formed on the nitride film 3. Next, as shown in FIG. 6B, the nitride film 3 and the oxide film 2 are etched using the resist pattern 4 as a mask. Then, the resist pattern 4 is removed by plasma ashing (not shown). Finally, as shown in FIG. 6C, the nitride film 3
Using the as a mask, the silicon wafer 1 was etched to form grooves (trench) 40, and a semiconductor device was manufactured.
【０００４】[0004]
【発明が解決しようとする課題】上述したように、従来
の半導体装置の製造方法におけるエッチング工程では、
プラズマ中で生成したイオンをプラズマシース電位によ
り引き込み、被エッチング膜をエッチングしていた。こ
こで、プラズマシース電位は、シリコンウェハ１を保持
する下部電極の面に対して平行、すなわちシリコンウェ
ハ１と平行に形成される。また、エッチングは、プラズ
マシース面に対して垂直方向、すなわちシリコンウェハ
の表面に対して垂直方向に進行する。As described above, in the etching process in the conventional semiconductor device manufacturing method,
Ions generated in plasma were drawn in by the plasma sheath potential to etch the film to be etched. Here, the plasma sheath potential is formed parallel to the surface of the lower electrode holding the silicon wafer 1, that is, parallel to the silicon wafer 1. Further, the etching proceeds in the direction perpendicular to the plasma sheath surface, that is, in the direction perpendicular to the surface of the silicon wafer.
【０００５】従って、従来の半導体装置の製造方法にお
いては、シリコンウェハ１の表面に対して垂直方向にし
かエッチングできなかった。また、エッチング条件を変
更することによって、等方性イオンエッチングが可能で
ある。しかし、上記等方性エッチングを用いると、図６
（ｄ）に示すように、トレンチ４０のライン形状の両方
向にエッチングが進行してしまう問題があった。以上の
ように、従来の半導体製造方法では、シリコンウェハ１
の表面に対して任意の角度の斜め方向へのエッチングの
みを行うことができなかった。Therefore, in the conventional method of manufacturing a semiconductor device, etching can be performed only in the direction perpendicular to the surface of the silicon wafer 1. Moreover, isotropic ion etching can be performed by changing the etching conditions. However, using the isotropic etching described above, FIG.
As shown in (d), there is a problem that etching progresses in both directions of the line shape of the trench 40. As described above, according to the conventional semiconductor manufacturing method, the silicon wafer 1
It was not possible to perform only the etching in an oblique direction at an arbitrary angle with respect to the surface of.
【０００６】本発明は、上記従来の課題を解決するため
になされたもので、半導体基板の表面に対して斜め方向
にエッチング可能な半導体装置の製造方法を提供するこ
とを目的とする。The present invention has been made to solve the above conventional problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of etching in a direction oblique to the surface of a semiconductor substrate.
【０００７】[0007]
【課題を解決する為の手段】請求項１の発明に係る半導
体装置の製造方法は、半導体基板上に絶縁膜を形成する
絶縁膜形成工程と、前記絶縁膜上にレジストパターンを
形成する工程と、前記レジストパターンをマスクとした
ドライエッチングにより、前記絶縁膜内に第１の溝を形
成する第１のエッチング工程と、前記レジストパターン
を除去する工程と、前記第１の溝の底部に残存する前記
絶縁膜を前記第１の溝の側面に隣接する部分のエッチン
グレートが速くなる条件でドライエッチングすることに
より、前記第１の溝の幅よりも小さい幅で前記第１の溝
の側面を延長して前記半導体基板の表面に達する第２の
溝を形成する第２のエッチング工程と、前記第２のエッ
チング工程終了後に露出した前記半導体基板の表面か
ら、前記第１の溝の外側に向かって斜めに伸びる第３の
溝を、前記半導体基板内にドライエッチングにより形成
する第３のエッチング工程と、を含むことを特徴とする
ものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: an insulating film forming step of forming an insulating film on a semiconductor substrate; and a step of forming a resist pattern on the insulating film. , A first etching step of forming a first groove in the insulating film by dry etching using the resist pattern as a mask, a step of removing the resist pattern, and remaining at the bottom of the first groove Etching the insulating film in a portion adjacent to the side surface of the first groove.
For dry etching under the condition that the rate is great
More, a second etching step that form the second grooves to extend to reach the surface of the semiconductor substrate side of the first groove has smaller width than the width of said first groove, said first A third etching step in which a third groove extending obliquely toward the outside of the first groove from the surface of the semiconductor substrate exposed after the completion of the second etching step is formed in the semiconductor substrate by dry etching; And are included.
【０００８】請求項２の発明に係る半導体装置の製造方
法は、半導体基板上に絶縁膜を形成する絶縁膜形成工程
と、 前記絶縁膜上にレジストパターンを形成する工程
と、 前記レジストパターンをマスクとしたドライエッチ
ングにより、前記絶縁膜内に第１の溝を形成する第１の
エッチング工程と、 前記レジストパターンを除去する工
程と、 前記第１の溝の底部に残存する前記絶縁膜内に、
前記第１の溝の幅よりも小さい所定の幅で前記第１の溝
の側面を延長して前記半導体基板の表面に達する第２の
溝をドライエッチングにより形成する第２のエッチング
工程と、 前記第２のエッチング工程終了後に露出した前
記半導体基板の表面から、前記第１の溝の外側に向かっ
て斜めに伸びる第３の溝を、前記半導体基板内にドライ
エッチングにより形成する第３のエッチング工程と、 を
含み、前記第１のエッチング工程では、前記絶縁膜の所
定部分を所定の深さだけエッチングすることにより、膜
厚が薄い絶縁膜と、その周辺の膜厚が厚い絶縁膜とで囲
まれる前記第１の溝を形成し、 前記第３のエッチング工
程では、前記膜厚が薄い絶縁膜と前記膜厚が厚い絶縁膜
の表面に電子が帯電し、この電子により前記半導体基板
の表面に引き寄せられる空孔濃度の差によって前記半導
体基板の上層に生じる電位勾配を利用することを特徴と
するものである。According to a second aspect of the present invention, there is provided an insulating film forming step of forming an insulating film on a semiconductor substrate.
And a step of forming a resist pattern on the insulating film
And dry etching using the resist pattern as a mask
Forming a first groove in the insulating film by
Etching process and process for removing the resist pattern
And in the insulating film remaining at the bottom of the first groove,
The first groove has a predetermined width smaller than the width of the first groove.
A side surface of the semiconductor substrate to reach the surface of the semiconductor substrate.
Second etching for forming grooves by dry etching
Process and before exposure after completion of the second etching process
From the surface of the semiconductor substrate to the outside of the first groove.
A third groove that extends diagonally in the semiconductor substrate.
A third etching step of forming by etching, the
In the first etching step, a predetermined portion of the insulating film is etched to a predetermined depth so that the insulating film is surrounded by a thin insulating film and a thick insulating film around the insulating film. Forming a first groove and performing the third etching process
In some cases, the thin insulating film and the thick insulating film
Electrons are charged on the surface of the semiconductor substrate
The difference in the concentration of vacancies attracted to the surface of the
It is characterized by utilizing the potential gradient generated in the upper layer of the body substrate .
【０００９】[0009]
【００１０】請求項３の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記第３の
エッチング工程で、前記電位勾配は、前記膜厚が薄い絶
縁膜が上部に形成された部分から、前記膜厚が厚い絶縁
膜が上部に形成された部分に向かって生じることを特徴
とするものである。A method of manufacturing a semiconductor device according to a third aspect of the present invention is the method of manufacturing a semiconductor device according to the second aspect , wherein in the third etching step, the potential gradient is such that the insulating film having the thin film thickness is on the upper side. The insulating film having a large film thickness is formed from the formed portion toward the portion formed on the upper portion.
【００１１】請求項４の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記第３の
エッチング工程で、前記電位勾配は、プラズマシース電
位により前記半導体基板上に引き込まれたイオンの、前
記半導体基板への進入方向を曲げることを特徴とするも
のである。A method of manufacturing a semiconductor device according to a fourth aspect of the present invention is the method of manufacturing a semiconductor device according to the second aspect , wherein in the third etching step, the potential gradient is drawn on the semiconductor substrate by a plasma sheath potential. The invading direction of the generated ions into the semiconductor substrate is bent.
【００１２】請求項５の発明に係る半導体装置の製造方
法は、請求項４に記載の製造方法において、前記第３の
エッチング工程で、前記イオンの前記半導体基板への進
入角度は、前記膜厚の薄い絶縁膜の膜厚により変化する
ことを特徴とするものである。A method for manufacturing a semiconductor device according to a fifth aspect of the present invention is the method for manufacturing a semiconductor device according to the fourth aspect , wherein in the third etching step, the angle of penetration of the ions into the semiconductor substrate is the film thickness. It is characterized in that it changes depending on the thickness of the thin insulating film.
【００１３】請求項６の発明に係る半導体装置の製造方
法は、請求項５に記載の製造方法において、前記第３の
エッチング工程で、前記膜厚が薄い場合には、前記イオ
ンの前記半導体基板への進入角度が垂直方向に対して大
きくなることを特徴とするものである。[0013] The method of manufacturing a semiconductor device according to the invention of claim 6 is the method according to claim 5, in the third etching step, in the case before Symbol film thickness is thin, pre Symbol Io <br The angle of penetration of the semiconductor into the semiconductor substrate is large with respect to the vertical direction.
【００１４】請求項７の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記第１の
エッチング工程で、前記絶縁膜の前記所定部分を、前記
第３のエッチング工程でマスクとして用いることがで
き、且つ前記電位勾配が生じるような膜厚にエッチング
することを特徴とするものである。According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the second aspect, wherein in the first etching step, the predetermined portion of the insulating film is formed into the third etching step. It can be used as a mask in step 1 above and is etched to a film thickness such that the potential gradient is generated.
【００１５】請求項８の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記第３の
エッチング工程で、前記膜厚が薄い絶縁膜と前記膜厚が
厚い絶縁膜との膜厚差によって、前記イオンの前記半導
体基板表面への進入方向を制限することを特徴とするも
のである。According to an eighth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the second aspect, wherein in the third etching step, the thin insulating film and the thick insulating film are formed. And the film thickness difference between and limits the direction in which the ions enter the surface of the semiconductor substrate.
【００１６】請求項９の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記第２の
エッチング工程で、前記膜厚の薄い絶縁膜が順テーパ形
状となるように、前記第２の溝を形成することを特徴と
するものである。A method of manufacturing a semiconductor device according to a ninth aspect of the present invention is the manufacturing method according to the second aspect, wherein the thin insulating film has a forward tapered shape in the second etching step. The second groove is formed.
【００１７】請求項１０の発明に係る半導体装置の製造
方法は、請求項１または２に記載の製造方法において、
前記第２のエッチング工程で、前記第２の溝を、その開
口幅が０．１μｍ以下となるように形成することを特徴
とするものである。The method of manufacturing a semiconductor device according to the invention of claim 1 0, in the manufacturing method according to claim 1 or 2,
In the second etching step, the second groove is formed so that the opening width thereof is 0.1 μm or less.
【００１８】請求項１１の発明に係る半導体装置の製造
方法は、請求項１または２に記載の製造方法において、
前記第２のエッチング工程では、１．５Ｐａ以下の圧力
で、且つ塩素を含有するエッチングガスを用いてエッチ
ングが行われることを特徴とするものである。The method of manufacturing a semiconductor device according to the invention of claim 1 1, in the manufacturing method according to claim 1 or 2,
The second etching step is characterized in that etching is performed at a pressure of 1.5 Pa or less and using an etching gas containing chlorine.
【００１９】請求項１２の発明に係る半導体装置の製造
方法は、請求項１または２に記載の製造方法において、
前記第３のエッチング工程では、２．５Ｐａ以上の圧力
で、且つ塩素と酸素を含有するエッチングガスを用いて
エッチングが行われることを特徴とするものである。A method of manufacturing a semiconductor device according to the invention of claim 1 2, in the manufacturing method according to claim 1 or 2,
The third etching step is characterized in that etching is performed at a pressure of 2.5 Pa or higher and using an etching gas containing chlorine and oxygen.
【００２０】請求項１３の発明に係る半導体装置の製造
方法は、請求項１または２に記載の製造方法において、
前記絶縁膜形成工程は、前記半導体基板上に酸化膜を形
成する酸化膜形成工程と、この酸化膜上に窒化膜を形成
する窒化膜形成工程とからなり、前記第１のエッチング
工程では、前記窒化膜内に前記第１の溝を形成し、前記
第２のエッチング工程では、前記窒化膜及び前記酸化膜
をエッチングして前記第２の溝を形成することを特徴と
するものである。The method of manufacturing a semiconductor device according to the invention of claim 1 3, in the manufacturing method according to claim 1 or 2,
The insulating film forming step includes an oxide film forming step of forming an oxide film on the semiconductor substrate and a nitride film forming step of forming a nitride film on the oxide film. serial forming the first groove nitride in the membrane, in the second etching step, characterized in that to form the second grooves by etching the nitride film and the oxide film.
【００２１】請求項１４の発明に係る半導体装置は、請
求項１から１３の何れかに記載の半導体装置の製造方法
を用いて製造されることを特徴とするものである。[0021] The semiconductor device according to the invention of claim 1 4, is characterized in that it is manufactured using a manufacturing method of a semiconductor device according to any one of claims 1 to 1 3.
【００２２】[0022]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一または相当する
部分には同一の符号を付してその説明を簡略化ないし省
略することがある。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are designated by the same reference numerals, and the description thereof may be simplified or omitted.
【００２３】図１は、本発明の実施の形態による半導体
装置の製造方法を説明するための図である。先ず、図１
（ａ）に示すように、半導体基板１としてのシリコンウ
ェハ上に、絶縁膜２としての酸化膜を２０ｎｍ程度ＣＶ
Ｄ法により形成する。続いて、上記酸化膜２上に、絶縁
膜３としての窒化膜を１５０ｎｍ程度ＣＶＤ法により形
成する。そして、上記窒化膜３上に、レジストパターン
４を形成する。FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention. First, Fig. 1
As shown in (a), an oxide film as the insulating film 2 is provided on the silicon wafer as the semiconductor substrate 1 with a CV of about 20 nm.
It is formed by the D method. Then, a nitride film as the insulating film 3 is formed on the oxide film 2 by the CVD method to have a thickness of about 150 nm. Then, a resist pattern 4 is formed on the nitride film 3.
【００２４】次に、図１（ｂ）に示すように、レジスト
パターン４をマスクとして、窒化膜３の所定領域を１０
０ｎｍ程度の深さだけエッチングする（以下、「第１の
エッチング工程」と称する）。これにより、上記窒化膜
３内に、第１の溝１０が形成される。詳細には、膜厚が
薄い窒化膜３１と、その周辺の膜厚が厚い窒化膜３２と
で囲まれる第１の溝１０が形成される。ここで、第１の
エッチング工程において、例えばＲＩＥタイプの窒化膜
ドライエッチング装置が用いられる。また、窒化膜３の
エッチング量、すなわち膜厚が薄い窒化膜３１の残膜量
については、上記１００ｍｍに限られず、後述する第３
の溝３０（図１（ｄ）参照）を形成する際（第３のエッ
チング工程）のマスクとして用いることができ、且つ後
述する電位勾配Ａが生じるような膜厚になるよう調整す
る。Next, as shown in FIG. 1 (b), using the resist pattern 4 as a mask, the predetermined region of the nitride film 3 is formed into 10 regions.
Etching is performed to a depth of about 0 nm (hereinafter, referred to as "first etching step"). As a result, the first groove 10 is formed in the nitride film 3. Specifically, the first groove 10 surrounded by the thin nitride film 31 and the thick surrounding nitride film 32 is formed. Here, in the first etching step, for example, a RIE type nitride film dry etching apparatus is used. Further, the etching amount of the nitride film 3, that is, the remaining film amount of the thin nitride film 31 is not limited to the above 100 mm, and will be described later in the third embodiment.
The film thickness is adjusted so that it can be used as a mask for forming the groove 30 (see FIG. 1D) (third etching step) and that a potential gradient A described later is generated.
【００２５】続いて、レジストパターン４をプラズマア
ッシングにより除去する。Then, the resist pattern 4 is removed by plasma ashing.
【００２６】次に、図１（ｃ）に示すように、上記第１
の溝１０の底部に残存する窒化膜３１及び酸化膜２内
に、上記第１の溝の幅より小さい所定の幅２１で上記第
１の溝１０の側面１１を延長してシリコンウェハ１の表
面１ａに達する第２の溝２０を、以下の条件のドライエ
ッチングにより形成する（以下、「第２のエッチング工
程」と称する）。この第２のエッチング工程において、
上記第２の溝２０の開口幅２１が０．１μｍ以下となる
ようにエッチングされる。また、第２のエッチング工程
において、例えばＥＣＲタイプのシリコンドライエッチ
ング装置が用いられる。Next, as shown in FIG. 1C, the first
Surface of the silicon wafer 1 by extending the side surface 11 of the first groove 10 with a predetermined width 21 smaller than the width of the first groove into the nitride film 31 and the oxide film 2 remaining at the bottom of the groove 10. The second groove 20 reaching 1a is formed by dry etching under the following conditions (hereinafter, referred to as "second etching step"). In this second etching step,
Etching is performed so that the opening width 21 of the second groove 20 is 0.1 μm or less. Further, in the second etching step, for example, an ECR type silicon dry etching device is used.
【００２７】［第２のエッチング工程のエッチング条
件］
圧力：１Ｐａ、マイクロ波パワー：８００Ｗ、バイアス
パワー：２００Ｗ、
プロセスガス；Ｃｌ2：２００ｓｃｃｍ。[Etching conditions of the second etching step] Pressure: 1 Pa, microwave power: 800 W, bias power: 200 W, process gas; Cl 2 : 200 sccm.
【００２８】また、上述のように、第２のエッチング工
程において、プロセス圧力が１．５Ｐａ以下である低圧
のエッチング条件を用いることにより、上記第１の溝１
０の際の部分すなわち第１の溝の側面１１と隣接する部
分のエッチングレートが速くなる。これにより、上記側
面１１と隣接する部分を選択的にエッチングすることが
でき、第２の溝２０を形成することができる。Further, as described above, in the second etching step, by using the low-pressure etching condition that the process pressure is 1.5 Pa or less, the first groove 1 can be formed.
The etching rate of the portion at 0, that is, the portion adjacent to the side surface 11 of the first groove is increased. As a result, the portion adjacent to the side surface 11 can be selectively etched, and the second groove 20 can be formed.
【００２９】次に、図１（ｄ）に示すように、第２のエ
ッチング工程終了後に露出したシリコンウェハ１の表面
１ａから、第１の溝１０の外側、すなわち上記膜厚が厚
い窒化膜３２の下方に向かって斜めに伸びる第３の溝３
０を、以下の条件のドライエッチングによりシリコンウ
ェハ１内に形成する（以下、「第３のエッチング工程」
と称する）。ここで、第３のエッチング工程において、
例えばＥＣＲタイプのシリコンドライエッチング装置が
用いられる。Next, as shown in FIG. 1D, from the surface 1a of the silicon wafer 1 exposed after the second etching process is completed, to the outside of the first groove 10, that is, the nitride film 32 having the above-mentioned thick film 32. Third groove 3 extending obliquely downward of
0 is formed in the silicon wafer 1 by dry etching under the following conditions (hereinafter, referred to as “third etching step”).
Called)). Here, in the third etching step,
For example, an ECR type silicon dry etching apparatus is used.
【００３０】［第３のエッチング工程のエッチング条
件］
圧力：３Ｐａ、マイクロ波パワー：８００Ｗ、バイアス
パワー：２００Ｗ、
プロセスガス；Ｃｌ2：５００ｓｃｃｍ，Ｏ2：２５ｓｃ
ｃｍ。[Etching conditions of the third etching step] Pressure: 3 Pa, microwave power: 800 W, bias power: 200 W, process gas; Cl 2 : 500 sccm, O 2 : 25 sc
cm.
【００３１】また、上述のエッチング条件は、第３のエ
ッチング工程でマスクとして用いられる窒化膜３（３
１，３２）に対して高い選択比が得られる条件である。Further, the above-mentioned etching conditions are the same as the nitride film 3 (3) used as a mask in the third etching step.
This is a condition that a high selection ratio is obtained for 1, 32).
【００３２】次に、上述の第３のエッチング工程、すな
わちシリコンウェハ１に対して斜め方向にエッチングす
る方法について詳細に説明する。第３のエッチング工程
において、シリコンウェハ１は、プラズマ中に曝されて
いる（図示省略）。この時、図２（ａ）に示すように、
窒化膜３（３１，３２）の表面に電子５が帯電する。そ
して、この電子５により、シリコンウェハ１内の空孔
（以下、ホールと称する）６が、シリコンウェハ１の表
面１ａに引き寄せられる。ここで、ウェハ表面１ａに引
き寄せられるホール６の濃度は、上部に形成された窒化
膜３の膜厚に依存する。すなわち、膜厚が薄い窒化膜３
１が上部に形成されているウェハ表面１ａには多数のホ
ール６が引き寄せられる。一方、膜厚が厚い窒化膜３２
が上部に形成されているウェハ表面１ａには少数のホー
ル６が引き寄せられる。これにより、シリコンウェハ１
の上層に電位勾配Ａが生じる。詳細には、上記膜厚が薄
い窒化膜３１が上部に形成された部分から、上記膜厚が
厚い窒化膜３２が上部に形成された部分に向かって上記
電位勾配Ａが生じる（図２（ａ）参照）。Next, the above-mentioned third etching step, that is, the method of etching the silicon wafer 1 in an oblique direction will be described in detail. In the third etching step, the silicon wafer 1 is exposed to plasma (not shown). At this time, as shown in FIG.
Electrons 5 are charged on the surface of the nitride film 3 (31, 32). Then, the electrons 5 attract holes (hereinafter, referred to as holes) 6 in the silicon wafer 1 to the surface 1 a of the silicon wafer 1. Here, the concentration of the holes 6 attracted to the wafer surface 1a depends on the film thickness of the nitride film 3 formed thereabove. That is, the thin nitride film 3
A large number of holes 6 are attracted to the wafer surface 1a on which 1 is formed. On the other hand, a thick nitride film 32
A small number of holes 6 are attracted to the wafer surface 1a formed on the upper side. As a result, the silicon wafer 1
A potential gradient A is generated in the upper layer. Specifically, the potential gradient A is generated from the portion where the thin nitride film 31 is formed above to the portion where the thick nitride film 32 is formed above (FIG. )reference).
【００３３】そして、図２（ｂ）に示すように、プラズ
マシース電位（図示省略）によってシリコンウェハ１上
にエッチャント７としての正イオンが引き込まれると、
この正イオン７は、上記電位勾配Ａによって進入方向が
曲げられる。従って、エッチングは、上記第１の溝１０
の外側に、すなわち膜厚が厚い窒化膜３２の下方に斜め
に進行する。この結果、図１（ｄ）に示すようなエッチ
ング形状が得られる。Then, as shown in FIG. 2B, when positive ions as the etchant 7 are drawn onto the silicon wafer 1 by the plasma sheath potential (not shown),
The positive ions 7 are bent in the approach direction by the potential gradient A. Therefore, the etching is performed in the first groove 10
Outside, that is, diagonally below the thick nitride film 32. As a result, an etching shape as shown in FIG. 1D is obtained.
【００３４】次に、窒化膜の膜厚と、イオンの入射角度
の相関関係を考えてみる。ここで、窒化膜は、上述した
膜厚が薄い窒化膜３１に対応する。また、参照符号は、
図１及び図２で説明したものを引用する。先ず、窒化膜
３１が上部に形成されたシリコンウェハ１の表面１ａに
蓄積される電荷量Ｑは、シリコンウェハ１に対向した電
極（窒化膜３１に対応する）の面積Ｓと距離（膜厚）ｄ
に依存するので、以下の式（１）が得られる。
Ｑ＝ｋ1×Ｓ／ｄ …式（１）
（上式中、Ｑはシリコンウェハに蓄積される電荷量、ｋ
1は定数、Ｓは電極面積、ｄは窒化膜の膜厚を示す。）Next, let us consider the correlation between the film thickness of the nitride film and the incident angle of ions. Here, the nitride film corresponds to the above-described thin nitride film 31. Also, the reference numbers are
The description made with reference to FIGS. 1 and 2 is cited. First, the charge amount Q accumulated on the surface 1a of the silicon wafer 1 on which the nitride film 31 is formed is determined by the area S and the distance (film thickness) of the electrode (corresponding to the nitride film 31) facing the silicon wafer 1. d
, The following formula (1) is obtained. Q = k 1 × S / d Formula (1) (In the above formula, Q is the amount of charge accumulated in the silicon wafer, k
1 is a constant, S is the electrode area, and d is the film thickness of the nitride film. )
【００３５】そして、膜厚が厚い窒化膜３２が上部に形
成されたウェハ表面１ａに蓄積される電荷量は、膜厚が
薄い窒化膜３１が上部に形成された部分のものと比べて
十分小さいので無視すると、ここで生じる電界Ｅ（上記
電位勾配Ａに対応する）は、
Ｅ＝ｋ2×Ｑ／ｒ2＝ｋ2×ｋ1×Ｓ／ｄ／ｒ2…式（２）
（上式中、ｋ2は定数、ｒはパターン間距離を示す。パ
ターン間距離ｒは、上記窒化膜３１と窒化膜３２との間
の距離、すなわち図１（ｃ）に示した第２の溝の開口幅
２１である。）The amount of charges accumulated on the wafer surface 1a having the thick nitride film 32 formed thereon is sufficiently smaller than that at the portion having the thin nitride film 31 formed thereon. Therefore, ignoring it, the electric field E (corresponding to the potential gradient A) generated here is as follows: E = k 2 × Q / r 2 = k 2 × k 1 × S / d / r 2 (2) In the above, k 2 is a constant, and r is the distance between patterns, and the distance r between patterns is the distance between the nitride film 31 and the nitride film 32, that is, the opening of the second groove shown in FIG. The width is 21.)
【００３６】ここで、パターン間距離ｒ及び窒化膜の面
積Ｓは一定なので、式（２）は次のように表される。
Ｅ＝ｋ3／ｄ…式（３）
（上式中、ｋ3は定数を示す。）Here, since the inter-pattern distance r and the area S of the nitride film are constant, the equation (2) is expressed as follows. E = k 3 / d ... expression (3) (In the formula, k 3 denotes a constant.)
【００３７】また、正イオン７（エッチャント）が受け
る電界は、プラズマシース電位と蓄積電荷のベクトル和
となるので、垂直方向に対する正イオン７（エッチャン
ト）の進入角度を（以下、イオン進入角度と略称する）
θとすると、以下の式（４）が得られる。
ｔａｎθ＝Ｅ／Ｅ1…式（４）
（上式中、Ｅ1はプラズマシース電位による垂直方向の
電界を示す。）Since the electric field received by the positive ions 7 (etchant) is the vector sum of the plasma sheath potential and the accumulated charge, the entrance angle of the positive ions 7 (etchant) with respect to the vertical direction (hereinafter abbreviated as "ion entrance angle"). Do)
When θ is set, the following equation (4) is obtained. tan θ = E / E 1 Equation (4) (In the above equation, E 1 represents a vertical electric field due to the plasma sheath potential.)
【００３８】ここで、プラズマ生成条件を一定とすると
Ｅ1は一定であるので、式（４）は次のように表され
る。
θ＝ｔａｎ-1ｋ4／ｄ…式（５）
（上式中、ｋ4は定数を示す。）Here, since E 1 is constant when the plasma generation condition is constant, the equation (4) is expressed as follows. θ = tan −1 k 4 / d Equation (5) (In the above equation, k 4 represents a constant.)
【００３９】上式（５）より、窒化膜の膜厚ｄと、イオ
ン進入角度θとの関係は、図３に示すような関係とな
る。すなわち、窒化膜３１の膜厚ｄが薄い場合には、正
イオン７（エッチャント）のシリコンウェハ１への進入
角度、つまり垂直方向に対するイオン進入角度θが増大
し、イオンの斜方性が増大する。従って、膜厚が薄い窒
化膜３１の膜厚ｄを制御することにより、正イオン７
（エッチャントのシリコンウェハ１への進入角度を任意
の方向に制御することができる。From the above equation (5), the relationship between the film thickness d of the nitride film and the ion entrance angle θ is as shown in FIG. That is, when the film thickness d of the nitride film 31 is small, the entrance angle of the positive ions 7 (etchant) into the silicon wafer 1, that is, the ion entrance angle θ with respect to the vertical direction increases, and the obliqueness of the ions increases. . Therefore, by controlling the film thickness d of the thin nitride film 31, the positive ions 7
(The angle at which the etchant enters the silicon wafer 1 can be controlled in any direction.
【００４０】上述したように、電子の帯電によりシリコ
ンウェハ１の上層に生じる電位勾配Ａによって、エッチ
ャント（正イオン）７のウェハ表面１ａへの進入方向が
曲げられ、斜行方向にエッチングが進行する。また、斜
行方向にエッチングが進行する理由として、上述の電子
の帯電以外に次の２つの理由が考えられる。As described above, the potential gradient A generated in the upper layer of the silicon wafer 1 by the charging of electrons bends the direction in which the etchant (positive ions) 7 enters the wafer surface 1a, and the etching progresses in the oblique direction. . In addition to the above-mentioned electron charging, the following two reasons can be considered as the reason why the etching proceeds in the oblique direction.
【００４１】先ず、第１の理由として、マスクとして用
いられる窒化膜の膜厚差によってエッチャントの進入方
向が制限されることである。これにより、片側方向にの
みエッチングが加速される（後述）。基本的に、シリコ
ンウェハ１へのエッチャント（正イオン）７の進入方向
は、上述したようにウェハ表面１ａに対して垂直方向で
ある。しかし、実際には散乱の影響があるため、図４
（ａ）に示すように、斜め方向にエッチャント７が進入
する場合がある。このとき、同図に示すように、膜厚が
厚い窒化膜３２の上方から進入してきたエッチャント７
は、上記窒化膜３２の上面で反射され、シリコンウェハ
１の表面１ａへの進入が制限される。一方、膜厚が薄い
窒化膜３１の上方から引き込まれたエッチャント７は、
その進入を妨げる物が無いため、すなわち上記窒化膜３
１の上面で反射されないため、シリコンウェハ１の表面
１ａに達する。これにより、図４（ｂ）に示すように、
片側方向に、すなわちウェハ表面１ａから膜厚が厚い絶
縁膜３２の下方に向かって、エッチングの進行が加速さ
れる。First, the first reason is that the intrusion direction of the etchant is limited by the film thickness difference of the nitride film used as the mask. This accelerates the etching in only one direction (described later). Basically, the direction in which the etchant (positive ions) 7 enters the silicon wafer 1 is perpendicular to the wafer surface 1a as described above. However, in reality, there is the influence of scattering, so that
As shown in (a), the etchant 7 may enter diagonally. At this time, as shown in the figure, the etchant 7 entering from above the nitride film 32 having a large film thickness.
Is reflected on the upper surface of the nitride film 32, and its entry into the surface 1a of the silicon wafer 1 is restricted. On the other hand, the etchant 7 drawn from above the thin nitride film 31 is
Since there is nothing that prevents the entry, that is, the above-mentioned nitride film 3
Since it is not reflected by the upper surface of No. 1, it reaches the surface 1 a of the silicon wafer 1. As a result, as shown in FIG.
The progress of etching is accelerated in one direction, that is, from the wafer surface 1a to below the thick insulating film 32.
【００４２】次に、第２の理由として、第３のエッチン
グ工程でマスクとして用いられる窒化膜形状の影響であ
る。上述したように、第３のエッチング工程において上
記第３の溝３０を形成する際に、上記膜厚が薄い窒化膜
３１がマスクとして用いられている。ここで、図５に示
すように、このマスクとしての上記窒化膜３１は、第２
のエッチング工程においてテーパー形状にエッチングさ
れる。そして、このテーパー形状の上記窒化膜３１をマ
スクとして第３のエッチング工程を行うと、図５に示す
ように、ウェハ表面に対して垂直方向に進入してきたエ
ッチャント（正イオン）７が、上記窒化膜３１の側面で
反射し、その進行方向が斜め方向になる。この結果とし
て、斜め方向に、すなわち膜厚が厚い絶縁膜３２の下方
に向かって、エッチングが進行する。The second reason is the influence of the shape of the nitride film used as a mask in the third etching process. As described above, when forming the third groove 30 in the third etching process, the thin nitride film 31 is used as a mask. Here, as shown in FIG. 5, the nitride film 31 as the mask is
In the etching step, the taper shape is etched. Then, when the third etching step is performed using the tapered nitride film 31 as a mask, as shown in FIG. 5, the etchant (positive ions) 7 that has entered in the direction perpendicular to the wafer surface is nitrided. The light is reflected by the side surface of the film 31, and its traveling direction becomes an oblique direction. As a result, the etching progresses in an oblique direction, that is, below the thick insulating film 32.
【００４３】以上説明したように、本発明の実施の形態
による半導体装置の製造方法では、第１のエッチング工
程で、それぞれ膜厚の異なる窒化膜３１，３２とで囲ま
れた第１の溝１０を形成した。そして、第２のエッチン
グ工程で、上記第１の溝１０の底部に残存する上記窒化
膜３１内に、第１の溝の幅より小さい所定の幅２１で溝
１０の側面１１を延長してシリコンウェハ１の表面１ａ
に達する第２の溝２０を形成した。さらに、第３のエッ
チング工程で、窒化膜３１，３２に帯電する電子により
生じる電位勾配Ａによって、エッチャント７のシリコン
ウェハ１への進入方向を垂直方向から斜め方向に曲げ
て、ウェハ表面１ａから斜行方向にエッチングを進行さ
せた。また、第３のエッチング工程で、マスクとして用
いられる窒化膜３１，３２の膜厚差によって、エッチャ
ント７の進入方向を制限した。また、マスクとしての窒
化膜３１をテーパー形状にすることによって、この窒化
膜３１で反射したエッチャント７の進行方向が斜め方向
となった。As described above, in the method of manufacturing the semiconductor device according to the embodiment of the present invention, the first trench 10 surrounded by the nitride films 31 and 32 having different film thicknesses in the first etching step is used. Was formed. Then, in the second etching step, the side surface 11 of the trench 10 is extended by a predetermined width 21 smaller than the width of the first trench into the nitride film 31 remaining at the bottom of the first trench 10. Surface 1a of wafer 1
The second groove 20 reaching the height was formed. Further, in the third etching step, the direction in which the etchant 7 enters the silicon wafer 1 is bent from the vertical direction to the oblique direction by the potential gradient A generated by the electrons charged in the nitride films 31 and 32, and the etchant is inclined from the wafer surface 1a. Etching was advanced in the row direction. Further, in the third etching step, the entering direction of the etchant 7 was limited by the film thickness difference between the nitride films 31 and 32 used as the mask. Further, by making the nitride film 31 serving as a mask into a tapered shape, the traveling direction of the etchant 7 reflected by the nitride film 31 became an oblique direction.
【００４４】上記半導体装置の製造方法によれば、シリ
コンウェハ１をエッチングする際に、膜厚差を有する窒
化膜３１，３２をマスクとして用いることにより、電子
の帯電によりシリコンウェハ１内に生じる電位勾配、エ
ッチャント７の進入方向の制限、マスク形状の影響を利
用して、エッチング方向を任意の方向に集中させた。従
って、エッチング方向を、シリコンウェハ１の表面１ａ
に対して斜め方向にすることが可能となる。According to the method of manufacturing a semiconductor device described above, when the silicon wafer 1 is etched, the nitride films 31 and 32 having different film thicknesses are used as masks, so that the potential generated in the silicon wafer 1 due to electron charging. The etching direction was concentrated in an arbitrary direction by utilizing the influence of the gradient, the limitation of the approach direction of the etchant 7 and the mask shape. Therefore, the etching direction is set to the surface 1a of the silicon wafer 1.
It becomes possible to make it an oblique direction with respect to.
【００４５】[0045]
【発明の効果】本発明によれば、半導体基板の表面に対
して斜め方向にエッチングすることが可能な半導体装置
の製造方法を提供することができる。According to the present invention, it is possible to provide a method of manufacturing a semiconductor device which can be etched obliquely with respect to the surface of a semiconductor substrate.
【図１】 本発明の実施の形態による半導体装置の製造
方法を説明するための断面図である。FIG. 1 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】 電子の帯電により半導体基板内に生じた電位
勾配の影響を受けたエッチャントの進行方向について説
明するための断面図である。FIG. 2 is a cross-sectional view for explaining a traveling direction of an etchant affected by a potential gradient generated in a semiconductor substrate due to electron charging.
【図３】 窒化膜の膜厚と、イオン進入角度との関係を
説明するための図である。FIG. 3 is a diagram for explaining a relationship between a film thickness of a nitride film and an ion entrance angle.
【図４】 マスクとなる窒化膜の膜厚差の影響を受けた
エッチャントの進入方向の制限について説明するための
断面図である。FIG. 4 is a cross-sectional view for explaining the limitation of the etchant intrusion direction affected by the difference in film thickness of the nitride film serving as a mask.
【図５】 マスクとなる窒化膜の形状の影響を受けたエ
ッチャントの進行方向について説明するための断面図で
ある。FIG. 5 is a cross-sectional view for explaining a traveling direction of an etchant affected by a shape of a nitride film that serves as a mask.
【図６】 従来の半導体装置の製造方法を説明するため
の断面図である。FIG. 6 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.
１ 半導体基板（シリコンウェハ）、１ａ 表面、２
絶縁膜（酸化膜）、３絶縁膜（窒化膜）、４ レジスト
パターン、５ 電子、６ ホール（空孔）、７ エッチ
ャント（正イオン）、１０ 第１の溝、１１ 側面、２
０ 第２の溝、２１ 開口幅、３０ 第３の溝、３１
膜厚が薄い絶縁膜、３２ 膜厚が厚い絶縁膜、Ａ 電位
勾配、ｄ 膜厚、θ イオン進入角度。1 semiconductor substrate (silicon wafer), 1a surface, 2
Insulating film (oxide film), 3 insulating film (nitride film), 4 resist pattern, 5 electrons, 6 holes (vacancy), 7 etchant (positive ion), 10 first groove, 11 side surface, 2
0 second groove, 21 opening width, 30 third groove, 31
Thin insulating film, 32 thick insulating film, A potential gradient, d film thickness, θ ion penetration angle.
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/3065
Claims (14)
形成工程と、 前記絶縁膜上にレジストパターンを形成する工程と、 前記レジストパターンをマスクとしたドライエッチング
により、前記絶縁膜内に第１の溝を形成する第１のエッ
チング工程と、 前記レジストパターンを除去する工程と、 前記第１の溝の底部に残存する前記絶縁膜を前記第１の
溝の側面に隣接する部分のエッチングレートが速くなる
条件でドライエッチングすることにより、前記第１の溝
の幅よりも小さい幅で前記第１の溝の側面を延長して前
記半導体基板の表面に達する第２の溝を形成する第２の
エッチング工程と、 前記第２のエッチング工程終了後に露出した前記半導体
基板の表面から、前記第１の溝の外側に向かって斜めに
伸びる第３の溝を、前記半導体基板内にドライエッチン
グにより形成する第３のエッチング工程と、 を含むことを特徴とする半導体装置の製造方法。1. A step of forming an insulating film on a semiconductor substrate, a step of forming a resist pattern on the insulating film, and a step of forming a resist pattern in the insulating film by dry etching using the resist pattern as a mask. A first etching step of forming a first groove; a step of removing the resist pattern; and a step of removing the insulating film remaining on the bottom of the first groove by the first etching step .
The etching rate of the part adjacent to the side surface of the groove becomes faster
By dry etching conditions, the first groove width by extending the sides of the first groove has small width second that form the second grooves reaching the surface of the semiconductor substrate than the An etching step and a third groove obliquely extending from the surface of the semiconductor substrate exposed after the second etching step to the outside of the first groove are formed in the semiconductor substrate by dry etching. A third etching step, and a method for manufacturing a semiconductor device, comprising:
形成工程と、 前記絶縁膜上にレジストパターンを形成する工程と、 前記レジストパターンをマスクとしたドライエッチング
により、前記絶縁膜内に第１の溝を形成する第１のエッ
チング工程と、 前記レジストパターンを除去する工程と、 前記第１の溝の底部に残存する前記絶縁膜内に、前記第
１の溝の幅よりも小さい所定の幅で前記第１の溝の側面
を延長して前記半導体基板の表面に達する第２の溝をド
ライエッチングにより形成する第２のエッチング工程
と、 前記第２のエッチング工程終了後に露出した前記半導体
基板の表面から、前記第１の溝の外側に向かって斜めに
伸びる第３の溝を、前記半導体基板内にドライエッチン
グにより形成する第３のエッチング工程と、 を含み、 前記第１のエッチング工程では、前記絶縁膜の所定部分
を所定の深さだけエッチングすることにより、膜厚が薄
い絶縁膜と、その周辺の膜厚が厚い絶縁膜とで囲まれる
前記第１の溝を形成し、 前記第３のエッチング工程では、前記膜厚が薄い絶縁膜
と前記膜厚が厚い絶縁膜の表面に電子が帯電し、この電
子により前記半導体基板の表面に引き寄せられる空孔濃
度の差によって前記半導体基板の上層に生じる電位勾配
を利用 することを特徴とする半導体装置の製造方法。 2. An insulating film for forming an insulating film on a semiconductor substrate.
Forming step, forming a resist pattern on the insulating film, and dry etching using the resist pattern as a mask
To form a first groove in the insulating film.
A step of removing the resist pattern, and a step of removing the resist pattern in the insulating film remaining on the bottom of the first groove.
The side surface of the first groove with a predetermined width smaller than the width of the first groove.
A second groove extending to reach the surface of the semiconductor substrate.
Second etching step formed by dry etching
And the semiconductor exposed after the completion of the second etching step
Diagonally from the surface of the substrate to the outside of the first groove
A dry extending etch third groove is formed in the semiconductor substrate.
And a third etching step of forming a grayed, and wherein in the first etching step, the by etching a predetermined portion by a predetermined depth of the insulating film, and the film thickness is thin insulating film, around the the thickness of the first groove is formed surrounded by the thick insulating film, wherein the third etching step, the film thickness is thin insulating film
Electrons are charged on the surface of the thick insulating film and
The vacancy concentration attracted to the surface of the semiconductor substrate by the child.
Potential gradient in the upper layer of the semiconductor substrate due to the difference in degree
The method of manufacturing a semiconductor device characterized by utilizing.
厚が薄い絶縁膜が上部に形成された部分から、前記膜厚
が厚い絶縁膜が上部に形成された部分に向かって生じる
ことを特徴とする半導体装置の製造方法。In the manufacturing method according to claim 3] 請 Motomeko 2, in the third etching step, the potential gradient from the portion where the film thickness is thin insulating film is formed on the upper, the film thickness is thick A method for manufacturing a semiconductor device, characterized in that an insulating film is formed toward a portion formed on an upper portion.
マシース電位により前記半導体基板上に引き込まれたイ
オンの、前記半導体基板への進入方向を曲げることを特
徴とする半導体装置の製造方法。4. The manufacturing method according to claim 2 , wherein in the third etching step, the potential gradient is a direction in which ions that are attracted onto the semiconductor substrate by a plasma sheath potential enter the semiconductor substrate. A method of manufacturing a semiconductor device, comprising: bending a semiconductor device.
基板への進入角度は、前記膜厚の薄い絶縁膜の膜厚によ
り変化することを特徴とする半導体装置の製造方法。5. The manufacturing method according to claim 4 , wherein in the third etching step, an angle of penetration of the ions into the semiconductor substrate changes depending on a film thickness of the thin insulating film. A method for manufacturing a characteristic semiconductor device.
は、前記イオンの前記半導体基板への進入角度が垂直方
向に対して大きくなることを特徴とする半導体装置の製
造方法。6. The method according to claim 5, in the third etching step, in the case before Symbol film thickness is thin, angle of approach to the semiconductor substrate before Symbol ions with respect to the vertical direction A method for manufacturing a semiconductor device, which is characterized in that the size is increased.
分を、前記第３のエッチング工程でマスクとして用いる
ことができ、且つ前記電位勾配が生じるような膜厚にエ
ッチングすることを特徴とする半導体装置の製造方法。7. The manufacturing method according to claim 2, wherein the predetermined portion of the insulating film can be used as a mask in the third etching step in the first etching step, and the potential gradient can be obtained. A method for manufacturing a semiconductor device, characterized in that the etching is performed to a film thickness that causes the occurrence of defects.
前記膜厚が厚い絶縁膜との膜厚差によって、前記イオン
の前記半導体基板表面への進入方向を制限することを特
徴とする半導体装置の製造方法。8. The manufacturing method according to claim 2, wherein in the third etching step, a difference in film thickness between the insulating film having a small film thickness and the insulating film having a large film thickness causes the semiconductor of the ions to be formed. A method of manufacturing a semiconductor device, characterized in that the direction of entry into the substrate surface is restricted.
順テーパ形状となるように、前記第２の溝を形成するこ
とを特徴とする半導体装置の製造方法。9. The manufacturing method according to claim 2, wherein the second groove is formed in the second etching step so that the thin insulating film has a forward tapered shape. And a method for manufacturing a semiconductor device.
おいて、 前記第２のエッチング工程で、前記第２の溝を、その開
口幅が０．１μｍ以下となるように形成することを特徴
とする半導体装置の製造方法。10. The method according to claim 1 or 2, wherein in the second etching step, the second groove, and characterized in that the opening width is formed so as to 0.1μm or less Of manufacturing a semiconductor device.
おいて、 前記第２のエッチング工程では、１．５Ｐａ以下の圧力
で、且つ塩素を含有するエッチングガスを用いてエッチ
ングが行われることを特徴とする半導体装置の製造方
法。11. The method according to claim 1 or 2, wherein in the second etching step, characterized in that at pressures 1.5 Pa, the etching is performed and by using an etching gas containing chlorine And a method for manufacturing a semiconductor device.
おいて、 前記第３のエッチング工程では、２．５Ｐａ以上の圧力
で、且つ塩素と酸素を含有するエッチングガスを用いて
エッチングが行われることを特徴とする半導体装置の製
造方法。12. The method according to claim 1 or 2, wherein the third etching step, at a pressure greater than or equal to 2.5 Pa, the etching is performed and by using an etching gas containing chlorine and oxygen A method for manufacturing a semiconductor device, comprising:
おいて、 前記絶縁膜形成工程は、前記半導体基板上に酸化膜を形
成する酸化膜形成工程と、この酸化膜上に窒化膜を形成
する窒化膜形成工程とからなり、 前記第１のエッチング工程では、前記窒化膜内に前記第
１の溝を形成し、 前記第２のエッチング工程では、前記窒化膜及び前記酸
化膜をエッチングして前記第２の溝を形成することを特
徴とする半導体装置の製造方法。13. The method according to claim 1 or 2, wherein the insulating film forming step, an oxide film forming step of forming an oxide film on the semiconductor substrate, forming a nitride film on the oxide film consists of a nitride film formation step, wherein in the first etching step, prior Symbol said first groove is formed in the nitride layer, wherein in the second etching step, by etching the nitride film and the oxide film A method of manufacturing a semiconductor device, comprising forming the second groove.
導体装置の製造方法を用いて製造されることを特徴とす
る半導体装置。14. A semiconductor device characterized by being manufactured using the method of manufacturing a semiconductor device according to any one of claims 1 1 3.
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