KR20020031025A - Semiconductor Device Manufacturing Method and Semiconductor Device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히 반도체 기판에 대하여 경사 방향으로 엣칭을 행하는 엣칭 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to an etching method for etching in a diagonal direction with respect to a semiconductor substrate.
반도체 장치의 제조 공정에 있어서의 엣칭 공정에 있어서, 반도체 기판에 대하여 임의의 각도를 부여하여 경사 방향으로 엣칭을 행하고 싶은 경우가 있다.In the etching process in the manufacturing process of a semiconductor device, you may want to give an arbitrary angle with respect to a semiconductor substrate, and to perform etching in a diagonal direction.
이하, 종래의 반도체 장치의 제조 방법에 대하여 설명한다.Hereinafter, the manufacturing method of the conventional semiconductor device is demonstrated.
도6a 내지 도6d는 종래의 반도체 장치의 제조 방법에 대하여 설명하기 위한 단면도이다.6A to 6D are cross-sectional views for explaining a conventional method for manufacturing a semiconductor device.
우선, 도6a에 도시한 바와 같이 반도체 기판(1)으로서의 실리콘 웨이퍼 상에 산화막(2)을 20 nm 정도 형성하고, 이 산화막(2) 상에 질화막(3)을 150 nm 정도 형성한다. 그리고, 질화막(3) 상에 레지스트 패턴(4)을 형성한다.First, as shown in FIG. 6A, an oxide film 2 is formed on the silicon wafer as the semiconductor substrate 1 by about 20 nm, and a nitride film 3 is formed on the oxide film 2 by about 150 nm. Then, a resist pattern 4 is formed on the nitride film 3.
다음에, 도6b에 도시한 바와 같이 상기 레지스트 패턴(4)을 마스크로 하여 질화막(3) 및 산화막(2)을 엣칭한다.Next, as shown in Fig. 6B, the nitride film 3 and the oxide film 2 are etched using the resist pattern 4 as a mask.
그리고, 레지스트 패턴(4)을 플라즈마 애싱에 의해 제거한다(도시 생략).Then, the resist pattern 4 is removed by plasma ashing (not shown).
마지막으로, 도6c에 도시한 바와 같이 질화막(3)을 마스크로 하여, 실리콘 웨이퍼(1)를 엣칭하여 홈(트렌치)(40)을 형성하여 반도체 장치를 제조하고 있었다.Finally, as shown in Fig. 6C, the silicon wafer 1 was etched using the nitride film 3 as a mask to form grooves (trenches) 40, thereby manufacturing a semiconductor device.
상술한 바와 같이, 종래의 반도체 장치의 제조 방법에 있어서의 엣칭 공정에서는 플라즈마 속에서 생성된 이온을 플라즈마 시스 전위에 의해 인입하여 피엣칭막을 엣칭하고 있었다.As described above, in the etching process in the conventional semiconductor device manufacturing method, ions generated in the plasma are introduced by the plasma sheath potential to etch the etching target film.
여기서, 플라즈마 시스 전위는 실리콘 웨이퍼(1)를 보유 지지하는 하부 전극의 면에 대하여 평행, 즉 실리콘 웨이퍼(1)와 평행하게 형성된다.Here, the plasma sheath potential is formed parallel to the surface of the lower electrode holding the silicon wafer 1, that is, parallel to the silicon wafer 1.
또, 엣칭은 플라즈마 시스면에 대하여 수직 방향, 즉 실리콘 웨이퍼의 표면에 대하여 수직 방향으로 진행된다.The etching proceeds in a direction perpendicular to the plasma sheath surface, that is, in a direction perpendicular to the surface of the silicon wafer.
따라서, 종래의 반도체 장치의 제조 방법에 있어서는 실리콘 웨이퍼(1)의 표면에 대하여 수직 방향으로 밖에 엣칭하지 못했다.Therefore, in the conventional method of manufacturing a semiconductor device, only etching in the direction perpendicular to the surface of the silicon wafer 1 has been performed.
또, 엣칭 조건을 변경함으로써 등방성 이온 엣칭이 가능하다. 그러나, 상기 등방성 엣칭을 이용하면 도6d에 도시한 바와 같이 트렌치(40)의 라인 형상의 양방향으로 엣칭이 진행되어 버리는 문제가 있었다.Moreover, isotropic ion etching is possible by changing etching conditions. However, when the isotropic etching is used, the etching proceeds in both directions of the line 40 of the trench 40 as shown in FIG. 6D.
이상과 같이, 종래의 반도체 제조 방법에서는 실리콘 웨이퍼(1)의 표면에 대하여 임의의 각도의 경사 방향으로의 엣칭만을 행할 수가 없었다.As described above, in the conventional semiconductor manufacturing method, only etching in an oblique direction of an arbitrary angle with respect to the surface of the silicon wafer 1 cannot be performed.
본 발명은 상기 종래의 과제를 해결하기 위해서 이루어진 것으로, 반도체 기판의 표면에 대하여 경사 방향으로 엣칭 가능한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.This invention is made | formed in order to solve the said conventional subject, and an object of this invention is to provide the manufacturing method of the semiconductor device which can be etched in the diagonal direction with respect to the surface of a semiconductor substrate.
도1a 내지 도1d는 본 발명의 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views for explaining the method for manufacturing a semiconductor device according to the embodiment of the present invention.
도2a 및 도2b는 전자의 대전에 의해 반도체 기판 내에 발생한 전위 구배의 영향을 받은 엣칭제의 진행 방향에 대하여 설명하기 위한 단면도.2A and 2B are cross-sectional views for explaining the advancing direction of the etching agent affected by the potential gradient generated in the semiconductor substrate by the charging of electrons.
도3은 질화막의 막두께와 이온 진입 각도의 관계를 설명하기 위한 도면.3 is a view for explaining the relationship between the film thickness of the nitride film and the ion entry angle;
도4a 및 도4b는 마스크가 되는 질화막의 막두께차의 영향을 받은 엣칭제의 진입 방향의 제한에 대하여 설명하기 위한 단면도.4A and 4B are cross-sectional views for explaining limitations on the direction of entry of the etching agent affected by the film thickness difference of the nitride film serving as a mask.
도5는 마스크가 되는 질화막의 형상의 영향을 받은 엣칭제의 진행 방향에 대하여 설명하기 위한 단면도.FIG. 5 is a cross-sectional view for explaining a traveling direction of an etching agent affected by the shape of a nitride film serving as a mask. FIG.
도6a 내지 도6d는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도. <도면의 주요 부분에 대한 부호의 설명>6A to 6D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device. <Explanation of symbols for the main parts of the drawings>
1 : 반도체 기판(실리콘 웨이퍼)1: semiconductor substrate (silicon wafer)
1a : 표면1a: surface
2 : 절연막(산화막)2: insulating film (oxide film)
3 : 절연막(질화막)3: insulating film (nitride film)
4 : 레지스트 패턴4: resist pattern
5 : 전자5: electronic
6 : 홀(빈 구멍)6: hole (empty hole)
7 : 엣칭제(양이온)7: etching agent (cation)
10 : 제1 홈10: first groove
11 : 측면11: side
20 : 제2 홈20: second home
21 : 개구폭21: opening width
30 : 제3 홈30: third groove
31 : 막두께가 얇은 절연막31: thin film insulating film
32 : 막두께가 두꺼운 절연막32: thick insulating film
A : 전위 구배A: potential gradient
d : 막두께d: film thickness
θ : 이온 진입 각도θ: ion entry angle
청구항 1의 발명에 관한 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막을 형성하는 절연막 형성 공정과,A semiconductor device manufacturing method according to the invention of claim 1 includes an insulating film forming step of forming an insulating film on a semiconductor substrate,
상기 절연막 상에 레지스트 패턴을 형성하는 공정과,Forming a resist pattern on the insulating film;
상기 레지스트 패턴을 마스크로 한 드라이 엣칭에 의해 상기 절연막 내에 제1 홈을 형성하는 제1 엣칭 공정과,A first etching step of forming a first groove in the insulating film by dry etching using the resist pattern as a mask;
상기 레지스트 패턴을 제거하는 공정과,Removing the resist pattern;
상기 제1 홈의 바닥부에 잔존하는 상기 절연막 내에, 상기 제1 홈의 폭보다도 작은 소정의 폭으로 상기 제1 홈의 측면을 연장하여 상기 반도체 기판의 표면에 이르는 제2 홈을 드라이 엣칭에 의해 형성하는 제2 엣칭 공정과,Dry etching of the second groove reaching the surface of the semiconductor substrate by extending the side surface of the first groove to a predetermined width smaller than the width of the first groove in the insulating film remaining in the bottom portion of the first groove. A second etching process to form,
상기 제2 엣칭 공정 종료후에 노출된 상기 반도체 기판의 표면으로부터 상기 제1 홈의 외측을 향해서 경사지게 연신하는 제3 홈을 상기 반도체 기판 내에 드라이 엣칭에 의해 형성하는 제3 엣칭 공정을 포함하는 것을 특징으로 하는 것이다.And a third etching process of forming a third groove in the semiconductor substrate by dry etching, the third groove being obliquely extended from the surface of the semiconductor substrate exposed after the completion of the second etching process toward the outside of the first groove. It is.
청구항 2의 발명에 관한 반도체 장치의 제조 방법은 청구항 1에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on invention of Claim 2 is a manufacturing method of Claim 1,
상기 제1 엣칭 공정에서 상기 절연막의 소정 부분을 소정의 깊이만큼 엣칭함으로써, 막두께가 얇은 절연막과 그 주변의 막두께가 두꺼운 절연막으로 둘러싸이는 상기 제1 홈을 형성하는 것을 특징으로 하는 것이다.By etching a predetermined portion of the insulating film by a predetermined depth in the first etching process, the first groove is formed by the insulating film having a thin film thickness and the insulating film having a thick film thickness around the insulating film.
청구항 3의 발명에 관한 반도체 장치의 제조 방법은 청구항 2에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 3 is a manufacturing method of Claim 2,
상기 제3 엣칭 공정에서 상기 막두께가 얇은 절연막과 상기 막두께가 두꺼운 절연막의 표면에 전자가 대전되고, 이 전자에 의해 반도체 기판의 표면으로 끌어당겨지는 빈 구멍의 농도의 차이에 의해서 상기 반도체 기판의 상층에 전위 구배가 발생하는 것을 특징으로 하는 것이다.In the third etching process, electrons are charged on the surfaces of the thin film insulating film and the thick film insulating film, and the semiconductor substrate is caused by the difference in the concentration of the empty holes drawn by the electrons to the surface of the semiconductor substrate. It is characterized in that the potential gradient occurs in the upper layer.
청구항 4의 발명에 관한 반도체 장치의 제조 방법은 청구항 3에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 4 is a manufacturing method of Claim 3,
상기 제3 엣칭 공정에서 상기 전위 구배는 상기 막두께가 얇은 절연막이 상부에 형성된 부분으로부터 상기 막두께가 두꺼운 절연막이 상부에 형성된 부분을 향해서 발생하는 것을 특징으로 하는 것이다.In the third etching process, the potential gradient is generated from a portion where the thin film thickness insulating film is formed on the upper side to a portion where the thick film thickness insulating film is formed on the upper portion.
청구항 5의 발명에 관한 반도체 장치의 제조 방법은 청구항 3에 기재된 제조방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 5 is a manufacturing method of Claim 3,
상기 제3 엣칭 공정에서 상기 전위 구배는 플라즈마 시스 전위에 의해 상기 반도체 기판 상에 인입된 이온의 상기 반도체 기판으로의 진입 방향을 만곡하는 것을 특징으로 하는 것이다.The potential gradient in the third etching process is characterized in that the direction of entry of ions introduced on the semiconductor substrate into the semiconductor substrate is curved by the plasma sheath potential.
청구항 6의 발명에 관한 반도체 장치의 제조 방법은 청구항 5에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 6 is a manufacturing method of Claim 5,
상기 제3 엣칭 공정에서 상기 이온의 상기 반도체 기판으로의 진입 각도는 상기 막두께가 얇은 절연막의 막두께에 의해 변화하는 것을 특징으로 하는 것이다.In the third etching process, the angle of entry of the ions into the semiconductor substrate is changed by the film thickness of the insulating film having a thin film thickness.
청구항 7의 발명에 관한 반도체 장치의 제조 방법은 청구항 6에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 7 is a manufacturing method of Claim 6,
상기 제3 엣칭 공정에서 상기 막두께가 얇은 경우에는 상기 이온의 상기 반도체 기판으로의 진입 각도가 수직 방향에 대하여 커지는 것을 특징으로 하는 것이다.In the third etching process, when the film thickness is thin, the entry angle of the ions into the semiconductor substrate is increased with respect to the vertical direction.
청구항 8의 발명에 관한 반도체 장치의 제조 방법은 청구항 2에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 8 is a manufacturing method of Claim 2,
상기 제1 엣칭 공정에서 상기 절연막의 상기 소정 부분을 상기 제3 엣칭 공정에서 마스크로서 이용할 수 있고, 또한 상기 전위 구배가 발생하는 막두께로 엣칭하는 것을 특징으로 하는 것이다.The predetermined portion of the insulating film in the first etching process can be used as a mask in the third etching process, and is etched to a film thickness at which the potential gradient occurs.
청구항 9의 발명에 관한 반도체 장치의 제조 방법은 청구항 2에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 9 is a manufacturing method of Claim 2,
상기 제3 엣칭 공정에서 상기 막두께가 얇은 절연막과 상기 막두께가 두꺼운 절연막의 막두께차에 의해서 상기 이온의 상기 반도체 기판 표면으로의 진입 방향을 제한하는 것을 특징으로 하는 것이다.In the third etching process, the direction of entry of the ions into the surface of the semiconductor substrate is limited by the difference in the film thickness between the thin film insulating film and the thick film insulating film.
청구항 10의 발명에 관한 반도체 장치의 제조 방법은 청구항 2에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 10 is a manufacturing method of Claim 2,
상기 제2 엣칭 공정에서 상기 막두께가 얇은 절연막이 순(順) 테이퍼 형상으로 되도록 상기 제2 홈을 형성하는 것을 특징으로 하는 것이다.In the second etching step, the second groove is formed such that the insulating film having a thin film thickness becomes a forward taper shape.
청구항 11의 발명에 관한 반도체 장치의 제조 방법은 청구항 1에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on invention of Claim 11 is a manufacturing method of Claim 1,
상기 제2 엣칭 공정에서 상기 제2 홈을 그 개구폭이 0.1 ㎛ 이하가 되도록 형성하는 것을 특징으로 하는 것이다.In the second etching step, the second groove is formed such that its opening width is 0.1 μm or less.
청구항 12의 발명에 관한 반도체 장치의 제조 방법은 청구항 1에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 12 is a manufacturing method of Claim 1,
상기 제2 엣칭 공정에서는 1.5 Pa 이하의 압력이고 또한 염소를 함유하는 엣칭 가스를 이용하여 엣칭이 행해지는 것을 특징으로 하는 것이다.In the second etching step, etching is performed using an etching gas having a pressure of 1.5 Pa or less and containing chlorine.
청구항 13의 발명에 관한 반도체 장치의 제조 방법은 청구항 1에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 13 is a manufacturing method of Claim 1,
상기 제3 엣칭 공정에서는 2.5 Pa 이상의 압력이고 또한 염소와 산소를 함유하는 엣칭 가스를 이용하여 엣칭이 행해지는 것을 특징으로 하는 것이다.In the third etching step, etching is performed using an etching gas having a pressure of 2.5 Pa or more and containing chlorine and oxygen.
청구항 14의 발명에 관한 반도체 장치의 제조 방법은 청구항 1에 기재된 제조 방법에 있어서,The manufacturing method of the semiconductor device which concerns on Claim 14 is a manufacturing method of Claim 1,
상기 절연막 형성 공정은 상기 반도체 기판 상에 산화막을 형성하는 산화막 형성 공정과, 이 산화막 상에 질화막을 형성하는 질화막 형성 공정으로 이루어지고,The insulating film forming step includes an oxide film forming step of forming an oxide film on the semiconductor substrate and a nitride film forming step of forming a nitride film on the oxide film,
상기 제1 엣칭 공정에서는 상기 질화막 내에 상기 제1 홈을 형성하고,In the first etching process, the first groove is formed in the nitride film,
상기 제2 엣칭 공정에서는 상기 질화막 및 상기 산화막을 엣칭하여 상기 제2 홈을 형성하는 것을 특징으로 하는 것이다.In the second etching process, the nitride film and the oxide film are etched to form the second groove.
청구항 15의 발명에 관한 반도체 장치는 청구항 1 내지 14 중 어느 한 항에 기재된 반도체 장치의 제조 방법을 이용하여 제조되는 것을 특징으로 하는 것이다.The semiconductor device according to the invention of claim 15 is manufactured using the method for manufacturing a semiconductor device according to any one of claims 1 to 14.
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다. 도면중, 동일 또는 상당하는 부분에는 동일한 부호를 부여하고, 그 설명을 간략화 내지 생략하는 경우가 있다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described with reference to drawings. In the drawings, the same or corresponding parts are given the same reference numerals, and the description thereof may be simplified or omitted.
도1a 내지 도1d는 본 발명의 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면이다.1A to 1D are diagrams for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
우선, 도1a에 도시한 바와 같이, 반도체 기판(1)으로서의 실리콘 웨이퍼 상에 절연막(2)으로서의 산화막을 20 nm 정도 CVD법에 의해 형성한다. 계속해서, 상기 산화막(2) 상에 절연막(3)으로서의 질화막을 150 nm 정도 CVD법에 의해 형성한다. 그리고, 상기 질화막(3) 상에 레지스트 패턴(4)을 형성한다.First, as shown in FIG. 1A, an oxide film as the insulating film 2 is formed on the silicon wafer as the semiconductor substrate 1 by CVD method about 20 nm. Subsequently, a nitride film as the insulating film 3 is formed on the oxide film 2 by the CVD method at about 150 nm. Then, a resist pattern 4 is formed on the nitride film 3.
다음에, 레지스트 패턴(4)을 마스크로 하여 질화막(3)의 소정 영역을 100 nm 정도의 깊이만큼 엣칭한다(이하,「제1 엣칭 공정」이라고 함). 이에 따라, 상기질화막(3) 내에 제1 홈(10)이 형성된다. 구체적으로는, 막두께가 얇은 질화막(31)과 그 주변의 막두께가 두꺼운 질화막(32)으로 둘러싸이는 제1 홈(10)이 형성된다.Next, using the resist pattern 4 as a mask, the predetermined region of the nitride film 3 is etched by a depth of about 100 nm (hereinafter referred to as "first etching process"). Accordingly, the first groove 10 is formed in the nitride film 3. Specifically, the first groove 10 surrounded by the nitride film 31 with a thin film thickness and the nitride film 32 with a thick film surrounding the periphery thereof is formed.
여기서, 제1 엣칭 공정에 있어서 예를 들어 RIE 형태의 질화막 드라이 엣칭 장치가 사용된다. 또, 질화막(3)의 엣칭량, 즉 막두께가 얇은 질화막(31)의 막잔량에 대해서는 상기 100 nm로 한정되지 않고, 후술하는 제3 홈(30)(도1d 참조)을 형성할 때(제3 엣칭 공정)의 마스크로서 이용할 수 있으며, 또한 후술하는 전위 구배(A)가 발생하는 막두께가 되도록 조정한다.Here, in the first etching process, for example, a nitride film dry etching apparatus of a RIE type is used. The etching amount of the nitride film 3, that is, the film remaining amount of the thin nitride film 31 is not limited to the above 100 nm, but is formed when the third groove 30 (see FIG. 1D) described later is formed ( It can be used as a mask of the third etching step) and adjusted so as to have a film thickness in which the potential gradient A described later is generated.
계속해서, 레지스트 패턴(4)을 플라즈마 애싱에 의해 제거한다.Subsequently, the resist pattern 4 is removed by plasma ashing.
다음에, 상기 제1 홈(10)의 바닥부에 잔존하는 질화막(31) 및 산화막(2) 내에, 상기 제1 홈의 폭보다 작은 소정의 폭(21)으로 상기 제1 홈(10)의 측면(11)을 연장하여 실리콘 웨이퍼(1)의 표면(1a)에 이르는 제2 홈(20)을 이하의 조건의 드라이 엣칭에 의해 형성한다(이하,「제2 엣칭 공정」이라고 함).Next, in the nitride film 31 and the oxide film 2 remaining at the bottom of the first groove 10, the predetermined width 21 of the first groove 10 is smaller than the width of the first groove 10. The second groove 20 extending from the side surface 11 and reaching the surface 1a of the silicon wafer 1 is formed by dry etching under the following conditions (hereinafter referred to as "second etching process").
이 제2 엣칭 공정에 있어서, 상기 제2 홈(20)의 개구폭(21)이 0.1 ㎛ 이하가 되도록 엣칭된다. 또한, 제2 엣칭 공정에 있어서 예를 들어 ECR 형태의 실리콘 드라이 엣칭 장치가 사용된다.In this second etching step, etching is performed so that the opening width 21 of the second groove 20 is 0.1 μm or less. In the second etching process, for example, an ECR type silicon dry etching apparatus is used.
<제2 엣칭 공정의 엣칭 조건><Etching Conditions of the Second Etching Process>
압력: 1 Pa, 마이크로파 파워: 800 W, 바이어스 파워: 200 W, 프로세스 가스; Cl2: 2OO sccm.Pressure: 1 Pa, microwave power: 800 W, bias power: 200 W, process gas; Cl 2 : 2OO sccm.
또, 상술한 바와 같이 제2 엣칭 공정에 있어서 프로세스 압력이 1.5 Pa 이하인 저압의 엣칭 조건을 이용함으로써, 상기 제1 홈(10)의 옆 부분, 즉 제1 홈의 측면(11)과 인접한 부분의 엣칭율이 빨라진다. 이에 따라, 상기 측면(11)과 인접한 부분을 선택적으로 엣칭할 수 있어, 제2 홈(20)을 형성할 수 있다.In addition, as described above, in the second etching step, by using a low pressure etching condition with a process pressure of 1.5 Pa or less, the side portion of the first groove 10, that is, the portion adjacent to the side surface 11 of the first groove, is used. Etching rate is faster. Accordingly, the portion adjacent to the side surface 11 may be selectively etched to form the second groove 20.
다음에, 제2 엣칭 공정 종료후에 노출된 실리콘 웨이퍼(1)의 표면(1a)으로부터 제1 홈(10)의 외측, 즉 상기 막두께가 두꺼운 질화막(32)의 하방을 향해서 경사지게 연신하는 제3 홈(30)을 이하의 조건의 드라이 엣칭에 의해 실리콘 웨이퍼(1) 내에 형성한다(이하,「제3 엣칭 공정」이라고 함).Next, a third stretching obliquely from the surface 1a of the silicon wafer 1 exposed after the end of the second etching process toward the outer side of the first groove 10, that is, the lower portion of the nitride film 32 having a thick film thickness, is obtained. The groove 30 is formed in the silicon wafer 1 by dry etching under the following conditions (hereinafter referred to as "third etching process").
여기서, 제3 엣칭 공정에 있어서 예를 들어 ECR 형태의 실리콘 드라이 엣칭 장치가 사용된다.Here, for example, an ECR type silicon dry etching apparatus is used in the third etching process.
<제3 엣칭 공정의 엣칭 조건><Etching Conditions of the Third Etching Process>
압력: 3 Pa, 마이크로파 파워: 800 W, 바이어스 파워: 200 W, 프로세스 가스; Cl2: 500 sccm, 02: 25 sccm.Pressure: 3 Pa, microwave power: 800 W, bias power: 200 W, process gas; Cl 2 : 500 sccm, 0 2 : 25 sccm.
또, 상술한 엣칭 조건은 제3 엣칭 공정에서 마스크로서 이용되는 질화막(3)(31, 32)에 대하여 높은 선택비를 얻을 수 있는 조건이다.Incidentally, the above etching conditions are conditions under which a high selectivity can be obtained with respect to the nitride films 3 (31, 32) used as masks in the third etching process.
다음에, 상술한 제3 엣칭 공정, 즉 실리콘 웨이퍼(1)에 대하여 경사 방향으로 엣칭하는 방법에 대하여 상세하게 설명한다.Next, the above-mentioned third etching step, that is, a method of etching in the oblique direction with respect to the silicon wafer 1 will be described in detail.
제3 엣칭 공정에 있어서, 실리콘 웨이퍼(1)는 플라즈마 속에 노출되어 있다(도시 생략).In the third etching process, the silicon wafer 1 is exposed in the plasma (not shown).
이 때, 도2a에 도시한 바와 같이 질화막(3)(31, 32)의 표면에 전자(5)가 대전된다. 그리고, 이 전자(5)에 의해 실리콘 웨이퍼(1) 내의 빈 구멍(이하, 홀이라고 함)(6)이 실리콘 웨이퍼(1)의 표면(1a)으로 끌어당겨진다.At this time, as shown in Fig. 2A, electrons 5 are charged on the surfaces of the nitride films 3 (31, 32). The electrons 5 attract the empty holes 6 (hereinafter referred to as holes) 6 in the silicon wafer 1 to the surface 1a of the silicon wafer 1.
여기서, 웨이퍼 표면(1a)으로 끌어당겨지는 홀(6)의 농도는 상부에 형성된 질화막(3)의 막두께에 의존한다.Here, the concentration of the hole 6 attracted to the wafer surface 1a depends on the film thickness of the nitride film 3 formed thereon.
즉, 막두께가 얇은 질화막(31)이 상부에 형성되어 있는 웨이퍼 표면(1a)에는 다수의 홀(6)이 끌어당겨진다. 한편, 막두께가 두꺼운 질화막(32)이 상부에 형성되어 있는 웨이퍼 표면(1a)에는 소수의 홀(6)이 끌어당겨진다.That is, many holes 6 are attracted to the wafer surface 1a in which the nitride film 31 with a thin film thickness is formed thereon. On the other hand, a few holes 6 are attracted to the wafer surface 1a on which the nitride film 32 with a thick film is formed on the upper side.
이에 따라, 실리콘 웨이퍼(1)의 상층에 전위 구배(A)가 발생한다. 구체적으로는, 상기 막두께가 얇은 질화막(31)이 상부에 형성된 부분으로부터 상기 막두께가 두꺼운 질화막(32)이 상부에 형성된 부분을 향해서 상기 전위 구배(A)가 발생한다(도2a 참조).As a result, the potential gradient A is generated in the upper layer of the silicon wafer 1. Specifically, the potential gradient A is generated from the portion where the thin film nitride film 31 is formed on the upper side toward the portion where the thick film nitride film 32 is formed on the upper portion (see FIG. 2A).
그리고, 도2b에 도시한 바와 같이 플라즈마 시스 전위(도시 생략)에 의해서 실리콘 웨이퍼(1) 상에 엣칭제(7)로서의 양이온이 인입되면, 이 양이온(7)은 상기 전위 구배(A)에 의해서 진입 방향이 만곡된다.As shown in FIG. 2B, when a cation as an etching agent 7 is introduced onto the silicon wafer 1 by a plasma sheath potential (not shown), the cation 7 is formed by the potential gradient A. The entry direction is curved.
따라서, 엣칭은 상기 제1 홈(10)의 외측으로, 즉 막두께가 두꺼운 질화막(32)의 하방으로 경사지게 진행된다. 그 결과, 도1d에 도시한 바와 같은 엣칭 형상이 얻어진다.Thus, etching proceeds outwardly of the first groove 10, that is, downward of the nitride film 32 having a thick film thickness. As a result, an etching shape as shown in Fig. 1D is obtained.
다음에, 질화막의 막두께와 이온의 진입 각도의 상관 관계를 생각해 보자. 여기서, 질화막은 상술한 막두께가 얇은 질화막(31)에 대응한다. 또, 참조 부호는 도1a 내지 도1d, 그리고 도2a 및 도2b에서 설명한 것을 인용한다.Next, consider the correlation between the film thickness of the nitride film and the entrance angle of the ions. Here, the nitride film corresponds to the above-mentioned nitride film 31 having a thin film thickness. Reference numerals refer to those described in Figs. 1A to 1D and Figs. 2A and 2B.
우선, 질화막(31)이 상부에 형성된 실리콘 웨이퍼(1)의 표면(1a)에 축적되는 전하량(Q)은 실리콘 웨이퍼(1)에 대향한 전극[질화막(31)에 대응함]의 면적(S)과 거리(막두께)(d)에 의존하므로, 이하의 수학식 1이 얻어진다.First, the charge amount Q accumulated on the surface 1a of the silicon wafer 1 on which the nitride film 31 is formed is the area S of the electrode (corresponding to the nitride film 31) facing the silicon wafer 1. And distance (film thickness) d, the following equation 1 is obtained.
[수학식 1][Equation 1]
Q = k1× S/dQ = k 1 × S / d
(상기 수학식 중, Q는 실리콘 웨이퍼에 축적되는 전하량, k1은 정수, S는 전극 면적, d는 질화막의 막두께를 나타낸다.)(Wherein Q is the amount of charge accumulated in the silicon wafer, k 1 is an integer, S is the electrode area, and d is the film thickness of the nitride film.)
그리고, 막두께가 두꺼운 질화막(32)이 상부에 형성된 웨이퍼 표면(1a)에 축적되는 전하량은 막두께가 얇은 질화막(31)이 상부에 형성된 부분의 것에 비해 충분히 작아서 무시하면, 여기서 발생하는 전계(E)[상기 전위 구배(A)에 대응함]는,The amount of charge accumulated on the wafer surface 1a having the thick film nitride film 32 formed thereon is sufficiently small compared to that of the portion where the thin film nitride film 31 formed thereon is ignored, so that the electric field generated here ( E) [corresponds to the potential gradient A],
[수학식 2][Equation 2]
E = k2× Q/r2= k2× k1× S/d/r2 E = k 2 × Q / r 2 = k 2 × k 1 × S / d / r 2
[상기 수학식 중, k2는 정수, r은 패턴간 거리를 나타낸다. 패턴간 거리(r)는 상기 질화막(31)과 질화막(32) 사이의 거리, 즉 도1c에 도시한 제2 홈의 개구폭(21)이다.][Wherein k 2 represents an integer and r represents an inter-pattern distance. The inter-pattern distance r is the distance between the nitride film 31 and the nitride film 32, that is, the opening width 21 of the second groove shown in Fig. 1C.
여기서, 패턴간 거리(r) 및 질화막의 면적(S)은 일정하므로, 수학식 2는 다음과 같이 표시된다.Here, since the distance between the patterns r and the area S of the nitride film are constant, Equation 2 is expressed as follows.
[수학식 3][Equation 3]
E = k3/dE = k 3 / d
(상기 수학식 중, k3은 정수를 나타낸다.)(In the above formula, k 3 represents an integer.)
또, 양이온(7)(엣칭제)이 받는 전계는 플라즈마 시스 전위와 축적 전하의 벡터 합이 되므로, 수직 방향에 대한 양이온(7)(엣칭제)의 진입 각도를(이하,「이온 진입 각도라고 약칭함) θ라고 하면, 이하의 수학식 4가 얻어진다.In addition, since the electric field received by the cation 7 (etching agent) becomes the vector sum of the plasma sheath potential and the accumulated charge, the entry angle of the cation 7 (etching agent) with respect to the vertical direction (hereinafter referred to as “ion entry angle”). When abbreviated (theta), (4) is obtained.
[수학식 4][Equation 4]
tanθ = E/E1 tanθ = E / E 1
(상기 수학식 중, E1은 플라즈마 시스 전위에 의한 수직 방향의 전계를 나타낸다.)(In the formula, E 1 represents the electric field in the vertical direction due to the plasma sheath potential.)
여기서, 플라즈마 생성 조건을 일정하게 하면 E1은 일정하므로, 수학식 4는 다음과 같이 표시된다.Here, since E 1 is constant when the plasma generation condition is constant, Equation 4 is expressed as follows.
[수학식 5][Equation 5]
θ = tan-1k4/dθ = tan -1 k 4 / d
(상기 수학식 중, k4는 정수를 나타낸다.)(In formula, k 4 represents an integer.)
상기 수학식 5로부터, 질화막의 막두께(d)와 이온 진입 각도(θ)의 관계는 도3에 도시한 바와 같은 관계로 된다. 즉, 질화막(31)의 막두께(d)가 얇은 경우에는 양이온(7)(엣칭제)의 실리콘 웨이퍼(1)로의 진입 각도, 즉 수직 방향에 대한 이온 진입 각도(θ)가 증대하여 이온의 사방성(斜方性)이 증대한다.From the above equation (5), the relationship between the film thickness d of the nitride film and the ion entrance angle [theta] becomes as shown in FIG. That is, when the film thickness d of the nitride film 31 is thin, the entrance angle of the cation 7 (etching agent) to the silicon wafer 1, i.e., the ion entrance angle θ in the vertical direction is increased, Rhombus (斜 方 性) is increasing.
따라서, 막두께가 얇은 질화막(31)의 막두께(d)를 제어함으로써, 양이온(7)(엣칭제)의 실리콘 웨이퍼(1)로의 진입 각도를 임의의 방향으로 제어할 수 있다.Therefore, by controlling the film thickness d of the nitride film 31 with a thin film thickness, the entrance angle of the cation 7 (etching agent) to the silicon wafer 1 can be controlled in an arbitrary direction.
상술한 바와 같이, 전자의 대전에 의해 실리콘 웨이퍼(1)의 상층에 발생하는 전위 구배(A)에 의해서, 엣칭제(양이온)(7)의 웨이퍼 표면(1a)으로의 진입 방향이 만곡되어 사행 방향으로 엣칭이 진행된다.As described above, by the potential gradient A generated in the upper layer of the silicon wafer 1 by the charging of electrons, the direction of entry of the etching agent (cationic) 7 into the wafer surface 1a is curved and meandered. Etching proceeds in the direction.
또, 사행 방향으로 엣칭이 진행되는 이유로서 상술한 전자의 대전 이외에 다음의 두 가지 이유를 생각할 수 있다.In addition, the following two reasons can be considered as the reason why etching progresses in a meandering direction.
우선, 제1 이유로서, 마스크로서 이용되는 질화막의 막두께차에 의해서 엣칭제의 진입 방향이 제한되는 것이다. 이에 따라, 한 쪽 방향으로만 엣칭이 가속된다(후술).First, as a first reason, the entry direction of the etching agent is limited by the film thickness difference of the nitride film used as the mask. Thereby, the etching accelerates only in one direction (to be described later).
기본적으로, 실리콘 웨이퍼(1)로의 엣칭제(양이온)(7)의 진입 방향은 상술한 바와 같이 웨이퍼 표면(1a)에 대하여 수직 방향이다. 그러나, 실제로는 산란의 영향이 있으므로, 도4a에 도시한 바와 같이 경사 방향으로 엣칭제(7)가 진입하는 경우가 있다.Basically, the direction of entry of the etchant (cation) 7 into the silicon wafer 1 is perpendicular to the wafer surface 1a as described above. However, since there is actually an influence of scattering, the etching agent 7 sometimes enters the inclined direction as shown in Fig. 4A.
이 때, 동도면에 도시한 바와 같이 막두께가 두꺼운 질화막(32)의 상방으로부터 진입해 온 엣칭제(7)는 상기 질화막(32)의 상면에서 반사되어 실리콘 웨이퍼(1)의 표면(1a)으로의 진입이 제한된다.At this time, the etching agent 7 which entered from above the nitride film 32 with a thick film thickness as shown in the same figure is reflected by the upper surface of the nitride film 32, and the surface 1a of the silicon wafer 1 is carried out. Entry to the system is restricted.
한편, 막두께가 얇은 질화막(31)의 상방으로부터 인입된 엣칭제(7)는 그 진입을 방해하는 것이 없으므로, 즉 상기 질화막(31)의 상면에서 반사되지 않으므로실리콘 웨이퍼(1)의 표면(1a)에 도달한다.On the other hand, since the etching agent 7 drawn in from above the nitride film 31 having a thin film thickness does not prevent its entry, that is, it is not reflected from the upper surface of the nitride film 31, the surface 1a of the silicon wafer 1 )
이에 따라, 도4b에 도시한 바와 같이 한 쪽 방향으로, 즉 웨이퍼 표면(1a)으로부터 막두께가 두꺼운 절연막(32)의 하방을 향해서 엣칭의 진행이 가속된다.As a result, as shown in Fig. 4B, the progress of etching is accelerated in one direction, that is, downward from the wafer surface 1a toward the lower side of the insulating film 32 having a thick film thickness.
다음에, 제2 이유로서, 제3 엣칭 공정에서 마스크로서 이용되는 질화막 형상의 영향이다.Next, the second reason is the influence of the shape of the nitride film used as the mask in the third etching step.
상술한 바와 같이, 제3 엣칭 공정에 있어서 상기 제3 홈(30)을 형성할 때 상기 막두께가 얇은 질화막(31)이 마스크로서 이용되고 있다.As described above, the nitride film 31 having the thin film thickness is used as a mask when the third groove 30 is formed in the third etching process.
여기서, 도5에 도시한 바와 같이, 이 마스크로서의 상기 질화막(31)은 제2 엣칭 공정에 있어서 테이퍼 형상으로 엣칭된다.Here, as shown in Fig. 5, the nitride film 31 as this mask is etched in a tapered shape in the second etching step.
그리고, 이 테이퍼 형상의 상기 질화막(31)을 마스크로 하여 제3 엣칭 공정을 행하면, 도5에 도시한 바와 같이 웨이퍼 표면에 대하여 수직 방향으로 진입해 온 엣칭제(양이온)(7)가 상기 질화막(31)의 측면에서 반사되어, 그 진행 방향이 경사 방향이 된다.When the third etching process is performed using the tapered nitride film 31 as a mask, the etching agent (cation) 7 which has entered in the vertical direction with respect to the wafer surface as shown in FIG. Reflected from the side surface 31, the traveling direction becomes the inclined direction.
그 결과로서, 경사 방향으로 즉 막두께가 두꺼운 절연막(32)의 하방을 향해서 엣칭이 진행된다.As a result, the etching proceeds in the oblique direction, that is, downward of the thick insulating film 32.
이상 설명한 바와 같이, 본 발명의 실시 형태에 의한 반도체 장치의 제조 방법에서는 제1 엣칭 공정에서 각각 막두께가 다른 질화막(31, 32)으로 둘러싸인 제1 홈(10)을 형성했다.As described above, in the semiconductor device manufacturing method according to the embodiment of the present invention, the first grooves 10 surrounded by the nitride films 31 and 32 having different film thicknesses were formed in the first etching step.
그리고, 제2 엣칭 공정에서 상기 제1 홈(10)의 바닥부에 잔존하는 상기 질화막(31) 내에, 제1 홈의 폭보다 작은 소정의 폭(21)으로 홈(10)의 측면(11)을 연장하여 실리콘 웨이퍼(1)의 표면(1a)에 이르는 제2 홈(20)을 형성했다.The side surface 11 of the groove 10 has a predetermined width 21 smaller than the width of the first groove in the nitride film 31 remaining at the bottom of the first groove 10 in the second etching process. Was extended to form the second grooves 20 reaching the surface 1a of the silicon wafer 1.
또한, 제3 엣칭 공정에서 질화막(31, 32)에 대전되는 전자에 의해 발생하는 전위 구배(A)에 의해서 엣칭제(7)의 실리콘 웨이퍼(1)로의 진입 방향을 수직 방향으로부터 경사 방향으로 만곡하여 웨이퍼 표면(1a)으로부터 사행 방향으로 엣칭을 진행시켰다. 또, 제3 엣칭 공정에서 마스크로서 이용되는 질화막(31, 32)의 막두께차에 의해서 엣칭제(7)의 진입 방향을 제한했다. 또한, 마스크로서의 질화막(31)을 테이퍼 형상으로 함으로써, 이 질화막(31)에서 반사된 엣칭제(7)의 진행 방향이 경사 방향으로 되었다.Further, the entry direction of the etching agent 7 into the silicon wafer 1 is curved in the oblique direction from the vertical direction by the potential gradient A generated by the electrons charged to the nitride films 31 and 32 in the third etching process. The etching proceeded in the meandering direction from the wafer surface 1a. Moreover, the entry direction of the etching agent 7 was restrict | limited by the film thickness difference of the nitride films 31 and 32 used as a mask in a 3rd etching process. Moreover, by making the nitride film 31 as a mask into a taper shape, the advancing direction of the etching agent 7 reflected by this nitride film 31 became the diagonal direction.
상기 반도체 장치의 제조 방법에 따르면, 실리콘 웨이퍼(1)를 엣칭할 때 막두께차를 갖는 질화막(31, 32)을 마스크로서 이용함으로써, 전자의 대전에 의해 실리콘 웨이퍼(1) 내에 발생하는 전위 구배, 엣칭제(7)의 진입 방향의 제한, 마스크 형상의 영향을 이용하여 엣칭 방향을 임의의 방향으로 집중시켰다.According to the semiconductor device manufacturing method, the potential gradient generated in the silicon wafer 1 by the charging of electrons by using the nitride films 31 and 32 having the film thickness difference when etching the silicon wafer 1 as a mask. The etching direction was concentrated in an arbitrary direction by using the restriction of the entry direction of the etching agent 7 and the influence of the mask shape.
따라서, 엣칭 방향을 실리콘 웨이퍼(1)의 표면(1a)에 대하여 경사 방향으로 하는 것이 가능해진다.Therefore, the etching direction becomes inclined with respect to the surface 1a of the silicon wafer 1.
본 발명에 따르면, 반도체 기판의 표면에 대하여 경사 방향으로 엣칭하는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다.According to this invention, the manufacturing method of the semiconductor device which can be etched in the diagonal direction with respect to the surface of a semiconductor substrate can be provided.
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